JP2009038747A - Driving circuit - Google Patents

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Chiaki Matoba
千明 的場
Tomohiro Hirabayashi
知弘 平林
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving circuit which drives a load while suppressing useless power consumption. <P>SOLUTION: A constant current driver 1 includes a constant current circuit 2 in which a constant current is made to flow to a load 5, and an internal power source 3 which outputs a driving voltage Vo to the load 5. The constant current circuit 2 includes a cascode current mirror circuit constituted of an output section 21 and an input section 22, and a voltage VA at the connecting point A of a transistor 2a and a transistor 2b is compared with a voltage VB at the connecting point B of a transistor 2c and a transistor 2d by a comparator 4. In accordance with a comparison result, the internal power source 3 controls the driving voltage Vo so that the voltage VA and the voltage VB become equal, wherein since the voltage VB is at a level of a saturation drain voltage of the transistor 2d, the transistor 2b is also operated at the level of the saturation drain voltage. Consequently, the driving voltage Vo is not boosted more than needed, and useless power consumption can be suppressed. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、定電流回路および内部電源から構成され、低電力損失を特徴とする定電流ドライバ(駆動回路)に関するものである。   The present invention relates to a constant current driver (drive circuit) that is composed of a constant current circuit and an internal power supply and is characterized by low power loss.

図8は、一般的な定電流ドライバ101の構成を示している。定電流ドライバ101は、定電流回路102a、DC−DCコンバータ等の内部電源103、電圧検出回路(コンパレータ)104から構成されており、ICに内臓されている。内部電源103と定電流回路102との間に、外部接続部品であるLED等の負荷105が接続される。定電流ドライバ101は、定電流回路102が負荷105から電流を吸い込む方式であり、定電流回路102の出力端子電圧を電圧検出回路104で観測した結果をもとに、内部電源103の昇圧または降圧を行うことにより、定電流回路102の出力端子電圧を一定の電圧に保つようになっている。以下に定電流ドライバ101の詳細な回路説明を述べる。   FIG. 8 shows a configuration of a general constant current driver 101. The constant current driver 101 includes a constant current circuit 102a, an internal power source 103 such as a DC-DC converter, and a voltage detection circuit (comparator) 104, and is built in the IC. A load 105 such as an LED, which is an external connection component, is connected between the internal power supply 103 and the constant current circuit 102. The constant current driver 101 is a method in which the constant current circuit 102 sucks current from the load 105, and based on the result of observing the output terminal voltage of the constant current circuit 102 by the voltage detection circuit 104, the internal current 103 is boosted or stepped down. By doing this, the output terminal voltage of the constant current circuit 102 is kept at a constant voltage. A detailed circuit description of the constant current driver 101 will be described below.

定電流回路102が負荷105から電流を吸い込む時、定電流回路102の出力端子電圧VZは、内部電源103の駆動電圧Voより負荷105の電圧降下分だけ下がった電圧になる。ここで内部電源103の駆動電圧Voが低すぎれば、定電流回路102の出力端子電圧VZも最適値よりも低くなる。逆に駆動電圧Voが高すぎれば、出力端子電圧VZも目標値より高くなる。   When the constant current circuit 102 sinks current from the load 105, the output terminal voltage VZ of the constant current circuit 102 becomes a voltage that is lower than the drive voltage Vo of the internal power supply 103 by the voltage drop of the load 105. Here, if the drive voltage Vo of the internal power supply 103 is too low, the output terminal voltage VZ of the constant current circuit 102 is also lower than the optimum value. Conversely, if the drive voltage Vo is too high, the output terminal voltage VZ will also be higher than the target value.

電圧検出回路104は、出力端子電圧VZをIC内部の基準電圧Vrefと比較して、出力端子電圧VZが基準電圧Vrefよりも低ければ内部電源103の駆動電圧Voを現状よりも高くする一方、出力端子電圧Voが目標値よりも高ければ内部電源を現状よりも低くするような制御信号を内部電源103に出力する。この制御信号を元に、内部電源103の昇圧または降圧の制御が行われ、所定の定電流が負荷105に流れたときの出力端子電圧VZが基準電圧Vrefと等しくなるように、内部電源103の駆動電圧Voも安定させる。   The voltage detection circuit 104 compares the output terminal voltage VZ with a reference voltage Vref inside the IC. If the output terminal voltage VZ is lower than the reference voltage Vref, the voltage detection circuit 104 increases the drive voltage Vo of the internal power supply 103 from the current level, while If the terminal voltage Vo is higher than the target value, a control signal for lowering the internal power supply than the current value is output to the internal power supply 103. Based on this control signal, the boosting or step-down control of the internal power supply 103 is performed, and the output terminal voltage VZ when a predetermined constant current flows to the load 105 is equal to the reference voltage Vref. The drive voltage Vo is also stabilized.

ここで、例えば、定電流回路102は、NchMOSトランジスタであるトランジスタ102d、トランジスタ102bおよび定電流回路102cを有し、トランジスタ102dおよびトランジスタ102bは、カレントミラー回路を形成している。トランジスタ102bは、定電流回路102の出力トランジスタとなり、この場合、定電流回路102の出力端子はトランジスタ102bのドレイン側となる。   Here, for example, the constant current circuit 102 includes a transistor 102d, a transistor 102b, and a constant current circuit 102c, which are NchMOS transistors, and the transistor 102d and the transistor 102b form a current mirror circuit. The transistor 102b is an output transistor of the constant current circuit 102. In this case, the output terminal of the constant current circuit 102 is on the drain side of the transistor 102b.

図9は、NchMOSトランジスタの電流−電圧特性を示すグラフである。ドレイン電圧の変化に対して出力電流の変化が小さく水平になっている領域は、飽和特性領域と呼ばれ、ドレイン電圧の増加にあわせてドレイン電流が増加していく領域は、非飽和特性領域と呼ばれる。定電流回路102が一定の電流を吸い込むために、トランジスタ102bは飽和特性領域で動作する必要がある。   FIG. 9 is a graph showing current-voltage characteristics of the Nch MOS transistor. The region where the change in the output current is small and horizontal with respect to the change in the drain voltage is called the saturation characteristic region, and the region where the drain current increases as the drain voltage increases is the non-saturation characteristic region. be called. In order for the constant current circuit 102 to absorb a constant current, the transistor 102b needs to operate in a saturation characteristic region.

しかしながら、飽和特性領域は、温度や出力電流の他、トランジスタのON抵抗、特性ばらつき等により変動する。飽和特性領域におけるドレイン電圧の下限を、飽和ドレイン電圧とすると、例えば、動作温度が100℃の場合、実線に示すように、飽和ドレイン電圧は高くなり、動作温度が25℃の場合、点線に示すように、飽和ドレイン電圧は低くなる。また、ゲート電圧が高く(出力電流が多く)なるほど、飽和ドレイン電圧は高くなる。   However, the saturation characteristic region fluctuates due to the ON resistance of the transistor, characteristic variation, etc., in addition to the temperature and output current. If the lower limit of the drain voltage in the saturation characteristic region is the saturated drain voltage, for example, when the operating temperature is 100 ° C., the saturated drain voltage becomes higher as shown by the solid line, and when the operating temperature is 25 ° C., the dotted line shows Thus, the saturation drain voltage is lowered. Further, the higher the gate voltage (the larger the output current), the higher the saturation drain voltage.

したがって、負荷105の駆動時に、トランジスタ102bが常に飽和特性領域を維持するためには、前記の変動を加味して、トランジスタ102bのドレイン電圧を設定する必要がある。トランジスタ102bのドレイン電圧は、定電流回路102の出力端子電圧VZと等しいので、前記の変動を加味して、トランジスタ102bのドレイン電圧にマージンをもたせるように、電圧検出回路104に入力される基準電圧Vrefが設定される。例えば、出力電流が多く動作温度が100℃の場合でもトランジスタ102bが飽和特性領域で動作するように、基準電圧Vrefは、図中の縦線に示すように設定される。   Therefore, in order to always maintain the saturation characteristic region when the load 105 is driven, it is necessary to set the drain voltage of the transistor 102b in consideration of the above-described variation. Since the drain voltage of the transistor 102b is equal to the output terminal voltage VZ of the constant current circuit 102, the reference voltage input to the voltage detection circuit 104 so as to give a margin to the drain voltage of the transistor 102b in consideration of the above variation. Vref is set. For example, the reference voltage Vref is set as indicated by the vertical line in the drawing so that the transistor 102b operates in the saturation characteristic region even when the output current is large and the operating temperature is 100 ° C.

しかしながら、仮に、出力電流が少なく温度が低い状態、つまり飽和ドレイン電圧が低い値となるときであっても、出力端子電圧VZは基準電圧Vrefと同程度になるよう制御されるため、飽和ドレイン電圧よりもはるかに高くなる。この場合、内部電源103が不必要に昇圧されている状態であり、定電流回路102の出力端子電圧VZとトランジスタ102bの飽和ドレイン電圧との間で無駄な電力を消費していることになる。すなわち、図中三角形で示す領域が、無駄な電力消費となる。   However, even if the output current is low and the temperature is low, that is, when the saturation drain voltage is low, the output terminal voltage VZ is controlled to be approximately the same as the reference voltage Vref. Much higher than. In this case, the internal power supply 103 is unnecessarily boosted, and wasteful power is consumed between the output terminal voltage VZ of the constant current circuit 102 and the saturation drain voltage of the transistor 102b. That is, a region indicated by a triangle in the figure is wasteful power consumption.

そこで、無駄な電力消費を抑えて負荷を駆動する定電流ドライバが提案されている(例えば、特許文献1)。   Therefore, a constant current driver that drives a load while suppressing wasteful power consumption has been proposed (for example, Patent Document 1).

図10は、特許文献1に開示されている定電流ドライバ201を示している。定電流ドライバ201は、定電流回路202、内部電源(DC−DCコンバータ)203および誤差増幅回路(コンパレータ)204から構成されており、内部電源203と定電流回路202との間に、負荷となるLED系列205が接続される。   FIG. 10 shows a constant current driver 201 disclosed in Patent Document 1. The constant current driver 201 includes a constant current circuit 202, an internal power supply (DC-DC converter) 203, and an error amplifier circuit (comparator) 204. The constant current driver 201 serves as a load between the internal power supply 203 and the constant current circuit 202. An LED series 205 is connected.

定電流回路202は、NchMOSトランジスタであるトランジスタ202a、トランジスタ202bおよび定電流回路202cを有し、トランジスタ202aおよびトランジスタ202bは、カレントミラー回路を形成している。定電流回路202の出力端子はトランジスタ202bのドレイン側となる。   The constant current circuit 202 includes an N-channel MOS transistor 202a, a transistor 202b, and a constant current circuit 202c. The transistor 202a and the transistor 202b form a current mirror circuit. The output terminal of the constant current circuit 202 is the drain side of the transistor 202b.

誤差増幅回路204には、トランジスタ202aのドレイン電圧Vds1とトランジスタ202bのドレイン電圧Vds2とが入力される。誤差増幅回路204は、電圧Vds1と電圧Vds2との電圧比較を行い、比較結果に応じた制御信号を内部電源203に出力する。これにより、電圧Vds1と電圧Vds2とが等しくなるように、内部電源203の駆動電圧Voが制御される。   The error amplifier circuit 204 receives the drain voltage Vds1 of the transistor 202a and the drain voltage Vds2 of the transistor 202b. The error amplifier circuit 204 compares the voltage Vds1 and the voltage Vds2, and outputs a control signal corresponding to the comparison result to the internal power supply 203. As a result, the drive voltage Vo of the internal power supply 203 is controlled such that the voltage Vds1 and the voltage Vds2 are equal.

ドレイン電圧Vds1は、トランジスタ202aが飽和特性領域で動作するように保持されるので、定電流回路202cのばらつき量に応じて内部電源203の駆動電圧Voを制御することができる。したがって、定電流源の出力端子電圧を基準電圧と比較することにより内部電源の駆動電圧を制御する構成に比べ、ある程度無駄な電力消費を抑えることができる。
特開2007−95907号公報(2007年4月12日公開)
Since the drain voltage Vds1 is held so that the transistor 202a operates in the saturation characteristic region, the drive voltage Vo of the internal power supply 203 can be controlled in accordance with the variation amount of the constant current circuit 202c. Therefore, it is possible to suppress wasteful power consumption to some extent as compared with a configuration in which the drive voltage of the internal power supply is controlled by comparing the output terminal voltage of the constant current source with the reference voltage.
JP 2007-95907 A (released on April 12, 2007)

しかしながら、特許文献1の構成であっても、相当程度の無駄な電力消費を生じてしまうという問題がある。   However, even with the configuration of Patent Document 1, there is a problem in that a considerable amount of wasteful power consumption occurs.

具体的には、図10に示す定電流ドライバ201では、トランジスタ202aのドレイン電圧Vds1はトランジスタ202aのVgsとなる。202a、202bの飽和ドレイン電圧はVgs−Vth程度であり、図10の回路では、トランジスタ202aのドレイン電圧Vds1が、トランジスタ202dの飽和ドレイン電圧付近に設定されることにはならない。   Specifically, in the constant current driver 201 illustrated in FIG. 10, the drain voltage Vds1 of the transistor 202a is Vgs of the transistor 202a. The saturated drain voltages of 202a and 202b are approximately Vgs−Vth. In the circuit of FIG. 10, the drain voltage Vds1 of the transistor 202a is not set near the saturated drain voltage of the transistor 202d.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現することにある。   The present invention has been made in view of the above problems, and an object thereof is to realize a drive circuit that drives a load while suppressing wasteful power consumption.

本発明に係る駆動回路は、上記課題を解決するために、負荷に定電流を流す定電流回路と、前記負荷と前記定電流回路との直列回路に駆動電圧を出力する電圧生成回路とを備える駆動回路において、前記定電流回路は、定電流源を入力電流とするカスコードカレントミラー回路を備え、当該カスコードカレントミラー回路は、出力部と入力部とから構成され、前記入力部は、直列に接続される2つのトランジスタを有し、前記入力部の2つのトランジスタの一方は、前記定電流源に接続され、前記電圧生成回路は、前記出力部のトランジスタのドレイン側における第1電圧と前記入力部の2つのトランジスタ同士の接続点における第2電圧とが等しくなるように、前記駆動電圧を制御することを特徴としている。   In order to solve the above-described problem, a drive circuit according to the present invention includes a constant current circuit that supplies a constant current to a load, and a voltage generation circuit that outputs a drive voltage to a series circuit of the load and the constant current circuit. In the driving circuit, the constant current circuit includes a cascode current mirror circuit having a constant current source as an input current, and the cascode current mirror circuit includes an output unit and an input unit, and the input unit is connected in series. One of the two transistors of the input unit is connected to the constant current source, and the voltage generation circuit includes a first voltage on the drain side of the transistor of the output unit and the input unit. The drive voltage is controlled so that the second voltage at the connection point between the two transistors becomes equal.

上記の構成によれば、電圧生成回路が駆動電圧を生成し、定電流回路が定電流を生成することにより、負荷が駆動される。定電流回路は、出力部と入力部とから構成されるカスコードカレントミラー回路を備える。出力部の2つのトランジスタの一方が負荷に接続され、入力部の2つのトランジスタの一方が定電流源に接続されることにより、負荷に定電流が流される。   According to the above configuration, the load is driven by the voltage generation circuit generating the drive voltage and the constant current circuit generating the constant current. The constant current circuit includes a cascode current mirror circuit including an output unit and an input unit. One of the two transistors in the output unit is connected to the load, and one of the two transistors in the input unit is connected to the constant current source, so that a constant current flows through the load.

ここで、カスコードカレントミラー回路を構成するトランジスタの入力部において、定電流源に接続されていない方のトランジスタのドレイン電圧は、定電流源に接続されている側のトランジスタのソース電圧により定まる。このソース電圧、つまり前記第2電圧は、定電流源に接続されている側のトランジスタのゲート電圧を制御することで、任意の値に制御できる。前記第1電圧は、前記第2電圧と等しくなるように、前記駆動電圧が制御されるため、前記第2電圧を適当な値に制御することで、出力部の第1電圧も任意の値に制御することが可能である。   Here, in the input part of the transistor constituting the cascode current mirror circuit, the drain voltage of the transistor not connected to the constant current source is determined by the source voltage of the transistor connected to the constant current source. This source voltage, that is, the second voltage can be controlled to an arbitrary value by controlling the gate voltage of the transistor connected to the constant current source. Since the drive voltage is controlled so that the first voltage becomes equal to the second voltage, the first voltage of the output unit is also set to an arbitrary value by controlling the second voltage to an appropriate value. It is possible to control.

これにより、前記第2電圧、つまり入力部の2つのトランジスタのうち定電流源に接続されていない側のドレイン電圧を、飽和ドレイン電圧程度に設定しても、出力部の第1電圧も同様に、負荷に接続されていない側のトランジスタの飽和ドレイン電圧程度になるように駆動電圧が制御される。従って、駆動電圧は必要以上に昇圧されず、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。   As a result, even if the second voltage, that is, the drain voltage of the two transistors of the input unit that is not connected to the constant current source is set to the saturation drain voltage, the first voltage of the output unit is the same. The drive voltage is controlled so as to be about the saturation drain voltage of the transistor not connected to the load. Therefore, the drive voltage is not boosted more than necessary, and it is possible to realize a drive circuit that drives a load while suppressing wasteful power consumption.

本発明に係る駆動回路では、前記定電流回路は、前記負荷から電流を吸い込んでもよく、また、前記定電流回路は、前記負荷に電流を流し込んでもよい。   In the driving circuit according to the present invention, the constant current circuit may suck current from the load, and the constant current circuit may flow current into the load.

本発明に係る駆動回路では、前記出力部は直列に接続される2つのトランジスタで構成され、当該出力部の2つのトランジスタは、第1トランジスタおよび第2トランジスタであり、前記第1トランジスタの一端は前記負荷に接続され、前記第1トランジスタの他端は前記第2トランジスタの一端に接続され、前記第2トランジスタの他端は接地され、前記入力部の2つのトランジスタは、第3トランジスタおよび第4トランジスタであり、前記入力部は、さらに第5トランジスタを備え、前記定電流源は、第1定電流源および第2定電流源であり、前記第3トランジスタの一端は前記第1定電流源に接続され、前記第5トランジスタの一端は前記第2定電流源に接続され、前記第3トランジスタの他端は前記第4トランジスタの一端に接続され、前記第4トランジスタの他端および前記第5トランジスタの他端は共に接地され、前記第1トランジスタのゲートと前記第3トランジスタのゲートと前記第5トランジスタのゲートと前記第5トランジスタの一端とは互いに接続され、前記第2トランジスタのゲートと前記第3トランジスタの一端と前記第4トランジスタのゲートとは互いに接続されることが好ましい。   In the drive circuit according to the present invention, the output unit is configured by two transistors connected in series, the two transistors of the output unit are a first transistor and a second transistor, and one end of the first transistor is Connected to the load, the other end of the first transistor is connected to one end of the second transistor, the other end of the second transistor is grounded, and the two transistors of the input unit are a third transistor and a fourth transistor. And the input unit further includes a fifth transistor, the constant current source is a first constant current source and a second constant current source, and one end of the third transistor is connected to the first constant current source. One end of the fifth transistor is connected to the second constant current source, and the other end of the third transistor is connected to one end of the fourth transistor. The other end of the fourth transistor and the other end of the fifth transistor are both grounded, the gate of the first transistor, the gate of the third transistor, the gate of the fifth transistor, and one end of the fifth transistor. Are preferably connected to each other, and the gate of the second transistor, one end of the third transistor, and the gate of the fourth transistor are preferably connected to each other.

上記の構成によれば、第3トランジスタと第4トランジスタとの接続点における電圧(第2電圧)は、第1〜第5トランジスタのアスペクト比によって決まる。したがって、第1〜第5トランジスタのアスペクト比を適宜設定することにより、第2電圧を所望の値に設定することができる。ここで、電圧生成回路は、出力部の第1トランジスタと第2トランジスタとの接続点における電圧(第1電圧)と第2電圧とが等しくなるように、駆動電圧を制御するので、第2電圧を飽和ドレイン電圧程度に設定することにより、第2トランジスタも飽和ドレイン電圧程度で動作させることができる。したがって、電圧生成回路による無駄な昇圧を抑えることができる。   According to the above configuration, the voltage (second voltage) at the connection point between the third transistor and the fourth transistor is determined by the aspect ratio of the first to fifth transistors. Therefore, the second voltage can be set to a desired value by appropriately setting the aspect ratio of the first to fifth transistors. Here, the voltage generation circuit controls the drive voltage so that the voltage (first voltage) and the second voltage at the connection point between the first transistor and the second transistor of the output unit are equal to each other. By setting to about the saturation drain voltage, the second transistor can be operated at about the saturation drain voltage. Therefore, useless boosting by the voltage generation circuit can be suppressed.

本発明に係る駆動回路では、前記出力部のトランジスタは、前記第1トランジスタおよび第2トランジスタの代わりに第6トランジスタを有し、前記第6トランジスタの一端は前記負荷に接続され、前記第6トランジスタの他端は接地され、前記第6トランジスタのゲートと前記第3トランジスタの一端と前記第4トランジスタのゲートとは互いに接続されてもよい。   In the driving circuit according to the present invention, the transistor of the output unit includes a sixth transistor instead of the first transistor and the second transistor, and one end of the sixth transistor is connected to the load, and the sixth transistor The gate of the sixth transistor, the gate of the third transistor, and the gate of the fourth transistor may be connected to each other.

すなわち、前記出力部のトランジスタは、第6トランジスタだけで構成されることも可能である。前記第6トランジスタの一端は前記負荷に接続され、前記第6トランジスタの他端は接地され、前記入力部の2つのトランジスタは、第3トランジスタおよび第4トランジスタであり、前記入力部は、さらに第5トランジスタを備え、前記定電流源は、第1定電流源および第2定電流源であり、前記第3トランジスタの一端は前記第1定電流源に接続され、前記第5トランジスタの一端は前記第2定電流源に接続され、前記第3トランジスタの他端は前記第4トランジスタの一端に接続され、前記第4トランジスタの他端および前記第5トランジスタの他端は共に接地され、前記第3トランジスタのゲートと前記第5トランジスタのゲートと前記第5トランジスタの一端とは互いに接続され、前記第6トランジスタのゲートと前記第3トランジスタの一端と前記第4トランジスタのゲートとは互いに接続される。   In other words, the transistor of the output unit can be composed of only the sixth transistor. One end of the sixth transistor is connected to the load, the other end of the sixth transistor is grounded, the two transistors of the input unit are a third transistor and a fourth transistor, and the input unit is further 5 constant transistors, the constant current source is a first constant current source and a second constant current source, one end of the third transistor is connected to the first constant current source, the one end of the fifth transistor is the Connected to a second constant current source; the other end of the third transistor is connected to one end of the fourth transistor; the other end of the fourth transistor and the other end of the fifth transistor are both grounded; The gate of the transistor, the gate of the fifth transistor, and one end of the fifth transistor are connected to each other, and the gate of the sixth transistor and the third transistor are connected. The end and the gate of the fourth transistor of the Star are connected to each other.

上記の構成によれば、第3、第4、第5および第6トランジスタによってカスコードカレントミラー回路が構成されている。カスコードカレントミラー回路を構成するトランジスタの入力部において、定電流源に接続されていない方の前記第4トランジスタのドレイン電圧(第2電圧)は、定電流源に接続されている側の前記第3トランジスタのソース電圧により定まる。出力部の第6トランジスタのドレイン電圧(第1電圧)は、前記第2電圧と等しくなるように、前記駆動電圧が制御される。ここで、第2電圧は、第3〜第6トランジスタのアスペクト比によって決まるので、第3〜第6トランジスタのアスペクト比を適宜設定することにより、第2電圧を所望の値に設定することができる。先の説明と同様に、前記第2電圧を飽和ドレイン電圧程度に設定することで、出力部の第1電圧も同様に、飽和ドレイン電圧程度になるように駆動電圧が制御される。従って、駆動電圧は必要以上に昇圧されず、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。   According to the above configuration, the cascode current mirror circuit is configured by the third, fourth, fifth, and sixth transistors. In the input part of the transistor constituting the cascode current mirror circuit, the drain voltage (second voltage) of the fourth transistor not connected to the constant current source is the third voltage on the side connected to the constant current source. It is determined by the source voltage of the transistor. The drive voltage is controlled so that the drain voltage (first voltage) of the sixth transistor of the output unit is equal to the second voltage. Here, since the second voltage is determined by the aspect ratio of the third to sixth transistors, the second voltage can be set to a desired value by appropriately setting the aspect ratio of the third to sixth transistors. . Similarly to the above description, by setting the second voltage to about the saturated drain voltage, the drive voltage is similarly controlled so that the first voltage of the output unit is also about the saturated drain voltage. Therefore, the drive voltage is not boosted more than necessary, and it is possible to realize a drive circuit that drives a load while suppressing wasteful power consumption.

また、この構成においては、出力部のトランジスタを1つにすることでサイズのチップサイズの低減が図れる。また、トランジスタが直列になっていない分、駆動電圧を低くすることもできる。   In this configuration, the size of the chip can be reduced by using one transistor in the output section. In addition, the driving voltage can be lowered because the transistors are not in series.

本発明に係る駆動回路では、前記第1〜第4トランジスタのアスペクト比が互いに等しく、前記第1定電流源と前記第2定電流源の電流値が等しく、前記第5トランジスタのアスペクト比は、前記第1〜第4トランジスタのアスペクト比の1/4〜1/10であることが好ましい。   In the drive circuit according to the present invention, the aspect ratios of the first to fourth transistors are equal to each other, the current values of the first constant current source and the second constant current source are equal, and the aspect ratio of the fifth transistor is The aspect ratio of the first to fourth transistors is preferably ¼ to 1/10.

上記の構成によれば、第1〜第5トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第5トランジスタのアスペクト比は、第1〜第4トランジスタのアスペクト比の1/4〜1/10であるので、入力部の第4トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第1トランジスタと第2トランジスタとの接続点における電圧(第1電圧)と入力部の第3トランジスタと第4トランジスタとの接続点における電圧(第2電圧)とが等しくなるように、駆動電圧を制御するので、第2トランジスタのドレイン電圧は第4トランジスタのドレイン電圧と等しくなる。したがって、第2トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。   According to said structure, the cascode current mirror circuit is comprised by the 1st-5th transistor. Here, since the aspect ratio of the fifth transistor is ¼ to 1/10 of the aspect ratio of the first to fourth transistors, the drain voltage of the fourth transistor in the input unit is about the saturation drain voltage. The voltage generation circuit has a voltage (first voltage) at a connection point between the first transistor and the second transistor in the output unit and a voltage (second voltage) at a connection point between the third transistor and the fourth transistor in the input unit. Since the drive voltage is controlled so as to be equal, the drain voltage of the second transistor becomes equal to the drain voltage of the fourth transistor. Therefore, the second transistor also operates at a saturation drain voltage. Therefore, since boosting by the voltage generation circuit can be minimized, wasteful power consumption can be substantially suppressed.

また、カスコードカレントミラー回路を構成するトランジスタは、いずれも飽和特性領域で動作するので、定電流回路はより安定した定電流を生成できる。   In addition, since the transistors constituting the cascode current mirror circuit all operate in the saturation characteristic region, the constant current circuit can generate a more stable constant current.

なお、前記第1〜第4トランジスタのアスペクト比は互いに等しく、前記第5トランジスタのアスペクト比は、前記第1〜第4トランジスタのアスペクト比の1/4であることが理想的である。   Ideally, the aspect ratios of the first to fourth transistors are equal to each other, and the aspect ratio of the fifth transistor is ¼ of the aspect ratio of the first to fourth transistors.

本発明に係る駆動回路では、前記第3、第4および第6トランジスタのアスペクト比が互いに等しく、前記第1定電流源と前記第2定電流源の電流値が等しく、前記第5トランジスタのアスペクト比は、前記第3、第4および第6トランジスタのアスペクト比の1/4〜1/10であることが好ましい。   In the driving circuit according to the present invention, the aspect ratios of the third, fourth, and sixth transistors are equal to each other, the current values of the first constant current source and the second constant current source are equal, and the aspect ratio of the fifth transistor. The ratio is preferably 1/4 to 1/10 of the aspect ratio of the third, fourth, and sixth transistors.

上記の構成によれば、第3〜第6トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第5トランジスタのアスペクト比は、第3、第4および第6トランジスタのアスペクト比の1/4〜1/10であるので、入力部の第4トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第6トランジスタのドレイン電圧(第1電圧)と入力部の第3トランジスタと第4トランジスタとの接続点における電圧(第2電圧)とが等しくなるように、駆動電圧を制御するので、第6トランジスタのドレイン電圧は第4トランジスタのドレイン電圧と等しくなる。したがって、第6トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費を抑えることができる。   According to said structure, the cascode current mirror circuit is comprised by the 3rd-6th transistor. Here, since the aspect ratio of the fifth transistor is ¼ to 1/10 of the aspect ratio of the third, fourth, and sixth transistors, the drain voltage of the fourth transistor in the input section is about the saturated drain voltage. become. The voltage generating circuit drives the driving voltage so that the drain voltage (first voltage) of the sixth transistor in the output section is equal to the voltage (second voltage) at the connection point between the third transistor and the fourth transistor in the input section. Therefore, the drain voltage of the sixth transistor becomes equal to the drain voltage of the fourth transistor. Therefore, the sixth transistor also operates at about the saturation drain voltage. Therefore, since boosting by the voltage generation circuit can be minimized, wasteful power consumption can be suppressed.

なお、前記第3〜第4,第6トランジスタのアスペクト比は互いに等しく、前記第5トランジスタのアスペクト比は、前記第3〜第4,第6トランジスタのアスペクト比の1/4であることが理想的である。これにより、第4トランジスタのドレイン電圧は、飽和ドレイン電圧と等しくなるので、無駄な電力消費をほぼ完全に抑えることができる。   The aspect ratios of the third to fourth and sixth transistors are equal to each other, and the aspect ratio of the fifth transistor is ideally ¼ of the aspect ratio of the third to fourth and sixth transistors. Is. As a result, the drain voltage of the fourth transistor becomes equal to the saturation drain voltage, so that wasteful power consumption can be suppressed almost completely.

本発明に係る駆動回路では、前記出力部は直列に接続される2つのトランジスタで構成され、当該出力部の2つのトランジスタは、第7トランジスタおよび第8トランジスタであり、前記第7トランジスタの一端は前記負荷に接続され、前記第7トランジスタの他端は前記第8トランジスタの一端に接続され、前記第8トランジスタの他端は前記電圧生成回路に接続され、前記入力部の2つのトランジスタは、第9トランジスタおよび第10トランジスタであり、前記入力部は、さらに第11トランジスタを備え、前記定電流源は、第3定電流源および第4定電流源であり、前記第9トランジスタの一端は前記第3定電流源に接続され、前記第11トランジスタの一端は前記第4定電流源に接続され、前記第9トランジスタの他端は前記第10トランジスタの一端に接続され、前記第10トランジスタの他端および前記第11トランジスタの他端は共に、前記電圧生成回路に接続され、前記第7トランジスタのゲートと前記第9トランジスタのゲートと前記第11トランジスタのゲートと前記第11トランジスタの一端とは互いに接続され、前記第8トランジスタのゲートと前記第9トランジスタの一端と前記第10トランジスタのゲートとは互いに接続されることが好ましい。   In the drive circuit according to the present invention, the output unit is configured by two transistors connected in series, the two transistors of the output unit are a seventh transistor and an eighth transistor, and one end of the seventh transistor is The other end of the seventh transistor is connected to one end of the eighth transistor, the other end of the eighth transistor is connected to the voltage generation circuit, and the two transistors of the input unit are connected to the load, And the tenth transistor, the input unit further includes an eleventh transistor, the constant current source is a third constant current source and a fourth constant current source, and one end of the ninth transistor is connected to the first transistor. 3 is connected to a constant current source, one end of the eleventh transistor is connected to the fourth constant current source, and the other end of the ninth transistor is connected to the first transistor. The other end of the tenth transistor and the other end of the eleventh transistor are connected to the voltage generation circuit, and the gate of the seventh transistor, the gate of the ninth transistor, and the eleventh transistor are connected to one end of the transistor. Preferably, the gate of the transistor and one end of the eleventh transistor are connected to each other, and the gate of the eighth transistor, one end of the ninth transistor, and the gate of the tenth transistor are connected to each other.

上記の構成によれば、第9トランジスタと第10トランジスタとの接続点における電圧(第2電圧)は、第7〜第11トランジスタのアスペクト比によって決まる。したがって、第7〜第11トランジスタのアスペクト比を適宜設定することにより、第2電圧を所望の値に設定することができる。ここで、電圧生成回路は、出力部の第7トランジスタと第8トランジスタとの接続点における電圧(第1電圧)と第2電圧とが等しくなるように、駆動電圧を制御するので、第2電圧を飽和ドレイン電圧程度に設定することにより、第8トランジスタも飽和ドレイン電圧程度で動作させることができる。したがって、電圧生成回路による無駄な昇圧を抑えることができる。   According to the above configuration, the voltage (second voltage) at the connection point between the ninth transistor and the tenth transistor is determined by the aspect ratio of the seventh to eleventh transistors. Therefore, the second voltage can be set to a desired value by appropriately setting the aspect ratio of the seventh to eleventh transistors. Here, the voltage generation circuit controls the drive voltage so that the voltage (first voltage) and the second voltage at the connection point between the seventh transistor and the eighth transistor of the output unit are equal to each other. By setting to about the saturation drain voltage, the eighth transistor can be operated at about the saturation drain voltage. Therefore, useless boosting by the voltage generation circuit can be suppressed.

本発明に係る駆動回路では、前記出力部のトランジスタは、前記第7トランジスタおよび第8トランジスタの代わりに第12トランジスタを有し、前記第12トランジスタの一端は前記負荷に接続され、前記第12トランジスタの他端は前記電圧生成回路に接続され、前記第12トランジスタのゲートと前記第9トランジスタの一端と前記第10トランジスタのゲートとは互いに接続されてもよい。すなわち、前記出力部のトランジスタは、第12トランジスタだけで構成されることも可能である。   In the driving circuit according to the present invention, the transistor of the output unit includes a twelfth transistor instead of the seventh transistor and the eighth transistor, and one end of the twelfth transistor is connected to the load, and the twelfth transistor The other end of the transistor may be connected to the voltage generation circuit, and the gate of the twelfth transistor, the one end of the ninth transistor, and the gate of the tenth transistor may be connected to each other. In other words, the transistor of the output unit can be composed of only the twelfth transistor.

上記の構成によれば、第9、第10、第11および第12トランジスタによってカスコードカレントミラー回路が構成されている。カスコードカレントミラー回路を構成するトランジスタの入力部において、定電流源に接続されていない方の前記第10トランジスタのドレイン電圧(第2電圧)は、定電流源に接続されている側の前記第9トランジスタのソース電圧により定まる。出力部の第12トランジスタのドレイン電圧(第1電圧)は、前記第2電圧と等しくなるように、前記駆動電圧が制御される。ここで、第2電圧は、第9〜第12トランジスタのアスペクト比によって決まるので、第9〜第12トランジスタのアスペクト比を適宜設定することにより、第2電圧を所望の値に設定することができる。先の説明と同様に、前記第2電圧を飽和ドレイン電圧程度に設定することで、出力部の第1電圧も同様に、飽和ドレイン電圧程度になるように駆動電圧が制御される。従って、駆動電圧は必要以上に昇圧されず、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。   According to the above configuration, the cascode current mirror circuit is configured by the ninth, tenth, eleventh and twelfth transistors. In the input part of the transistor constituting the cascode current mirror circuit, the drain voltage (second voltage) of the tenth transistor not connected to the constant current source is the ninth voltage on the side connected to the constant current source. It is determined by the source voltage of the transistor. The drive voltage is controlled so that the drain voltage (first voltage) of the twelfth transistor of the output unit is equal to the second voltage. Here, since the second voltage is determined by the aspect ratio of the ninth to twelfth transistors, the second voltage can be set to a desired value by appropriately setting the aspect ratio of the ninth to twelfth transistors. . Similarly to the above description, by setting the second voltage to about the saturated drain voltage, the drive voltage is similarly controlled so that the first voltage of the output unit is also about the saturated drain voltage. Therefore, the drive voltage is not boosted more than necessary, and it is possible to realize a drive circuit that drives a load while suppressing wasteful power consumption.

また、この構成においては、出力部のトランジスタを1つにすることでサイズのチップサイズの低減が図れる。また、トランジスタが直列になっていない分、駆動電圧を低くすることもできる。   In this configuration, the size of the chip can be reduced by using one transistor in the output section. In addition, the driving voltage can be lowered because the transistors are not in series.

本発明に係る駆動回路では、前記第7〜第10トランジスタのアスペクト比は互いに等しく、前記第3定電流源と前記第4定電流源の電流値が等しく、
前記第11トランジスタのアスペクト比は、前記第7〜第10トランジスタのアスペクト比の1/4〜1/10であることが好ましい。
In the drive circuit according to the present invention, the aspect ratios of the seventh to tenth transistors are equal to each other, and the current values of the third constant current source and the fourth constant current source are equal,
The aspect ratio of the eleventh transistor is preferably ¼ to 1/10 of the aspect ratio of the seventh to tenth transistors.

上記の構成によれば、第7〜第11トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第11トランジスタのアスペクト比は、第7〜第10トランジスタのアスペクト比の1/4〜1/10であるので、入力部の第10トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第7トランジスタと第8トランジスタとの接続点における電圧(第1電圧)と入力部の第9トランジスタと第10トランジスタとの接続点における電圧(第2電圧)とが等しくなるように、駆動電圧を制御するので、第8トランジスタのドレイン電圧は第10トランジスタのドレイン電圧と等しくなる。したがって、第8トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費を抑えることができる。   According to the above configuration, a cascode current mirror circuit is configured by the seventh to eleventh transistors. Here, since the aspect ratio of the eleventh transistor is ¼ to 1/10 of the aspect ratio of the seventh to tenth transistors, the drain voltage of the tenth transistor in the input unit is about the saturation drain voltage. The voltage generation circuit has a voltage (first voltage) at a connection point between the seventh transistor and the eighth transistor in the output unit and a voltage (second voltage) at the connection point between the ninth transistor and the tenth transistor in the input unit. Since the drive voltage is controlled so as to be equal, the drain voltage of the eighth transistor becomes equal to the drain voltage of the tenth transistor. Therefore, the eighth transistor also operates at about the saturation drain voltage. Therefore, since boosting by the voltage generation circuit can be minimized, wasteful power consumption can be suppressed.

また、カスコードカレントミラー回路を構成するトランジスタは、いずれも飽和特性領域で動作するので、定電流回路はより安定した定電流を生成できる。   In addition, since the transistors constituting the cascode current mirror circuit all operate in the saturation characteristic region, the constant current circuit can generate a more stable constant current.

なお、前記第7〜第10トランジスタのアスペクト比は互いに等しく、前記第11トランジスタのアスペクト比は、前記第7〜第10トランジスタのアスペクト比の1/4であることが理想的である。これにより、第10トランジスタのドレイン電圧は、飽和ドレイン電圧と等しくなるので、無駄な電力消費をほぼ完全に抑えることができる。   Ideally, the aspect ratios of the seventh to tenth transistors are equal to each other, and the aspect ratio of the eleventh transistor is 1/4 of the aspect ratio of the seventh to tenth transistors. As a result, the drain voltage of the tenth transistor becomes equal to the saturation drain voltage, so that wasteful power consumption can be suppressed almost completely.

本発明に係る駆動回路では、前記第9、第10および第12トランジスタのアスペクト比は互いに等しく、前記第3定電流源と前記第4定電流源の電流値が等しく、前記第11トランジスタのアスペクト比は、前記第9、第10および第12トランジスタのアスペクト比の1/4〜1/10であることが好ましい。   In the driving circuit according to the present invention, the aspect ratios of the ninth, tenth, and twelfth transistors are equal to each other, the current values of the third constant current source and the fourth constant current source are equal, and the aspect ratio of the eleventh transistor. The ratio is preferably ¼ to 1/10 of the aspect ratio of the ninth, tenth and twelfth transistors.

上記の構成によれば、第9〜第12トランジスタによってカスコードカレントミラー回路が構成されている。ここで、第11トランジスタのアスペクト比は、第9、第10および第12トランジスタのアスペクト比の1/4〜1/10であるので、入力部の第10トランジスタのドレイン電圧は、飽和ドレイン電圧程度になる。電圧生成回路は、出力部の第12トランジスタのドレイン電圧(第1電圧)と入力部の第9トランジスタと第10トランジスタとの接続点における電圧(第2電圧)とが等しくなるように、駆動電圧を制御するので、第12トランジスタのドレイン電圧は第10トランジスタのドレイン電圧と等しくなる。したがって、第12トランジスタも飽和ドレイン電圧程度で動作する。したがって、電圧生成回路による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。   According to the above configuration, a cascode current mirror circuit is configured by the ninth to twelfth transistors. Here, since the aspect ratio of the eleventh transistor is ¼ to 1/10 of the aspect ratio of the ninth, tenth and twelfth transistors, the drain voltage of the tenth transistor in the input section is about the saturation drain voltage. become. The voltage generation circuit drives the drive voltage so that the drain voltage (first voltage) of the twelfth transistor of the output unit is equal to the voltage (second voltage) at the connection point of the ninth transistor and the tenth transistor of the input unit. Therefore, the drain voltage of the twelfth transistor becomes equal to the drain voltage of the tenth transistor. Therefore, the twelfth transistor also operates at about the saturation drain voltage. Therefore, since boosting by the voltage generation circuit can be minimized, wasteful power consumption can be substantially suppressed.

なお、前記第9〜第10,第12トランジスタのアスペクト比は互いに等しく、前記第11トランジスタのアスペクト比は、前記第9〜第10,第12トランジスタのアスペクト比の1/4であることが理想的である。   The aspect ratios of the ninth to tenth and twelfth transistors are equal to each other, and the aspect ratio of the eleventh transistor is ideally ¼ of the aspect ratio of the ninth to tenth and twelfth transistors. Is.

本発明に係る駆動回路では、前記出力部は並列に複数設けられ、前記第2電圧と該出力部の中の1つにおける第1電圧とが等しくなるように、前記電圧生成回路は前記駆動電圧を制御することが好ましい。   In the drive circuit according to the present invention, a plurality of the output units are provided in parallel, and the voltage generation circuit includes the drive voltage so that the second voltage is equal to a first voltage in one of the output units. Is preferably controlled.

上記の構成によれば、出力部が並列に複数設けられているので、出力部の数に応じた定電流を負荷に流すことができる。また、各出力部における2つのトランジスタ同士の接続点における電圧は等しくなるので、第2電圧と出力部の中の1つにおける第1電圧とが等しくなるように駆動電圧を制御すれば、各出力部における2つのトランジスタの中で、負荷に接続されていないトランジスタは、飽和ドレイン電圧に近い電圧で動作する。したがって、無駄な電力消費を抑えつつ、出力部の数に応じた定電流を負荷に流すことができる駆動回路を実現できる。   According to said structure, since the output part is provided with two or more in parallel, the constant current according to the number of the output parts can be sent through load. In addition, since the voltages at the connection points of the two transistors in each output unit are equal, if the drive voltage is controlled so that the second voltage and the first voltage in one of the output units are equal, each output Of the two transistors in the section, the transistor not connected to the load operates at a voltage close to the saturation drain voltage. Therefore, it is possible to realize a drive circuit capable of flowing a constant current according to the number of output units to the load while suppressing wasteful power consumption.

本発明に係る駆動回路では、前記電圧生成回路は、DC−DCコンバータであることが好ましい。   In the drive circuit according to the present invention, it is preferable that the voltage generation circuit is a DC-DC converter.

上記の構成によれば、入力電圧を高効率で駆動電圧に昇圧することができる。   According to the above configuration, the input voltage can be boosted to the drive voltage with high efficiency.

本発明に係る駆動回路では、前記負荷は、抵抗であってもよい。   In the drive circuit according to the present invention, the load may be a resistor.

上記の構成によれば、定電流により抵抗での消費電力(発熱)が決定される。電圧生成回路は、抵抗に定電流を流すのに必要な最小限の駆動電圧を出力するので、定電流回路での電力損失を低減でき、抵抗での消費電力を一定に保つことができる。   According to the above configuration, the power consumption (heat generation) at the resistor is determined by the constant current. Since the voltage generation circuit outputs a minimum driving voltage necessary for flowing a constant current through the resistor, power loss in the constant current circuit can be reduced, and power consumption in the resistor can be kept constant.

本発明に係る駆動回路では、前記負荷は、発光ダイオードであってもよい。   In the drive circuit according to the present invention, the load may be a light emitting diode.

上記の構成によれば、定電流を流した時の発光ダイオードの順方向電圧VFにバラツキがあるため、発光ダイオードごとに最適な駆動電圧が異なる。本発明に係る駆動回路は、発光ダイオードに必要最小限の駆動電圧を出力しながら定電流を流すので、無駄な電力消費を低減して、一定の輝度を得ることができる。   According to the above configuration, since the forward voltage VF of the light emitting diode when a constant current is passed varies, the optimum driving voltage differs for each light emitting diode. The driving circuit according to the present invention allows a constant current to flow while outputting the minimum necessary driving voltage to the light emitting diode, so that wasteful power consumption can be reduced and constant luminance can be obtained.

本発明に係る駆動回路は、以上のように、前記定電流回路は、定電流源を入力電流とするカスコードカレントミラー回路を備え、当該カスコードカレントミラー回路は、出力部と入力部とから構成され、前記入力部は、直列に接続される2つのトランジスタを有し、前記入力部の2つのトランジスタの一方は、前記定電流源に接続され、前記電圧生成回路は、前記出力部のトランジスタのドレイン側における第1電圧と前記入力部の2つのトランジスタ同士の接続点における第2電圧とが等しくなるように、前記駆動電圧を制御するので、無駄な電力消費を抑えて負荷を駆動する駆動回路を実現できるという効果を奏する。   As described above, the drive circuit according to the present invention includes a cascode current mirror circuit having a constant current source as an input current, and the cascode current mirror circuit includes an output unit and an input unit. The input unit includes two transistors connected in series, one of the two transistors of the input unit is connected to the constant current source, and the voltage generation circuit is connected to the drain of the transistor of the output unit. Since the drive voltage is controlled so that the first voltage on the side and the second voltage at the connection point between the two transistors of the input unit are equal, a drive circuit that drives a load while suppressing wasteful power consumption is provided. There is an effect that it can be realized.

(実施の形態1)
本発明の一実施形態について図1ないし図4に基づいて説明すると以下の通りである。
(Embodiment 1)
An embodiment of the present invention will be described below with reference to FIGS.

図2は、本実施の形態に係る定電流ドライバ1の概略構成を示すブロック図である。図2に示すように、定電流ドライバ1は、定電流回路2、内部電源3および電圧検出回路4を備え、負荷5に接続される。電圧検出回路4で定電流回路2の動作電圧を検出し、検出結果により内部電源3を制御することで、負荷5と定電流回路2との間での電力損失を抑えながら負荷5を駆動する。   FIG. 2 is a block diagram showing a schematic configuration of the constant current driver 1 according to the present embodiment. As shown in FIG. 2, the constant current driver 1 includes a constant current circuit 2, an internal power supply 3, and a voltage detection circuit 4, and is connected to a load 5. The voltage detection circuit 4 detects the operating voltage of the constant current circuit 2 and controls the internal power supply 3 based on the detection result, thereby driving the load 5 while suppressing power loss between the load 5 and the constant current circuit 2. .

図1は、本実施の形態に係る定電流ドライバ1の構成を示す回路図である。定電流ドライバ1は、定電流回路2、内部電源3およびコンパレータ(電圧検出回路)4を有しており、内部電源3と定電流回路2との間に、負荷5が接続される。定電流回路2は、負荷5から電流を吸い込むことにより、負荷5に定電流を流す。内部電源3は、外部から印加される電源電圧Vccを昇圧して、定電流回路2および負荷5に駆動電圧Voを出力する。   FIG. 1 is a circuit diagram showing a configuration of a constant current driver 1 according to the present embodiment. The constant current driver 1 has a constant current circuit 2, an internal power supply 3 and a comparator (voltage detection circuit) 4, and a load 5 is connected between the internal power supply 3 and the constant current circuit 2. The constant current circuit 2 draws a current from the load 5 and causes a constant current to flow through the load 5. The internal power supply 3 boosts the power supply voltage Vcc applied from the outside, and outputs a drive voltage Vo to the constant current circuit 2 and the load 5.

ここで、定電流回路2は、2個の定電流源23、24及びカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、出力部21および入力部22から構成され、定電流源23、24を入力電流として定電流を生成する。出力部21は、2個のNchMOSトランジスタ2a、2bを備え、入力部22は、3個のNchMOSトランジスタ2c、2d、2eを備えている。トランジスタ2b、2d、2eのソースは接地されている。トランジスタ2dのドレインは、トランジスタ2cのソースと接続され、トランジスタ2bのドレインは、トランジスタ2aのソースと接続されている。トランジスタ2aのドレインは、負荷5と接続され、トランジスタ2c、2eのドレインは、それぞれ定電流源23、24と接続されている。トランジスタ2d、2bの両ゲートは互いに接続されると共に、トランジスタ2cのドレインと接続されている。トランジスタ2a、2c、2eの各ゲートは互いに接続されていると共に、トランジスタ2eのドレインと接続されている。また、定電流源23、24の電流値は互いに等しくなるように設定されている。   Here, the constant current circuit 2 includes two constant current sources 23 and 24 and a cascode current mirror circuit. The cascode current mirror circuit includes an output unit 21 and an input unit 22 and generates a constant current using the constant current sources 23 and 24 as input currents. The output unit 21 includes two NchMOS transistors 2a and 2b, and the input unit 22 includes three NchMOS transistors 2c, 2d, and 2e. The sources of the transistors 2b, 2d, and 2e are grounded. The drain of the transistor 2d is connected to the source of the transistor 2c, and the drain of the transistor 2b is connected to the source of the transistor 2a. The drain of the transistor 2a is connected to the load 5, and the drains of the transistors 2c and 2e are connected to the constant current sources 23 and 24, respectively. Both gates of the transistors 2d and 2b are connected to each other and to the drain of the transistor 2c. The gates of the transistors 2a, 2c, and 2e are connected to each other and to the drain of the transistor 2e. Further, the current values of the constant current sources 23 and 24 are set to be equal to each other.

さらに、トランジスタのアスペクト比(ゲート幅Wとゲート長Lとの比率W/L)について、トランジスタ2a、2b、2c、2dのアスペクト比は互いに同一であるのに対し、トランジスタ2eのアスペクト比のみ異なっている。すなわち、トランジスタ2eのアスペクト比は、トランジスタ2a〜2dのアスペクト比の1/4である。各トランジスタのアスペクト比をこのように設定することで、トランジスタ2dのドレインとトランジスタ2cのソースとの接続点Aの電圧VAが、トランジスタ2dの飽和ドレイン電圧程度になる。   Furthermore, with respect to the aspect ratio of the transistor (ratio W / L between the gate width W and the gate length L), the aspect ratios of the transistors 2a, 2b, 2c, and 2d are the same, but only the aspect ratio of the transistor 2e is different. ing. That is, the aspect ratio of the transistor 2e is ¼ of the aspect ratio of the transistors 2a to 2d. By setting the aspect ratio of each transistor in this way, the voltage VA at the connection point A between the drain of the transistor 2d and the source of the transistor 2c becomes about the saturation drain voltage of the transistor 2d.

そこで、本実施の形態では、トランジスタ2aのソースとトランジスタ2bのドレインとの接続点Aの電圧VA(第1電圧)、および、トランジスタ2cのソースとトランジスタ2dのドレインとの接続点Bの電圧VB(第2電圧)をコンパレータ4に入力する。コンパレータ4は、電圧VAと電圧VBとを比較し、比較結果に応じた制御信号を内部電源3に出力する。内部電源3は、当該制御信号に基づき、電圧VAと電圧VBとが等しくなるように、駆動電圧Voを制御する。   Therefore, in this embodiment, the voltage VA (first voltage) at the connection point A between the source of the transistor 2a and the drain of the transistor 2b, and the voltage VB at the connection point B between the source of the transistor 2c and the drain of the transistor 2d. (Second voltage) is input to the comparator 4. The comparator 4 compares the voltage VA and the voltage VB, and outputs a control signal corresponding to the comparison result to the internal power supply 3. The internal power supply 3 controls the drive voltage Vo based on the control signal so that the voltage VA and the voltage VB are equal.

上記のように、電圧VBはトランジスタ2dの飽和ドレイン電圧程度になるので、飽和ドレイン電圧がプロセスばらつきや温度によって変動しても、電圧VBもそれに連動して変動する。さらに、コンパレータ4が、電圧VAと電圧VBとが等しくなるように、内部電源3に対しフィードバック制御を行うので、電圧VA、すなわちトランジスタ2bのドレイン電圧が、トランジスタ2dの飽和ドレイン電圧程度になる。トランジスタ2bとトランジスタ2dとは、アスペクト比が同一であるので、トランジスタ特性も同一である。したがって、電圧VAもトランジスタ2bの飽和ドレイン電圧程度になる。   As described above, since the voltage VB is about the saturation drain voltage of the transistor 2d, even if the saturation drain voltage varies due to process variations and temperature, the voltage VB also varies accordingly. Furthermore, since the comparator 4 performs feedback control on the internal power supply 3 so that the voltage VA and the voltage VB are equal to each other, the voltage VA, that is, the drain voltage of the transistor 2b becomes about the saturation drain voltage of the transistor 2d. Since the transistor 2b and the transistor 2d have the same aspect ratio, the transistor characteristics are also the same. Therefore, the voltage VA is also about the saturation drain voltage of the transistor 2b.

このように、プロセスばらつきや温度等による変動に関わらず、電圧VAがトランジスタ2bの飽和ドレイン電圧程度になるように内部電源3が制御されるので、内部電源3の駆動電圧Voの昇圧は、必要最小限で済み、無駄な電力消費をほぼ抑えることができる。   As described above, the internal power supply 3 is controlled so that the voltage VA is approximately equal to the saturation drain voltage of the transistor 2b regardless of process variations and temperature fluctuations. Therefore, it is necessary to boost the drive voltage Vo of the internal power supply 3. Minimized and almost no wasteful power consumption.

続いて、トランジスタ2a〜2eのアスペクト比を上記のように設定することで、電圧VBがトランジスタ2dの飽和ドレイン電圧程度になる原理について説明する。   Next, the principle that the voltage VB becomes approximately equal to the saturation drain voltage of the transistor 2d by setting the aspect ratios of the transistors 2a to 2e as described above will be described.

図9に示すトランジスタ特性は、一般に次のような式で表される。   The transistor characteristics shown in FIG. 9 are generally expressed by the following equations.

≒(W/L)×μ×Cox÷2×(VGS−V …式(1)
GS=V+√(2I÷((W/L)×μ×Cox)) …式(2)
ここで、上式における各パラメータは、
:ドレイン電流
L:ゲート長
W:ゲート幅
μ:移動度
Cox:ゲート酸化膜単位面積容量
GS:ゲート−ソース間電圧
:閾値電圧
である。VGS−Vはオーバードライブ電圧Vovと呼ばれ、ドレイン電圧VDS>VGS−V=Vovを満たすときにトランジスタは飽和特性領域で動作する。つまり、飽和ドレイン電圧で動作しているときは、飽和ドレイン電圧をVDsatとして、VDsat=Vovとなる。
I D ≈ (W / L) × μ × Cox ÷ 2 × (V GS −V T ) 2 Formula (1)
V GS = V T + √ (2 ID ÷ ((W / L) × μ × Cox)) (2)
Here, each parameter in the above equation is
I D : Drain current L: Gate length W: Gate width μ: Mobility Cox: Gate oxide unit area capacitance V GS : Gate-source voltage V T : Threshold voltage. V GS −V T is called an overdrive voltage Vov, and the transistor operates in the saturation characteristic region when the drain voltage V DS > V GS −V T = Vov is satisfied. That is, when operating with a saturated drain voltage, VDsat = Vov with the saturated drain voltage as VDsat.

続いて、図1に示す定電流回路2に設けられるカスケード・カレントミラー回路について説明する。定電流回路2がカレントミラー回路として動作するためには、それぞれのトランジスタ2a〜2eが飽和特性領域で動作していることが必要となる。ここで、定電流回路2と負荷5との間の接続点Kでの電圧VKに着目すると、トランジスタ2a、2bのそれぞれがVDsat=Vovの状態で動作している場合、電圧VKの下限は2VDsatとなる。このときの電圧VBはVDsatである。   Next, a cascade current mirror circuit provided in the constant current circuit 2 shown in FIG. 1 will be described. In order for the constant current circuit 2 to operate as a current mirror circuit, each of the transistors 2a to 2e needs to operate in a saturation characteristic region. Here, paying attention to the voltage VK at the connection point K between the constant current circuit 2 and the load 5, when each of the transistors 2a and 2b operates in the state of VDsat = Vov, the lower limit of the voltage VK is 2VDsat. It becomes. The voltage VB at this time is VDsat.

また、飽和ドレイン電圧で動作しているときのトランジスタではVDS=VGS−V=Vovが成り立つので、VGS=V+Vovとなる。したがって、トランジスタ2aのゲート電圧は、
Vov+VGS=Vov+V+Vov=V+2Vov …式(3)
トランジスタ2bのゲート電圧は、
GS=V+Vov …式(4)
となる。このような関係を定電流源23、24から作り出すことが出来れば、電圧VAを可能な限り低い電圧にしてカレントミラー回路として動作させることが出来る。
Further, since V DS = V GS −V T = Vov holds in the transistor operating at the saturation drain voltage, V GS = V T + Vov. Therefore, the gate voltage of the transistor 2a is
Vov + V GS = Vov + V T + Vov = V T +2 Vov Equation (3)
The gate voltage of the transistor 2b is
V GS = V T + Vov Equation (4)
It becomes. If such a relationship can be created from the constant current sources 23 and 24, the voltage VA can be made as low as possible to operate as a current mirror circuit.

ここで、トランジスタ2a〜2dのトランジスタアスペクト比をW/L、トランジスタ2eのアスペクト比をW’/L’とすると、トランジスタ2eのゲート電圧VGSは、式(2)から、
GS=V+√(2I÷((W’/L’)×μ×Cox)) …式(5)
となり、トランジスタ2aのゲート電圧とトランジスタ2eのゲート電圧とが等しくなる場合、式(3)および式(5)から、
+2Vov=V+√(2I÷((W’/L’)×μ×Cox))
2Vov=2√(2I÷((W/L)×μ×Cox))
=√(2I÷((W’/L’)×μ×Cox))
(W/L)×μ×Cox=4((W’/L’)×μ×Cox)
(W/L)=4(W’/L’) …式(6)
式(6)を満たす場合、トランジスタ2dのゲート電圧は、V+Vovとなり、トランジスタ2dのドレイン電圧はVovとなる。すなわち、トランジスタ2eのアスペクト比を、トランジスタ2a〜2dのアスペクト比の1/4に設定することで、電圧VBがトランジスタ2dの飽和ドレイン電圧程度になる。
Here, when the transistor aspect ratio of the transistors 2a to 2d is W / L and the aspect ratio of the transistor 2e is W ′ / L ′, the gate voltage V GS of the transistor 2e can be calculated from the equation (2):
V GS = V T + √ (2 ID ÷ ((W ′ / L ′) × μ × Cox)) (5)
When the gate voltage of the transistor 2a and the gate voltage of the transistor 2e are equal, from the equations (3) and (5),
V T + 2Vov = V T + √ (2I D ÷ ((W ′ / L ′) × μ × Cox))
2Vov = 2√ (2I D ÷ ( (W / L) × μ × Cox))
= √ (2I D ÷ ((W ′ / L ′) × μ × Cox))
(W / L) × μ × Cox = 4 ((W ′ / L ′) × μ × Cox)
(W / L) = 4 (W ′ / L ′) (6)
When Expression (6) is satisfied, the gate voltage of the transistor 2d is V T + Vov, and the drain voltage of the transistor 2d is Vov. That is, by setting the aspect ratio of the transistor 2e to ¼ of the aspect ratio of the transistors 2a to 2d, the voltage VB becomes about the saturation drain voltage of the transistor 2d.

なお、アスペクト比1/4というのは理想的な値であり、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ2eのアスペクト比が、トランジスタ2a〜2dのアスペクト比の1/4〜1/10程度になるように、マージンをもたせて構成してもよい。   Note that the aspect ratio of ¼ is an ideal value, and in an actual device, the aspect ratio of the transistor 2e is 1 of the aspect ratio of the transistors 2a to 2d in consideration of variations in the manufacturing process and the like. You may comprise with a margin so that it may become about / 4-1/10.

続いて、本実施の形態に係る定電流ドライバの他の変形例について説明する。   Next, another modification of the constant current driver according to the present embodiment will be described.

図3は、本実施の形態に係る定電流ドライバ11の構成を示す回路図である。定電流ドライバ11は、定電流回路12、内部電源3およびコンパレータ4を有しており、内部電源3と定電流回路12との間に、負荷5が接続される。なお、内部電源3およびコンパレータ4は、定電流ドライバ1におけるものと同一である。   FIG. 3 is a circuit diagram showing a configuration of the constant current driver 11 according to the present embodiment. The constant current driver 11 includes a constant current circuit 12, an internal power supply 3 and a comparator 4, and a load 5 is connected between the internal power supply 3 and the constant current circuit 12. The internal power supply 3 and the comparator 4 are the same as those in the constant current driver 1.

定電流回路12は、図1に示す定電流回路2において、出力部21を出力部121に置き換えた構成である。出力部121は、1つのNchMOSトランジスタ12aを備えており、トランジスタ12aのドレインは負荷5に接続され、トランジスタ12aのソースは接地されている。また、トランジスタ12aのゲートは、トランジスタ2dのゲートおよびトランジスタ2cのドレインに接続されている。   The constant current circuit 12 has a configuration in which the output unit 21 is replaced with the output unit 121 in the constant current circuit 2 shown in FIG. The output unit 121 includes one NchMOS transistor 12a, the drain of the transistor 12a is connected to the load 5, and the source of the transistor 12a is grounded. The gate of the transistor 12a is connected to the gate of the transistor 2d and the drain of the transistor 2c.

ここで、トランジスタ12aのドレインと負荷5との接続点Cの電圧VC(第1電圧)と、トランジスタ2cのソースとトランジスタ2dのドレインとの接続点Bの電圧VB(第2電圧)とをコンパレータ4に入力する。コンパレータ4は、電圧VBと電圧VCとを比較し、比較結果に応じた制御信号を内部電源3に出力する。内部電源3は、当該制御信号に基づき、電圧VBと電圧VCとが等しくなるように、駆動電圧Voを制御する。   Here, the voltage VC (first voltage) at the connection point C between the drain of the transistor 12a and the load 5 and the voltage VB (second voltage) at the connection point B between the source of the transistor 2c and the drain of the transistor 2d are compared. 4 The comparator 4 compares the voltage VB with the voltage VC and outputs a control signal corresponding to the comparison result to the internal power supply 3. The internal power supply 3 controls the drive voltage Vo based on the control signal so that the voltage VB and the voltage VC are equal.

さらに、トランジスタ2c、2dおよびトランジスタ12aのアスペクト比は互いに等しく、トランジスタ2eのアスペクト比は、トランジスタ2c、2dおよびトランジスタ12aのアスペクト比の1/4〜1/10に設定されている。これにより、トランジスタ2dのドレイン電圧、すなわち電圧VBは、飽和ドレイン電圧程度になる。上記のように内部電源3は、電圧VBと電圧VCが等しくなるように、駆動電圧Voを制御するので、トランジスタ12aのドレイン電圧は、トランジスタ2dのドレイン電圧と等しくなる。したがって、トランジスタ12aも飽和ドレイン電圧程度で動作する。したがって、内部電源3による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。   Further, the aspect ratios of the transistors 2c and 2d and the transistor 12a are equal to each other, and the aspect ratio of the transistor 2e is set to ¼ to 1/10 of the aspect ratio of the transistors 2c and 2d and the transistor 12a. As a result, the drain voltage of the transistor 2d, that is, the voltage VB is about the saturation drain voltage. As described above, since the internal power supply 3 controls the drive voltage Vo so that the voltage VB and the voltage VC are equal, the drain voltage of the transistor 12a becomes equal to the drain voltage of the transistor 2d. Therefore, the transistor 12a also operates at about the saturation drain voltage. Accordingly, since boosting by the internal power supply 3 can be minimized, wasteful power consumption can be substantially suppressed.

なお、トランジスタ12aのドレインが直接負荷5につながるため、負荷5での電圧降下の揺らぎなどによりトランジスタ12aのドレイン電圧が揺らぎやすく、トランジスタ12aがミラーしている電流も揺らぎやすくなる。また、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ2eのアスペクト比が、トランジスタ2c、2dおよびトランジスタ12aのアスペクト比の1/4〜1/10程度になるように、マージンをもたせて構成してもよい。   Since the drain of the transistor 12a is directly connected to the load 5, the drain voltage of the transistor 12a is likely to fluctuate due to fluctuations in the voltage drop at the load 5, and the current mirrored by the transistor 12a is also likely to fluctuate. In an actual device, in consideration of variations in the manufacturing process and the like, the aspect ratio of the transistor 2e is about 1/4 to 1/10 of the aspect ratio of the transistors 2c and 2d and the transistor 12a. You may comprise with a margin.

図4は、本実施の形態に係る定電流ドライバ31の構成を示す回路図である。定電流ドライバ31は、定電流回路32、内部電源3およびコンパレータ4を有しており、内部電源3と定電流回路32との間に、負荷5が接続される。なお、内部電源3およびコンパレータ4は、定電流ドライバ1、11におけるものと同一である。   FIG. 4 is a circuit diagram showing a configuration of the constant current driver 31 according to the present embodiment. The constant current driver 31 has a constant current circuit 32, an internal power supply 3 and a comparator 4, and a load 5 is connected between the internal power supply 3 and the constant current circuit 32. The internal power supply 3 and the comparator 4 are the same as those in the constant current drivers 1 and 11.

定電流回路32は、図1に示す定電流回路2と同様に、2個の定電流源23、24及びカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、2つの出力部321a、321bおよび入力部22から構成され、定電流源23、24を入力電流として定電流を生成する。出力部321aおよび出力部321bは並列接続されている。出力部321aおよび入力部22は、図1に示す出力部21および入力部22と同一であるので、構成要素には同一の符号を付して、細部の説明は省略する。すなわち、定電流回路32は、定電流回路2に、さらに出力部321bを設けた構成と同一である。   The constant current circuit 32 includes two constant current sources 23 and 24 and a cascode current mirror circuit, similarly to the constant current circuit 2 shown in FIG. The cascode current mirror circuit includes two output units 321a and 321b and an input unit 22, and generates a constant current using the constant current sources 23 and 24 as input currents. The output unit 321a and the output unit 321b are connected in parallel. Since the output unit 321a and the input unit 22 are the same as the output unit 21 and the input unit 22 shown in FIG. 1, the same reference numerals are given to the components, and detailed description thereof is omitted. That is, the constant current circuit 32 is the same as the configuration in which the constant current circuit 2 is further provided with the output unit 321b.

出力部321bは、出力部321aと同様、2個のNchMOSトランジスタ2h、2iを備えている。トランジスタ2iのソースは接地され、トランジスタ2iのドレインとトランジスタ2hのソースとが接続されている。トランジスタ2hのドレインは、トランジスタ2aのドレインとともに負荷5に接続されている。このように、出力部を2個並列に設けることにより、負荷に流される電流量を増やすことができる。   Similar to the output unit 321a, the output unit 321b includes two NchMOS transistors 2h and 2i. The source of the transistor 2i is grounded, and the drain of the transistor 2i and the source of the transistor 2h are connected. The drain of the transistor 2h is connected to the load 5 together with the drain of the transistor 2a. Thus, by providing two output units in parallel, the amount of current flowing through the load can be increased.

定電流ドライバ31では、定電流ドライバ1と同様に、トランジスタ2bのドレインとトランジスタ2aのソースとの接続点Aの電圧VA、および、トランジスタ2dのドレインとトランジスタ2cのソースとの接続点Bの電圧VBがコンパレータ4に入力される。これにより、電圧VAと電圧VBとが等しくなるように、内部電源3は駆動電圧Voを制御する。   In the constant current driver 31, like the constant current driver 1, the voltage VA at the connection point A between the drain of the transistor 2b and the source of the transistor 2a, and the voltage at the connection point B between the drain of the transistor 2d and the source of the transistor 2c. VB is input to the comparator 4. Thereby, the internal power supply 3 controls the drive voltage Vo so that the voltage VA and the voltage VB become equal.

ここで、トランジスタ2b、2a、2h、2iに流れる電流密度は等しいので、トランジスタ2hのソースとトランジスタ2iのドレインとの接続点Dの電圧VDは、電圧VAと等しくなる。したがって、トランジスタ2h、2iのドレイン電圧は、どちらも飽和ドレイン電圧程度となるので、無駄な電力消費は抑えられる。   Here, since the current densities flowing in the transistors 2b, 2a, 2h, and 2i are equal, the voltage VD at the connection point D between the source of the transistor 2h and the drain of the transistor 2i is equal to the voltage VA. Therefore, since the drain voltages of the transistors 2h and 2i are both about the saturation drain voltage, useless power consumption can be suppressed.

なお、図4では、出力部が2個設けられる構成について説明したが、出力部を3個以上設けてもよい。この場合でも、出力部の中の1つにおける2つのトランジスタ同士の接続点の電圧を第1電圧として、第1電圧と第2電圧とを比較すればよい。   In addition, although the structure provided with two output parts was demonstrated in FIG. 4, you may provide three or more output parts. Even in this case, the voltage at the connection point between the two transistors in one of the output units may be set as the first voltage, and the first voltage and the second voltage may be compared.

また、定電流ドライバ31において、各出力部321a・321bを図3に示す出力部121に置き換えた構成としてもよい。このような構成であっても、出力部を複数設けることで、同様の効果を得ることができる。   In the constant current driver 31, the output units 321a and 321b may be replaced with the output unit 121 shown in FIG. Even if it is such a structure, the same effect can be acquired by providing two or more output parts.

なお、内部電源3は、例えばレギュレータであってもよいが、DC−DCコンバータであることが好ましい。内部電源3がレギュレータであると、駆動電圧が低い場合、レギュレータでの電力損失が大きくなる。一方、内部電源3がDC−DCコンバータであると、入力電圧を高効率で駆動電圧に昇圧することができる。   The internal power supply 3 may be a regulator, for example, but is preferably a DC-DC converter. When the internal power supply 3 is a regulator, power loss in the regulator increases when the drive voltage is low. On the other hand, when the internal power supply 3 is a DC-DC converter, the input voltage can be boosted to the drive voltage with high efficiency.

また、負荷5は、例えば、抵抗や発光ダイオードである。負荷5が抵抗の場合、抵抗での消費電力(発熱)を一定に保つことができる。また、負荷5が発光ダイオードの場合、一定の輝度を得ることができる。   The load 5 is, for example, a resistor or a light emitting diode. When the load 5 is a resistor, the power consumption (heat generation) at the resistor can be kept constant. In addition, when the load 5 is a light emitting diode, a certain luminance can be obtained.

さらに、トランジスタ2aのドレインと負荷との接続点における電圧と、トランジスタ2cのドレインと定電流源23との接続点における電圧とが等しくなるように、内部電源3の駆動電圧Voを制御してもよい。このようにしても、無駄な電力消費を低減できる。   Further, even if the drive voltage Vo of the internal power supply 3 is controlled so that the voltage at the connection point between the drain of the transistor 2a and the load is equal to the voltage at the connection point between the drain of the transistor 2c and the constant current source 23. Good. Even in this case, useless power consumption can be reduced.

(実施の形態2)
本発明の他の実施形態について図5ないし図7に基づいて説明すると以下の通りである。前述の実施の形態1では、定電流回路が負荷から電流を吸い込むことにより、負荷に定電流を流す構成について説明したが、本実施の形態では、定電流回路が負荷に電流を流し込むことにより、負荷に定電流を流す構成について説明する。
(Embodiment 2)
Another embodiment of the present invention will be described below with reference to FIGS. In the first embodiment described above, the configuration in which the constant current circuit draws current from the load and causes the constant current to flow to the load has been described. However, in this embodiment, the constant current circuit causes the current to flow to the load, A configuration for supplying a constant current to the load will be described.

図5は、本実施の形態に係る定電流ドライバ41の構成を示す回路図である。定電流ドライバ41は、定電流回路42、内部電源3およびコンパレータ4を有しており、内部電源3、定電流回路42および負荷5がこの順に直列に接続される。なお、内部電源3およびコンパレータ4は、図1に示す定電流ドライバ1におけるものと同一である。このように、定電流ドライバ41は、定電流回路42が負荷5に電流を流し込む構成である。   FIG. 5 is a circuit diagram showing a configuration of the constant current driver 41 according to the present embodiment. The constant current driver 41 includes a constant current circuit 42, an internal power supply 3, and a comparator 4. The internal power supply 3, the constant current circuit 42, and the load 5 are connected in series in this order. The internal power supply 3 and the comparator 4 are the same as those in the constant current driver 1 shown in FIG. As described above, the constant current driver 41 has a configuration in which the constant current circuit 42 flows current into the load 5.

定電流回路42は、2個の定電流源43、44及び出力部421および入力部422から構成されるカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、定電流源43、44を入力電流として定電流を生成する。出力部421は、2個のPchMOSトランジスタ42a、42bを備え、入力部422は、3個のPchMOSトランジスタ42c、42d、42eを備えている。トランジスタ42b、42d、42eのソースは内部電源3に接続されている。トランジスタ42dのドレインは、トランジスタ42cのソースと接続され、トランジスタ42bのドレインは、トランジスタ42aのソースと接続されている。トランジスタ42aのドレインは、負荷5と接続され、トランジスタ42c、42eのドレインは、それぞれ定電流源43、44と接続されている。トランジスタ42b、42dの両ゲートは互いに接続されると共に、トランジスタ42cのドレインと接続されている。トランジスタ42a、42c、42eの各ゲートは互いに接続されていると共に、トランジスタ42eのドレインと接続されている。また、定電流源43、44の電流値は互いに等しくなるように設定されている。   The constant current circuit 42 includes a cascode current mirror circuit including two constant current sources 43 and 44, an output unit 421 and an input unit 422. The cascode current mirror circuit generates a constant current using the constant current sources 43 and 44 as input currents. The output unit 421 includes two Pch MOS transistors 42a and 42b, and the input unit 422 includes three Pch MOS transistors 42c, 42d, and 42e. The sources of the transistors 42b, 42d, and 42e are connected to the internal power supply 3. The drain of the transistor 42d is connected to the source of the transistor 42c, and the drain of the transistor 42b is connected to the source of the transistor 42a. The drain of the transistor 42a is connected to the load 5, and the drains of the transistors 42c and 42e are connected to the constant current sources 43 and 44, respectively. Both gates of the transistors 42b and 42d are connected to each other and to the drain of the transistor 42c. The gates of the transistors 42a, 42c, and 42e are connected to each other and to the drain of the transistor 42e. The current values of the constant current sources 43 and 44 are set to be equal to each other.

さらに、トランジスタのアスペクト比(W/L)について、トランジスタ42a、42b、42c、42dのアスペクト比は互いに同一であるのに対し、トランジスタ42eのアスペクト比は、トランジスタ2a〜2dのアスペクト比の1/4である。各トランジスタのアスペクト比をこのように設定することで、トランジスタ42cのソースとトランジスタ42dのドレインとの接続点Fの電圧VFが、トランジスタ42dの飽和ドレイン電圧程度になる。   Further, with respect to the aspect ratio (W / L) of the transistors, the aspect ratios of the transistors 42a, 42b, 42c, and 42d are the same, whereas the aspect ratio of the transistor 42e is 1/2 of the aspect ratio of the transistors 2a to 2d. 4. By setting the aspect ratio of each transistor in this way, the voltage VF at the connection point F between the source of the transistor 42c and the drain of the transistor 42d becomes about the saturation drain voltage of the transistor 42d.

そこで、本実施の形態では、トランジスタ42aのソースとトランジスタ42bのドレインとの接続点Eの電圧VE(第1電圧)、および、トランジスタ42cのソースとトランジスタ42dのドレインとの接続点Fの電圧VF(第2電圧)をコンパレータ4に入力する。コンパレータ4は、電圧VEと電圧VFとを比較し、比較結果に応じた制御信号を内部電源3に出力する。内部電源3は、当該制御信号に基づき、電圧VEと電圧VFとが等しくなるように、駆動電圧Voを制御する。
電圧VEと電圧VFとを比較する。コンパレータ4は、当該比較結果に応じた制御信号を内部電源3に出力し、電圧VEと電圧VFとが等しくなるように、内部電源3の駆動電圧Voを制御する。
Therefore, in this embodiment, the voltage VE (first voltage) at the connection point E between the source of the transistor 42a and the drain of the transistor 42b, and the voltage VF at the connection point F between the source of the transistor 42c and the drain of the transistor 42d. (Second voltage) is input to the comparator 4. The comparator 4 compares the voltage VE and the voltage VF, and outputs a control signal corresponding to the comparison result to the internal power supply 3. The internal power supply 3 controls the drive voltage Vo based on the control signal so that the voltage VE and the voltage VF are equal.
The voltage VE and the voltage VF are compared. The comparator 4 outputs a control signal corresponding to the comparison result to the internal power supply 3, and controls the drive voltage Vo of the internal power supply 3 so that the voltage VE and the voltage VF are equal.

具体的には、電圧VEが電圧VFよりも小さくなれば、内部電源3により駆動電圧Voが昇圧され、電圧VEが電圧VFよりも大きくなれば、内部電源3により駆動電圧Voが降圧される。   Specifically, when the voltage VE becomes lower than the voltage VF, the drive voltage Vo is boosted by the internal power supply 3, and when the voltage VE becomes higher than the voltage VF, the drive voltage Vo is lowered by the internal power supply 3.

上記のように、電圧VFはトランジスタ42dの飽和ドレイン電圧程度になるので、飽和ドレイン電圧がプロセスばらつきや温度によって変動しても、電圧VFもそれに連動して変動する。さらに、コンパレータ4が、電圧VEと電圧VFとが等しくなるように、内部電源3に対しフィードバック制御を行うので、電圧VE、すなわちトランジスタ42bのドレイン電圧が、トランジスタ2dの飽和ドレイン電圧程度になる。トランジスタ42bとトランジスタ42dとは、アスペクト比が同一であるので、トランジスタ特性も同一である。したがって、電圧VEもトランジスタ42bの飽和ドレイン電圧程度になる。   As described above, since the voltage VF is about the saturation drain voltage of the transistor 42d, even if the saturation drain voltage varies due to process variations or temperature, the voltage VF also varies in conjunction therewith. Furthermore, since the comparator 4 performs feedback control on the internal power supply 3 so that the voltage VE and the voltage VF are equal to each other, the voltage VE, that is, the drain voltage of the transistor 42b becomes about the saturation drain voltage of the transistor 2d. Since the transistor 42b and the transistor 42d have the same aspect ratio, the transistor characteristics are also the same. Therefore, the voltage VE is also about the saturation drain voltage of the transistor 42b.

このように、プロセスばらつきや温度等による変動に関わらず、電圧VEがトランジスタ42bの飽和ドレイン電圧程度になるように内部電源3が制御されるので、内部電源3の駆動電圧Voの昇圧は、必要最小限で済み、無駄な電力消費を極力抑えることができる。   As described above, the internal power supply 3 is controlled so that the voltage VE is approximately equal to the saturation drain voltage of the transistor 42b regardless of process variations and temperature fluctuations. Therefore, it is necessary to boost the drive voltage Vo of the internal power supply 3. Minimized and can minimize wasteful power consumption.

なお、トランジスタ42a〜42eのアスペクト比を上記のように設定することで、電圧VFがトランジスタ42dの飽和ドレイン電圧程度になる原理は、実施の形態1における説明と略同様である。   The principle that the voltage VF becomes approximately equal to the saturation drain voltage of the transistor 42d by setting the aspect ratios of the transistors 42a to 42e as described above is substantially the same as the description in the first embodiment.

なお、アスペクト比1/4というのは理想的な値であり、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ42eのアスペクト比が、トランジスタ42a〜42dのアスペクト比の1/4〜1/10程度になるように、マージンをもたせて構成してもよい。   Note that the aspect ratio of 1/4 is an ideal value, and in an actual device, the aspect ratio of the transistor 42e is 1 which is one of the aspect ratios of the transistors 42a to 42d in consideration of variations in the manufacturing process. You may comprise with a margin so that it may become about / 4-1/10.

続いて、本実施の形態に係る定電流ドライバの他の変形例について説明する。   Next, another modification of the constant current driver according to the present embodiment will be described.

図6は、本実施の形態に係る定電流ドライバ51の構成を示す回路図である。定電流ドライバ51は、定電流回路52、内部電源3およびコンパレータ4を有しており、内部電源3、定電流回路52および負荷5がこの順に直列に接続される。なお、内部電源3およびコンパレータ4は、定電流ドライバ41におけるものと同一である。   FIG. 6 is a circuit diagram showing a configuration of the constant current driver 51 according to the present embodiment. The constant current driver 51 includes a constant current circuit 52, an internal power supply 3, and a comparator 4. The internal power supply 3, the constant current circuit 52, and the load 5 are connected in series in this order. The internal power supply 3 and the comparator 4 are the same as those in the constant current driver 41.

定電流回路52は、図5に示す定電流回路42において、出力部421を出力部521に置き換えた構成である。出力部521は、1つのNchMOSトランジスタ52aを備えており、トランジスタ52aのドレインは負荷5に接続され、トランジスタ52aのソースは内部電源3に接続されている。また、トランジスタ52aのゲートは、トランジスタ42dのゲートおよびトランジスタ42cのドレインに接続されている。   The constant current circuit 52 has a configuration in which the output unit 421 is replaced with the output unit 521 in the constant current circuit 42 illustrated in FIG. The output unit 521 includes one NchMOS transistor 52 a, the drain of the transistor 52 a is connected to the load 5, and the source of the transistor 52 a is connected to the internal power supply 3. The gate of the transistor 52a is connected to the gate of the transistor 42d and the drain of the transistor 42c.

ここで、トランジスタ52aのドレインと負荷5との接続点Gの電圧VG(第1電圧)と、トランジスタ42cのソースとトランジスタ42dのドレインとの接続点Fの電圧VF(第2電圧)とをコンパレータ4に入力する。コンパレータ4は、電圧VFと電圧VGとを比較し、比較結果に応じた制御信号を内部電源3に出力する。内部電源3は、当該制御信号に基づき、電圧VFと電圧VGとが等しくなるように、駆動電圧Voを制御する。   Here, the voltage VG (first voltage) at the connection point G between the drain of the transistor 52a and the load 5 and the voltage VF (second voltage) at the connection point F between the source of the transistor 42c and the drain of the transistor 42d are compared. 4 The comparator 4 compares the voltage VF and the voltage VG, and outputs a control signal corresponding to the comparison result to the internal power supply 3. The internal power supply 3 controls the drive voltage Vo based on the control signal so that the voltage VF and the voltage VG are equal.

さらに、トランジスタ42c、42dおよびトランジスタ52aのアスペクト比は互いに等しく、トランジスタ42eのアスペクト比は、トランジスタ42c、42dおよびトランジスタ52aのアスペクト比の1/4に設定されている。これにより、トランジスタ42dのドレイン電圧、すなわち電圧VFは、飽和ドレイン電圧程度になる。上記のように内部電源3は、電圧VFと電圧VGが等しくなるように、駆動電圧Voを制御するので、トランジスタ52aのドレイン電圧は、トランジスタ42dのドレイン電圧と等しくなる。したがって、トランジスタ52aも飽和ドレイン電圧程度で動作する。したがって、内部電源3による昇圧が最小限で済むので、無駄な電力消費をほぼ抑えることができる。   Further, the aspect ratios of the transistors 42c and 42d and the transistor 52a are equal to each other, and the aspect ratio of the transistor 42e is set to ¼ of the aspect ratio of the transistors 42c and 42d and the transistor 52a. Thus, the drain voltage of the transistor 42d, that is, the voltage VF is about the saturation drain voltage. As described above, since the internal power supply 3 controls the drive voltage Vo so that the voltage VF and the voltage VG are equal, the drain voltage of the transistor 52a becomes equal to the drain voltage of the transistor 42d. Therefore, the transistor 52a also operates at about the saturation drain voltage. Accordingly, since boosting by the internal power supply 3 can be minimized, wasteful power consumption can be substantially suppressed.

なお、トランジスタ52aのドレインが直接負荷5につながるため、負荷5での電圧降下の揺らぎなどによりトランジスタ52aのドレイン電圧が揺らぎやすく、トランジスタ52aがミラーしている電流も揺らぎやすくなる。また、実際のデバイスにおいては、製造プロセス等におけるばらつき等を考慮して、トランジスタ52eのアスペクト比が、トランジスタ42c、42dおよびトランジスタ52aのアスペクト比の1/4〜1/10程度になるように、マージンをもたせて構成してもよい。   Note that since the drain of the transistor 52a is directly connected to the load 5, the drain voltage of the transistor 52a is likely to fluctuate due to fluctuations in the voltage drop at the load 5, and the current mirrored by the transistor 52a is also likely to fluctuate. In an actual device, considering the variation in the manufacturing process, the aspect ratio of the transistor 52e is about 1/4 to 1/10 of the aspect ratio of the transistors 42c and 42d and the transistor 52a. You may comprise with a margin.

図7は、本実施の形態に係る定電流ドライバ61の構成を示す回路図である。定電流ドライバ61は、定電流回路62、内部電源3およびコンパレータ4を有しており、内部電源3、定電流回路52および負荷5がこの順に直列に接続される。なお、内部電源3およびコンパレータ4は、定電流ドライバ41、51におけるものと同一である。   FIG. 7 is a circuit diagram showing a configuration of the constant current driver 61 according to the present embodiment. The constant current driver 61 includes a constant current circuit 62, an internal power supply 3, and a comparator 4. The internal power supply 3, the constant current circuit 52, and the load 5 are connected in series in this order. The internal power supply 3 and the comparator 4 are the same as those in the constant current drivers 41 and 51.

定電流回路62は、図5に示す定電流回路42と同様に、2個の定電流源43、44及びカスコードカレントミラー回路を備えている。当該カスコードカレントミラー回路は、2つの出力部621a、621bおよび入力部422から構成され、定電流源43、44を入力電流として定電流を生成する。出力部621aおよび出力部621bは並列接続されている。出力部621aおよび入力部422は、図5に示す出力部421および入力部422と同一であるので、構成要素には同一の符号を付して、細部の説明は省略する。すなわち、定電流回路62は、定電流回路42に、さらに出力部621bを設けた構成と同一である。   The constant current circuit 62 includes two constant current sources 43 and 44 and a cascode current mirror circuit, similarly to the constant current circuit 42 shown in FIG. The cascode current mirror circuit includes two output units 621a and 621b and an input unit 422, and generates a constant current using the constant current sources 43 and 44 as input currents. The output unit 621a and the output unit 621b are connected in parallel. Since the output unit 621a and the input unit 422 are the same as the output unit 421 and the input unit 422 shown in FIG. 5, the same reference numerals are given to the components, and detailed description thereof is omitted. In other words, the constant current circuit 62 has the same configuration as the constant current circuit 42 further provided with the output unit 621b.

出力部621bは、出力部621aと同様、2個のPchMOSトランジスタ42h、42iを備えている。トランジスタ42iのソースは内部電源3に接続され、トランジスタ42iのドレインはトランジスタ42hのソースに接続されている。トランジスタ42hのドレインは、トランジスタ42aのドレインとともに負荷5に接続されている。このように、出力部を2個並列に設けることにより、負荷に流される電流量を増やすことができる。   The output unit 621b includes two PchMOS transistors 42h and 42i, like the output unit 621a. The source of the transistor 42i is connected to the internal power supply 3, and the drain of the transistor 42i is connected to the source of the transistor 42h. The drain of the transistor 42h is connected to the load 5 together with the drain of the transistor 42a. Thus, by providing two output units in parallel, the amount of current flowing through the load can be increased.

定電流ドライバ61では、定電流ドライバ41と同様に、トランジスタ42bのドレインとトランジスタ42aのソースとの接続点Eの電圧VE、および、トランジスタ42dのドレインとトランジスタ42cのソースとの接続点Fの電圧VFがコンパレータ4に入力される。これにより、内部電源3は、電圧VEと電圧VFとが等しくなるように、駆動電圧Voを制御する。   In the constant current driver 61, similarly to the constant current driver 41, the voltage VE at the connection point E between the drain of the transistor 42b and the source of the transistor 42a, and the voltage at the connection point F between the drain of the transistor 42d and the source of the transistor 42c. VF is input to the comparator 4. Thereby, the internal power supply 3 controls the drive voltage Vo so that the voltage VE and the voltage VF are equal.

ここで、トランジスタ42a、42b、42h、42iに流れる電流密度は等しいので、トランジスタ42hのソースとトランジスタ42iのドレインとの接続点Hの電圧VHは、電圧VEと等しくなる。したがって、トランジスタ42h、42iのドレイン電圧は、どちらも飽和ドレイン電圧程度となるので、無駄な電力消費は抑えられる。   Here, since the current densities flowing in the transistors 42a, 42b, 42h, and 42i are equal, the voltage VH at the connection point H between the source of the transistor 42h and the drain of the transistor 42i is equal to the voltage VE. Therefore, since the drain voltages of the transistors 42h and 42i are both about the saturation drain voltage, wasteful power consumption can be suppressed.

なお、図7では、出力部が2個設けられる構成について説明したが、出力部を3個以上並列に設けてもよい。この場合でも、出力部の中の1つにおける直列に接続された2個トランジスタ同士の接続点の電圧を、電圧VFと比較して、内部電源3の駆動電圧Voをフィードバック制御することにより、出力部の各トランジスタのドレイン電圧は、飽和ドレイン電圧程度となるので、無駄な電力消費を抑えることができる。   In addition, in FIG. 7, although the structure provided with two output parts was demonstrated, you may provide three or more output parts in parallel. Even in this case, the voltage at the connection point between two transistors connected in series in one of the output units is compared with the voltage VF, and the drive voltage Vo of the internal power supply 3 is feedback-controlled, thereby providing an output. Since the drain voltage of each of the transistors is about the saturation drain voltage, wasteful power consumption can be suppressed.

また、定電流ドライバ61において、各出力部621a・621bを図6に示す出力部521に置き換えた構成としてもよい。このような構成であっても、出力部を複数設けることで、同様の効果を得ることができる。   In the constant current driver 61, the output units 621a and 621b may be replaced with the output unit 521 shown in FIG. Even if it is such a structure, the same effect can be acquired by providing two or more output parts.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

本発明に係る駆動回路は、ダイオード等の負荷を駆動する駆動回路に好適に適用できる。   The drive circuit according to the present invention can be suitably applied to a drive circuit that drives a load such as a diode.

本発明の第1の実施形態に係る定電流ドライバの概略構成を示す回路図である。1 is a circuit diagram showing a schematic configuration of a constant current driver according to a first embodiment of the present invention. 上記定電流ドライバの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the said constant current driver. 本発明の第1の実施形態に係る他の定電流ドライバの概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the other constant current driver which concerns on the 1st Embodiment of this invention. 本発明の第1の実施形態に係るさらに他の定電流ドライバの概略構成を示す回路図である。FIG. 5 is a circuit diagram showing a schematic configuration of still another constant current driver according to the first embodiment of the present invention. 本発明の第2の実施形態に係る定電流ドライバの概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the constant current driver which concerns on the 2nd Embodiment of this invention. 本発明の第2の実施形態に係る他の定電流ドライバの概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the other constant current driver which concerns on the 2nd Embodiment of this invention. 本発明の第2の実施形態に係るさらに他の定電流ドライバの概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the further another constant current driver which concerns on the 2nd Embodiment of this invention. 一般的な定電流ドライバの構成を示す回路図である。It is a circuit diagram which shows the structure of a general constant current driver. NchMOSトランジスタの電流−電圧特性を示すグラフである。It is a graph which shows the current-voltage characteristic of a NchMOS transistor. 従来の定電流ドライバの構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional constant current driver.

符号の説明Explanation of symbols

1、11、31、41、51、61 定電流ドライバ(駆動回路)
2、12、32、42、52、62 定電流回路
3 内部電源(電圧生成回路)
5 負荷
21、121、321a、321b、421、521、621a、621b 出力部
22、422 入力部
23 定電流源(第1定電流源)
24 定電流源(第2定電流源)
43 定電流源(第3定電流源)
44 定電流源(第4定電流源)
2a トランジスタ(第1トランジスタ)
2b トランジスタ(第2トランジスタ)
2c トランジスタ(第3トランジスタ)
2d トランジスタ(第4トランジスタ)
2e トランジスタ(第5トランジスタ)
12a トランジスタ(第6トランジスタ)
42a トランジスタ(第7トランジスタ)
42b トランジスタ(第8トランジスタ)
42c トランジスタ(第9トランジスタ)
42d トランジスタ(第10トランジスタ)
42e トランジスタ(第11トランジスタ)
52a トランジスタ(第12トランジスタ)
1, 11, 31, 41, 51, 61 Constant current driver (drive circuit)
2, 12, 32, 42, 52, 62 Constant current circuit 3 Internal power supply (voltage generation circuit)
5 Loads 21, 121, 321a, 321b, 421, 521, 621a, 621b Output unit 22, 422 Input unit 23 Constant current source (first constant current source)
24 constant current source (second constant current source)
43 Constant current source (third constant current source)
44 Constant current source (4th constant current source)
2a transistor (first transistor)
2b transistor (second transistor)
2c transistor (third transistor)
2d transistor (fourth transistor)
2e Transistor (5th transistor)
12a transistor (sixth transistor)
42a transistor (seventh transistor)
42b Transistor (eighth transistor)
42c Transistor (9th transistor)
42d Transistor (10th transistor)
42e Transistor (11th transistor)
52a Transistor (12th transistor)

Claims (15)

負荷に定電流を流す定電流回路と、
前記負荷と前記定電流回路との直列回路に駆動電圧を出力する電圧生成回路とを備える駆動回路において、
前記定電流回路は、定電流源を入力電流とするカスコードカレントミラー回路を備え、
当該カスコードカレントミラー回路は、出力部と入力部とから構成され、
前記入力部は、直列に接続される2つのトランジスタを有し、
前記入力部の2つのトランジスタの一方は、前記定電流源に接続され、
前記電圧生成回路は、前記出力部のトランジスタのドレイン側における第1電圧と前記入力部の2つのトランジスタ同士の接続点における第2電圧とが等しくなるように、前記駆動電圧を制御することを特徴とする駆動回路。
A constant current circuit for supplying a constant current to the load;
In a drive circuit comprising a voltage generation circuit that outputs a drive voltage to a series circuit of the load and the constant current circuit,
The constant current circuit includes a cascode current mirror circuit having a constant current source as an input current,
The cascode current mirror circuit includes an output unit and an input unit,
The input unit has two transistors connected in series,
One of the two transistors of the input unit is connected to the constant current source,
The voltage generation circuit controls the drive voltage so that a first voltage on a drain side of a transistor in the output unit is equal to a second voltage at a connection point between two transistors in the input unit. Drive circuit.
前記定電流回路は、前記負荷から電流を吸い込むことを特徴とする請求項1に記載の駆動回路。   The drive circuit according to claim 1, wherein the constant current circuit sucks current from the load. 前記出力部は直列に接続される2つのトランジスタで構成され、当該出力部の2つのトランジスタは、第1トランジスタおよび第2トランジスタであり、前記第1トランジスタの一端は前記負荷に接続され、前記第1トランジスタの他端は前記第2トランジスタの一端に接続され、前記第2トランジスタの他端は接地され、
前記入力部の2つのトランジスタは、第3トランジスタおよび第4トランジスタであり、前記入力部は、さらに第5トランジスタを備え、
前記定電流源は、第1定電流源および第2定電流源であり、
前記第3トランジスタの一端は前記第1定電流源に接続され、
前記第5トランジスタの一端は前記第2定電流源に接続され、
前記第3トランジスタの他端は前記第4トランジスタの一端に接続され、
前記第4トランジスタの他端および前記第5トランジスタの他端は共に接地され、
前記第1トランジスタのゲートと前記第3トランジスタのゲートと前記第5トランジスタのゲートと前記第5トランジスタの一端とは互いに接続され、
前記第2トランジスタのゲートと前記第3トランジスタの一端と前記第4トランジスタのゲートとは互いに接続されたことを特徴とする請求項2に記載の駆動回路。
The output unit includes two transistors connected in series, the two transistors of the output unit are a first transistor and a second transistor, one end of the first transistor is connected to the load, and the first transistor The other end of one transistor is connected to one end of the second transistor, the other end of the second transistor is grounded,
The two transistors of the input unit are a third transistor and a fourth transistor, and the input unit further includes a fifth transistor,
The constant current source is a first constant current source and a second constant current source,
One end of the third transistor is connected to the first constant current source,
One end of the fifth transistor is connected to the second constant current source,
The other end of the third transistor is connected to one end of the fourth transistor;
The other end of the fourth transistor and the other end of the fifth transistor are both grounded,
A gate of the first transistor, a gate of the third transistor, a gate of the fifth transistor, and one end of the fifth transistor are connected to each other;
3. The drive circuit according to claim 2, wherein the gate of the second transistor, one end of the third transistor, and the gate of the fourth transistor are connected to each other.
前記出力部のトランジスタは、前記第1トランジスタおよび第2トランジスタの代わりに第6トランジスタを有し、前記第6トランジスタの一端は前記負荷に接続され、前記第6トランジスタの他端は接地され、
前記第6トランジスタのゲートと前記第3トランジスタの一端と前記第4トランジスタのゲートとは互いに接続されたことを特徴とする請求項3に記載の駆動回路。
The transistor of the output unit includes a sixth transistor instead of the first transistor and the second transistor, one end of the sixth transistor is connected to the load, and the other end of the sixth transistor is grounded.
4. The drive circuit according to claim 3, wherein the gate of the sixth transistor, one end of the third transistor, and the gate of the fourth transistor are connected to each other.
前記第1〜第4トランジスタのアスペクト比が互いに等しく、前記第1定電流源と前記第2定電流源の電流値が等しく、
前記第5トランジスタのアスペクト比は、前記第1〜第4トランジスタのアスペクト比の1/4〜1/10であることを特徴とする請求項3に記載の駆動回路。
The aspect ratios of the first to fourth transistors are equal to each other, and the current values of the first constant current source and the second constant current source are equal,
4. The driving circuit according to claim 3, wherein an aspect ratio of the fifth transistor is ¼ to 1/10 of an aspect ratio of the first to fourth transistors.
前記第3、第4および第6トランジスタのアスペクト比が互いに等しく、前記第1定電流源と前記第2定電流源の電流値が等しく、
前記第5トランジスタのアスペクト比は、前記第3、第4および第6トランジスタのアスペクト比の1/4〜1/10であることを特徴とする請求項4に記載の駆動回路。
The aspect ratios of the third, fourth and sixth transistors are equal to each other, and the current values of the first constant current source and the second constant current source are equal,
5. The driving circuit according to claim 4, wherein an aspect ratio of the fifth transistor is ¼ to 1/10 of an aspect ratio of the third, fourth, and sixth transistors.
前記定電流回路は、前記負荷に電流を流し込むことを特徴とする請求項1に記載の駆動回路。   The drive circuit according to claim 1, wherein the constant current circuit supplies current to the load. 前記出力部は直列に接続される2つのトランジスタで構成され、当該出力部の2つのトランジスタは、第7トランジスタおよび第8トランジスタであり、前記第7トランジスタの一端は前記負荷に接続され、前記第7トランジスタの他端は前記第8トランジスタの一端に接続され、前記第8トランジスタの他端は前記電圧生成回路に接続され、
前記入力部の2つのトランジスタは、第9トランジスタおよび第10トランジスタであり、前記入力部は、さらに第11トランジスタを備え、
前記定電流源は、第3定電流源および第4定電流源であり、
前記第9トランジスタの一端は前記第3定電流源に接続され、
前記第11トランジスタの一端は前記第4定電流源に接続され、
前記第9トランジスタの他端は前記第10トランジスタの一端に接続され、
前記第10トランジスタの他端および前記第11トランジスタの他端は共に、前記電圧生成回路に接続され、
前記第7トランジスタのゲートと前記第9トランジスタのゲートと前記第11トランジスタのゲートと前記第11トランジスタの一端とは互いに接続され、
前記第8トランジスタのゲートと前記第9トランジスタの一端と前記第10トランジスタのゲートとは互いに接続されたことを特徴とする請求項7に記載の駆動回路。
The output unit includes two transistors connected in series. The two transistors of the output unit are a seventh transistor and an eighth transistor, and one end of the seventh transistor is connected to the load. The other end of the seventh transistor is connected to one end of the eighth transistor, and the other end of the eighth transistor is connected to the voltage generation circuit.
The two transistors of the input unit are a ninth transistor and a tenth transistor, and the input unit further includes an eleventh transistor,
The constant current sources are a third constant current source and a fourth constant current source,
One end of the ninth transistor is connected to the third constant current source,
One end of the eleventh transistor is connected to the fourth constant current source,
The other end of the ninth transistor is connected to one end of the tenth transistor;
The other end of the tenth transistor and the other end of the eleventh transistor are both connected to the voltage generation circuit,
A gate of the seventh transistor, a gate of the ninth transistor, a gate of the eleventh transistor, and one end of the eleventh transistor;
8. The drive circuit according to claim 7, wherein the gate of the eighth transistor, one end of the ninth transistor, and the gate of the tenth transistor are connected to each other.
前記出力部のトランジスタは、前記第7トランジスタおよび第8トランジスタの代わりに第12トランジスタを有し、前記第12トランジスタの一端は前記負荷に接続され、前記第12トランジスタの他端は前記電圧生成回路に接続され、
前記第12トランジスタのゲートと前記第9トランジスタの一端と前記第10トランジスタのゲートとは互いに接続されたことを特徴とする請求項8に記載の駆動回路。
The transistor of the output unit includes a twelfth transistor instead of the seventh transistor and the eighth transistor, one end of the twelfth transistor is connected to the load, and the other end of the twelfth transistor is the voltage generation circuit. Connected to
9. The drive circuit according to claim 8, wherein the gate of the twelfth transistor, one end of the ninth transistor, and the gate of the tenth transistor are connected to each other.
前記第7〜第10トランジスタのアスペクト比は互いに等しく、前記第3定電流源と前記第4定電流源の電流値が等しく、
前記第11トランジスタのアスペクト比は、前記第7〜第10トランジスタのアスペクト比の1/4〜1/10であることを特徴とする請求項8に記載の駆動回路。
The aspect ratios of the seventh to tenth transistors are equal to each other, and the current values of the third constant current source and the fourth constant current source are equal,
9. The driving circuit according to claim 8, wherein an aspect ratio of the eleventh transistor is ¼ to 1/10 of an aspect ratio of the seventh to tenth transistors.
前記第9、第10および第12トランジスタのアスペクト比は互いに等しく、前記第3定電流源と前記第4定電流源の電流値が等しく、
前記第11トランジスタのアスペクト比は、前記第9、第10および第12トランジスタのアスペクト比の1/4〜1/10であることを特徴とする請求項9に記載の駆動回路。
The aspect ratios of the ninth, tenth and twelfth transistors are equal to each other, and the current values of the third constant current source and the fourth constant current source are equal,
10. The driving circuit according to claim 9, wherein an aspect ratio of the eleventh transistor is ¼ to 1/10 of an aspect ratio of the ninth, tenth, and twelfth transistors.
前記出力部は並列に複数設けられ、
前記第2電圧と該出力部の中の1つにおける第1電圧とが等しくなるように、前記電圧生成回路は前記駆動電圧を制御することを特徴とする請求項1〜11のいずれか1項に記載の駆動回路。
A plurality of the output units are provided in parallel,
12. The voltage generation circuit controls the drive voltage so that the second voltage is equal to a first voltage at one of the output units. The driving circuit described in 1.
前記電圧生成回路は、DC−DCコンバータであることを特徴とする請求項1〜12のいずれか1項に記載の駆動回路。   The drive circuit according to claim 1, wherein the voltage generation circuit is a DC-DC converter. 前記負荷は、抵抗であることを特徴とする請求項1〜13のいずれか1項に記載の駆動回路。   The drive circuit according to claim 1, wherein the load is a resistor. 前記負荷は、発光ダイオードであることを特徴とする請求項1〜13のいずれか1項に記載の駆動回路。   The drive circuit according to claim 1, wherein the load is a light emitting diode.
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