JP2009032855A - Yield prediction method and yield prediction system - Google Patents

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Toshitaka Tatsunari
利貴 立成
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Abstract

<P>PROBLEM TO BE SOLVED: To precisely predict a yield of a highly integrated semiconductor device with high performance. <P>SOLUTION: In the middle of a manufacturing process for a semiconductor device, a membranous characteristics of the semiconductor device is measured, and the measured data is used to predict a yield of the semiconductor device. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、歩留まり予測方法及び歩留まり予測システムに関し、特に、半導体装置の製造工程におけるインラインでの膜質特性評価に基づく歩留まり予測方法及び歩留まり予測システムに関する。   The present invention relates to a yield prediction method and a yield prediction system, and more particularly to a yield prediction method and a yield prediction system based on an in-line film quality characteristic evaluation in a semiconductor device manufacturing process.

近年の半導体装置の開発競争は厳しく、2〜3年で世代の交替を余儀なくされている。このような環境において、開発から量産まで短期間で設計完成度を上げることが強く求められている。このようなタイムスケジュールの中、半導体装置の不良原因を特定し、早急に半導体装置の歩留まりを向上させるシステム作りが重要である。また、安定的に半導体装置を供給するために、半導体装置の製造工程途中において歩留まりを予測することは不可欠である。   In recent years, competition for development of semiconductor devices has been severe, and generations must be changed in two to three years. In such an environment, there is a strong demand for improving the design completeness in a short period from development to mass production. In such a time schedule, it is important to create a system that identifies the cause of the failure of the semiconductor device and quickly improves the yield of the semiconductor device. In addition, in order to supply a semiconductor device stably, it is indispensable to predict the yield during the manufacturing process of the semiconductor device.

このような半導体装置の製造工程途中における歩留まり予測法の一例として、従来から半導体装置の設計レイアウトと欠陥検査装置によって得られた欠陥データとの重ね合わせにより、インライン欠陥検査工程において高精度な歩留まり予測を行っている。この従来のインライン欠陥検査について、以下に簡単に説明する(例えば特許文献1参照)。   As an example of a yield prediction method in the middle of the manufacturing process of such a semiconductor device, a highly accurate yield prediction in the in-line defect inspection process is conventionally performed by superimposing the design layout of the semiconductor device and the defect data obtained by the defect inspection apparatus. It is carried out. This conventional in-line defect inspection will be briefly described below (see, for example, Patent Document 1).

図15に示すように、従来のインライン欠陥検査においては、欠陥検査装置104によって収集した半導体装置の画像データと半導体装置のレイアウトデータ111とを重ね合わせることによって、不良となる可能性のある箇所を抽出し、抽出した不良候補の配線の配線不良モード種別を識別し、その配線不良モード種別が半導体装置に及ぼす影響を判定することにより、半導体装置の歩留まりを予測することができる。
特開2003−23056公報(特に段落0008、0009)
As shown in FIG. 15, in the conventional in-line defect inspection, the image data of the semiconductor device collected by the defect inspection apparatus 104 and the layout data 111 of the semiconductor device are overlapped to identify a portion that may be defective. The yield of the semiconductor device can be predicted by extracting, identifying the wiring failure mode type of the extracted defective candidate wiring, and determining the influence of the wiring failure mode type on the semiconductor device.
JP 2003-23056 A (particularly paragraphs 0008 and 0009)

しかしながら、半導体装置の高集積化及び高性能化に伴って半導体装置の製造方法が複雑化且つ高度化した結果、前述の従来のインライン欠陥検査による歩留まり予測を用いた場合、その予測結果の精度が悪いために、半導体製造プロセスマージンの減少等に起因する歩留まり低下等の多発を十分に防止することができなくなってきている。   However, as a result of the complexity and sophistication of semiconductor device manufacturing methods that accompany high integration and high performance of semiconductor devices, the accuracy of the prediction results can be improved when yield prediction based on the above-described conventional inline defect inspection is used. For this reason, it has become impossible to sufficiently prevent frequent occurrences such as a decrease in yield due to a decrease in semiconductor manufacturing process margin.

前記に鑑み、本発明は、高集積化且つ高性能化した半導体装置の歩留まり予測を高精度で行えるようにすることを目的とする。   In view of the foregoing, it is an object of the present invention to make it possible to predict the yield of highly integrated and high performance semiconductor devices with high accuracy.

前記の目的を達成するために、本願発明者は、従来のインライン欠陥検査による歩留まり予測結果の精度が悪い原因について検討したところ、次のような知見を得るに至った。   In order to achieve the above object, the inventor of the present application has studied the cause of poor accuracy of the yield prediction result by the conventional inline defect inspection, and has obtained the following knowledge.

従来の欠陥検査方法においては、主として、ステッパーのレンズ収差による配線パターンの細りに起因する断線若しくはパターン倒れ、又はパーティクル等に起因する配線パターンの短絡等については、これらを判別することができた。   In the conventional defect inspection method, it was possible to discriminate mainly disconnection or pattern collapse due to thinning of the wiring pattern due to the lens aberration of the stepper, or short-circuiting of the wiring pattern due to particles or the like.

しかしながら、微細化に伴い、特に、欠陥検査装置によって検出できないような要因、例えばBPSG(boro-phospho silicate glass )膜、USG(undoped silicate glass)膜若しくはTEOS(tetraethylorthosilicate )膜に代表される層間絶縁膜の脱離水分量若しくは膜中水分量のばらつき、TiN膜、Al膜若しくはCu膜に代表される金属膜の配向性若しくは結晶構造のばらつき、又はSi基板に代表される基板の応力のばらつき若しくはトレンチ構造における応力集中度のばらつき等(以下、このような半導体装置の構成要素に内在する要因を「膜質特性」と総称する)に起因した不良モードが無視できないものとなってきていることが判明した。その結果、従来の欠陥検査のみによる歩留まり予測方法を用いた場合には、予測結果の精度が不十分になってしまう。   However, with miniaturization, in particular, factors that cannot be detected by a defect inspection apparatus, for example, an interlayer insulating film represented by a BPSG (boro-phosphosilicate glass) film, a USG (undoped silicate glass) film, or a TEOS (tetraethylorthosilicate) film Variation in moisture content in the film or in the film, variation in orientation or crystal structure of a metal film typified by a TiN film, Al film or Cu film, variation in stress of a substrate typified by a Si substrate, or trench structure It has been found that failure modes due to variations in stress concentration in the semiconductor device (hereinafter, such factors inherent in the components of the semiconductor device are collectively referred to as “film quality characteristics”) cannot be ignored. As a result, when the yield prediction method based only on the conventional defect inspection is used, the accuracy of the prediction result becomes insufficient.

そこで、本願発明者は、半導体装置の製造に関与する膜質特性をインラインで測定して例えば多変量解析等を行うことにより、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い歩留まり予測を行うことができる、インライン評価による半導体装置の歩留まり予測方法及び歩留まり予測システムを想到した。   Accordingly, the inventor of the present application performs yield prediction with higher accuracy than the yield prediction by the conventional defect inspection apparatus by measuring the film quality characteristics involved in the manufacture of the semiconductor device in-line and performing, for example, multivariate analysis. The present invention has come up with a yield prediction method and a yield prediction system for semiconductor devices by in-line evaluation.

具体的には、本発明に係る第1の半導体装置の歩留まり予測方法は、半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを用いて前記半導体装置の歩留まりを予測する。   Specifically, the first semiconductor device yield prediction method according to the present invention measures the film quality characteristics of the semiconductor device during the manufacturing process of the semiconductor device, and uses the measured data to obtain the yield of the semiconductor device. Predict.

また、本発明に係る第2の半導体装置の歩留まり予測方法は、半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとしてデータベースに記憶する工程(a)と、前記データベースに記憶されている前記図形データを用いて多変量解析を行う工程(b)と、前記工程(b)で得られた解析結果を用いて前記半導体装置の歩留まりを予測する工程(c)とを備えている。   According to the second method of predicting the yield of a semiconductor device according to the present invention, the film quality characteristic of the semiconductor device is measured during the manufacturing process of the semiconductor device, and the measured data is stored in a database as graphic data (a And (b) performing multivariate analysis using the graphic data stored in the database, and predicting the yield of the semiconductor device using the analysis result obtained in the step (b). (C).

本発明の第2の半導体装置の歩留まり予測方法において、前記半導体装置の複数の膜質特性のそれぞれについて前記工程(a)、前記工程(b)及び工程(c)を実施し、前記複数の膜質特性のそれぞれについて予測された前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測する工程(d)を備えていてもよい。ここで、半導体装置の最終歩留まりの予測に際しては、従来のインライン欠陥検査により予測された歩留まりを含めてもよい。   In the second semiconductor device yield prediction method of the present invention, the step (a), the step (b) and the step (c) are performed for each of the plurality of film quality characteristics of the semiconductor device, and the plurality of film quality characteristics are obtained. A step (d) of predicting the final yield of the semiconductor device by integrating the predicted yield of the semiconductor device with respect to each of the semiconductor devices. Here, in predicting the final yield of the semiconductor device, the yield predicted by the conventional in-line defect inspection may be included.

本発明の第2の半導体装置の歩留まり予測方法において、最終歩留まりを予測する工程(d)を備えている場合、前記工程(d)において、前記複数の膜質特性のそれぞれをランダム不良要因又はシステマチック不良要因に分類すると共に不良要因種別(つまり膜質特性の種類)毎に分類し、前記半導体装置の最終歩留まりをY、前記半導体装置の前記ランダム不良要因による歩留まりをYr、前記半導体装置の前記システマチック不良要因による歩留まりをYs、前記複数の膜質特性のうち前記ランダム不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをYrC1、YrC2、YrC3・・・、前記複数の膜質特性のうち前記システマチック不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをYsC1、YsC2、YsC3・・・としたときに、
Y=Yr+Ys
=(YrC1×YrC2×YrC3・・・)+(YsC1×YsC2×YsC3・・・)
の関係式を用いて、前記半導体装置の最終歩留まりYを算出してもよい。
In the second method for predicting a yield of a semiconductor device according to the present invention, when the step (d) for predicting the final yield is provided, in the step (d), each of the plurality of film quality characteristics is determined as a random defect factor or systematic. The semiconductor device is classified into failure factors and classified according to failure factor types (that is, the types of film quality characteristics), the final yield of the semiconductor device is Y, the yield of the semiconductor device due to the random failure factor is Yr, and the systematic of the semiconductor device Ys is a yield due to a defect factor, and YrC1, YrC2, YrC3,..., A plurality of film quality properties are predicted for each of the film quality characteristics classified as the random defect factor among the plurality of film quality characteristics. Are predicted for each of the film quality characteristics classified as the systematic failure factors. And the yield of the semiconductor device when the YsC1, YsC2, YsC3 ···,
Y = Yr + Ys
= (YrC1 * YrC2 * YrC3 ...) + (YsC1 * YsC2 * YsC3 ...)
The final yield Y of the semiconductor device may be calculated using the relational expression

ここで、システマチック不良要因に分類される膜質特性については第3の実施形態等で述べるが、ランダム不良要因に分類される膜質特性としては例えば次のような例を挙げることができる。   Here, the film quality characteristic classified as the systematic defect factor will be described in the third embodiment and the like, but the film quality characteristic classified as the random defect factor can be exemplified as follows.

図16は、強誘電体キャパシタに使用されるSBT(タンタル酸ストロンチウムビスマス)膜をエッチングした際にウェハ上に発生した欠陥(パーティクル)を欠陥検査装置によって調べた結果の一例を示す。図16から明らかなように、ウエハ全面に亘って欠陥(パーティクル)が検出されていることがわかる。   FIG. 16 shows an example of a result obtained by examining defects (particles) generated on a wafer when an SBT (strontium bismuth tantalate) film used for a ferroelectric capacitor is etched. As is apparent from FIG. 16, it can be seen that defects (particles) are detected over the entire wafer surface.

図17(a)及び(b)は、強誘電体キャパシタのSBT膜をエッチングした際のパーティクルの発生メカニズムを示す。図17(a)に示すように、基板(図示省略)上の第1の絶縁膜51中にプラグ52が設けられ、当該プラグ52と接続する下部電極53が第1の絶縁膜51上に形成されている。下部電極53はその上面を除いて第2の絶縁膜54に覆われている。この状態で、下部電極53上に形成されたSBT膜55に対して、レジストマスク56を用いて、Cl系のエッチングガスによるエッチングを行うと、Bi−Clの反応物57が基板表面に付着する。その後、図17(b)に示すように、レジストマスク56をアッシングにより除去すると、その際の熱処理によって、反応物57はBiとCl2 に分解され、Bi結晶からなる非常に微細なパーティクル58が生成される(Bi−Cl → Bi+Cl2 ⇒ Bi)。パーティクル58は、図16に示すように、ウェハ全面において発生し、後工程の配線コンタクトに悪影響を及ぼし、その結果、半導体デバイスの歩留りに影響を与えることになる。以上のように、SBT膜の膜質特性はランダム不良要因に分類されるものである。 FIGS. 17A and 17B show the generation mechanism of particles when the SBT film of the ferroelectric capacitor is etched. As shown in FIG. 17A, a plug 52 is provided in a first insulating film 51 on a substrate (not shown), and a lower electrode 53 connected to the plug 52 is formed on the first insulating film 51. Has been. The lower electrode 53 is covered with the second insulating film 54 except for its upper surface. In this state, when the SBT film 55 formed on the lower electrode 53 is etched using a resist mask 56 with a Cl-based etching gas, a Bi-Cl reactant 57 adheres to the substrate surface. . After that, as shown in FIG. 17B, when the resist mask 56 is removed by ashing, the reaction product 57 is decomposed into Bi and Cl 2 by the heat treatment at that time, and very fine particles 58 made of Bi crystals are formed. is generated (Bi-Cl → Bi + Cl 2 ⇒ Bi). As shown in FIG. 16, the particles 58 are generated on the entire surface of the wafer, adversely affecting the wiring contact in the subsequent process, and as a result, affecting the yield of the semiconductor device. As described above, the film quality characteristics of the SBT film are classified as random failure factors.

尚、前述の関係式において、ランダム不良要因による歩留まりYrは、「膜質特性以外のランダム不良要因」による歩留まり、例えば従来のインライン欠陥検査により予測された歩留まりをさらに積算することにより得られるものであってもよい。   In the above relational expression, the yield Yr due to the random defect factor is obtained by further integrating the yield due to the “random defect factor other than the film quality characteristic”, for example, the yield predicted by the conventional in-line defect inspection. May be.

また、前述の関係式において、システマチック不良要因による歩留まりYsは、「膜質特性以外のシステマチック不良要因」による歩留まりをさらに積算することにより得られるものであってもよい。膜質特性以外のシステマチック不良要因としては例えば次のような例を挙げることができる。   In the above-described relational expression, the yield Ys due to the systematic failure factor may be obtained by further integrating the yield due to the “systematic failure factors other than the film quality characteristics”. Examples of systematic defect factors other than film quality characteristics include the following examples.

図18は、0.24μmスペースのソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との関係を示す。図18からわかるように、半導体基板の活性領域を規定するドライエッチング後寸法が増加するに伴い、ソース・ドレイン不純物拡散層の電気抵抗が正の一次関数的に上昇しており、ソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との間に相関関係があることがわかる。   FIG. 18 shows the relationship between the electrical resistance of the source / drain impurity diffusion layer of 0.24 μm space and the dimensions after dry etching that define the active region of the semiconductor substrate. As can be seen from FIG. 18, as the size after dry etching that defines the active region of the semiconductor substrate increases, the electric resistance of the source / drain impurity diffusion layer increases in a positive linear function. It can be seen that there is a correlation between the electrical resistance of the diffusion layer and the size after dry etching that defines the active region of the semiconductor substrate.

これは、半導体基板の活性領域を規定するドライエッチング後寸法が太くなるに従い、ソース・ドレイン不純物拡散層の寸法が細くなることに起因するものであり、この相関関係により、ロット間やウエハ面内で半導体基板の活性領域を規定するドライエッチング後寸法が変動すると、ソース・ドレイン不純物拡散層の電気抵抗も変動することがわかる。   This is because the size of the source / drain impurity diffusion layer becomes smaller as the size after dry etching that defines the active region of the semiconductor substrate becomes thicker. Thus, it can be seen that the electrical resistance of the source / drain impurity diffusion layer varies when the dimensions after dry etching that define the active region of the semiconductor substrate vary.

図19は、ウェハ面内でのソース・ドレイン不純物拡散層の電気抵抗(単位:Ω/μm)の分布を示す。図19からわかるように、ウェハ面内においてソース・ドレイン不純物拡散層の電気抵抗はばらつきを持っている。図19に示すデータと、図18に示す、半導体基板の活性領域を規定するドライエッチング後寸法とソース・ドレイン不純物拡散層の電気抵抗との正の一次関数的関係とから、ソース・ドレイン不純物拡散層の電気抵抗に起因するウェハ面内のシステマチック不良は、半導体基板の活性領域を規定するドライエッチング後寸法のウェハ面内におけるばらつき、つまり「膜質特性以外のパラメータ」と関連していることがわかる。   FIG. 19 shows the distribution of the electrical resistance (unit: Ω / μm) of the source / drain impurity diffusion layer in the wafer plane. As can be seen from FIG. 19, the electric resistance of the source / drain impurity diffusion layer varies within the wafer plane. From the data shown in FIG. 19 and the positive linear function relationship between the dimensions after dry etching defining the active region of the semiconductor substrate and the electric resistance of the source / drain impurity diffusion layer shown in FIG. The systematic failure in the wafer surface due to the electrical resistance of the layer is related to the variation in the wafer surface after dry etching that defines the active region of the semiconductor substrate, that is, the parameter other than the film quality characteristic. Recognize.

以上のように、ソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との関係が、システマチック不良と「膜質特性以外のパラメータ」との関係を示す一例となる。   As described above, the relationship between the electrical resistance of the source / drain impurity diffusion layer and the size after dry etching that defines the active region of the semiconductor substrate is an example showing the relationship between systematic failure and "parameter other than film quality characteristics". Become.

本発明の第1又は第2の半導体装置の歩留まり予測方法において、前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも1つであってもよい。   In the first or second method for predicting the yield of a semiconductor device according to the present invention, the film quality characteristics of the semiconductor device include the amount of moisture desorbed or moisture in the insulating film, the crystal structure or orientation of the metal film, or the substrate or trench. It may be at least one of structural stresses.

本発明の第1又は第2の半導体装置の歩留まり予測方法において、前記半導体装置の膜質特性の測定に用いられる分析手法は、EDS、AES、XPS、ラマン分光、TDS、X線回折、EBPS又はFT−IRのうちの少なくとも1つであってもよい。   In the yield prediction method for the first or second semiconductor device of the present invention, the analysis method used for measuring the film quality characteristic of the semiconductor device is EDS, AES, XPS, Raman spectroscopy, TDS, X-ray diffraction, EBPS, or FT. It may be at least one of -IR.

本発明に係る半導体装置の歩留まり予測システムは、半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとして認識する膜質特性評価手段と、前記膜質特性評価手段によって得られた前記図形データを記憶する膜質特性データ記憶手段と、前記膜質特性データ記憶手段に記憶されている前記図形データを用いて多変量解析を行う多変量解析手段と、前記多変量解析手段によって得られた解析結果を用いて前記半導体装置の歩留まりを予測する歩留まり予測手段とを備えている。   A yield prediction system for a semiconductor device according to the present invention includes a film quality characteristic evaluation unit that measures film quality characteristics of the semiconductor device and recognizes the measured data as graphic data during the manufacturing process of the semiconductor device, and the film quality characteristic evaluation. Film quality characteristic data storage means for storing the graphic data obtained by the means, multivariate analysis means for performing multivariate analysis using the graphic data stored in the film quality characteristic data storage means, and the multivariate analysis Yield predicting means for predicting the yield of the semiconductor device using the analysis result obtained by the means.

本発明の半導体装置の歩留まり予測システムにおいて、前記歩留まり予測手段は、前記半導体装置の複数の膜質特性のそれぞれについて予測した前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測してもよい。ここで、半導体装置の最終歩留まりの予測に際しては、従来のインライン欠陥検査により予測された歩留まりを含めてもよい。   In the yield prediction system for a semiconductor device according to the present invention, the yield prediction means predicts the final yield of the semiconductor device by integrating the predicted yield of the semiconductor device for each of the plurality of film quality characteristics of the semiconductor device. May be. Here, in predicting the final yield of the semiconductor device, the yield predicted by the conventional in-line defect inspection may be included.

本発明の半導体装置の歩留まり予測システムにおいて、前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも1つであってもよい。   In the yield prediction system for a semiconductor device according to the present invention, the film quality characteristic of the semiconductor device is the amount of moisture desorbed or moisture in the insulating film, the crystal structure or orientation of the metal film, or the stress of the substrate or trench structure. There may be at least one.

本発明の半導体装置の歩留まり予測システムにおいて、前記半導体装置の膜質特性の測定に用いる分析手法は、EDS、AES、XPS、ラマン分光、TDS、X線回折、EBPS又はFT−IRのうちの少なくとも1つであってもよい。   In the semiconductor device yield prediction system according to the present invention, the analysis method used to measure the film quality characteristics of the semiconductor device is at least one of EDS, AES, XPS, Raman spectroscopy, TDS, X-ray diffraction, EBPS, or FT-IR. It may be one.

尚、本発明において、「膜質特性」は、製造工程途中で除去される部材の特性や、半導体装置の構成要素の特性と相関を持つプロセス条件等も含むものとする。   In the present invention, the “film quality characteristic” includes a characteristic of a member removed during the manufacturing process, a process condition having a correlation with a characteristic of a component of the semiconductor device, and the like.

また、本発明において、膜質特性又はその解析結果を用いて歩留まりを予測する際には、予め求められた歩留まりと膜質特性との直接的又は間接的な相関関係を用いてもよい。   In the present invention, when predicting the yield using the film quality characteristic or the analysis result thereof, a direct or indirect correlation between the yield and the film quality characteristic obtained in advance may be used.

本発明によれば、半導体装置の製造に関与する膜質特性をインラインで測定して例えば多変量解析等を行うことにより、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い歩留まり予測を行うことができる、インライン評価による半導体装置の歩留まり予測方法及び歩留まり予測システムを提供することができる。   According to the present invention, it is possible to perform a yield prediction with higher accuracy than a yield prediction by a conventional defect inspection apparatus by measuring a film quality characteristic involved in manufacturing a semiconductor device in-line and performing, for example, a multivariate analysis. Thus, it is possible to provide a yield prediction method and a yield prediction system for semiconductor devices by in-line evaluation.

(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の歩留まり予測方法について図面を参照しながら説明する。
(First embodiment)
Hereinafter, a yield prediction method for a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings.

図1は、本実施形態の歩留まり予測方法の適用対象となる、強誘電体キャパシタを含む半導体装置の要部を模式的に示す断面図である。図1に示すように、半導体基板6の上部に形成されている活性領域7の上に、下部水素バリア膜1、下部電極2、強誘電体キャパシタ膜3及び上部電極4が順次形成されている。ここで、下部電極2と強誘電体キャパシタ膜3と上部電極4とからキャパシタが構成されており、当該キャパシタの上面及び側面を覆うように上部水素バリア膜5が形成されている。すなわち、強誘電体は水素による還元に弱いため、水素侵入を防止する下部水素バリア膜1及び上部水素バリア膜5によって前記キャパシタは完全に被覆されている。   FIG. 1 is a cross-sectional view schematically showing a main part of a semiconductor device including a ferroelectric capacitor, to which the yield prediction method of this embodiment is applied. As shown in FIG. 1, a lower hydrogen barrier film 1, a lower electrode 2, a ferroelectric capacitor film 3 and an upper electrode 4 are sequentially formed on an active region 7 formed on an upper portion of a semiconductor substrate 6. . Here, a capacitor is composed of the lower electrode 2, the ferroelectric capacitor film 3, and the upper electrode 4, and an upper hydrogen barrier film 5 is formed so as to cover the upper surface and side surfaces of the capacitor. That is, since the ferroelectric is weak against reduction by hydrogen, the capacitor is completely covered with the lower hydrogen barrier film 1 and the upper hydrogen barrier film 5 that prevent hydrogen intrusion.

尚、強誘電体膜3には下部電極2及び上部電極4を通じて電位が印加されている。具体的には、下部電極2には、下部水素バリア膜1と活性領域7とを通じて外部から電位を印加することができる。また、上部電極4には、下部電極2と同時に形成された導電体(下部電極2とは電気的に分離されている。図示省略)と下部水素バリア膜1と活性領域7とを通じて外部から電位を印加することができる。このような構造により、強誘電体膜3を水素バリア膜によって完全に被覆しながら、外部から電位を印加することができる。   A potential is applied to the ferroelectric film 3 through the lower electrode 2 and the upper electrode 4. Specifically, a potential can be applied to the lower electrode 2 from the outside through the lower hydrogen barrier film 1 and the active region 7. The upper electrode 4 has a potential from the outside through a conductor formed simultaneously with the lower electrode 2 (electrically separated from the lower electrode 2, not shown), the lower hydrogen barrier film 1 and the active region 7. Can be applied. With such a structure, a potential can be applied from the outside while the ferroelectric film 3 is completely covered with the hydrogen barrier film.

一般に、強誘電体キャパシタの容量絶縁膜となる強誘電体膜は層状のペロブスカイト型結晶構造を有している。このような構造を持つ強誘電体膜は半導体プロセス中において水素の影響により還元され、その結果、強誘電体特性が低下し又は消失することが知られている。そこで、水素による還元を防止するために強誘電体キャパシタの周囲の一部分又は全部を水素バリア膜によって覆う技術が用いられている。   In general, a ferroelectric film serving as a capacitive insulating film of a ferroelectric capacitor has a layered perovskite crystal structure. It is known that the ferroelectric film having such a structure is reduced by the influence of hydrogen during the semiconductor process, and as a result, the ferroelectric characteristics are deteriorated or lost. Therefore, in order to prevent reduction by hydrogen, a technique of covering a part or all of the periphery of the ferroelectric capacitor with a hydrogen barrier film is used.

図2は、周囲を水素バリア膜によって完全に覆われた強誘電体キャパシタについて、当該強誘電体キャパシタ上を覆うオゾンBPSG膜(TEOSを材料とし、酸化剤にオゾンガスを用いた常圧CVD(chemical vapor deposition )によって得られる)を形成する際のTEOS流量(製造工程途中で測定される「膜質特性」の一つ)と強誘電体キャパシタ(半導体装置)の歩留まりとの関係を本願発明者が調べた結果を示している。尚、図2において、歩留まりを示す縦軸及びTEOS流量を示す横軸のそれぞれのスケールについては任意スケールとしている。また、図2に示す条件1〜3については、後述する第3の実施形態(図12)において説明する。   FIG. 2 shows an ozone BPSG film covering a ferroelectric capacitor whose surroundings are completely covered with a hydrogen barrier film (atmospheric pressure CVD (chemical CVD using TEOS as a material and ozone gas as an oxidizing agent). The inventor of the present application investigated the relationship between the TEOS flow rate (one of the “film quality characteristics” measured during the manufacturing process) and the yield of the ferroelectric capacitor (semiconductor device) during the formation of (obtained by vapor deposition). The results are shown. In FIG. 2, the scales of the vertical axis indicating the yield and the horizontal axis indicating the TEOS flow rate are arbitrary scales. 2 will be described in a third embodiment (FIG. 12) to be described later.

図2から明らかなように、オゾンBPSG膜形成時のTEOS流量が増大するほど、半導体装置の歩留まりが単調に低下していることがわかる。   As can be seen from FIG. 2, the yield of the semiconductor device monotonously decreases as the TEOS flow rate during the formation of the ozone BPSG film increases.

このように、周囲を水素バリア膜によって完全に覆われた強誘電体キャパシタであるにもかかわらず、図2に示すように、当該強誘電体キャパシタ上を覆うオゾンBPSG膜を形成する際のTEOS流量が増加するに従って当該強誘電体キャパシタの歩留まりが低下してしまう原因について、本願発明者が検討したところ、以下のような知見を得た。   As described above, even though the ferroelectric capacitor is completely covered with the hydrogen barrier film, as shown in FIG. 2, the TEOS in forming the ozone BPSG film covering the ferroelectric capacitor is formed. The inventor of the present application examined the cause of the decrease in the yield of the ferroelectric capacitor as the flow rate increased, and the following knowledge was obtained.

図3は、本願発明者がオゾンBPSG膜をTDS(Thermal Desorption Spectroscopy )を用いて分析した結果を示す。図3において、横軸はTEOS流量(任意スケール)を示し、縦軸は単位面積あたりのオゾンBPSG膜からの脱離水分量(H2 O分子数)を示している。 FIG. 3 shows the result of analysis of the ozone BPSG film by TDS (Thermal Desorption Spectroscopy). In FIG. 3, the horizontal axis indicates the TEOS flow rate (arbitrary scale), and the vertical axis indicates the amount of desorbed moisture (number of H 2 O molecules) from the ozone BPSG film per unit area.

図3から、TEOS流量が増大するほど、オゾンBPSG膜からの脱離水分量が増大していることが分かる。   FIG. 3 shows that the amount of desorbed moisture from the ozone BPSG film increases as the TEOS flow rate increases.

また、図4は、図1に示す強誘電体キャパシタの周囲を覆う水素バリア膜に関し、当該強誘電体キャパシタの下側を覆う水素バリア膜と、当該強誘電体キャパシタの上側及び側面を覆う水素バリア膜との接合部を本願発明者がTEM(Transmission Electron Microscopy)によって調べることにより得られたTEM像を示す。   4 relates to a hydrogen barrier film that covers the periphery of the ferroelectric capacitor shown in FIG. 1, and a hydrogen barrier film that covers the lower side of the ferroelectric capacitor and a hydrogen that covers the upper and side surfaces of the ferroelectric capacitor. The TEM image obtained when this inventor investigates a junction part with a barrier film | membrane by TEM (Transmission Electron Microscopy) is shown.

図4から、強誘電体キャパシタの下側を覆う水素バリア膜と、強誘電体キャパシタの側面を覆う水素バリア膜とは完全には接合しておらず、両者の間に隙間があることがわかる。このような隙間があると、水素がこの隙間から強誘電体キャパシタ内に容易に侵入し、その結果、強誘電体キャパシタの特性が劣化して、最終的に半導体装置としての歩留まりが低下していることが推測される。   FIG. 4 shows that the hydrogen barrier film covering the lower side of the ferroelectric capacitor and the hydrogen barrier film covering the side surface of the ferroelectric capacitor are not completely joined, and there is a gap between them. . If there is such a gap, hydrogen easily penetrates into the ferroelectric capacitor from this gap, and as a result, the characteristics of the ferroelectric capacitor deteriorates, and finally the yield as a semiconductor device decreases. I guess that.

そこで、本願発明者がさらに実験を重ねた結果、図4に示した隙間の大小は、オゾンBPSG膜を形成する際のTEOS流量に依存していることが判明した。具体的には、オゾンBPSG膜を形成する際のTEOS流量が多いほど、オゾンBPSG膜からの脱離水分量が多くなり、強誘電体キャパシタの下側を覆う水素バリア膜の側壁部の過剰酸化量が増加する。この結果、TEOS流量が増加するほど過剰酸化領域が増えるので、強誘電体キャパシタの下側を覆う水素バリア膜と強誘電体キャパシタの側面を覆う水素バリア膜との間の隙間が広がり、水素が強誘電体キャパシタ内により容易に侵入しやすくなる。従って、強誘電体キャパシタの特性が劣化して、最終的に半導体装置としての歩留まりが低下する。   Therefore, as a result of further experiments by the inventor of the present application, it has been found that the size of the gap shown in FIG. 4 depends on the TEOS flow rate when the ozone BPSG film is formed. Specifically, the greater the TEOS flow rate when forming the ozone BPSG film, the greater the amount of moisture desorbed from the ozone BPSG film, and the excess oxidation amount of the side wall of the hydrogen barrier film covering the lower side of the ferroelectric capacitor. Will increase. As a result, as the TEOS flow rate increases, the excess oxidation region increases. Therefore, a gap between the hydrogen barrier film covering the lower side of the ferroelectric capacitor and the hydrogen barrier film covering the side surface of the ferroelectric capacitor widens, and hydrogen is It becomes easier to penetrate into the ferroelectric capacitor. Therefore, the characteristics of the ferroelectric capacitor are deteriorated, and the yield as a semiconductor device is finally reduced.

以上に説明したように、本実施形態によれば、オゾンBPSG膜の膜質特性であるTEOS流量と半導体装置の歩留まりとの関係は一次曲線(図2)で示され、また、当該TEOS流量とオゾンBPSG膜からの脱離水分量との関係も一次曲線(図3)で示されるため、例えばTDSを用いてオゾンBPSG膜からの脱離水分量を解析し、その結果を、予め求められた図2及び図3に示す関係にあてはめることによって、半導体装置の歩留まりを予測できることがわかる。   As described above, according to the present embodiment, the relationship between the TEOS flow rate, which is the film quality characteristic of the ozone BPSG film, and the yield of the semiconductor device is shown by a linear curve (FIG. 2). Since the relationship with the amount of desorbed water from the BPSG film is also shown by a linear curve (FIG. 3), for example, the amount of desorbed water from the ozone BPSG film is analyzed using TDS, and the result is obtained in advance as shown in FIG. It can be seen that the yield of the semiconductor device can be predicted by applying the relationship shown in FIG.

すなわち、本実施形態によれば、半導体装置の製造工程途中において例えばオゾンBPSG膜の膜質特性をインラインで測定し且つ解析することによって、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い半導体装置の歩留まり予測を行うことができる。その結果、この膜質特性に基づく歩留まりの予測結果を用いて、半導体装置の製造工程途中において、半導体装置の製造工程の不具合に対して直ちに対策を講じることができる。また、大幅な歩留まり低下が避けられないことが判明した場合には、当該製造工程以降の製造工程処理を中止して製造途中で当該半導体装置を廃棄することにより、無駄な製造費用の発生を防止することが可能となる。   That is, according to the present embodiment, a semiconductor device having higher accuracy than the yield prediction by the conventional defect inspection apparatus by measuring and analyzing, for example, the film quality characteristics of the ozone BPSG film in-line during the manufacturing process of the semiconductor device. Yield prediction. As a result, by using the yield prediction result based on the film quality characteristics, it is possible to immediately take measures against defects in the manufacturing process of the semiconductor device during the manufacturing process of the semiconductor device. In addition, if it is found that a significant decrease in yield is unavoidable, useless manufacturing costs can be prevented by discontinuing the manufacturing process after the manufacturing process and discarding the semiconductor device during the manufacturing process. It becomes possible to do.

尚、本実施形態には示していないが、オゾンBPSG膜からの脱離水分量を測定する代わりに、例えばFT−IR(Fourier-transform Infrared Spectroscopy )を用いてオゾンBPSG膜中のOH結合量を測定することによっても、本実施形態と同様の結果を得ることができる(この場合、TEOS流量とOH結合量との間の相関関係を用いる)。   Although not shown in this embodiment, instead of measuring the amount of desorbed water from the ozone BPSG film, the amount of OH bonds in the ozone BPSG film is measured using, for example, FT-IR (Fourier-transform Infrared Spectroscopy). By doing so, the same result as in the present embodiment can be obtained (in this case, the correlation between the TEOS flow rate and the OH bond amount is used).

(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の歩留まり予測方法について、図面を参照しながら説明する。
(Second Embodiment)
Hereinafter, a yield prediction method for a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings.

図5は、本実施形態の歩留まり予測方法の適用対象となる、トランジスタを含む半導体装置の要部を模式的に示す断面図である。図5に示すように、半導体基板10の上に、ポリシリコンからなるゲート電極11が形成されている。ゲート電極11の側面には、窒化シリコン膜からなるLDD(Lightly Doped Drain )スペーサ12を介して、酸化シリコン膜からなるLDD酸化膜13が形成されている。また、ゲート電極11の上面にはCoサリサイド14が形成されている。尚、ゲート電極11、LDDスペーサ12、LDD酸化膜13及びCoサリサイド14を覆うキャップメタル15は、製造工程途中で除去され、最終の構造には残らない。   FIG. 5 is a cross-sectional view schematically showing a main part of a semiconductor device including a transistor, to which the yield prediction method of this embodiment is applied. As shown in FIG. 5, a gate electrode 11 made of polysilicon is formed on a semiconductor substrate 10. An LDD oxide film 13 made of a silicon oxide film is formed on a side surface of the gate electrode 11 via an LDD (Lightly Doped Drain) spacer 12 made of a silicon nitride film. A Co salicide 14 is formed on the upper surface of the gate electrode 11. The cap metal 15 covering the gate electrode 11, the LDD spacer 12, the LDD oxide film 13, and the Co salicide 14 is removed during the manufacturing process and does not remain in the final structure.

近年の微細化プロセスにおいては、半導体集積回路の動作高速性を得るためにトランジスタにシリサイド構造を採用している。そのため、シリサイド構造においてシリサイドの断線が発生すると、配線抵抗が大きく上昇して歩留まり低下の大きな要因となる。特に、トランジスタのゲートにシリサイド断線が発生すると、回路の遅延やアナログ回路の抵抗変動などが生じ、これらは半導体装置の動作特性に大きな影響を与えることが分かっている。   In recent miniaturization processes, a silicide structure is employed for a transistor in order to obtain high-speed operation of a semiconductor integrated circuit. For this reason, when a disconnection of silicide occurs in the silicide structure, the wiring resistance is greatly increased, which is a major factor in yield reduction. In particular, it has been found that when a silicide disconnection occurs at the gate of a transistor, circuit delay, analog circuit resistance fluctuation, and the like occur, which greatly affects the operating characteristics of the semiconductor device.

図6は、ゲート電極上部にコバルトシリサイド構造を有するトランジスタについて、コバルトシリサイド製造工程で用いられるキャップメタル(一例としてTiN膜)の膜厚(製造工程途中で測定される「膜質特性」の一つ)とトランジスタ(半導体装置)の歩留まりとの関係を本願発明者が調べた結果を示している。尚、図6において、歩留まりを示す縦軸及びTiN膜の膜厚を示す横軸のそれぞれのスケールについては任意スケールとしている。   FIG. 6 shows a film thickness of a cap metal (TiN film as an example) used in a cobalt silicide manufacturing process (one of “film quality characteristics” measured during the manufacturing process) for a transistor having a cobalt silicide structure on the gate electrode. The present inventors have examined the relationship between the transistor and the yield of transistors (semiconductor devices). In FIG. 6, the scales of the vertical axis indicating the yield and the horizontal axis indicating the thickness of the TiN film are arbitrary scales.

図6から明らかなように、コバルトシリサイド製造工程で用いられるキャップTiN膜の膜厚がある膜厚を超えて増大するに従って、半導体装置の歩留まりが単調に低下していることがわかる。   As can be seen from FIG. 6, the yield of the semiconductor device monotonously decreases as the thickness of the cap TiN film used in the cobalt silicide manufacturing process increases beyond a certain thickness.

この原因について、本願発明者が検討したところ、以下のような知見を得た。   The inventor of the present application examined the cause of this, and obtained the following findings.

図7は、本願発明者がTiN膜の結晶方位をX線(XPS(X-ray Photoelectron Spectroscopy))を用いて分析した結果を示す。図7において、横軸はTiN膜の膜厚(任意スケール)を示し、縦軸はX線回折強度(単位はcps(cycle per second))を示している。   FIG. 7 shows the result of analysis of the crystal orientation of the TiN film by the X-ray (XPS (X-ray Photoelectron Spectroscopy)) by the present inventor. In FIG. 7, the horizontal axis indicates the thickness (arbitrary scale) of the TiN film, and the vertical axis indicates the X-ray diffraction intensity (unit: cps (cycle per second)).

図7から、TiN膜厚が厚くなるに従って、TiN(111)方位の結晶成分が増加する一方、TiN(200)方位の結晶成分の増加はほとんどなく、TiN膜においては柱状結晶成分が支配的になることがわかる。   From FIG. 7, as the TiN film thickness increases, the crystal component in the TiN (111) orientation increases, while the crystal component in the TiN (200) orientation hardly increases, and the columnar crystal component dominates in the TiN film. I understand that

すなわち、TiN膜厚が厚くなるに従って、図8(a)に示すように、TiN膜においては柱状結晶が急増する結果、図5に示すトランジスタにおいては、図8(b)に示すように、特にゲート電極11のエッジ部においてクラックが発生しやすくなり、この部分での酸素バリア性が低下してコバルトシリサイド反応の局所的な劣化が生じるものと推定される。このように、コバルトシリサイド反応の局所的な劣化が生じると、シリサイド断線が発生するため、トランジスタの抵抗は大きく上昇し、その結果、半導体装置の歩留まりが低下する。   That is, as the TiN film thickness increases, as shown in FIG. 8A, the columnar crystals increase rapidly in the TiN film. As a result, in the transistor shown in FIG. 5, as shown in FIG. It is presumed that cracks are likely to occur at the edge portion of the gate electrode 11, and the oxygen barrier property at this portion is lowered to cause local deterioration of the cobalt silicide reaction. As described above, when local degradation of the cobalt silicide reaction occurs, silicide disconnection occurs, so that the resistance of the transistor greatly increases, and as a result, the yield of the semiconductor device decreases.

以上に説明したように、本実施形態によれば、コバルトシリサイド製造工程で用いられるキャップTiN膜の膜厚(膜質特性の1つ)と半導体装置の歩留まりとの関係は一次曲線(図6)で示され、また、当該TiN膜厚とTiN膜の配向性との関係も図7のように示されるため、例えばXPS分析を用いてTiN膜の配向性を解析し、その結果を、予め求められた図6及び図7に示す関係にあてはめることによって、半導体装置の歩留まりを予測できることがわかる。   As described above, according to the present embodiment, the relationship between the film thickness (one of the film quality characteristics) of the cap TiN film used in the cobalt silicide manufacturing process and the yield of the semiconductor device is a linear curve (FIG. 6). In addition, since the relationship between the TiN film thickness and the TiN film orientation is also shown in FIG. 7, the XPS analysis is used to analyze the TiN film orientation, and the result is obtained in advance. It can be seen that the yield of the semiconductor device can be predicted by applying the relationship shown in FIGS.

すなわち、本実施形態によれば、半導体装置の製造工程途中において例えばキャップTiN膜の膜質特性をインラインで測定し且つ解析することによって、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い半導体装置の歩留まり予測を行うことができる。その結果、この膜質特性に基づく歩留まりの予測結果を用いて、半導体装置の製造工程途中において、半導体装置の製造工程の不具合に対して直ちに対策を講じることができる。また、大幅な歩留まり低下が避けられないことが判明した場合には、当該製造工程以降の製造工程処理を中止して製造途中で当該半導体装置を廃棄することにより、無駄な製造費用の発生を防止することが可能となる。   That is, according to the present embodiment, a semiconductor device with higher accuracy than the yield prediction by the conventional defect inspection apparatus by measuring and analyzing, for example, the film quality characteristics of the cap TiN film in-line during the manufacturing process of the semiconductor device. Yield prediction. As a result, by using the yield prediction result based on the film quality characteristics, it is possible to immediately take measures against defects in the manufacturing process of the semiconductor device during the manufacturing process of the semiconductor device. In addition, if it is found that a significant decrease in yield is unavoidable, useless manufacturing costs can be prevented by discontinuing the manufacturing process after the manufacturing process and discarding the semiconductor device during the manufacturing process. It becomes possible to do.

尚、本実施形態には示していないが、TiN膜の配向性を解析する代わりに、例えばX線回折を用いてTiN膜の結晶構造を解析することによっても、本実施形態と同様の結果を得ることができる(この場合、TiN膜厚と結晶構造との間の相関関係を用いる)。   Although not shown in this embodiment, instead of analyzing the orientation of the TiN film, for example, by analyzing the crystal structure of the TiN film using X-ray diffraction, the same result as in this embodiment can be obtained. (In this case, the correlation between TiN film thickness and crystal structure is used).

また、第1及び第2の実施形態で示した膜質特性以外の他の膜質特性の測定結果、例えば、素子分離構造(STI(Shallow Trench Isolation))の底部における応力のラマン分光測定結果、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造のXRD(X-ray Diffractometry)測定結果又はラマン分光測定結果、強誘電体膜の結晶方位分布又はCu膜に代表されるメタル膜の結晶方位分布のEBSP(Electron Back Scattering Pattern)測定結果等を用いても、本実施形態と同様の半導体装置の歩留まり予測を行うことができる。   Further, measurement results of film quality characteristics other than those shown in the first and second embodiments, for example, Raman spectroscopic measurement results of stress at the bottom of an element isolation structure (STI (Shallow Trench Isolation)), nickel silicide EBSP (Electron) of the XRD (X-ray Diffractometry) measurement result or Raman spectroscopic measurement result of the crystal structure of nickel and silicon in the film, the crystal orientation distribution of the ferroelectric film, or the crystal orientation distribution of the metal film represented by the Cu film Even using the Back Scattering Pattern) measurement result or the like, it is possible to predict the yield of the semiconductor device as in the present embodiment.

図9は、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造を本願発明者がラマン分光により測定した結果の一例を示している。図9においては、条件(シリサイド形成条件)A、C、Eのそれぞれと対応する測定結果を示している。尚、図9において、横軸は波数(単位:cm-1)を示し、縦軸は強度(任意スケール)を示す。 FIG. 9 shows an example of a result of measurement of the crystal structure of nickel and silicon in the nickel silicide film by Raman spectroscopy. FIG. 9 shows the measurement results corresponding to the conditions (silicide formation conditions) A, C, and E, respectively. In FIG. 9, the horizontal axis represents the wave number (unit: cm −1 ), and the vertical axis represents the intensity (arbitrary scale).

図9から、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造及び組成比が前記条件によって異なることが分かる。具体的には、条件AのニッケルシリサイドはNiSi構造を持つ。また、条件BからDになるに従い、ニッケルシリサイド中のNiSi2 /NiSi比が1に近づき、条件Eのニッケルシリサイドは完全なNiSi2 構造を持つ。尚、半導体装置中の細線部の抵抗については、ニッケルシリサイドがNiSi構造を持つ場合には低くなり、ニッケルシリサイドがNiSi2 構造を持つ場合には高くなることが知られており、この細線部の抵抗が上昇すると、半導体装置の歩留まりは低下する。 From FIG. 9, it can be seen that the crystal structure and composition ratio of nickel and silicon in the nickel silicide film differ depending on the conditions. Specifically, the nickel silicide under the condition A has a NiSi structure. Further, as the condition B changes to D, the NiSi 2 / NiSi ratio in the nickel silicide approaches 1, and the nickel silicide of the condition E has a complete NiSi 2 structure. It is known that the resistance of the thin line portion in the semiconductor device is low when nickel silicide has a NiSi structure, and is high when nickel silicide has a NiSi 2 structure. When the resistance increases, the yield of the semiconductor device decreases.

以上に説明したように、本発明は、インラインで測定・解析される種々の膜質特性と半導体装置の歩留まりとの間に密接な関係があることに着目して、インラインで膜質特性を検査することにより速やかに半導体装置の歩留まりを予測することを特徴としている。   As described above, the present invention examines film quality characteristics in-line, paying attention to the close relationship between various film quality characteristics measured and analyzed in-line and the yield of semiconductor devices. This is characterized in that the yield of the semiconductor device is predicted promptly.

さらに、本発明においては、このような歩留まり予測に基づいて、半導体装置の製造工程途中において、半導体装置の製造工程の不具合に対して直ちに対策を講じることができる。また、大幅な歩留まり低下が避けられないことが判明した場合には、当該製造工程以降の製造工程処理を中止して製造途中で当該半導体装置を廃棄することにより、無駄な製造費用の発生を防止することが可能となる。   Furthermore, in the present invention, based on such yield prediction, measures can be taken immediately for defects in the manufacturing process of the semiconductor device during the manufacturing process of the semiconductor device. In addition, if it is found that a significant decrease in yield is unavoidable, useless manufacturing costs can be prevented by discontinuing the manufacturing process after the manufacturing process and discarding the semiconductor device during the manufacturing process. It becomes possible to do.

(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の歩留まり予測方法及び歩留まり予測システムについて、図面を参照しながら説明する。
(Third embodiment)
Hereinafter, a yield prediction method and a yield prediction system for a semiconductor device according to a third embodiment of the present invention will be described with reference to the drawings.

図10は、本実施形態の歩留まり予測システム、具体的には、半導体装置の膜質特性のインライン評価を用いた歩留まり予測システムの構成を模式的に示した図である。   FIG. 10 is a diagram schematically showing a configuration of a yield prediction system according to the present embodiment, specifically, a yield prediction system using in-line evaluation of film quality characteristics of a semiconductor device.

図10に示すように、本実施形態の歩留まり予測システムは、半導体装置の製造工程途中において半導体装置の膜質特性を測定して測定データを図形データとして認識する膜質特性評価手段21と、例えば従来技術と同様のパターン欠陥検査装置を用いて欠陥評価を行う欠陥評価手段22と、膜質特性評価手段21によって得られた図形データを蓄積する膜質データベース23と、欠陥評価手段22によって得られた欠陥データ(キラー欠陥相関データ)を蓄積する欠陥データベース24と、膜質データベース23に記憶されている図形データを用いて多変量解析を行う多変量解析手段25と、多変量解析手段25によって得られた解析結果や欠陥データベース24に記憶されている欠陥データを用いて半導体装置の歩留まりを予測する歩留まり予測手段26とを備えている。   As shown in FIG. 10, the yield prediction system according to this embodiment includes a film quality characteristic evaluation unit 21 that measures film quality characteristics of a semiconductor device and recognizes the measurement data as graphic data during the manufacturing process of the semiconductor device. Defect evaluation means 22 for performing defect evaluation using the same pattern defect inspection apparatus, film quality database 23 for storing graphic data obtained by the film quality characteristic evaluation means 21, and defect data obtained by the defect evaluation means 22 ( Killer defect correlation data), multivariate analysis means 25 for performing multivariate analysis using graphic data stored in the film quality database 23, analysis results obtained by the multivariate analysis means 25, Yield for predicting the yield of semiconductor devices using defect data stored in defect database 24 Ri and a prediction unit 26.

尚、本実施形態においては、評価対象の膜質特性の種類等に応じて、膜質特性評価手段21は例えば膜質特性評価手段21A、21B及び21Cから構成され、膜質データベース23は例えば膜質データベース23A及び23Bから構成され、多変量解析手段25は多変量解析手段25A及び25Bから構成されている。また、欠陥評価手段22は、評価対象の欠陥の種類等に応じて、欠陥評価手段22A及び22Bから構成されている。   In the present embodiment, the film quality characteristic evaluation means 21 includes, for example, film quality characteristic evaluation means 21A, 21B, and 21C, and the film quality database 23 includes, for example, the film quality databases 23A and 23B according to the type of film quality characteristics to be evaluated. The multivariate analysis means 25 is composed of multivariate analysis means 25A and 25B. Moreover, the defect evaluation means 22 is comprised from defect evaluation means 22A and 22B according to the kind etc. of defect of evaluation object.

また、本実施形態において、膜質特性評価手段21や欠陥評価手段22のうち解析的処理を行う部分、多変量解析手段25、及び歩留まり予測手段26は、例えば、本実施形態の歩留まり予測システムとネットワーク接続されたコンピュータ上で動作するプログラムとして実現することができる。また、膜質データベース23及び欠陥データベース24は、例えば、前記コンピュータを構成するハードディスク等のデータ記憶手段において実現することができる。   In the present embodiment, the part of the film quality characteristic evaluation unit 21 and the defect evaluation unit 22 that performs analytical processing, the multivariate analysis unit 25, and the yield prediction unit 26 are, for example, the yield prediction system and the network of the present embodiment. It can be realized as a program that operates on a connected computer. Further, the film quality database 23 and the defect database 24 can be realized by data storage means such as a hard disk constituting the computer, for example.

また、本実施形態の膜質特性評価手段21においては、例えばEDS(Energy Dispersive X-ray Spectroscopy)、AES(Auger Electron Spectroscopy )、XPS、ラマン分光、TDS、X線回折(XRD)、EBSP又はFT−IR等のうちの少なくとも1つが用いられる。   Moreover, in the film quality characteristic evaluation means 21 of this embodiment, for example, EDS (Energy Dispersive X-ray Spectroscopy), AES (Auger Electron Spectroscopy), XPS, Raman spectroscopy, TDS, X-ray diffraction (XRD), EBSP or FT- At least one of IR or the like is used.

また、本実施形態の膜質特性評価手段21によって、評価情報として、例えば絶縁膜若しくは金属膜の脱離水素量、膜中水分量、原子結合状態(結晶構造)、結晶配向性若しくは化学組成比、又は基板若しくはトレンチ構造の応力等が得られると共に、分析結果として、X線反射スペクトル、赤外吸収スペクトル又はラマン散乱振動スペクトル等のデータが得られる。   Further, the film quality characteristic evaluation means 21 of the present embodiment provides, as evaluation information, for example, the amount of desorbed hydrogen of the insulating film or metal film, the amount of moisture in the film, the atomic bonding state (crystal structure), the crystal orientation or the chemical composition ratio Alternatively, stress of the substrate or trench structure or the like is obtained, and data such as an X-ray reflection spectrum, an infrared absorption spectrum, or a Raman scattering vibration spectrum is obtained as an analysis result.

以下、本実施形態の歩留まり予測方法について、図11のフローチャートを参照しながら説明する。   Hereinafter, the yield prediction method of this embodiment will be described with reference to the flowchart of FIG.

まず、ステップS1において、膜質特性評価手段21を用いて、製造工程途中の半導体装置に関する所望の膜質特性データを取得すると共に、取得した膜質特性データを図形データとして膜質データベース23に記憶する。   First, in step S1, film quality characteristic evaluation means 21 is used to acquire desired film quality characteristic data relating to a semiconductor device in the course of the manufacturing process, and the acquired film quality characteristic data is stored in the film quality database 23 as graphic data.

ここで、本実施形態における図形データの認識方法について説明する。図12(a)〜(c)は、異なるTEOS流量を用いて形成されたオゾンBPSG膜を本願発明者がTDS分析した結果を示している。図12(a)〜(c)において、横軸は温度を示し、縦軸は脱離水分量の強度を示している。すなわち、図12(a)〜(c)は、成膜時の脱離水分量の温度依存性を示している。尚、図12(a)〜(c)の条件1〜3は、前述の図2に示す条件1〜3のTEOS流量と対応する。   Here, a method for recognizing graphic data in the present embodiment will be described. 12A to 12C show the results of TDS analysis of the ozone BPSG film formed using different TEOS flow rates. 12A to 12C, the horizontal axis indicates the temperature, and the vertical axis indicates the strength of the desorbed water amount. That is, FIGS. 12A to 12C show the temperature dependence of the amount of desorbed moisture during film formation. Note that conditions 1 to 3 in FIGS. 12A to 12C correspond to the TEOS flow rates of conditions 1 to 3 shown in FIG.

図12(a)〜(c)に示すようなデータの取得後、当該データを後述の処理において取り扱いやすくするため、条件1〜3でのTDS分析結果である図12(a)〜(c)のグラフにおける特徴的な点を結ぶことによって、図13(a)〜(c)の模式図に示すような簡略化したグラフ(図形)を得る。すなわち、図12(a)〜(c)に示す条件1〜3でのTDS分析結果はそれぞれ、図13(a)〜(c)に示す図形1〜3と対応する。   12A to 12C, which are TDS analysis results under conditions 1 to 3 in order to make it easy to handle the data in the processing described later after acquiring the data as shown in FIGS. 12A to 12C. By connecting characteristic points in the graph, a simplified graph (figure) as shown in the schematic diagrams of FIGS. 13A to 13C is obtained. That is, the TDS analysis results under the conditions 1 to 3 shown in FIGS. 12A to 12C correspond to the figures 1 to 3 shown in FIGS. 13A to 13C, respectively.

図13(a)〜(c)からわかるように、条件1〜3でのTDS分析結果における頂点(ピーク)の高さはそれぞれ異なっている。具体的には、条件1でのTDS分析結果のピークが一番低く、条件3でのTDS分析結果のピークが一番高い。このように、ステップS1においては、取得した膜質特性データにおける特徴的な点を結ぶことによって、当該データを、簡略化した図形データとして認識し、当該図形データを膜質データベース23に記憶する。   As can be seen from FIGS. 13A to 13C, the heights of the vertices (peaks) in the TDS analysis results under conditions 1 to 3 are different. Specifically, the peak of the TDS analysis result under condition 1 is the lowest, and the peak of the TDS analysis result under condition 3 is the highest. As described above, in step S 1, by connecting characteristic points in the acquired film quality characteristic data, the data is recognized as simplified graphic data, and the graphic data is stored in the film quality database 23.

次に、ステップS2において、ステップS1で得られたパターン認識結果、つまり膜質データベース23に記憶されている図形データを用いて多変量解析手段25が多変量解析を実施する。   Next, in step S2, the multivariate analysis unit 25 performs multivariate analysis using the pattern recognition result obtained in step S1, that is, the graphic data stored in the film quality database 23.

ここで、異なる条件により得られた膜質特性評価結果を用いて半導体装置の歩留まりを解析する手順について説明する。   Here, a procedure for analyzing the yield of the semiconductor device using the film quality characteristic evaluation results obtained under different conditions will be described.

例えば、異なるTEOS流量条件において得られた脱離水分量を用いて半導体装置の歩留まりを解析する場合には、PLS(Partial Least Square)法によるパターン認識に基づく多変量解析技術を用いる。具体的には、まず、予めTDS法により得られた脱離水分量の測定パターン、例えば異なる3つのTEOS流量条件(流量T1 <流量T2 <流量T3 )での脱離水分量の測定パターンをデータベースに蓄積しておく。次に、分析対象の試料の脱離水分量をTDS分析により解析し、それにより得られた脱離水分量の測定パターン(未知の図形A)について、データベースに蓄積されている既知の脱離水分量の測定パターン(既知の図形1〜3)のそれぞれとの差分を求め、下記(式1)で表される残差Σx2 を最小にする条件として、分析対象の試料のTEOS流量TA を求める。 For example, when analyzing the yield of a semiconductor device using desorbed water amounts obtained under different TEOS flow rate conditions, a multivariate analysis technique based on pattern recognition by a PLS (Partial Least Square) method is used. Specifically, first, a measurement pattern of desorption moisture obtained in advance by the TDS method, for example, a measurement pattern of desorption moisture under three different TEOS flow conditions (flow rate T 1 <flow rate T 2 <flow rate T 3 ) Accumulate in the database. Next, the desorbed water content of the sample to be analyzed is analyzed by TDS analysis, and the measurement of the desorbed water content accumulated in the database is performed for the measurement pattern (unknown figure A) of the desorbed water content obtained thereby. It obtains a difference between the respective patterns (known figure 1-3), the residual? x 2 represented by the following (equation 1) as a condition to minimize seek TEOS flow T a sample to be analyzed.

Σxi 2 =Σ(f(Ti )−f(TA ))2 ・・・(式1)
但し、(式1)において、Σは総和を表し、iは1から3までの整数を表し、f(Ti )はTEOS流量Ti での脱離水分量の測定パターン(既知の図形1〜3)を表し、f(TA )は分析対象の試料について得られた脱離水分量の測定パターン(未知の図形A)を表す。
Σx i 2 = Σ (f (T i ) −f (T A )) 2 (Formula 1)
However, in (Formula 1), Σ represents the sum, i represents an integer from 1 to 3, and f (T i ) represents the measurement pattern of the desorbed water amount at the TEOS flow rate T i (known figures 1 to 3). F (T A ) represents the measurement pattern (unknown figure A) of the desorbed water content obtained for the sample to be analyzed.

具体的には、予めデータベースに蓄積されている3つのTEOS流量条件(流量T1 <流量T2 <流量T3 )での脱離水分量の測定パターン(例えば図14(a)〜(c)に示す既知の図形1〜3)と、分析対象の試料について得られた脱離水分量の測定パターン(例えば図14(d)に示す未知の図形A)との差分(各横軸座標での差分)を求め、当該差分を用いて例えば最小二乗法等の多変量解析を行うことにより、前記(式1)で表される残差Σx2 を最小にする条件として、図14(e)に示すように、分析対象の試料のTEOS流量TA を求めることができる。 Specifically, the desorption moisture amount measurement patterns (for example, FIGS. 14A to 14C) under three TEOS flow rate conditions (flow rate T 1 <flow rate T 2 <flow rate T 3 ) accumulated in the database in advance. The difference between the known figures 1 to 3) shown and the measurement pattern of the desorbed water content obtained for the sample to be analyzed (for example, the unknown figure A shown in FIG. 14 (d)) (difference at each horizontal axis coordinate) FIG. 14E shows a condition for minimizing the residual Σx 2 expressed by the above (Expression 1) by performing multivariate analysis such as a least square method using the difference. a, it can be determined TEOS flow T a sample to be analyzed.

次に、ステップS3において、ステップS2で得られた解析結果を用いて歩留まり予測手段26が半導体装置の歩留まりを予測する。例えば、前述のように、分析対象の試料のTEOS流量TA が求まれば、第1の実施形態で説明したように、求めたTEOS流量TA を図2に示す関係にあてはめることによって、半導体装置の歩留まりを予測することができる。また、半導体装置の複数の膜質特性のそれぞれについてステップS1〜S3を実施し、各膜質特性について予測された歩留まりを互いに積算することによって、半導体装置の最終歩留まりを予測してもよい。 Next, in step S3, the yield predicting means 26 predicts the yield of the semiconductor device using the analysis result obtained in step S2. For example, as described above, if the TEOS flow rate T A of the sample to be analyzed is obtained, the semiconductor device can be obtained by applying the obtained TEOS flow rate T A to the relationship shown in FIG. 2 as described in the first embodiment. The yield of the device can be predicted. Further, the final yield of the semiconductor device may be predicted by performing Steps S1 to S3 for each of the plurality of film quality characteristics of the semiconductor device, and accumulating the yield predicted for each film quality characteristic.

ところで、半導体装置の歩留まりは、ランダム不良要因による歩留まりYrと、システマチック不良要因による歩留まりYsとに分けられる。   Incidentally, the yield of the semiconductor device is divided into a yield Yr due to a random defect factor and a yield Ys due to a systematic defect factor.

本来、「膜質特性」は半導体基板(ウェハ)内の位置に依存せず一様であることが望ましいのであるが、現実には製造装置特性等に起因して、「膜質特性」が半導体基板内においてある一定の分布を有していることが多い。例えばウェハの中心付近と周縁付近との間では膜質特性にばらつきが存在する。この場合、半導体装置の不良(つまり歩留まり低下)が例えばウェハ中心部で多くなるなどの一定の傾向が生じる。このような不良をシステマチック不良と称する。   Originally, it is desirable that the “film quality characteristics” be uniform without depending on the position in the semiconductor substrate (wafer). However, in reality, the “film quality characteristics” are within the semiconductor substrate due to the characteristics of the manufacturing equipment. Often has a certain distribution. For example, there are variations in film quality characteristics between the vicinity of the center and the periphery of the wafer. In this case, there is a certain tendency that the number of defective semiconductor devices (that is, yield reduction) increases at the center of the wafer, for example. Such a defect is called a systematic defect.

また、例えばパーティクルによる欠陥のように、前述のようなウェハ内での特性分布における傾向を持たず、ランダムに半導体装置の不良(つまり歩留まり低下)を生じる要因もある。このような不良をランダム不良と称する。   In addition, there is a factor that does not have a tendency in the characteristic distribution in the wafer as described above, such as a defect due to particles, and randomly causes a defect in the semiconductor device (that is, a decrease in yield). Such a defect is referred to as a random defect.

そこで、本実施形態においては、半導体装置の最終歩留まりの予測に用いる複数の膜質特性のそれぞれをランダム不良要因又はシステマチック不良要因に分類すると共に不良要因種別(以下、カテゴリーと称する)毎に分類する。また、ランダム不良要因に分類された膜質特性について予測された歩留まりをYrCn(n:自然数)、システマチック不良要因に分類された膜質特性について予測された歩留まりをYsCm(m:自然数)とすると、各歩留まりYrCn、YsCmはそれぞれ互いに独立して半導体装置の最終歩留まりYに影響を及ぼすため、これらの歩留まりYrCn、YsCmを積算することによって、半導体装置の最終歩留まりYを下記(式2)に従って算出することができる。
Y=Yr+Ys
=(YrC1×YrC2×YrC3・・・)+(YsC1×YsC2×YsC3・・・)
・・・(式2)
例えば「膜質特性」であるTEOS流量はシステマチック不良要因であるので、TEOS流量を用いて得られた歩留まりは、システマチック不良要因による歩留まりYsを構成するYsC1として扱うことができる。同様に、他のシステマチック不良要因についてもYsC2、YsC3・・・として求めていくことによって、最終的に歩留まりYsを求めることができる。また、「膜質特性以外のシステマチック不良要因」による歩留まりをさらに積算することにより、歩留まりYsを求めてもよい。
Therefore, in the present embodiment, each of the plurality of film quality characteristics used for predicting the final yield of the semiconductor device is classified into a random failure factor or a systematic failure factor, and is classified for each failure factor type (hereinafter referred to as a category). . Further, if the yield predicted for the film quality characteristic classified as a random defect factor is YrCn (n: natural number), and the yield predicted for the film quality characteristic classified as a systematic defect factor is YsCm (m: natural number), Since the yields YrCn and YsCm affect the final yield Y of the semiconductor device independently of each other, the final yield Y of the semiconductor device is calculated according to the following (formula 2) by integrating the yields YrCn and YsCm. Can do.
Y = Yr + Ys
= (YrC1 * YrC2 * YrC3 ...) + (YsC1 * YsC2 * YsC3 ...)
... (Formula 2)
For example, since the TEOS flow rate which is “film quality characteristic” is a systematic failure factor, the yield obtained using the TEOS flow rate can be treated as YsC1 constituting the yield Ys due to the systematic failure factor. Similarly, by obtaining other systematic failure factors as YsC2, YsC3,..., The yield Ys can be finally obtained. Further, the yield Ys may be obtained by further integrating the yield due to “systematic defect factors other than film quality characteristics”.

また,ランダム不良要因による歩留まりYrは、主としてパーティクルに起因する歩留まり低下によって決まるものであるので、半導体装置の製造工程毎に、YrC1、YrC2、YrC3・・・を求めていくことによって、最終的に歩留まりYrを求めることができる。ここで、YrC1、YrC2、YrC3・・・の算出に必要な欠陥評価は、例えば、図10に示す欠陥評価手段22によって実施され、それにより得られた欠陥データ(キラー欠陥相関データ)が欠陥データベース24に蓄積されており、その欠陥データを用いて歩留まり予測手段26が歩留まりYrの算出を行う。また、「膜質特性以外のシステマチック不良要因」による歩留まりをさらに積算することにより、歩留まりYrを求めてもよい。   Further, since the yield Yr due to the random defect factor is mainly determined by the yield reduction caused by the particles, the yield YrC1, YrC2, YrC3... Is finally obtained for each semiconductor device manufacturing process. Yield Yr can be obtained. Here, the defect evaluation necessary for calculating YrC1, YrC2, YrC3,... Is performed by, for example, the defect evaluation means 22 shown in FIG. 10, and the defect data (killer defect correlation data) obtained thereby is the defect database. 24, the yield predicting means 26 calculates the yield Yr using the defect data. Further, the yield Yr may be obtained by further integrating the yield due to “systematic defect factors other than film quality characteristics”.

以上に説明したように、本実施形態によれば、半導体装置の製造に関与する種々の膜質特性を測定して多変量解析等の分析を行うことにより、半導体装置の最終歩留まりYを、従来の欠陥検査装置による歩留まり予測と比べてさらに高精度で予測することができる。   As described above, according to the present embodiment, the final yield Y of the semiconductor device is obtained by measuring various film quality characteristics involved in the manufacture of the semiconductor device and performing analysis such as multivariate analysis. The prediction can be made with higher accuracy than the yield prediction by the defect inspection apparatus.

本発明は半導体装置の歩留まり予測方法及び歩留まり予測システムに関し、半導体装置の製造に関与する膜質特性をインラインで測定して多変量解析等を行うことにより、従来の欠陥検査装置による歩留まり予測よりもさらに精度の高い歩留まり予測を行うことができるので、非常に有用である。   The present invention relates to a yield prediction method and a yield prediction system of a semiconductor device, and more particularly than a yield prediction by a conventional defect inspection apparatus by measuring a film quality characteristic related to the manufacture of a semiconductor device in-line and performing multivariate analysis or the like. This is very useful because it can predict the yield with high accuracy.

図1は、本発明の第1の実施形態に係る半導体装置の歩留まり予測方法の適用対象となる、強誘電体キャパシタを含む半導体装置の要部を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing a main part of a semiconductor device including a ferroelectric capacitor, to which a yield prediction method for a semiconductor device according to the first embodiment of the present invention is applied. 図2は、強誘電体キャパシタを覆うオゾンBPSG膜を形成する際のTEOS流量とその強誘電体キャパシタが搭載された半導体装置の歩留まりとの関係を本願発明者が調べた結果を示す図である。FIG. 2 is a diagram showing a result of the inventor of the present invention examining the relationship between the TEOS flow rate when forming an ozone BPSG film covering a ferroelectric capacitor and the yield of a semiconductor device on which the ferroelectric capacitor is mounted. . 図3は、本願発明者がオゾンBPSG膜をTDSを用いて分析した結果を示す図である。FIG. 3 is a diagram showing the results of analysis of the ozone BPSG film using TDS by the present inventor. 図4は、図1に示す強誘電体キャパシタの下側を覆う水素バリア膜と、当該強誘電体キャパシタの上側及び側面を覆う水素バリア膜との接合部を本願発明者がTEMによって調べることにより得られたTEM像を示す図である。FIG. 4 shows a case where the inventor of the present application examines the junction between the hydrogen barrier film covering the lower side of the ferroelectric capacitor shown in FIG. 1 and the hydrogen barrier film covering the upper side and the side surface of the ferroelectric capacitor by TEM. It is a figure which shows the obtained TEM image. 図5は、本発明の第2の実施形態に係る半導体装置の歩留まり予測方法の適用対象となる、トランジスタを含む半導体装置の要部を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a main part of a semiconductor device including a transistor to which a yield prediction method for a semiconductor device according to a second embodiment of the present invention is applied. 図6は、ゲート電極上部にコバルトシリサイド構造を有するトランジスタについて、コバルトシリサイド製造工程で用いられるキャップTiN膜の膜厚とそのトランジスタが搭載された半導体装置の歩留まりとの関係を本願発明者が調べた結果を示す図である。FIG. 6 shows the relationship between the film thickness of the cap TiN film used in the cobalt silicide manufacturing process and the yield of the semiconductor device on which the transistor is mounted for a transistor having a cobalt silicide structure on the gate electrode. It is a figure which shows a result. 図7は、本願発明者がTiN膜の結晶方位をX線を用いて分析した結果を示す図である。FIG. 7 is a diagram showing the results of analysis of the crystal orientation of the TiN film using X-rays by the present inventor. 図8(a)は、厚いTiN膜において柱状結晶が支配的になった様子を示す図であり、図8(b)は、TiN膜において柱状結晶が急増した結果としてゲート電極エッジ部でクラックが発生した様子を示す図である。FIG. 8A is a diagram showing how the columnar crystals are dominant in the thick TiN film, and FIG. 8B is a diagram in which cracks are generated at the edge portion of the gate electrode as a result of the rapid increase of the columnar crystals in the TiN film. It is a figure which shows a mode that it generate | occur | produced. 図9は、ニッケルシリサイド膜中のニッケル及びシリコンの結晶構造を本願発明者がラマン分光により測定した結果を示す図である。FIG. 9 is a diagram showing the results of measurement of the crystal structure of nickel and silicon in the nickel silicide film by Raman spectroscopy. 図10は、本発明の第3の実施形態に係る半導体装置の歩留まり予測システムの構成を模式的に示した図である。FIG. 10 is a diagram schematically showing a configuration of a yield prediction system for semiconductor devices according to the third embodiment of the present invention. 図11は、本発明の第3の実施形態に係る半導体装置の歩留まり予測方法のフローチャートである。FIG. 11 is a flowchart of a yield prediction method for a semiconductor device according to the third embodiment of the present invention. 図12(a)〜(c)は、異なるTEOS流量を用いて形成されたオゾンBPSG膜を本願発明者がTDS分析した結果を示す図である。12 (a) to 12 (c) are diagrams showing the results of TDS analysis of the ozone BPSG film formed by using different TEOS flow rates. 図13(a)〜(c)は、図12(a)〜(c)のグラフにおける特徴的な点を結ぶことによって得られた簡略化したグラフ(図形)を示す図である。FIGS. 13A to 13C are diagrams showing simplified graphs (figure) obtained by connecting characteristic points in the graphs of FIGS. 12A to 12C. 図14(a)〜(e)は、本発明の第3の実施形態に係る半導体装置の歩留まり予測方法のステップS2の処理内容を説明するための図である。FIGS. 14A to 14E are diagrams for explaining the processing contents of step S2 of the yield prediction method for a semiconductor device according to the third embodiment of the present invention. 図15は、従来の欠陥検査システムの構成を示す図である。FIG. 15 is a diagram showing a configuration of a conventional defect inspection system. 図16は、強誘電体キャパシタに使用されるSBT膜をエッチングした際にウェハ上に発生した欠陥を本願発明者が欠陥検査装置によって調べた結果の一例を示す図である。FIG. 16 is a diagram showing an example of a result of the inventor of the present application examining defects generated on a wafer when an SBT film used for a ferroelectric capacitor is etched. 図17(a)及び(b)は、強誘電体キャパシタのSBT膜をエッチングした際のパーティクルの発生メカニズムを示す図である。FIGS. 17A and 17B are diagrams showing the generation mechanism of particles when the SBT film of the ferroelectric capacitor is etched. 図18は、ソース・ドレイン不純物拡散層の電気抵抗と半導体基板の活性領域を規定するドライエッチング後寸法との関係を本願発明者が調べた結果を示す図である。FIG. 18 is a diagram showing a result of the inventor of the present application examining the relationship between the electrical resistance of the source / drain impurity diffusion layer and the size after dry etching that defines the active region of the semiconductor substrate. 図19は、ウェハ面内でのソース・ドレイン不純物拡散層の電気抵抗の分布を本願発明者が調べた結果を示す図である。FIG. 19 is a diagram showing a result of the inventor of the present application examining the distribution of the electrical resistance of the source / drain impurity diffusion layer in the wafer surface.

符号の説明Explanation of symbols

1 下部水素バリア膜
2 下部電極
3 強誘電体キャパシタ膜
4 上部電極
5 上部水素バリア膜
6 半導体基板
7 活性領域
10 半導体基板
11 ゲート電極
12 LDDスペーサ
13 LDD酸化膜
14 Coサリサイド
15 キャップメタル
21(21A〜21C) 膜質特性評価手段
22(22A、22B) 欠陥評価手段
23(23A、23B) 膜質データベース
24 欠陥データベース
25(25A、25B) 多変量解析手段
26 歩留まり予測手段
51 第1の絶縁膜
52 プラグ
53 下部電極
54 第2の絶縁膜
55 SBT膜
56 レジストマスク
57 反応物
58 パーティクル
DESCRIPTION OF SYMBOLS 1 Lower hydrogen barrier film 2 Lower electrode 3 Ferroelectric capacitor film 4 Upper electrode 5 Upper hydrogen barrier film 6 Semiconductor substrate 7 Active region 10 Semiconductor substrate 11 Gate electrode 12 LDD spacer 13 LDD oxide film 14 Co salicide 15 Cap metal 21 (21A 21C) Film quality characteristic evaluation means 22 (22A, 22B) Defect evaluation means 23 (23A, 23B) Film quality database 24 Defect database 25 (25A, 25B) Multivariate analysis means 26 Yield prediction means 51 First insulating film 52 Plug 53 Lower electrode 54 Second insulating film 55 SBT film 56 Resist mask 57 Reactant 58 Particle

Claims (10)

半導体装置の歩留まりを予測する方法であって、
前記半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを用いて前記半導体装置の歩留まりを予測することを特徴とする半導体装置の歩留まり予測方法。
A method for predicting the yield of a semiconductor device,
A method of predicting a yield of a semiconductor device, comprising: measuring a film quality characteristic of the semiconductor device during a manufacturing process of the semiconductor device, and predicting a yield of the semiconductor device using the measured data.
半導体装置の歩留まりを予測する方法であって、
前記半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとしてデータベースに記憶する工程(a)と、
前記データベースに記憶されている前記図形データを用いて多変量解析を行う工程(b)と、
前記工程(b)で得られた解析結果を用いて前記半導体装置の歩留まりを予測する工程(c)とを備えていることを特徴とする半導体装置の歩留まり予測方法。
A method for predicting the yield of a semiconductor device,
A step (a) of measuring film quality characteristics of the semiconductor device during the manufacturing process of the semiconductor device and storing the measured data in a database as graphic data;
(B) performing a multivariate analysis using the graphic data stored in the database;
And a step (c) of predicting the yield of the semiconductor device using the analysis result obtained in the step (b).
請求項2に記載の半導体装置の歩留まり予測方法において、
前記半導体装置の複数の膜質特性のそれぞれについて前記工程(a)、前記工程(b)及び工程(c)を実施し、前記複数の膜質特性のそれぞれについて予測された前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測する工程(d)を備えていることを特徴とする半導体装置の歩留まり予測方法。
The yield prediction method for a semiconductor device according to claim 2,
The step (a), the step (b) and the step (c) are performed for each of the plurality of film quality characteristics of the semiconductor device, and the predicted yields of the semiconductor device are integrated with each other for the plurality of film quality characteristics. And a step (d) of predicting a final yield of the semiconductor device.
請求項3に記載の半導体装置の歩留まり予測方法において、
前記工程(d)において、前記複数の膜質特性のそれぞれをランダム不良要因又はシステマチック不良要因に分類すると共に不良要因種別毎に分類し、
前記半導体装置の最終歩留まりをY、前記半導体装置の前記ランダム不良要因による歩留まりをYr、前記半導体装置の前記システマチック不良要因による歩留まりをYs、前記複数の膜質特性のうち前記ランダム不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをYrC1、YrC2、YrC3・・・、前記複数の膜質特性のうち前記システマチック不良要因に分類された膜質特性のそれぞれについて予測された前記半導体装置の歩留まりをYsC1、YsC2、YsC3・・・としたときに、
Y=Yr+Ys
=(YrC1×YrC2×YrC3・・・)+(YsC1×YsC2×YsC3・・・)
の関係式を用いて、前記半導体装置の最終歩留まりYを算出することを特徴とする半導体装置の歩留まり予測方法。
The yield prediction method for a semiconductor device according to claim 3,
In the step (d), each of the plurality of film quality characteristics is classified into a random failure factor or a systematic failure factor and classified for each failure factor type,
The final yield of the semiconductor device is classified as Y, the yield due to the random defect factor of the semiconductor device is Yr, the yield due to the systematic defect factor of the semiconductor device is Ys, and the random defect factor among the plurality of film quality characteristics. YrC1, YrC2, YrC3..., The semiconductor device yield predicted for each of the film quality characteristics, and the semiconductor quality predicted for each of the plurality of film quality characteristics classified as the systematic failure factor. When the device yield is YsC1, YsC2, YsC3.
Y = Yr + Ys
= (YrC1 * YrC2 * YrC3 ...) + (YsC1 * YsC2 * YsC3 ...)
The final yield Y of the semiconductor device is calculated using the relational expression (1).
請求項1〜4のいずれか1項に記載の半導体装置の歩留まり予測方法において、
前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも1つであることを特徴とする半導体装置の歩留まり予測方法。
In the yield prediction method of the semiconductor device according to any one of claims 1 to 4,
The film quality characteristic of the semiconductor device is at least one of a desorption moisture amount or moisture amount in the insulating film, a crystal structure or orientation of the metal film, or a stress of the substrate or trench structure. Device yield prediction method.
請求項1〜5のいずれか1項に記載の半導体装置の歩留まり予測方法において、
前記半導体装置の膜質特性の測定に用いられる分析手法は、EDS、AES、XPS、ラマン分光、TDS、X線回折、EBPS又はFT−IRのうちの少なくとも1つであることを特徴とする半導体装置の歩留まり予測方法。
In the yield prediction method of the semiconductor device according to any one of claims 1 to 5,
An analysis method used for measuring film quality characteristics of the semiconductor device is at least one of EDS, AES, XPS, Raman spectroscopy, TDS, X-ray diffraction, EBPS, or FT-IR. Yield prediction method.
半導体装置の歩留まりを予測するシステムであって、
前記半導体装置の製造工程途中において、前記半導体装置の膜質特性を測定し、測定されたデータを図形データとして認識する膜質特性評価手段と、
前記膜質特性評価手段によって得られた前記図形データを記憶する膜質特性データ記憶手段と、
前記膜質特性データ記憶手段に記憶されている前記図形データを用いて多変量解析を行う多変量解析手段と、
前記多変量解析手段によって得られた解析結果を用いて前記半導体装置の歩留まりを予測する歩留まり予測手段とを備えていることを特徴とする半導体装置の歩留まり予測システム。
A system for predicting the yield of semiconductor devices,
During the manufacturing process of the semiconductor device, the film quality characteristic of the semiconductor device is measured, and the film quality characteristic evaluation means for recognizing the measured data as graphic data;
Film quality characteristic data storage means for storing the graphic data obtained by the film quality characteristic evaluation means;
Multivariate analysis means for performing multivariate analysis using the graphic data stored in the film quality characteristic data storage means;
A yield prediction system for a semiconductor device, comprising: a yield prediction unit that predicts a yield of the semiconductor device using an analysis result obtained by the multivariate analysis unit.
請求項7に記載の半導体装置の歩留まり予測システムにおいて、
前記歩留まり予測手段は、前記半導体装置の複数の膜質特性のそれぞれについて予測した前記半導体装置の歩留まりを互いに積算することによって、前記半導体装置の最終歩留まりを予測することを特徴とする半導体装置の歩留まり予測システム。
The yield prediction system for a semiconductor device according to claim 7,
The yield predicting unit predicts a final yield of the semiconductor device by integrating the yield of the semiconductor device predicted for each of a plurality of film quality characteristics of the semiconductor device with each other. system.
請求項7又は8に記載の半導体装置の歩留まり予測システムにおいて、
前記半導体装置の膜質特性は、絶縁膜の脱離水分量若しくは膜中水分量、金属膜の結晶構造若しくは配向性、又は基板若しくはトレンチ構造の応力のうちの少なくとも1つであることを特徴とする半導体装置の歩留まり予測システム。
The yield prediction system for a semiconductor device according to claim 7 or 8,
The film quality characteristic of the semiconductor device is at least one of a desorption moisture amount or moisture amount in the insulating film, a crystal structure or orientation of the metal film, or a stress of the substrate or trench structure. Device yield prediction system.
請求項7〜9のいずれか1項に記載の半導体装置の歩留まり予測システムにおいて、
前記半導体装置の膜質特性の測定に用いる分析手法は、EDS、AES、XPS、ラマン分光、TDS、X線回折、EBPS又はFT−IRのうちの少なくとも1つであることを特徴とする半導体装置の歩留まり予測システム。
The yield prediction system for a semiconductor device according to any one of claims 7 to 9,
The analysis method used for measuring the film quality characteristic of the semiconductor device is at least one of EDS, AES, XPS, Raman spectroscopy, TDS, X-ray diffraction, EBPS, or FT-IR. Yield prediction system.
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