JP2009005412A - 制御装置，制御方法及び制御プログラム - Google Patents

Abstract

【課題】プロセス制御システムにおいて、複数の入力モジュールをカウンタを追加せずに
、回線経由の転送でも転送性能を低下しない通信制御装置を提供することにある。
【解決手段】送受信先の通信制御装置に計時カウンタを設けた。更に入力データを一時記憶する入力バッファと計時カウンタの計時値を一時記憶する計時バッファを設け、これらのバッファのデータ更新を同時に許可するように構成した。また、送受信先の通信制御装置に１つの計時値と複数の入力値を送信する手段を有し、送受信元の通信制御装置に１つの計時値を複数の入力値に展開する手段を有するように構成した。
【選択図】図１

Description

本発明は制御装置及び制御方法に係り、特に制御入力から出力までの反応速度や定刻性と機能安全と入出力時刻（タイムスタンプ）の取得とを両立するのに好適な制御装置，制御方法及び制御プログラムに関する。

通信制御装置は、制御対象機器の機器データを取り込む入力装置と、その機器データに基づいて機器を監視または制御を行う複数の情報処理装置とを備えたものであり、プラントの監視制御システムに利用されている。制御対象機器に発生したイベント，発生時間を計時カウンタにより計時し、イベント内容にイベント発生時間（タイムスタンプ）を付して状態データとして、保存する。このデータを蓄積したものを解析すれば、複数信号の入力イベント発生を時系列に把握することができるため、機器に障害が発生した時でも、障害の原因を的確に把握することができる。

入力イベント時間と入力状態データを対応付ける技術が特開２００４−３５６９５５号公報に記載されている。

特開２００４−３５６９５５号公報

上記従来技術は複数の入力モジュール毎にカウンタを設けている。このため、一般の入力モジュールを流用することができない。また、入力モジュール毎にタイムスタンプが対応付けされているため、データが多くなり、データ転送時、特にシリアル回線経由時に転送性能が低下するとの問題があった。

本発明の目的は、回線経由の転送でも転送性能を維持しつつ、イベント発生等の時刻関連情報の管理が可能な制御装置，通信制御方法及び制御プログラムを提供することにある。

上記目的を達成するために、本発明では、制御対象との間で授受した情報を情報記憶部に記憶し、時刻情報に関する情報を時刻関連情報記憶部に記憶し、前記情報記憶部に記憶された情報を送信、或いは、受信した情報を前記情報記憶部に記憶し、前記情報記憶部の情報保持と前記時刻関連情報記憶部の情報保持は、少なくとも一部はシリアル伝送となる通信回線を介して、関連付けるように構成した。

具体的には、中央演算記憶装置から少なくとも一部はシリアル伝送となる制御バス（回線１）を介して通信制御装置にデータを送受信し、この通信制御装置からデータを集合・分配して少なくとも一部はパラレル伝送となる入出力バス（回線２）を介して制御対象を計測する入力装置と、制御対象へ出力する出力装置を基本構成とする制御装置で上記課題を解決するものである。入力装置や出力装置でなく、送受信先の通信制御装置に計時カウンタを設けた。更に入力データを一時記憶する入力バッファと計時カウンタの計時値を一時記憶する計時バッファを設け、これらのバッファのデータ更新を同時に許可するように構成した。

また、送受信先の通信制御装置に１つの計時値と複数の入力値を送信する手段を有し、送受信元の通信制御装置に１つの計時値を複数の入力値に展開する手段を有するように構成した。

また、制御装置と、少なくとも一部はシリアル伝送となる通信回線を介して前記制御装置と通信可能に接続された通信制御装置と、制御対象との間で授受した情報を記憶する情報記憶部と、時刻情報に関する情報を記憶する時刻関連情報記憶部を有し、前記通信制御装置は、前記情報記憶部に記憶された情報を送信、或いは、受信した情報を前記情報記憶部に記憶するものであって、前記情報記憶部の情報保持と前記情報記憶部の情報保持は、前記通信回線の情報の授受を介して、関連付けられるように構成した。

さらに上記において、前記制御装置は、中央演算処理装置と第２の通信制御装置を含んでなり、前記情報記憶部の情報保持と前記情報記憶部の情報保持は、前記中央演算処理装置が認識されるように関連付けられているように構成した。

また、演算処理装置に、制御対象との間で授受した情報を情報記憶部に記憶させるように動作させ、時刻情報に関する情報を時刻関連情報記憶部に記憶させるように動作させ、前記情報記憶部に記憶された情報を送信、或いは、受信した情報を前記情報記憶部に記憶させるように動作させ、前記情報記憶部の情報保持と前記情報記憶部の情報保持は、少なくとも一部はシリアル伝送となる通信回線を介して、関連付けるように動作させる制御プログラムとして構成した。

本発明によれば、回線経由の転送でも転送性能を維持しつつ、イベント発生等の時刻関連情報の管理が可能となる。さらには、中央演算記憶装置と入出力装置の分散配置を実現するシリアル伝送と、高速なプラント入出力を実現するパラレル伝送を併用して制御入力から出力までの反応速度や定刻性を確保した高性能な制御機能と、入出力時刻（タイムスタンプ）の取得とを両立する制御装置を実現できる。

以下、本発明の実施例を説明する。

本発明の第１の実施例の制御装置を図１に示す。中央記憶演算装置１（ＣＰＵ）はパラレル伝送バス０（回線０）を介して通信制御装置３（Ｐ０）と接続、通信制御装置３（Ｐ０）はシリアル伝送を用いた制御バス２（回線１）を介して通信制御装置４（Ｓ１），７（Ｓ２）とデータを送受信する。

通信制御装置４（Ｓ１）と入力装置はパラレル伝送を用いた入出力バス５（回線２）を介して制御対象６からの入力データと制御信号を送受信する。通信制御装置７（Ｓ２）と出力装置はパラレル伝送を用いた入出力バス８（回線２）を介して制御対象６への出力データと制御信号を送受信する。

入力装置はｎ個の入力デバイス９，１０，１１（１〜ｎ）からなり、各々の入力デバイスは入出力バス５（回線２）を介して通信制御装置４（Ｓ１）と制御対象６からの入力データ送受信する。同様に、出力装置はｍ個の出力デバイス１２，１３，１４（１〜ｍ）からなり、各々の出力デバイスは入出力バス８（回線２）を介して通信制御装置７（Ｓ２）に制御対象６への出力データ送受信する。

通信制御装置３（Ｐ０）とＧＰＳ（Global Positioning System）受信装置１５は基準時刻信号１６を介して基準時刻を送受信する。

図２は、シリアル伝送を用いた制御バス２（回線１）を介した通信制御装置３（Ｐ０）と通信制御装置４（Ｓ１），７（Ｓ２）間の送受信データの経路を示す。通信制御装置３（Ｐ０）に設けた通信メモリ３８にはシーケンス番号用メモリ３８１，入力データ用メモリ３８２，出力データ用メモリ３８３，リードバックデータ用メモリ３８４の領域が割り振られる。通信メモリ３８のデータは通信制御回路３９でパラレル・シリアル変換され、制御バス２（回線１）を介して通信制御装置４（Ｓ１），７（Ｓ２）の通信メモリ４８，７８との間で転写される。

通信制御装置４（Ｓ１）に設けた通信メモリ４８にはシーケンス番号用メモリ４８１，入力データ用メモリ４８２の領域が割り振られる。通信メモリ４８のうち入力データ用メモリ４８２のデータは通信制御回路４９でパラレル・シリアル変換され、制御バス２（回線１）を介して通信制御装置３（Ｐ０）の通信メモリ３８の入力データ用メモリ領域３８２に転写される。

通信制御装置７（Ｓ２）に設けた通信メモリ７８にはシーケンス番号用メモリ７８１，出力データ用メモリ７８３，リードバックデータ用メモリ７８４，一時保持メモリ７８５の領域が割り振られる。通信制御装置３（Ｐ０）の通信メモリ３８の出力データ用メモリ領域３８３のデータは通信制御回路７９でパラレル・シリアル変換され、制御バス２（回線１）を介して通信メモリ７８の一時保持メモリ７８５に転写される。一時保持メモリ７８５のデータは通信制御装置３（Ｐ０）と７（Ｓ２）間の通信が正常であることを確認してから出力データ用メモリ７８３に転写される。リードバックデータ用メモリ７８４のデータは通信制御装置３（Ｐ０）のリードバックデータ用メモリ３８４に転写される。

図３は制御バス２（回線１）を介した通信制御装置３（Ｐ０）,４（Ｓ１）,７（Ｓ２）間のデータ通信動作順序を示す。

時刻ｔ１で通信制御装置３（Ｐ０）から通信制御装置４（Ｓ１）への入力要求ＩＲ（１，Ｎ）を制御バス２（回線１）に出力する。

入力要求ＩＲ（１，Ｎ）は入力要求コマンド（ＩＲ）、送信局番号０に対応する送信キー（SendKey＝０），受信局番号１に対応する受信キー（Rcv.Key＝１），伝送データ順序を確認するためのシーケンス番号（Seq.No.＝Ｎ）,通信制御装置４（Ｓ１）から伝送先の入力デバイス情報（Dev.Adr.），入力データサイズ（DataSize）のデータ列からなる。この他、どの伝送データにも共通の開始フラグと終了フラグがデータ列の先頭と末尾に付け加えられるが簡単のために表示を省略している。ここで、入力デバイス情報（Dev.Adr.）は（図１）の実施例ではｎビットオンオフデータとなり、例えば入力デバイス１から入力する場合は１ビット目のデータを１に、入力デバイス２から入力しない場合は２ビット目のデータを０として伝送する。

通信制御装置４（Ｓ１）は、入力要求ＩＲ（１,Ｎ）の受信キー（Rcv.Key＝１）から自局への要求であると認識、入力要求エコーＩＥ（１，Ｎ）を制御バス２（回線１）に出力する。

入力要求エコーＩＥ（１，Ｎ）は入力要求エコーコマンド（ＩＥ），送信局番号１に対応する送信キー（SendKey＝１），受信局番号０に対応する受信キー（Rcv.Key＝０），伝送データ順序を確認するためのシーケンス番号（Seq.No.＝Ｎ）のデータ列からなる。

通信制御装置３（Ｐ０）は入力要求エコーＩＥ（１，Ｎ）の送信キー・受信キーが入力要求ＩＲ（１,Ｎ）と逆転、シーケンス番号（Seq.No.＝Ｎ）が変わらぬ事により入力要求ＩＲ（１，Ｎ）が正常に通信制御装置４（Ｓ１）に伝送されたと確認する。

このように反転する送信キー・受信キーを使うことにより通信の偽装（マスカレード）を監視する。また、入力要求ＩＲ（１，Ｎ）送信と入力要求エコーＩＥ（１，Ｎ）受信で動作する通信タイマ１で伝送のタイムアウトを監視する。

時刻ｔ２で通信制御装置３（Ｐ０）から通信制御装置４（Ｓ１）への入力アクセス要求ＩＤ（１，Ｎ）を制御バス２（回線１）に出力する。

入力アクセス要求ＩＤ（１，Ｎ）は入力要求エコーコマンド（ＩＡ），送信局番号０に対応する送信キー（SendKey＝０），受信局番号１に対応する受信キー（Rcv.Key＝１），
伝送データ順序を確認するためのシーケンス番号（Seq.No.＝Ｎ）のデータ列からなる。

通信制御装置４（Ｓ１）は、入力アクセス要求ＩＤ（１，Ｎ）の受信キー（Rcv.Key＝１）から自局への要求であると認識、入力データ用メモリ４８２から読み込んだ入力アクセスデータＩＡ（１，Ｎ）を制御バス２（回線１）に出力する。

入力アクセスデータＩＡ（１，Ｎ）は入力アクセス要求コマンド（ＩＡ），送信局番号
１に対応する送信キー（SendKey＝１），受信局番号０に対応する受信キー（Rcv.Key＝０），伝送データ順序を確認するためのシーケンス番号（Seq.No.＝Ｎ）,入力要求ＩＲ（１，Ｎ）と同じ入力デバイス情報（Dev.Adr.）と入力データサイズ（DataSize）が続き、最後に入力データ（InputData）のデータ列からなる。

通信制御装置３（Ｐ０）は、入力アクセスデータＩＡ（１，Ｎ）の送信キー・受信キー，シーケンス番号（Seq.No.＝Ｎ）,入力デバイス情報（Dev.Adr.），入力データサイズ（DataSize）を確認する。

確認結果が正常な場合は入力データ（InputData ）を通信制御装置３（Ｐ０）内の入力データ用メモリ３８２に書き込む。シーケンス番号はカウントアップして（Seq.No. ＝Ｎ＋１）となる。中央記憶演算装置１（ＣＰＵ）はプログラムで制御されるタイミングで入力データ用メモリから読むことができる。

この間、通信タイマ１はＩＤ（１，Ｎ）とＩＡ（１，Ｎ）で動作する。また、通信タイマ２は入力要求ＩＲ（１，Ｎ）送信と入力アクセスデータＩＡ（１，Ｎ）の受信で入力通信のタイムアウトを監視する。

時刻ｔ３で通信制御装置３（Ｐ０）から通信制御装置７（Ｓ２）への出力要求ＱＲ（２，Ｎ＋１）を制御バス２（回線１）に出力する。

出力要求ＱＲ（２，Ｎ＋１）は出力要求コマンド（ＱＲ）、送信局番号０に対応する送信キー（SendKey＝０），受信局番号２に対応する受信キー（Rcv.Key＝２），シーケンス番号（Seq.No.＝Ｎ＋１），通信制御装置７（Ｓ１）から伝送先の出力デバイス情報（Dev.Adr.）,出力データサイズ（DataSize），出力データ（OutputData）のデータ列からなる。出力データ（OutputData）は出力データ用メモリ３８３から書き出される。

ここで、出力デバイス情報（Dev.Adr.）は、図１の実施例ではｍビットオンオフデータとなる。

通信制御装置７（Ｓ２）は、出力要求ＱＲ（２，Ｎ＋１）の受信キー（Rcv.Key＝２）から自局への要求であると認識、通信制御装置７（Ｓ２）内の一時保持メモリ７８５に出力データ（OutputData）を書き込む。また、出力要求エコーＱＥ（２，Ｎ＋１）を制御バス２（回線１）に出力する。

出力要求エコーＱＥ（２，Ｎ＋１）は出力要求エコーコマンド（ＱＥ），送信キー（SendKey＝２），受信キー（Rcv.Key＝０），シーケンス番号（Seq.No.＝Ｎ＋１）のデータ列からなる。

通信制御装置３（Ｐ０）は、出力要求ＱＲ（２，Ｎ＋１）と出力要求エコーＱＥ（２，Ｎ＋１）の送信キー・受信キー，シーケンス番号（Seq.No. ＝Ｎ＋１）から出力要求ＱＲ（２，Ｎ＋１））が正常に通信制御装置７（Ｓ２）に伝送されたことを確認する。通信タイマ１は出力要求ＱＲ（２，Ｎ＋１）と出力要求エコーＱＥ（２，Ｎ＋１）で動作する。

時刻ｔ４で通信制御装置３（Ｐ０）から通信制御装置７（Ｓ２）への出力アクセス要求ＱＤ（２，Ｎ＋１）を制御バス２（回線１）に出力する。

出力アクセス要求ＱＤ（２，Ｎ＋１）は出力アクセス要求コマンド（ＱＡ）、送信局番号０に対応する送信キー（SendKey＝０），受信局番号２に対応する受信キー（Rcv.Key＝２），伝送データ順序を確認するためのシーケンス番号（Seq.No. ＝Ｎ＋１）のデータ列からなる。

通信制御装置７（Ｓ２）は、出力アクセス要求ＱＤ（２，Ｎ＋１）の受信キー（Rcv.Key＝２）とシーケンス番号（Seq.No.＝Ｎ＋１）から自局への出力要求であると認識、通信制御装置７（Ｓ２）内の一時保持メモリ７８５のデータを出力データ用メモリ７８３に出力する。また、出力アクセスデータＱＡ（２，Ｎ＋１）を制御バス２（回線１）に出力する。

出力アクセスデータＱＡ（２，Ｎ＋１）は出力アクセス要求コマンド（ＱＡ），送信キー（SendKey＝２），受信キー（Rcv.Key＝０），シーケンス番号（Seq.No.＝Ｎ＋１），出力アクセス要求ＱＡ（２，Ｎ＋１），出力デバイス情報（Dev.Adr.）と出力データサイズ（DataSize），最後に一時保持メモリ７８５から書き出した出力エコーバック（OutputEchoback）のデータ列からなる。

通信制御装置３（Ｐ０）は、出力アクセスデータＱＡ（２，Ｎ＋１）の送信キー・受信キー，シーケンス番号（Seq.No.＝Ｎ＋１），出力デバイス情報（Dev.Adr.），出力データサイズ（DataSize）を確認する。確認結果が正常な場合、シーケンス番号はカウントアップ（Seq.No.＝Ｎ＋２）する。

この間、通信タイマ１はＱＤ（２，Ｎ＋１）とＱＡ（２，Ｎ＋１）で動作する。また、通信タイマ２は出力要求ＱＲ（２,Ｎ＋１）送信と出力アクセスデータＱＡ（２,Ｎ＋１）の受信で出力通信のタイムアウトを監視する。

図１の実施例では出力アクセスデータＱＡ（２，Ｎ＋１）に出力エコーバック（OutputEchoback）を加えることにより、通信制御装置３（Ｐ０）で出力データ（Output Data）との比較が可能となり出力データの正常伝送を確認できる。

時刻ｔ５からｔ７の期間は出力装置の出力デバイス１２，１３，１４（１〜ｍ）の一部または全てに出力リードバック機能が備えられた場合の入力通信を示す。

時刻ｔ１からｔ３の期間の入力通信との相違は、シーケンス番号以外に通信制御装置３（Ｐ０）の相手が通信制御装置４（Ｓ１）に対して通信制御装置７（Ｓ２）、入力デバイス情報（Dev.Adr.）がｎビットオンオフデータに対してｍビットオンオフデータ、入力データ（InputData）に対して出力リードバックデータ（OutputReadback）である。また、入力デバイス情報（Dev.Adr.）のｍビットデータは出力デバイス１２，１３，１４（１〜ｍ）の出力リードバック有無を示す。その他は時刻ｔ１からｔ３の入力通信と同じである。具体的なデータ列は次のようになる。

以上で制御バス２（回線１）を介した通信制御装置３（Ｐ０）,４（Ｓ１）,７（Ｓ２）間のデータ通信が一巡、時刻ｔ７で再び時刻ｔ１と同じ動作を開始する。シーケンス番号が（Seq.No. ＝Ｎ＋３）となっている以外は時刻ｔ１と同じである。このように制御バス２（回線１）を介したデータ伝送は周期的な一定動作順序のメモリ転写であり、時刻ｔ１からｔ６の動作順序の逆転や省略はない。これによりデータ列の順序制御が不要となりデータ列間の無駄時間を極小化して伝送効率を高くすることができる。

ただし、通信タイマ１のリセットタイミング（ｔ１，ｔ２，・・・，ｔ６）ではその他の通信コマンドを割り込ませることができる。この場合も、割り込ませた通信コマンドの終了を待つだけでメモリ転写の動作順序の逆転や省略はない。

図４は、入出力バス５（回線２）を介した通信制御装置４（Ｓ１）と入力装置間の送受信データの経路を示す。入力装置を構成するｎ個の入力デバイス９，１０，１１（１〜ｎ）には各々入力レジスタ９１，１０１，１１１を備え、制御対象６からの計測データは入力デバイスの構造に応じたタイミングあるいは周期で入力レジスタに書き込まれる。入力レジスタ９１，１０１，１１１は入出力バス５（回線２）を経由して通信制御装置４（Ｓ１）の通信メモリ４８の入力データ用メモリ領域４８２に周期的に転写される。

図５は、入出力バス８（回線２）を介した通信制御装置７（Ｓ２）と出力装置間の送受信データの経路を示す。出力装置を構成するｍ個の出力デバイス１２，１３，１４（１〜ｍ）には各々出力レジスタ１２１，１３１，１４１を備え、制御対象６へは出力デバイスの構造に応じたタイミングあるいは周期で出力される。通信制御装置７（Ｓ２）の通信メモリ７８の出力データ用メモリ領域７８３のデータは入出力バス８（回線２）を経由して出力レジスタ１２１，１３１，１４１に周期的に転写される。一方、図５の実施例では各出力デバイス１２，１３，１４（１〜ｍ）には制御対象６への出力をリードバックする機能を備えており、その結果はリードバックレジスタ１２２，１３２，１４２に書き込まれ、入出力バス８（回線２）を経由して通信制御装置７（Ｓ２）の通信メモリ７８のリードバックデータ用メモリ領域７８４に周期的に転写される。

以上、図２，図３，図４，図５に示したように、制御バス２（回線１），入出力バス５（回線２），入出力バス８（回線２）はいずれも固有の周期でメモリ転写が独立に実行される基本構成となっている。

以上の基本構成に本発明の第１の実施例である、入力データにタイムスタンプ付加することを実現する方法を図６，図７，図８で説明する。

図６は、通信制御装置３（Ｐ０）の内部構成を示す。ＧＰＳ受信装置１５から基準時刻信号１６を介して通信制御装置３（Ｐ０）へ基準時刻を送受信する。基準時刻信号１６は正確な１秒毎にビット反転する信号である。時刻カウンタ３１０は１ミリ秒毎に加算するカウンタである。基準時刻信号１６は時刻カウンタ３１０に入力され時刻補正に使われる。具体的には基準時刻信号１６の変化タイミングで時刻カウンタ３１０の１秒未満の桁を切り捨てまたは切り上げする。

タイムスタンプ設定情報３８５は入力デバイス９，１０，１１（１〜ｎ）と出力デバイス１２，１３，１４（１〜ｍ）の１台毎のタイムスタンプに関する情報を示す。局番号３８５１，デバイス番号３８５２，タイムスタンプ有効３８５３，ディジタル／アナログ種別３８５４，イベント種別３８５５，タイムスタンプポインタ３８５６，前回データ３８５７，前回データ有効ビット３８５８で構成される。

局番号３８５１は該当デバイスが入出力バス８（回線２）を介して接続されている通信制御装置の制御バス２（回線１）における局番号である。デバイス番号３８５２は該当デバイスが接続されている入出力バス８（回線２）におけるデバイス番号である。タイムスタンプ有効３８５３はタイムスタンプを作成するか否かを選択するためのビットである。ディジタル／アナログ種別３８５４は、入力デバイス９，１０，１１（１〜ｎ）と出力デバイス１２，１３，１４（１〜ｍ）の入出力がディジタルかアナログかを示す。イベント種別３８５５はタイムスタンプデータを作成する条件である。ディジタル信号では「０→１」，「１→０」、または「０→１と１→０両方」からイベントを選択する。アナログ信号では境界値データとイベントを選択する。このイベントは「増加して境界値を越えた時」、「減少して境界値を越えた時」、または「増加減少関わらず境界値を越えた時」から選択する。タイムスタンプポインタ３８５６はタイムスタンプメモリ３８７に格納されているタイムスタンプの中で最新のタイムスタンプが格納されているアドレスを示す。前回データ３８５７はイベント発生判定時に最新のデータと比較する前回データを退避するために、データ入力時はイベント判定後に最新のデータを前回データに書き込む。前回データ有効ビット３８５８は前回データの有効／無効を示す。

中央演算記憶装置１（ＣＰＵ）は制御装置立ち上げ時にタイムスタンプデバイス設定情報３８５を設定する。

入力時刻バッファ３８６は、入力時刻を一時退避するためのバッファである。

タイムスタンプメモリ３８７はタイムスタンプを作成して蓄積する領域である。入出力信号毎に有効ビット３８７１，データ３８７２，時刻３８７３で構成される。有効ビット３８７１はこのタイムスタンプの有効／無効を示す。データ３８７２はイベント種別３８５５で設定されたイベントが発生した時のデータを示す。入力信号であれば入力データを、出力信号であればリードバックデータを示す。時刻３８７３はイベント種別３８５５で設定されたイベントが発生した時の時刻を示す。

中央演算記憶装置１（ＣＰＵ）はタイムスタンプポインタ３８５６が示すタイムスタンプメモリ３８７から最新のイベントが発生した時刻とそれ以前のイベントが発生した時刻を読み出すことができる。入出力データ通信前に有効ビット３８７１と前回データ有効ビット３８５８に無効を書き込む。

入力キー用メモリ領域３８８の詳細は図７で説明する。

図７は、入出力バス８（回線２）周辺の通信構成を示す。図中同じ番号は前述の図４と同一内容であり説明を省略する。

通信制御装置４（Ｓ１）の通信メモリ４８に入力キー用メモリ領域４８３を設ける。以下、入力キーについて説明する。

制御装置の接続構成情報には通信制御装置４（Ｓ１）や通信制御装置７（Ｓ２）の接続有無、それらに接続される入力デバイス９，１０，１１（１〜ｎ）および出力デバイス１２，１３，１４（１〜ｍ）の種別や順序がある。本発明では、更に入力デバイス９，１０，１１（１〜ｎ）のうち制御対象６からタイムスタンプを付加したいデバイスの組合せも接続構成情報に加える。この情報を入力キーとデバイスアドレスの組合せで示す。制御装置立ち上げ時に制御バス２（回線１）を介して通信制御装置４（Ｓ１）の入力キー用メモリ領域４８３に書き込む。更に入出力バス５（回線２）を介して各入力デバイス９，１０，１１（１〜ｎ）に設けた入力キー９３，１０３，１１３（１〜ｎ）のうちタイムスタンプを付加したい入力デバイスの入力キーの状態を開に設定する。以上の状態に設定した後に制御装置を起動すると、入出力バス５（回線２）に加えた入力フリーズ信号線５１がレベルＨになると、各入力デバイス９，１０，１１（１〜ｎ）に設けた入力バッファ９２，１０２，１１２（１〜ｎ）のうち入力キーが開状態の入力デバイスのみが入力レジスタ９１，１０１，１１１（１〜ｎ）からのデータ入力更新を停止、一定に保持されたデータを入出力バス５（回線２）に出力する。入力フリーズ信号線５１がレベルＬになると、入力キーが開状態の入力デバイスの入力バッファ９２，１０２，１１２（１〜ｎ）も入力レジスタ９１，１０１，１１１（１〜ｎ）からのデータ入力を再開、入力レジスタ９１，１０１，１１１（１〜ｎ）データをそのまま入出力バス５（回線２）に出力する。

図８に制御バス２（回線１）と入出力バス５（回線２）を介して入力バッファ９２，１０２，１１２（１〜ｎ）へのデータ更新を許可・停止する動作順序を示す。

図中のデータ列や時刻記号で同じ名称は図３と同じ内容であり説明を省略する。

時刻ｔｉ１で中央記憶演算装置１（ＣＰＵ）の入力指令がレベルＬに変わると通信制御装置３（Ｐ０）が通信コマンドを受け付ける時刻ｔｃ４で入力トリガ指令Ｒ（１，ＩＦＳ）が割り込みで伝送される。

Ｒ（１，ＩＦＳ）にはタイムスタンプを入力したいデバイスの組合せ入力キー（IKey）とデバイスアドレス（Ｄｅｖ）を含む。デバイスアドレスは（図１）の実施例ではｎビットオンオフデータとなり、例えば入力デバイス１から入力する場合は１ビット目のデータを１に、入力デバイス２から入力しない場合は２ビット目のデータを０として伝送する。これらは予め接続構成情報として通信制御装置４（Ｓ１）の通信メモリ４８に書き込み済であるが、毎回伝送する毎に照合することにより信頼性を高めることができる。

Ｒ（１，ＩＦＳ）の送信終了後（時刻ｔｉ２ａ）、入力デバイスで入力フリーズを開始する現在の時刻を保存するため、通信制御回路３９は時刻カウンタ３１０に格納されている現在の時刻（Ｔｎ）を入力時刻バッファ３８６に保存する。

通信制御装置４（Ｓ１）は自局への指示を認識しエコーＥ（１，ＩＦＳ）を伝送する。

また、通信制御装置４（Ｓ１）は入出力バス５（回線２）の入力フリーズ信号線５１をレベルＨにする。これにより入力キーが開状態の入力デバイスの入力バッファレジスタ９２，１０２，１１２（１〜ｎ）がデータ入力更新を停止、一定に保持されたデータを入出力バス５（回線２）に出力する。

図８の実施例では通信制御装置３（Ｐ０）に設けた安全通信レイヤでＲ（１，ＩＦＳ）とＥ（１，ＩＦＳ）コマンドの照合が実施され、仮に異常の場合は後に述べる入力更新指令Ｒ（１，ＩＦＲ）が発行され、入力バッファの更新を再開させる構成としている。

この後、時刻ｔ１，ｔ２で入力データが通信制御装置４（Ｓ１）から通信制御装置３（Ｐ０）にデータが伝送される。

図８の実施例では時刻ｔ１０で入力データを再送信し安全通信レイヤで２回の入力データを照合してデータの安全性を高めている。

時刻ｔｉ４で入力照合で一致していれば、タイムスタンプデバイス設定情報３８５を参照してタイムスタンプを作成するか否かを判定する。

タイムスタンプを作成する場合、タイムスタンプ設定情報３８５を参照してディジタル／アナログ種別３８５４，イベント種別３８５５と前回データ３８５７と入力データを比較してイベントが発生したか否かを判定する。

ディジタルデバイスの場合、以下の式が成立すればイベント発生と判定する。前回データ３８５７＝ｄ０，入力データ＝ｄ１とする。

イベント種別３８５５＝「０→１」の場合、
（ｄ０＝０）・（ｄ１＝１） …（式１）
イベント種別３８５５＝「１→０」の場合、
（ｄ０＝１）・（ｄ１＝０） …（式２）
イベント種別３８５５＝「０→１と１→０両方」の場合、
（ｄ０＝０）・（ｄ１＝１）＋（ｄ０＝１）・（ｄ１＝０） …（式３）
アナログデバイスの場合、以下の式が成立すればイベント発生と判定する。前回データ３８５７＝ｄ０，入力データ＝ｄ１，境界値＝ｂとする。

イベント種別３８５５＝「増加して境界値を越えた時」の場合、
（ｄ０≦ｂ）・（ｄ１＞ｂ） …（式４）
イベント種別３８５５＝「減少して境界値を越えた時」の場合、
（ｄ０≧ｂ）・（ｄ１＜ｂ） …（式５）
イベント種別３８５５＝「増加減少関わらず境界値を越えた時」の場合、
（ｄ０≦ｂ）・（ｄ１＞ｂ）＋（ｄ０≧ｂ）・（ｄ１＜ｂ） …（式６）

イベント発生と判定された場合、タイムスタンプメモリ３８７にタイムスタンプを書き込む。タイムスタンプポインタ３８５６の示すタイムスタンプメモリ３８７の有効ビット３８７１が有効であれば次のタイムスタンプ格納アドレスに移動するため加算してタイムスタンプポインタ３８５６に書き戻す。タイムスタンプポインタ３８５６の示すタイムスタンプメモリ３８７の有効ビット３８７１に有効、データ３８７２に入力データ、時刻３８７３に入力時刻バッファ３８６から読み出した値を書き込む。

イベント発生に関わらず、入力データを前回データ３８５７に、前回データ有効ビット３８５８に有効を書き込む。

一連の処理を終えると中央記憶演算装置１（ＣＰＵ）にデータ入力終了信号を伝送する。

この後時刻ｔｉ５で中央記憶演算装置１（ＣＰＵ）の入力指令がレベルＨに変わると通信制御装置３（Ｐ０）が通信コマンドを受け付ける時刻ｔｃ６で入力更新指令Ｒ（１，ＩＦＲ）が割り込みで伝送される。

Ｒ（１，ＩＦＲ）には入力バッファの更新を再開したいデバイスアドレス（Ｄｅｖ）を含む。

通信制御装置４（Ｓ１）は自局への指示を認識しエコーＥ（１，ＩＦＲ）を伝送する。

また、通信制御装置４（Ｓ１）は入出力バス５（回線２）の入力フリーズ信号線５１をレベルＬにする。これにより入力キーが開状態の入力デバイスの入力バッファレジスタ９２，１０２，１１２（１〜ｎ）がデータ入力更新を再開、入力バッファ９１，１０１，１１１（１〜ｎ）のデータを入出力バス５（回線２）にそのまま出力する。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の入力トリガ指令を制御バス２（回線１）と入出力バス５（回線２）を介して入力装置に伝送し、入力バッファのデータ更新を停止・許可し入力デバイスにおいてイベントが発生したことを通信制御装置３（Ｐ０）で判定しタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は入力データとタイムスタンプを関連付けすることができる。

本発明の第２の実施例である、出力データに対応するリードバックデータにタイムスタンプ付加することを実現する方法を図６，図９，図１０で説明する。

図６は、通信制御装置３（Ｐ０）の内部構成を示す。前述の図６と同一内容は説明を省略する。

出力時刻バッファ３８９は、出力時刻を一時退避するためのバッファである。

出力キー用メモリ領域３８１０の詳細は図９で説明する。

図９は、入出力バス８（回線２）周辺の通信構成を示す。図中同じ番号は前述の図５と同一内容であり説明を省略する。

通信制御装置７（Ｓ２）の通信メモリ７８に出力キー用メモリ領域７８６を設ける。以下、出力キーについて説明する。制御装置の基本的な接続構成情報に加えて出力デバイス１２，１３，１４（１〜ｍ）のうち制御対象６へタイムスタンプを付加したいデバイスの組合せも接続構成情報に加える。この情報を出力キーとデバイスアドレスの組合せで示す。制御装置立ち上げ時に制御バス２（回線１）を介して通信制御装置７（Ｓ２）の出力キー用メモリ領域７８６に書き込む。更に入出力バス８（回線２）を介して各出力デバイス１２，１３，１４（１〜ｍ）に設けた出力キー１２４，１３４，１４４（１〜ｍ）のうちタイムスタンプを付加したい出力デバイスの出力キーの状態を開に設定する。以上の状態に設定した後に制御装置を起動すると、入出力バス８（回線２）に加えた出力フリーズ信号線８１がレベルＨになると、各出力デバイス１２，１３，１４（１〜ｍ）に設けた出力バッファ１２３，１３３，１４３（１〜ｍ）のうち出力キーが開状態の出力デバイスのみが出力レジスタ１２１，１３１，１４１（１〜ｍ）へのデータ出力更新を停止、一定に保持されたデータが制御対象６に出力する。ただし出力バッファ１２３，１３３，１４３（１〜ｍ）自身は出力データメモリ領域７８３から入出力バス８（回線２）を介して更新を続ける。データ出力フリーズ信号線８１がレベルＬになると、出力キーが開状態の出力デバイスの出力レジスタ１２１，１３１，１４１（１〜ｍ）も出力バッファ１２３，１３３，１４３（１〜ｍ）からのデータ更新を再開、出力データメモリ領域７８３のデータをそのまま制御対象６に出力する。

図１０に制御バス２（回線１）と入出力バス８（回線２）を介して出力バッファ１２３，１３３，１４３（１〜ｍ）からのデータ更新を許可・保持する動作順序を示す。

図中のデータ列や時刻記号で同じ名称は図３と同じ内容であり説明を省略する。

時刻ｔｑ１で中央記憶演算装置１（ＣＰＵ）の出力指令がレベルＬに変わるとパラレル伝送バス０（回線０）を介して通信制御装置３（Ｐ０）のライトプロテクト（書き込み保護）が有効（レベルＨ）となる。これにより通信メモリ３８の出力データメモリ領域３８３のうち、該当領域の書き込みが保護される。次いで通信制御装置３（Ｐ０）が通信コマンドを受け付ける時刻ｔｃ８で出力トリガ指令Ｒ（２，ＱＦＳ）が割り込みで伝送される。

Ｒ（２，ＱＦＳ）には同時に出力したいデバイスの組合せ出力キー（ＱＫｅｙ）とデバイスアドレス（Ｄｅｖ）を含む。デバイスアドレスは（図１）の実施例ではｍビットオンオフデータとなり、例えば出力デバイス１から入力する場合は１ビット目のデータを１に、入力デバイス２から入力しない場合は２ビット目のデータを０として伝送する。これらは予め接続構成情報として通信制御装置７（Ｓ１）の通信メモリ７８に書き込み済であるが、毎回伝送する毎に照合することにより信頼性を高めることができる。

通信制御装置７（Ｓ２）は自局への指示を認識しエコーＥ（２，ＱＦＳ）を伝送する。

また、通信制御装置７（Ｓ２）は入出力バス８（回線２）の出力フリーズ信号線８１をレベルＨにする。これにより出力キーが開状態の出力デバイスの出力バッファ１２３，１３３，１４３（１〜ｍ）からのデータ出力更新を停止、一定に保持された出力が制御対象６に出力される。

図１０の実施例では通信制御装置３（Ｐ０）に設けた安全通信レイヤでＲ（２，ＱＦＳ）とＥ（２，ＱＦＳ）コマンドの照合が実施され、仮に異常の場合は後に述べる入力更新指令Ｒ（２，ＱＦＲ）が発行され、出力バッファからの更新を再開させる構成としている。

この後、時刻ｔ３，ｔ４で出力データが通信制御装置３（Ｐ０）から通信制御装置７（Ｓ２）にデータが伝送される。

図１０の実施例では時刻ｔｑ５で出力データと出力エコーバックを照合してデータの安全性を高めている。出力照合を終えると時刻ｔｑ５で中央記憶演算装置１（ＣＰＵ）に出力データ終了信号を伝送する。

この後時刻ｔｑ６で中央記憶演算装置１（ＣＰＵ）の出力指令がレベルＨに変わると、通信制御装置３（Ｐ０）が通信コマンドを受け付ける時刻ｔｃ１０で出力更新指令Ｒ（２，ＱＦＲ）が割り込みで伝送される。

Ｒ（２，ＱＦＲ）には出力バッファの出力更新を再開したいデバイスアドレス（Ｄｅｖ）を含む。

Ｒ（２，ＱＦＲ）の送信終了後（時刻ｔｑ８ａ）、出力デバイスで出力更新を開始する現在の時刻を保存するため、通信制御回路３９は時刻カウンタ３１０に格納されている現在の時刻（Ｔｎ）を出力時刻バッファ３８９に保存する。

通信制御装置７（Ｓ２）は自局への指示を認識しエコーＥ（２，ＱＦＲ）を伝送する。

また、通信制御装置７（Ｓ２）は入出力バス８（回線２）の出力フリーズ信号線８１をレベルＬにする（時刻ｔｑ８）。これにより出力キーが開状態の出力デバイスの出力バッファ１２３，１３３，１４３（１〜ｍ）の出力更新を再開、出力レジスタ入力バッファ１２１，１３１，１４１（１〜ｍ）を介して制御対象６にそのまま出力する。

時刻ｔｑ９でコマンド照合を終えると中央記憶演算装置１（ＣＰＵ）に出力更新指令終了信号を伝送する。

この後、中央記憶演算装置１（ＣＰＵ）のリードバック指令がレベルＬに変わると時刻ｔｑ１０で通信制御装置３（Ｐ０）の安全通信レイヤは出力リードバックデータ受信まで待つ。

この後、出力リードバックを受信したら、ｔｑ１１でタイムスタンプデバイス設定情報３８５とリードバックデータを比較して、イベント発生と判定された場合、タイムスタンプメモリ３８７にタイムスタンプを書き込む。タイムスタンプポインタ３８５６の示すタイムスタンプメモリ３８７の有効ビット３８７１が有効であれば次のタイムスタンプ格納アドレスに移動するため加算してタイムスタンプポインタ３８５６に書き戻す。タイムスタンプポインタ３８５６の示すタイムスタンプメモリ３８７の有効ビット３８７１に有効、データ３８７２にリードバックデータ、時刻３８７３に出力時刻バッファ３８９から読み出した値を書き込む。

イベント発生に関わらず、リードバックデータを前回データ３８５７に、前回データ有効ビット３８５８に有効を書き込む。

一連の処理を終えると中央記憶演算装置１（ＣＰＵ）にリードバックデータ入力終了信号を伝送する。

この後時刻ｔｑ１２で中央記憶演算装置１（ＣＰＵ）の出力指令がレベルＨに変わると時刻ｔｑ１３で通信制御装置３（Ｐ０）のライトプロテクト（書き込み保護）が解除（レベルＬ）となる。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の出力トリガ指令を制御バス２（回線１）と入出力バス８（回線２）を介して出力装置に伝送し、出力バッファの出力更新を停止・許可し出力デバイスにおいてイベントが発生したことを通信制御装置３（Ｐ０）で判定しタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は出力データとタイムスタンプを関連付けすることができる。

本発明の第３の実施例である、入力データにタイムスタンプ付加することを実現する方法を図６，図１１，図１２，図１３で説明する。

図６は、通信制御装置３（Ｐ０）の内部構成を示す。図中同じ番号は前述の図６と同一内容であり説明を省略する。本発明の第２の実施例と異なるところは入力時刻バッファ
４８６は制御バス２（回線１）を介して受信した入力時刻を一時退避するためのバッファである。出力時刻バッファ４８９は制御バス２（回線１）を介して受信した出力時刻を一時退避するためのバッファである。

図１１に通信制御装置３（Ｐ０），通信制御装置４（Ｓ１），７（Ｓ２）で制御バス２（回線１）を介した時刻の同期方法のタイムチャートを示す。通信制御装置３（Ｐ０）は時刻カウンタ３１０，通信制御装置４（Ｓ１）は時刻カウンタ４１０，通信制御装置７（Ｓ２）は時刻カウンタ７１０を有する。

ＧＰＳ受信装置１５から基準時刻信号１６を介して通信制御装置３（Ｐ０）へ基準時刻を送受信する。基準時刻信号１６は正確な１秒毎にビット反転する信号である。時刻カウンタ３１０は１ミリ秒毎に加算するカウンタである。基準時刻信号１６は時刻カウンタ３１０に入力され時刻補正に使われる。時刻ｔｔ１で基準時刻信号１６が変化すると、時刻カウンタ３１０の１秒未満の桁を切り捨てまたは切り上げして時刻補正する。１秒毎に１回、通信カウンタ３１０は通信制御回路３９に時刻同期を制御バス２（回線１）に送信する要求をする。通信制御回路３９が通信コマンドを受け付ける時刻ｔｃ１で時刻同期Ｒ（ＡＬＬ，ＴＭＳ）を送信する。

時刻同期Ｒ（ＡＬＬ，ＴＭＳ）は時刻同期コマンドＴＭＳ，送信キー（SendKey＝０），受信キー（Rcv.Key＝ＡＬＬ），時刻（Time）からなる。受信キー（Rcv.Key＝ＡＬＬ）は制御バス２（回線１）に接続されている通信制御装置４（Ｓ１），７（Ｓ２）が受信することを示す。時刻（Time）は時刻ｔｃ１で時刻カウンタ３１０から読み出した値である。

時刻ｔｔ２で通信制御装置４（Ｓ１），７（Ｓ２）は自局への指示を認識し時刻カウンタ４１０，７１０に時刻（Time）を設定して時刻同期を行う。通信制御装置４（Ｓ１），７（Ｓ２）はエコーバックしない。通信制御装置３（Ｐ０）は次のデータを送信する。

図１２は、入出力バス５（回線２）周辺の通信構成を示す。図中同じ番号は前述の図７と同一内容であり説明を省略する。図７の構成に入力時刻バッファ４８６を追加している。タイムスタンプ設定情報４８５はデバイス番号４８５２，タイムスタンプ有効４８５３で構成される。デバイス番号４８５２，タイムスタンプ有効４８５３は通信制御装置３（Ｐ０）から制御バス２（回線１）を介して制御装置立ち上げ時に設定される。

図１３に制御バス２（回線１）と入出力バス５（回線２）を介して入力バッファ９２，１０２，１１２（１〜ｎ）へのデータ更新を許可・停止する動作順序を示す。図中のデータ列や時刻記号で同じ名称は図８と同じ内容であり説明を省略する。

時刻ｔｉ２ａで通信制御装置４（Ｓ１）は入力デバイスで入力フリーズを開始する現在の時刻を保存するため、時刻カウンタ４１０に格納されている現在の時刻（Ｔｎ）を入力時刻バッファ４８６に保存する。

通信制御装置４（Ｓ１）は入力アクセスデータＩＡを送信する。

時刻（Time）はデバイス番号４８５２とタイムスタンプ有効４８５３により該当する入力デバイスがタイムスタンプ有効であれば追加する。

通信制御装置３（Ｐ０）は入力アクセスデータＩＡを受信すると、デバイス番号３８５２とタイムスタンプ有効３８５３により該当する入力デバイスがタイムスタンプ有効であれば時刻（Time）を入力時刻バッファ３８６に書き込む。その後タイムスタンプを作成する。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の入力トリガ指令を制御バス２（回線１）と入出力バス５（回線２）を介して入力装置に伝送し、入力バッファのデータ更新を停止・許可し入力デバイスにおいてイベントが発生したことを通信制御装置４（Ｓ１）で時刻を取得し、制御バス２（回線１）を介し、通信制御装置３（Ｐ０）で判定しタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は入力データとタイムスタンプを関連付けすることができる。

本発明の第４の実施例である、出力データに対応するリードバックデータにタイムスタンプ付加することを実現する方法を図１４，図１５で説明する。

図１４は、入出力バス８（回線２）周辺の通信構成を示す。図中同じ番号は前述の図９と同一内容であり説明を省略する。図９の構成に出力時刻バッファ７８９を追加している。タイムスタンプ設定情報７８５はデバイス番号７８５２，タイムスタンプ有効７８５３で構成される。デバイス番号７８５２，タイムスタンプ有効７８７３は通信制御装置３（Ｐ０）から制御バス２（回線１）を介して制御装置立ち上げ時に設定される。

図１５に制御バス２（回線１）と入出力バス８（回線２）を介して出力バッファ１２３，１３３，１４３（１〜ｎ）へのデータ更新を許可・停止する動作順序を示す。図中のデータ列や時刻記号で同じ名称は図１０と同じ内容であり説明を省略する。

時刻ｔｑ８ａで通信制御装置７（Ｓ２）は出力デバイスで出力更新を再開する現在の時刻（Ｔｎ）を保存するため、時刻カウンタ７１０に格納されている現在の時刻を出力時刻バッファ７８９に保存する。

通信制御装置７（Ｓ２）は出力リードバックアクセスデータＩＡを送信する。

時刻（Time）はデバイス番号７８５２とタイムスタンプ有効７８５３により該当する入力デバイスがタイムスタンプ有効であれば追加する。

通信制御装置３（Ｐ０）は出力リードバックアクセスデータＩＡを受信すると、デバイス番号３８５２とタイムスタンプ有効３８５３により該当する出力デバイスがタイムスタンプ有効であれば時刻（Time）を出力時刻バッファ３８６に書き込む。その後タイムスタンプを作成する。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の出力更新指令を制御バス２（回線１）と入出力バス８（回線２）を介して出力装置に伝送し、出力バッファのデータ更新を停止・許可し出力デバイスにおいてイベントが発生したことを通信制御装置７（Ｓ２）で時刻を取得し、制御バス２（回線１）を介し、通信制御装置３（Ｐ０）で判定しタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は出力データとタイムスタンプを関連付けすることができる。

本発明の第１，第２，第３，第４の実施例では、指定イベントの発生でタイムスタンプを収集する方式を説明した。次に、特にイベントを指定せずに繰返しタイムスタンプを収集する方式を説明する。

本発明の第５の実施例を図１６，図７，図８で説明する。

前述の本発明の第１の実施例との違いを説明する。

図１６は、通信制御装置３（Ｐ０）の内部構成を示す。図中同じ番号は前述の図６と同一内容であり説明を省略する。

タイムスタンプ設定情報３８５には入出力デバイス毎にタイムスタンプ有効３８５３が割り付けられている。

タイムスタンプメモリ３８７には入出力デバイス毎に有効ビット３８７１，データ３８７２，時刻３８７３の１組が割り付けられている。

図７は、入出力バス８（回線２）周辺の通信構成を示す。本発明の第１の実施例（図７）と同じであり説明を省略する。

図８は、本発明の入力動作のタイムチャートを示す。本発明の第１の実施例との違いは、時刻ｔｉ４でのタイムスタンプ判定と作成方法である。

時刻ｔｉ４で入力照合で一致していれば、タイムスタンプ有効３８５３を参照して有効なら、該当の入力デバイスが割り付けられているタイムスタンプメモリ３８７にデバイスタイムスタンプを作成する。有効ビット３８７１に有効、データ３８７２に入力データ、時刻３８７３に入力時刻バッファ３８６から読み出した値を書き込む。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の入力トリガ指令を制御バス２（回線１）と入出力バス５（回線２）を介して入力装置に伝送し、入力バッファのデータ更新を停止・許可し入力デバイスにおいて入力したデータとその時刻をタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は入力データとタイムスタンプを関連付けすることができる。

本発明の第６の実施例を図１６，図９，図１０で説明する。

前述の本発明の第２の実施例との違いを説明する。

図１６は、通信制御装置３（Ｐ０）の内部構成を示す。本発明の第５の実施例（図１６）と同一内容であり説明を省略する。

図９は、入出力バス８（回線２）周辺の通信構成を示す。本発明の第２の実施例（図７）と同じであり説明を省略する。

図１０は、本発明の出力動作のタイムチャートを示す。本発明の第２の実施例との違いは、時刻ｔｑ１１でのタイムスタンプ判定と作成である。

タイムスタンプ判定と作成は本発明の第５の実施例と同じである。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の出力更新指令を制御バス２（回線１）と入出力バス５（回線２）を介して出力装置に伝送し、出力バッファの出力更新を停止・許可し出力デバイスにおいて出力した時刻と出力したデータ（リードバック）をタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は出力データとタイムスタンプを関連付けすることができる。

本発明の第７の実施例を図１６，図１７，図１３で説明する。

前述の本発明の第３の実施例との違いを説明する。

図１６は、通信制御装置３（Ｐ０）の内部構成を示す。本発明の第５の実施例（図１６）と同一内容であり説明を省略する。

図１７は、入出力バス８（回線２）周辺の通信構成を示す。図１２とはタイムスタンプ設定情報４８５が異なる。タイムスタンプ設定情報４８５はタイムスタンプ有効４８５３で構成される。

図１３は、本発明の入力動作のタイムチャートを示す。本発明の第３の実施例との違いは、時刻ｔｉ４でのタイムスタンプ判定と作成方法である。

タイムスタンプ判定と作成は本発明の第５の実施例と同じである。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の入力トリガ指令を制御バス２（回線１）と入出力バス５（回線２）を介して入力装置に伝送し、入力バッファのデータ更新を停止・許可し入力デバイスにおいて入力したデータとその時刻をタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は入力データとタイムスタンプを関連付けすることができる。

本発明の第８の実施例を図１６，図１８，図１５で説明する。

前述の本発明の第４の実施例との違いを説明する。

図１６は、通信制御装置３（Ｐ０）の内部構成を示す。本発明の第５の実施例（図１６）と同一内容であり説明を省略する。

図１８は、入出力バス８（回線２）周辺の通信構成を示す。図１２とはタイムスタンプ設定情報４８５が異なる。タイムスタンプ設定情報４８５はタイムスタンプ有効４８５３で構成される。

図１５は、本発明の出力動作のタイムチャートを示す。本発明の第４の実施例との違いは、時刻ｔｑ１１でのタイムスタンプ判定と作成である。

タイムスタンプ判定と作成は本発明の第５の実施例と同じである。

以上の動作順序により、中央記憶演算装置１（ＣＰＵ）の出力更新指令を制御バス２（回線１）と入出力バス５（回線２）を介して出力装置に伝送し、出力バッファの出力更新を停止・許可し出力デバイスにおいて出力した時刻と出力したデータ（リードバック）をタイムスタンプメモリ３８７に書き込むことで中央記憶演算装置１（ＣＰＵ）は出力データとタイムスタンプを関連付けすることができる。

本発明の第１の実施例の構成を示すブロック図。 本発明の制御バス（回線１）送受信データの経路を示すブロック図。 本発明の制御バス（回線１）送受信データの動作を示すタイムチャート。 本発明の入出力バス（回線２）と入力装置のデータ経路を示すブロック図。 本発明の入出力バス（回線２）と出力装置のデータ経路を示すブロック図。 本発明の第１の実施例の通信制御装置Ｐ０の構成を示すブロック図。 本発明の第１の実施例の入力装置の構成を示すブロック図。 本発明の第１の実施例の入力動作を示すタイムチャート。 本発明の第２の実施例の出力装置の構成を示すブロック図。 本発明の第２の実施例の出力動作を示すタイムチャート。 本発明の第３の実施例の時刻の同期方法を示すタイムチャート。 本発明の第３の実施例の入力装置の構成を示すブロック図。 本発明の第３の実施例の入力動作を示すタイムチャート。 本発明の第４の実施例の出力装置の構成を示すブロック図。 本発明の第４の実施例の出力動作を示すタイムチャート。 本発明の第５の実施例の通信制御装置Ｐ０の構成を示すブロック図。 本発明の第７の実施例の入出力バス（回線２）と入力装置のデータ経路を示すブロック図。 本発明の第８の実施例の入出力バス（回線２）と出力装置のデータ経路を示すブロック図。

符号の説明

０…パラレル伝送バス（回線０）、１…中央記憶演算装置（ＣＰＵ）、２…制御バス（回線１）、３…通信制御装置（Ｐ０）、４…通信制御装置（Ｓ１）、５，８…入出力バス（回線２）、６…制御対象、７…通信制御装置（Ｓ２）、９，１０，１１…入力デバイス、１２，１３，１４…出力デバイス、１５…ＧＰＳ受信装置、１６…基準時刻信号、３８，４８，７８…通信メモリ、３９，７９…通信制御回路、５１…入力フリーズ信号線、８１…出力フリーズ信号線、９１，１０１，１１１…入力レジスタ、９２，１０２，１１２…入力バッファ、９３，１０３，１１３…入力キー、１２１，１３１，１４１…出力レジスタ、１２２…リードバックレジスタ、１２３，１３３，１４３…出力バッファ、１２４，１３４，１４４…出力キー、３８５，４８５，７８５…タイムスタンプ設定情報、３８６，４８６…入力時刻バッファ、３８７…タイムスタンプメモリ、３８９，７８９…出力時刻バッファ。

Claims (6)

1. 制御装置と、少なくとも一部はシリアル伝送となる通信回線を介して前記制御装置と通信可能に接続された通信制御装置を有し、前記通信制御装置は制御対象と情報を授受するものであって、前記制御装置は、前記通信回線を介して指令信号を送信すると共に、時刻に関する情報を前記指令信号と対応付けるように記憶し、前記通信制御装置は、前記指令信号を受けて前記制御対象と授受した情報、或いは、前記制御対象との情報授受に関する情報を前記制御対象に送信するように構成されたことを特徴とする制御装置。
2. 制御装置と、少なくとも一部はシリアル伝送となる通信回線を介して前記制御装置と通信可能に接続された通信制御装置を有し、前記通信制御装置は制御対象と情報を授受するものであって、前記制御装置は、前記通信回線を介して指示信号を送信し、前記通信制御装置は、時刻に関する情報と共に、前記指示信号と対応付けられた、前記制御対象と授受した情報、或いは、前記制御対象との情報授受に関する情報を前記制御対象に送信するように構成されたことを特徴とする制御装置。
3. 制御対象との間で授受した情報を情報記憶部に記憶し、時刻情報に関する情報を時刻関連情報記憶部に記憶し、前記情報記憶部に記憶された情報を送信、或いは、受信した情報を前記情報記憶部に記憶し、前記情報記憶部の情報保持と前記時刻関連情報記憶部の情報保持は、少なくとも一部はシリアル伝送となる通信回線を介して、関連付ける制御方法。
4. 中央演算記憶装置と、前記中央演算処理装置と情報を授受する第１の通信制御装置と、制御対象と情報を授受する第２の通信制御装置を有し、少なくとも一部はシリアル伝送となる第１の回線を介して前記第１の通信制御装置と前記第２の通信制御装置がデータを送受信し、一部はパラレル伝送となる第２の通信回線を介して前記第２の通信制御装置は制御対象と情報を授受するものであって、前記制御装置からの入力データを一次記憶し、或いは、前記制御装置への出力データを一次記憶するバッファと、前記第１の通信制御装置あるいは前記第２の通信制御装置に設けられた計時カウンタと、前記計時カウンタの計時値を一次記憶する計時バッファを有し、前記バッファと前記計時バッファへのデータ更新を同時的に許可するように構成されたことを特徴とする制御装置。
5. 請求項４において、前記バッファは、前記出力データを折り返し入力したデータを一次記憶して前記第２の通信回線に出力するように構成されたことを特徴とする制御装置。
6. 請求項４において、
   前記送受信先の通信制御装置に１つの前記計時値を送信することに対して、複数の前記入力値を送信する手段を有し、前記送受信元の通信制御装置に１つの前記計時値を複数の前記入力値に展開する手段を有することを特徴とする制御装置。

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