JP2008532199A - 不揮発性メモリデバイスにおけるマルチレベルプログラミング - Google Patents

Abstract

本発明のプログラミング方法は、メモリブロックの下位ページのプログラミングを初期に行い、メモリブロックの上位ページのプログラミングを次に行う、ことによって、不揮発性メモリデバイスにおけるプログラム妨害を最小限にする。
【選択図】図２

Description

本発明は、メモリデバイスに関わり、更に詳しくは不揮発性メモリデバイスに関わる。

メモリデバイスは、通常コンピュータまたはその他の電子機器の内部に半導体または集積回路として内蔵されて供給される。メモリには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリなど、様々な種類がある。

フラッシュメモリデバイスにより、不揮発性メモリが広範囲の電子技術に応用されるようになった。フラッシュメモリデバイスは、一般的に、高い記録密度、高い信頼性、そして低消費電力である、１つのトランジスタから成るメモリセルを用いている。フラッシュメモリは、パソコン（ＰＣ）、携帯情報端末（ＰＤＡ）、デジタルカメラ、そして携帯電話などに内蔵され、広く普及している。パソコンで用いるＢＩＯＳのようなプログラムコードやシステムデータは、一般的にフラッシュメモリデバイスの中に記憶される。

電子システムの性能と複雑性が増すに伴って、システムに増設されるメモリへの要求もさらに増している。しかしながら、システムコストを低減させるためには、部品総数は最低限にしなければならない。これは、集積回路のメモリ密度を上げることで達成される。

メモリ密度は、フローティングゲートセル間の距離を縮めることと、セルのサイズを小さくすることで高めることができる。さらに、マルチレベルセル（ＭＬＣ）を用いることで、セルの追加かつ／またはダイのサイズを大きくすることなく、集積回路に記憶されるデータ量を増やすことができる。ＭＬＣによる方法は、各メモリセルにおいて２以上のデータビットを記憶することができる。

ＭＬＣではセル毎に複数のスレッショルドレベルを使うために、スレッショルド電圧の厳格な管理が必要である。密集した不揮発性メモリセル、特にＭＬＣにおける問題は、フローティングゲートとフローティングゲート間の静電結合が、セル間の干渉を引き起こす、ということである。１つのセルがプログラムされると、干渉により隣接するセルのスレッショルド電圧がシフトする。このようにプログラムされる必要がないセルがプログラムされる状態になることを、プログラム妨害状態と呼んでいる。

この問題が起こるのを少なくするために用いられる方法は、いかなるセルの上位ページプログラミングをする前に、第１のセルに隣接するセルの下位ページ（すなわち、下位スレッショルド電圧）プログラミングを実行することである。上位ページプログラミングが実行されるとき、影響されたセルのスレッショルド電圧は再調整されるため、干渉は低減される。しかしながら、このプログラミング方法はプログラミングプロセスを複雑化させる。

上述した理由、および、本明細書を読んで理解する際に当業者に明らかになるであろう以下に述べるほかの理由により、当技術分野においては、プログラム妨害を低減しつつマルチレベル不揮発性メモリセルをプログラミングするためのより単純な方法が必要とされる。

本発明は、上述したフラッシュメモリに関する問題と他の問題に鑑みてなされるものであり、これらの問題は以下の明細書を読んで検討することで理解されるであろう。

本発明は、マルチレベルの不揮発性メモリデバイスのプログラミングのための方法を含んでいる。メモリデバイスは、複数のメモリブロックに構成された複数のメモリセルを備えている。各メモリブロックは、ビットライン列とワードライン行を備えている。

本方法では、はじめに複数のメモリブロックのうち第１のメモリブロックの下位ページをプログラムする。下位ページプログラミングは、第１のメモリブロックの最下位のワードラインから始まり、第１のメモリブロックの全ての下位ページがプログラムされるまで、順に次のワードラインに引き継がれる。そして次に第１メモリブロックの上位ページがプログラムされる。このプログラミングは、第１メモリブロックの最下位のワードラインから始まり、第１のメモリブロックの全ての上位ページがプログラムされるまで、順に次のワードラインに引き継がれる。

本発明の更なる実施例は、様々の範囲の方法と装置を含んでいる。

以下の発明の詳細な説明では、本発明の実施の形態を、図面を参照しながら説明する。図中、同様の部品については同一の番号を記載している。これらの実施例は、当業者が本発明を実施するのに十分に詳細に開示されている。本発明の要旨を逸脱しない範囲で、他の実施例が利用されることや、構造的、論理的そして電子的な変更が可能であることはいうまでもない。すなわち、以下の詳細の説明は、実施例に限定されることなく、本発明の範囲は本願の請求項及びそれと同等のもののみによって定義される。

図１は、本発明のＮＡＮＤフラッシュメモリアレイの一実施例の概略図を示すものである。このメモリアレイは、本発明の説明のために示すもので、ＮＡＮＤフラッシュメモリに限定されるものではなく、その他のフラッシュメモリ構造（たとえば、ＮＯＲ,ＡＮＤ）や電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）のような不揮発性メモリ技術に利用することが可能である。

明確にするために、図１のメモリアレイは、一般的なメモリアレイで必要とされる全ての要素を記載していない。たとえば、３つのビットライン（ＢＬ１，ＢＬ２，ＢＬＮ）しか示していないが、実際に必要とされるビットラインの数はメモリ密度とチップ構造に依存する。以後、ビットラインは（ＢＬ１−ＢＬＮ）と記載する。ビットライン（ＢＬ１−ＢＬＮ）は、各セルの状態を検出するセンス増幅器（不図示）に接続される。

このアレイは、直列ストリング１０４、１０５に配置されたフローティングゲートセル１０１のアレイから構成される。フローティングゲートセル１０１のそれぞれのセルは、それぞれの直列鎖において、ドレインがソースに接続されている。複数の直列鎖１０４、１０５に接続されるワードライン（ＷＬ０−ＷＬＮ）は、それらの動作を制御するためにすべてのフローティングゲートセルの制御ゲートに行方向に接続されている。一実施例では、アレイは３２ワードラインから構成される。しかしながら、本発明はいずれか１つのワードライン数に限定されるものではない。

動作中において、ワードライン（ＷＬ０−ＷＬＮ）は、直列鎖１０４、１０５における書き込むべき又は読み出すべき個々のフローティングゲートメモリセルを選択し、各直列ストリング１０４、１０５におけるその他のフローティングゲートメモリセルをパススルーモードで動作させる。フローティングゲートメモリセルの各直列ストリング１０４、１０５は、ソースセレクトゲート１１６、１１７を介してソースライン１０６に接続されると共に、ドレインセレクトゲート１１２、１１３を介して個々のビットライン（ＢＬ１−ＢＬＮ）に接続されている。ソースセレクトゲート１１６、１１７は、そのコントロールゲートに接続した、ソースセレクトゲート制御線ＳＧ（Ｓ）１１８によって制御される。ドレインセレクトゲート１１２、１１３はドレインセレクトゲート制御線ＳＧ（Ｄ）１１４によって制御される。

図１の実施例において、アレイの最上位（すなわちＷＬ０）がページの最上位となり、アレイの最下位（すなわちＷＬＮ）がページの最下位となる。しかしながら、これらのラベルは説明のためのものであり、ＷＬ０がページの最下位で始まり、ページの最上位へ向けてワードラインの番号が増すようにすることもできる。

それぞれのセルは、セル毎にシングルビット（すなわちシングルレベルセル：ＳＬＣ）またはマルチレベルビット（すなわちマルチレベルセル：ＭＬＣ）としてプログラム可能である。それぞれのセルのスレッショルド電圧（Ｖｔ）は、セルに記憶されるデータを決定する。たとえば、シングルビットの場合、電圧Ｖｔが０．５Ｖの場合はプログラムされたセルであることを表し、電圧Ｖｔが−０．５Ｖの場合はデータが消去されたセルであることを表す。マルチレベルセルは、異なる状態をそれぞれ表わす複数のＶｔウィンドウを備える。マルチレベルセルは、ビットパターンをセルに加える特定の電圧の範囲に割り当てることで、従来のフラッシュセルのアナログの特性をうまく利用している。この技術は、セルに割り当てられる電圧の範囲によって、セル毎に２ビット以上の記憶を可能にしている。

例えば、セルには、各範囲ごとに２００ｍＶの４つの異なる電圧範囲が割り当てられる。一般的に、０．２Ｖから０．４Ｖのデッドスペースまたはマージンがそれぞれの範囲間に存在する。セルに記憶された電圧が第１の範囲内であると、セルは０１を記憶する。電圧が第２の範囲内であると、セルは００を記憶する。このようなことが、セルに用いられる、多くの電圧範囲に対して行われる。

本発明の実施例は１セルあたり２ビットに制限されるものではない。セル上で識別することができる異なる電圧範囲によって、１セルあたり２ビット以上記憶可能である。
一般的な従来のプログラミング動作中では、プログラムされるフラッシュメモリセルのために選択されたワードラインは、プログラミングパルスで或る電圧にバイアスされ、その電圧は一実施例では１６Ｖ以上である。続いて、０Ｖのワードライン電圧での検証動作が行なわれて、フローティングゲートが正常な電圧（例えば０．５Ｖ）にあるかどうかが測定される。残りのセルのセレクトされないワードラインは、プログラム動作中は、およそ１０Ｖにバイアスされる。一実施例では、セレクトされないワードラインの電圧は、接地電位以上のいずれかの電圧でありうる。それぞれのメモリセルは、実質的に同様な方法でプログラムされる。

一般的なメモリブロックは、６４ページのシングルレベルセルから成る。一般的なＭＬＣメモリブロックは１２８ページから成る。これらのうち１ページがアクセスされると、ブロック内の残りのページが妨害状態になる。これは、読み出しと書き込みの両方のアクセスにおいて生じる。両方の場合において、ページは、ページのうちのいずれか一つがプログラム／読み出しされているときはいつでも、より高いプログラミング／読み出しの電圧を経験可能な、共通のワードラインとビットラインを共有する。これらの電圧は、アクセスされていないセルの分布を妨害することで、問題を起こす。

図２は、メモリデバイスのマルチレベルプログラミングのための本発明の方法の実施例を示したものである。この図は、デバイスのセルとページがプログラムされる順番を示している。説明を明確にするために、８つのセルだけ（すなわち、４ワードライン）について述べる。しかしながら、この方法は、メモリブロック全体のワードラインに繰り返し適用することができる。次に、図３を用いてこの概念について具体的に述べる。

図２における各行は、図１における各セル１−８への書き込み動作を示している。各列２００、２０１は、プログラムされるページ（すなわち、第１または第２）を示している。各ページ２００、２０１内に示した、丸で囲まれた番号は書き込み動作が行われる順番を示している。

第１の書き込み動作において、メモリセル１の第１のページに１ビットデータが書き込まれる。第２の書き込み動作において、メモリセル２の第１のページ（すなわち、下位ページ）に１ビットデータが書き込まれる。第３の書き込み動作において、メモリセル３の第１のページに１ビットデータが書き込まれる。第４の書き込み動作において、メモリセル４の第１のページに１ビットデータが書き込まれる。第５の書き込み動作において、メモリセル５の第１のページに１ビットデータが書き込まれる。第６の書き込み動作において、メモリセル６の第１のページに１ビットデータが書き込まれる。第７の書き込み動作において、メモリセル７の第１のページに１ビットデータが書き込まれる。第８の書き込み動作において、メモリセル８の第１ページに１ビットデータが書き込まれる。

同様に、第９の書き込み動作において、メモリセル１の第２ページ（すなわち、上位ページ）に１ビットデータが書き込まれる。第１０の書き込み動作において、メモリセル２の第２ページに１ビットデータが書き込まれる。第１１の書き込み動作において、メモリセル３の第２ページに１ビットデータが書き込まれる。第１２の書き込み動作において、メモリセル４の第２ページに１ビットデータが書き込まれる。第１３の書き込み動作において、メモリセル５の第２ページに１ビットデータが書き込まれる。第１４の書き込み動作において、メモリセル６の第２ページに１ビットデータが書き込まれる。第１５の書き込み動作において、メモリセル７の第２ページに１ビットデータが書き込まれる。第１６の書き込み動作において、メモリセル８の第２ページに１ビットデータが書き込まれる。

当技術分野で周知のように、上述した書き込み動作に先立って、メモリブロックに消去動作が行われる。これによって、メモリセルは論理的に「１１」の状態に初期化される。さらに、書き込み動作の後に検証動作が行なわれて、正常にプログラミングされているかを検証する。消去動作および検証動作は、当技術分野では周知であるため、ここでの説明を省略する。

図３は、図２のマルチレベルプログラミングの実施例を用いたメモリアレイへの書き込みパターンを示している。明確にするために、メモリブロックのセルの一部分のみについて示している。

各メモリセルゲート付近にある数の組は、先に図２への参照とともに議論した書き込み動作順序を表す。下方の数は、そのセルの下位ページをプログラムする順番を表す。上方の数は、そのセルの上位ページをプログラムする順序を表す。このパターンは １２８ページのブロックを通して繰り返される。

図４は、本発明のプログラミング手法による結果である、スレッショルド電圧（Ｖｔ）の値を示した一連の表４００−４０２を示している。第一番目の表４００は、消去（すなわち論理的には「１１」）状態にある９個のメモリセルマトリクスのスレッショルド電圧を示している。本実施例において、この状態における各スレッショルド電圧は−３．５０Ｖである。

第二番目の表４０１は、下位ページへのプログラミング動作の後のメモリセルマトリクスのスレッショルド電圧を示している。１．００Ｖのスレッショルド電圧のメモリセルが論理的な「０１」状態にプログラムされているが、一方で残りのセルはまだ消去状態にある。プログラムされたセルに隣接したセルにおいて、わずかにスレッショルド電圧が変化していることがわかる。

第三番目の表４０２は、すべてのメモリマトリクスセルが論理的に「０１」の状態にプログラムされた後のメモリマトリクスセルのスレッショルド電圧の「最悪の場合」を示している。隣接するセルから影響を受けなければスレッショルド電圧は１．００Ｖであるはずであることから、スレッショルド電圧１．１５Ｖのセルは、わずかなプログラムキャパシタンスによる影響を示していると言える。マトリックス４０２の中央のセル４１０は、プログラムされたセルに囲まれており、それゆえに、最も大きなプログラム妨害を示すはずである。しかしながら、このセルは、１５０ｍＶの妨害状態を示しているにすぎない。従来技術における一般的なプログラム動作においては、このようなセルは、プログラムされたスレッショルド電圧とは２３０ｍＶも相違するスレッショルド電圧を有していたかもしれない。

図５は、本発明によるフラッシュメモリ及びプログラミング方法の実施例を組み込み可能なメモリデバイス５００の機能ブロック図を示したものである。メモリデバイス５００は、プロセッサ５１０に接続する。プロセッサ５１０は、マイクロプロセッサまたは何らかの他のタイプの制御回路であればよい。メモリデバイス５００とプロセッサ５１０は電子システム５２０の一部を構成している。メモリデバイス５００は、本発明を容易に理解できるようにメモリの特徴に重点を置いて簡易化して示している。

このメモリデバイスは、図１を参照して上述したフラッシュメモリセルのアレイ５３０を備える。メモリアレイ５３０は、列と行を成している。各列のメモリセルのコントロールゲートは、ワードラインに接続しており、メモリセルのドレインとソースはビットラインに接続している。当技術分野ではよく知られていることであるが、セルのビットラインへの接続は、アレイがＮＡＮＤ構造であるかＡＮＤ構造であるかＮＯＲ構造であるかを決定する。

アドレス入力接続Ａ０−Ａｘ（５４２）に供給されるアドレス信号をラッチするために、アドレスバッファ回路５４０が設けられている。アドレス信号は行デコーダ５４４と列デコーダ５４６によって受信及びデコードされて、メモリアレイ５３０にアクセスする。本記載を見れば、アドレス入力接続の数はメモリアレイ５３０の密度と構造に依存するということが、当業者によって認識されるであろう。すなわち、メモリセルの数とバンク及びブロックの数が増加するにつれて、アドレス数が増加する。

メモリデバイス５００は、センス／バッファ回路５５０を用いてメモリアレイ列中の電圧または電流の変化を検出することでメモリアレイ５３０中のデータを読み出す。一実施例におけるセンス／バッファ回路は、メモリアレイ５３０から行方向のデータを読み出し（リード）てラッチするように接続される。データ入出力バッファ回路５６０は、複数のデータ接続５６２を介してコントローラ５１０と双方向データ通信を行うために設けられている。書きこみ（ライト）回路５５５は、メモリアレイにデータを書き込むために設けられている。

制御回路５７０は、プロセッサ５１０から制御接続５７２上に供給される信号をデコードする。これらの信号は、データ読み出し、データ書き込み（プログラム）、及び消去の動作を含む、メモリアレイ５３０の動作を制御するのに使用される。制御回路５７０は、ステートマシーン、シーケンサ、または他のタイプのコントローラである。一実施例では、制御回路５７０は、ＭＬＣアレイにおける干渉の耐性を改善するための本発明のプログラミング方法の実施例を実行する責任を負う。

図５に示したフラッシュメモリデバイスは、メモリの特徴を簡単に理解できるように、簡易化して示している。フラッシュメモリの内部回路や機能についてのより詳しい理解は、当業者によく知られている。

要約すれば、本発明の実施例によれば、プログラミングスループットを維持しながら、ＭＬＣレベル間のマージンを改善することができる。これは、最初に、メモリブロックの全ての下位ページビットをプログラムすることによって実現される。次に、メモリブロックの上位ページビットがプログラムされる。一実施例において、このプログラミング方法は、従来のプログラミング方法と比べて、ログラムされたセルにおいて３０−４０％の干渉を抑えることができる。

ここには特定の実施例が示されて説明されているが、同じ目的を達成するために計画されたどのようなアレンジメントも、ここに示した特定の実施例の代わりに採用できるということが、当業者によって認識されるであろう。当業者には本発明を多くのものに適応させることが明らかであろう。それゆえに、本願は、本発明を応用や変形したもの全てに及ぶことを意図している。本願は、本発明が請求項及びそれと同等のものによってのみ限定されることを意図していることは言うまでもないことである。

本発明のＮＡＮＤフラッシュメモリアレイの一実施例の略図を示す。 本発明のメモリデバイスのマルチレベルプログラミングの方法の一実施例を示す図である。 図２に示したマルチレベルプログラミング方法の実施例に基づいた不揮発性メモリアレイの簡略化した回路図を示す。 図２に示したマルチレベルプログラミングの実施例に基づいたスレッショルド電圧の一連の表を示す。 本発明の電子システムの一実施例のブロック図を示す。

Claims (20)

1. ビットライン列とワードライン行を備える複数のメモリブロックに構成された複数のメモリセルを備える、マルチレベルの不揮発性メモリデバイスをプログラミングする方法であって、
   まず、第１番目のメモリブロックの最下位のワードラインからプログラムミングを開始し、ワードラインが増加する方向にプログラミングを継続する、というように、前記複数のメモリブロックのうちの前記第１番目のメモリブロックの下位ページをプログラミングし、
   次に、前記第１番目のメモリブロックの最下位のワードラインからプログラミングを開始し、ワードラインが増加する方向にプログラミングを継続する、というように、前記第１番目のメモリブロックの上位ページをプログラミングする、
   ことを特徴とする方法。
2. 前記第１番目のメモリブロックは１２８ページから構成されることを特徴とする請求項１記載の方法。
3. 前記複数のメモリセルの各々はマルチレベルメモリセルであることを特徴とする請求項１記載の方法。
4. 前記複数のメモリセルはＮＡＮＤ構造であることを特徴とする請求項１記載の方法。
5. 前記複数のメモリセルはＮＯＲ構造であることを特徴とする請求項１記載の方法。
6. 更に、最初にメモリセルを消去状態にすることを特徴とする請求項１記載の方法。
7. 前記消去状態は、論理的に「１１」であることを特徴とする請求項６記載の方法。
8. ビットライン列とワードライン行を備える複数のメモリブロックに構成された複数のメモリセルからなるメモリアレイを備える、マルチレベルフラッシュメモリデバイスをプログラミングする方法であって、
   まず、第１番目のメモリブロックの最上位からプログラミングを開始し、第１番目のメモリブロックの最下位へ向けて継続する、というように、前記複数のメモリブロックのうちの前記第１番目のメモリブロックの第１番目のページをプログラミングし、また該プログラミングは、書き込み動作毎にビットライン方向における交互のセルを実質同時にプログラミングし、
   次に、前記第１番目のメモリブロックの最上位からプログラミングを開始し、前記第１番目のメモリブロックの最下位へ向けて継続する、というように、前記複数のメモリブロックのうちの前記第１番目のメモリブロックの第２番目のページをプログラミングし、また該プログラミングは、書き込み動作毎にビットライン方向における交互のセルを実質同時にプログラミングする、
   ことを特徴とする方法。
9. 前記第１番目のメモリブロックの第１番目のページのプログラミングにおいて、
   ビットライン方向における第１番目のワードラインのそれぞれ交互のメモリセルに第１番目の書き込み動作を行い、前記第１番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第２番目の書き込み動作を行い、ビットライン方向における第２番目のワードラインのそれぞれ交互のメモリセルに第３番目の書き込み動作を行い、前記第２番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第４番目の書き込み動作を行い、ビットライン方向における第３番目のワードラインのそれぞれ交互のメモリセルに第５番目の書き込み動作を行い、前記３番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第６番目の書き込み動作を行い、ビットライン方向における第４番目のワードラインのそれぞれ交互のメモリセルに第７番目の書き込み動作を行い、前記第４番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第８番目の書き込み動作を行う、ことを特徴とする請求項８記載の方法。
10. 前記第１番目のメモリブロックの第２番目のページのプログラミングにおいて、
    ビットライン方向における第１番目のワードラインのそれぞれ交互のメモリセルに第９番目の書き込み動作を行い、前記第１番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第１０番目の書き込み動作を行い、ビットライン方向における第２番目のワードラインのそれぞれ交互のメモリセルに第１１番目の書き込み動作を行い、前記第２番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第１２番目の書き込み動作を行い、ビットライン方向における第３番目のワードラインのそれぞれ交互のメモリセルに第１３番目の書き込み動作を行い、前記第３番目のワードラインに接続する第１番目のブロックの残りのメモリセルに第１４番目の書き込み動作を行い、ビットライン方向における第４番目のワードラインのそれぞれ交互のメモリセルに第１５番目の書き込み動作を行い、前記第４番目のワードラインの接続する第１番目のブロックの残りのメモリセルに第１５番目の書き込み動作を行う、ことを特徴とする請求項９記載の方法。
11. 更に、前記第１番目のページをプログラミングするのに先立って、前記第１のメモリブロックを消去することを特徴とする請求項８記載の方法。
12. 前記第１番目および第２番目のページをプログラムした後に、前記第１番目のメモリブロックを検証することを特徴とする請求項８記載の方法。
13. それぞれの書き込み動作は、プログラムされるメモリセルのスレッショルド電圧を増大させることを特徴とする請求項８記載の方法。
14. 複数のマルチレベルメモリセルからなるメモリアレイであって、該複数のメモリセルが複数のワードライン行と複数のビットライン列を備えるメモリブロックを構成する、メモリアレイと、
    前記メモリアレイをプログラムするように接続された制御回路であって、第１のメモリブロックの上位ページをプログラムするのに先立って、第１のメモリブロックの下位ページを最初にプログラムするようになされ、各プログラミング動作が、第１番目のメモリブロックの最下位のワードラインから開始され、ワードラインが増加する方向に継続する、制御回路と、
    を備えることを特徴とするフラッシュメモリデバイス。
15. 前記最下位のワードラインは、ワードライン０であることを特徴とする請求項１４記載のフラッシュメモリデバイス。
16. 前記制御回路は、受信した命令に応じて、前記メモリアレイに消去、読み出し、検証の動作を行うことを特徴とする請求項１４記載のフラッシュメモリデバイス。
17. 更に、前記メモリアレイに接続する、前記メモリブロックのプログラム状態を決定するためのセンス増幅器を備えることを特徴とする請求項１４記載のフラッシュメモリデバイス。
18. 前記複数のマルチレベルメモリセルは、ＮＡＮＤ構造またはＡＮＤ構造またはＮＯＲ構造で構成されることを特徴とする請求項１４記載のフラッシュメモリデバイス。
19. メモリ信号を生成するプロセッサと、
    前記プロセッサに接続し、前記メモリ信号に応じて動作するメモリデバイスとを備え、該メモリデバイスは、
    それぞれが複数のマルチレベルメモリセルに接続された複数のワードラインを備え、該複数のメモリセルがメモリブロックに構成されているメモリアレイと、
    前記メモリアレイをプログラムするために接続され、第１番目のメモリブロックの上位ページをプログラミングするのに先立って前記第１番目のメモリブロックの下位ページを最初にプログラムするようになされた制御回路と、
    を備えることを特徴とする電子システム。
20. 前記メモリ信号は、消去、読み出し、及び書き込みの信号を含むことを特徴とする請求項１９記載の電子システム。