JP2008519538A - High speed low power SRAM macro architecture and method - Google Patents
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Abstract
集積回路において漏れ電力を低減するための回路及び方法について記載される。集積回路の論理トランジスタ（例えば、論理回路、ラッチ、及び／又は出力段）は、１又はそれ以上の制御可能なソーストランジスタを介して電力を供給される。一例として、回路は、集積回路内の段へ選択的に電力を供給する少なくとも１つのソーストランジスタ（例えば、電源、接地、又は電源及び接地の両方）を有する。ソーストランジスタの状態を調節するための手段は、集積回路の動作モードの変化に応答して、論理トランジスタをオンする前にソーストランジスタをオンするよう及び／又は論理トランジスタをオフした後にソーストランジスタをオフするよう動作する。１つの態様で、論理トランジスタをオフする前の遅延は、短期間の間にソーストランジスタを不必要にオン及びオフすることにより生ずる電力消費を低減するよう十分に延長され得る。A circuit and method for reducing leakage power in an integrated circuit is described. Integrated circuit logic transistors (eg, logic circuits, latches, and / or output stages) are powered through one or more controllable source transistors. As an example, the circuit has at least one source transistor (eg, power supply, ground, or both power supply and ground) that selectively supplies power to a stage in the integrated circuit. Means for adjusting the state of the source transistor are responsive to changes in the operating mode of the integrated circuit to turn on the source transistor before turning on the logic transistor and / or turn off the source transistor after turning off the logic transistor. To work. In one aspect, the delay before turning off the logic transistor can be extended sufficiently to reduce the power consumption caused by unnecessarily turning on and off the source transistor in a short period of time.
Description
本発明は、概して、半導体論理回路及び、更に具体的には、低電力の静的ランダムアクセスメモリ（ＳＲＡＭ）回路に関する。 The present invention relates generally to semiconductor logic circuits, and more specifically to low power static random access memory (SRAM) circuits.
静的ランダムアクセスメモリ（ＳＲＡＭ）は、電力が供給される限りデータを保持する電子データ記憶媒体の形式である。スタティック（静的）ＲＡＭは、電子デバイスの全ての形態において幅広く使用され、高性能のデバイス用途はもちろん、特に、携帯型又は手持ち式の用途での使用に適する。例えば携帯電話などの携帯型又は手持ち式のデバイス用途で、ＳＲＡＭは、回路に対応せずとも安定したデータ保持を提供し、このようにして、ローバストなデータ保持を提供しながら複雑性を低く保つ。 Static random access memory (SRAM) is a form of electronic data storage medium that retains data as long as power is supplied. Static RAM is widely used in all forms of electronic devices and is particularly suitable for use in portable or handheld applications as well as high performance device applications. For portable or handheld device applications such as mobile phones, SRAM provides stable data retention without supporting the circuit, thus keeping complexity low while providing robust data retention. .
しかし、トランジスタがプロセス技術の進歩により小型化されるにつれて、ターンオフトランジスタの漏れ電流は著しく増大してきた。従って、漏れ電流による静的電力消費は、総体的な電力消費の大部分を占め、ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）設計において深刻な問題となっている。漏れを低減するための既存の技術の中で、図１及び図２に示されるように、例えば出力段のようなデバイスの部分へ電力を供給するための電源及び／又は接地ソーストランジスタ（即ち、１又は複数のドライバ）の使用がある。ソーストランジスタは、出力段への電源及び／又は接地をオフに切り換えるようオフされて、著しく漏れ電流を低減する。ソーストランジスタの使用は、漏れ電流を抑制するための実用的方法を提供する。例えば待機モードなどの動作モードで、ソーストランジスタはオフされ、一方、それらは通常動作モードではオンされる。 However, as transistors are miniaturized due to advances in process technology, turn-off transistor leakage current has increased significantly. Therefore, static power consumption due to leakage current occupies most of the overall power consumption, and is a serious problem in VLSI (Very Large Scale Integration) design. Among existing techniques for reducing leakage, as shown in FIGS. 1 and 2, a power supply and / or ground source transistor (ie, for supplying power to a portion of the device, such as an output stage) (ie, Use of one or more drivers). The source transistor is turned off to switch off the power supply and / or ground to the output stage, significantly reducing leakage current. The use of a source transistor provides a practical way to suppress leakage current. For example, in an operating mode such as standby mode, the source transistors are turned off, while they are turned on in the normal operating mode.
更なる幾つかの問題が、例えば速度低下、過剰な電力消費、データ情報の安全な維持などの問題を引き起こさないように、設計がこのようにしてソーストランジスタを用いて実施される場合には注意深く考えられるべきである。 Be careful when the design is implemented in this way with source transistors so that several additional problems do not cause problems such as slowdown, excessive power consumption, safe keeping of data information, etc. Should be considered.
留意すべきは、ソーストランジスタを有して実施される設計では、チップ動作モードが（ソーストランジスタがオフされる）待機モードから通常動作モードへ変更される場合に、ソーストランジスタが不安定な電源電位及び接地電位のために異常となりうる点である。 It should be noted that in a design implemented with a source transistor, when the chip operating mode is changed from the standby mode (where the source transistor is turned off) to the normal operating mode, the source transistor is unstable. And a point that can become abnormal due to the ground potential.
ソーストランジスタの使用に伴う他の設計上の問題は、ソーストランジスタを頻繁に切り換え、電力節約をもたらすには不十分な時間期間の間それらがオフされることによって生ずる。大きなソーストランジスタのゲート容量を充電及び放電する結果として、相当な電力が不必要に消費される。 Another design problem with the use of source transistors arises from frequent switching of the source transistors and turning them off for a period of time insufficient to provide power savings. As a result of charging and discharging the gate capacitance of the large source transistor, considerable power is unnecessarily consumed.
これらの欠点は、ＳＲＡＭ回路内及び、それ程ではないにせよ他のメモリ回路内並びに、更に一般的にはデジタル論理素子を含む多数の集積回路内で生ずる。 These disadvantages occur in SRAM circuits and, if less, in other memory circuits, and more generally in many integrated circuits including digital logic elements.
従って、データ又は動作のインテグリティを妥協することなく、例えばＳＲＡＭなどのデジタル回路において静的電力消費を低減するシステム及び方法が必要とされる。この必要性その他は本発明において満足される。本発明は、従来の漏れ抑制の方法及び回路の欠点を解消する。 Accordingly, there is a need for systems and methods that reduce static power consumption in digital circuits such as SRAMs without compromising data or operational integrity. This need and others are satisfied in the present invention. The present invention eliminates the disadvantages of conventional leakage suppression methods and circuits.
方法及び装置は、高速且つ低電力の論理回路、更に具体的には、例えば静的ランダムアクセスメモリ（ＳＲＡＭ）のようなメモリデバイスを作ることについて記載される。一例として、マクロアーキテクチャが記載される。マクロアーキテクチャは、ＳＲＡＭデバイス内で如何なる所与のアクセス速度に関してもセル毎に低減された待機及び動作電力消費をもたらす。新規回路は、集積回路を含む多数のデジタル論理に適用可能であり、（１）待機／遊休モードと通常モードとの間の切り換えにもかかわらず適切な回路動作を確保する早期有効化（ｅａｒｌｙ−ｅｎａｂｌｅ）ソーストランジスタ手段、（２）通常モードと待機／遊休モードとの間の切り換えにもかかわらず適切な低電力回路動作を確保する遅延無効化（ｌａｔｅ−ｄｉｓａｂｌｅ）ソーストランジスタ手段、（３）切り換え電力消費を低減する遅延無効化の時間期間の延長、及び／又は（４）セル電流漏れを低減するＶＳＢ逆バイアス方式により構成される。本発明は、別々に利用される発明要素により、あるいは、この中で記載されるもの及び所謂当業者に知られるものとともに、本発明の技術的範囲から逸脱することなく行われ得る。 The method and apparatus are described for making high-speed, low-power logic circuits, and more specifically, memory devices such as static random access memory (SRAM). As an example, a macro architecture is described. The macro architecture provides reduced standby and operating power consumption per cell for any given access speed within the SRAM device. The new circuit is applicable to a large number of digital logic including integrated circuits, and (1) early enable to ensure proper circuit operation despite switching between standby / idle mode and normal mode. enable) source transistor means, (2) delay-disable source transistor means to ensure proper low power circuit operation despite switching between normal mode and standby / idle mode, (3) switching The delay invalidation time period is reduced to reduce power consumption, and / or (4) the VSB reverse bias method is used to reduce cell current leakage. The present invention may be practiced with the invention elements utilized separately or together with what is described therein and what is known to those skilled in the art without departing from the scope of the present invention.
回路及び方法は、適切なデバイス動作を保ちながら低減された漏れ動作を提供する。発明態様がＳＲＡＭメモリデバイス回路へ適用される場合に、メモリの領域は約２０％だけ低減可能であり、メモリ速度は約２５％だけ増大可能であり、漏れ電流は約一桁だけ低減可能である。 The circuit and method provide reduced leakage operation while maintaining proper device operation. When the inventive aspects are applied to SRAM memory device circuits, the area of memory can be reduced by about 20%, the memory speed can be increased by about 25%, and the leakage current can be reduced by about an order of magnitude. .
本発明は、論理回路及び出力ドライバを含む集積回路内の漏れを制御する方法及び回路として記載される。一実施例は、例えば静的ランダムアクセスメモリなどのメモリデバイスのセルの夫々において再現されるマクロアーキテクチャに従う。 The present invention is described as a method and circuit for controlling leakage in an integrated circuit including logic circuits and output drivers. One embodiment follows a macro architecture that is reproduced in each of the cells of a memory device, eg, a static random access memory.
供給される電力を制御するためにソーストランジスタを用いる場合に、例えばメモリアクセス又は論理動作などの通常動作に達する前にソーストランジスタ又はトランジスタを作動させることが好ましいことが、本発明を実現する際に十分に認識されている。従って、例えば、図１及び２のＭＰＬ１１、ＭＮＬ１１、ＭＰＬ１２及びＭＮＬ１２のような論理回路のトランジスタの電源及び接地電位は、チップが通常動作モードに入る前に安定すべきである。 In implementing the present invention, when using a source transistor to control the power supplied, it is preferable to activate the source transistor or transistor before reaching normal operation such as memory access or logic operation, for example. It is well recognized. Thus, for example, the power and ground potentials of the transistors in logic circuits such as MPL11, MNL11, MPL12 and MNL12 of FIGS. 1 and 2 should be stable before the chip enters normal operating mode.
本発明は、以下の記載を含むが、それに限定されない多数の方法で具体化され得る。 The present invention may be embodied in numerous ways, including but not limited to the following description.
本発明の一実施例は、概して、集積回路デバイス内のソーストランジスタを制御する回路であって、（ａ）論理トランジスタを有する集積回路デバイスへ電力を選択的に供給するよう構成された、少なくとも１つのソーストランジスタ、電源若しくは接地、又は電源及び接地の組合せと、（ｂ）前記論理トランジスタをオンする前に前記ソーストランジスタをオンするよう前記集積回路デバイスの動作モードの変化に応答して前記ソーストランジスタの状態を調節する手段とを有する回路として記載可能である。 One embodiment of the present invention is generally a circuit for controlling a source transistor in an integrated circuit device, wherein: (a) at least one configured to selectively supply power to an integrated circuit device having a logic transistor; One source transistor, power supply or ground, or a combination of power supply and ground, and (b) the source transistor in response to a change in an operating mode of the integrated circuit device to turn on the source transistor before turning on the logic transistor Can be described as a circuit having means for adjusting the state of
前記論理トランジスタは、ラッチ（即ちメモリの一部）又は出力段などを有することができる。前記ソーストランジスタは、前記集積回路内の出力段若しくはラッチ又はラッチ及び出力段の組合せへ電力を供給する。前記ソーストランジスタの状態を調節する前記手段は、選択信号を受信して、前記論理トランジスタへ第２の経路遅延を介して前記選択信号を伝える前に前記ソーストランジスタへ第１の経路遅延を介して前記選択信号を伝えるよう構成された回路を有し、前記第１の経路遅延は、前記論理トランジスタを作動させる前にソース電源を安定化させるために、前記第２の経路遅延よりも小さい。前記選択信号はチップ選択又はブロック選択信号を含むことができる。 The logic transistor may include a latch (ie, a part of a memory) or an output stage. The source transistor supplies power to an output stage or latch or a combination of latch and output stage in the integrated circuit. The means for adjusting the state of the source transistor receives a selection signal and communicates the selection signal to the logic transistor via a first path delay before transmitting the selection signal via a second path delay. Having a circuit configured to convey the select signal, wherein the first path delay is less than the second path delay in order to stabilize a source power supply before activating the logic transistor. The selection signal may include a chip selection signal or a block selection signal.
一実施に従って、前記ソーストランジスタの状態を調節する前記手段は、前記デバイスの前記論理トランジスタの前に前記ソーストランジスタを作動させるように、非同期信号と同期信号との間のタイミング差を使用するよう構成された回路を有する。前記非同期信号は、正のデバイス設定時間に応答して前記同期信号の前に到達するよう構成される。一実施に従って、前記非同期信号はチップ選択信号又はブロック選択信号を含み、前記同期信号はクロック信号又は該クロックに同期した信号を含む。前記非同期信号は、第１の論理グループのために前記ソーストランジスタの状態を調節するよう本発明に従って利用可能であり、前記同期信号は、第２又は後の論理グループのために前記ソーストランジスタの状態を調節するよう適合する。 According to one implementation, the means for adjusting the state of the source transistor is configured to use a timing difference between an asynchronous signal and a synchronous signal to activate the source transistor before the logic transistor of the device. Circuit. The asynchronous signal is configured to arrive before the synchronization signal in response to a positive device set time. According to one implementation, the asynchronous signal includes a chip selection signal or a block selection signal, and the synchronization signal includes a clock signal or a signal synchronized with the clock. The asynchronous signal is available in accordance with the present invention to adjust the state of the source transistor for a first logic group, and the synchronization signal is the state of the source transistor for a second or later logic group. Fit to adjust.
一実施に従って、前記ソーストランジスタの状態を調節する前記手段は、低電力（ｌｏｗ−ｐｏｗｅｒ）非作動（ｎｏｎ−ａｃｔｉｖｅ）電圧レベルと、通常のデバイス動作を支持するのに十分な電圧レベルとの間でソース電源を制御する回路を有する。一実施において、当該回路は誤差増幅器を有し、該誤差増幅器の出力レベルは基準電圧によって制御され、該誤差増幅器の作動状態はデバイス選択信号又はブロック選択信号によって決定される。 According to one implementation, the means for adjusting the state of the source transistor is between a low-power non-active voltage level and a voltage level sufficient to support normal device operation. A circuit for controlling the source power supply. In one implementation, the circuit includes an error amplifier, the output level of the error amplifier is controlled by a reference voltage, and the operational state of the error amplifier is determined by a device selection signal or a block selection signal.
一実施例で、当該回路に、前記論理トランジスタがオンされた後の時間期間の間、前記ソーストランジスタをオン状態に保つ手段が設けられる。好ましい実施例で、前記時間期間は、オンとオフとの間のソーストランジスタの不必要に頻繁な切り換えを制限することによって、更なる電力節約を提供するのに十分である。前記ソーストランジスタをオン状態に保つ前記手段は、作動選択信号を受信すると前記ソーストランジスタを作動させ、前記選択信号が非作動となった後の所望の時間期間の間前記ソーストランジスタの非作動を遅延させるよう構成された回路を有することができる。一実施例で、前記選択信号はチップ選択又はブロック選択信号を含むことができる。 In one embodiment, the circuit is provided with means for keeping the source transistor on for a period of time after the logic transistor is turned on. In a preferred embodiment, the time period is sufficient to provide further power savings by limiting unnecessarily frequent switching of the source transistor between on and off. The means for keeping the source transistor on activates the source transistor upon receipt of an activation selection signal and delays deactivation of the source transistor for a desired time period after the selection signal is deactivated. A circuit configured to be configured. In one embodiment, the selection signal may include a chip selection or block selection signal.
本発明の一実施例は、概して、集積回路デバイス内のソーストランジスタを制御する回路であって、（ａ）論理トランジスタを有する集積回路デバイスへ電力を選択的に供給するよう構成された少なくとも１つのソーストランジスタ、電源若しくは接地、又は電源及び接地の組合せと、（ｂ）前記ソーストランジスタをオンして、前記論理トランジスタがオンされた後の時間期間（遅延期間）の間前記ソーストランジスタをオン状態に保つよう、前記集積回路デバイスの動作モードの変化に応答して前記ソーストランジスタの状態を調節する手段とを有する回路として記載される。一実施に従って、前記遅延期間は、電力消費を低減し、且つ、前記ソーストランジスタのゲート容量の過度に頻繁な充放電により生ずる不必要な損失を防ぐ用途のために十分な存続期間を設定される
本発明の一実施例は、概して、集積回路デバイス内のソーストランジスタを制御する回路であって、（ａ）アクセスモードで読出又は書込のためにアクセス可能なバイナリ状態を保持するよう結合された少なくとも２つの論理トランジスタを有するラッチ回路と、（ｂ）仮想ソース電位を保持可能な電源又は接地のいずれか一方である少なくとも１つのソース接続と、（ｃ）低電力非作動電圧レベルから、前記論理トランジスタにアクセスする前に通常のデバイス読出及び書込アクセスを支持するよう設定された通常アクセス電圧レベルへと前記ソース接続を駆動する手段とを有する回路として記載され得る。
One embodiment of the present invention is generally a circuit that controls a source transistor in an integrated circuit device, and (a) at least one configured to selectively supply power to an integrated circuit device having a logic transistor. A source transistor, power supply or ground, or a combination of power supply and ground; and (b) turning on the source transistor and turning on the source transistor for a time period (delay period) after the logic transistor is turned on. Means for adjusting the state of the source transistor in response to a change in the operating mode of the integrated circuit device. According to one implementation, the delay period is set to a sufficient duration for applications that reduce power consumption and prevent unnecessary losses caused by excessively frequent charging and discharging of the gate capacitance of the source transistor. One embodiment of the present invention is generally a circuit for controlling a source transistor in an integrated circuit device, (a) coupled to maintain a binary state accessible for reading or writing in an access mode. From a latch circuit having at least two logic transistors, (b) at least one source connection that is either a power supply or ground capable of holding a virtual source potential, and (c) from a low power non-operating voltage level, the logic Prior to normal access voltage level set to support normal device read and write access before accessing transistors And a circuit having means for driving the source connection.
一実施例で、前記低電力非作動モードは、データ保持を伴って又は伴わずに実施される待機又は遊休モードを含む。一実施例で、前記ラッチは少なくとも２つのＣＭＯＳインバータを有し、該ＣＭＯＳインバータにおいて、（ａ）第１のインバータの出力は第２のインバータの入力へ接続され、（ｂ）前記第２のインバータの出力は該第２のインバータの入力へ接続され、（ｃ）前記第１及び第２のインバータのＰＭＯＳトランジスタのソースは所与の第１ノードへ接続され、（ｄ）前記第１及び第２のインバータのＮＭＯＳトランジスタのソースは所与の第２ノードへ接続される。この実施例の１つのモードで、前記ソース接続は前記第１ノード又は前記第２ノードへ結合され、代替ノード、第１又は第２は、電源ソース又は電源ソーストランジスタへ結合され、あるいは、接地ソース又は接地ソーストランジスタへ接続される。 In one embodiment, the low power inactive mode includes a standby or idle mode that is implemented with or without data retention. In one embodiment, the latch comprises at least two CMOS inverters, wherein (a) the output of the first inverter is connected to the input of the second inverter, and (b) the second inverter. Is connected to the input of the second inverter, (c) the source of the PMOS transistor of the first and second inverters is connected to a given first node, and (d) the first and second The source of the NMOS transistor of the inverter is connected to a given second node. In one mode of this embodiment, the source connection is coupled to the first node or the second node, and the alternative node, first or second, is coupled to a power source or power source transistor, or a ground source Alternatively, it is connected to a ground source transistor.
一実施に従って、前記ソース接続を駆動する前記手段は、集積回路の動作モードに応答して前記第１ノードの電圧電位を変化させるよう構成される。一実施に従って、前記ソース接続を駆動する前記手段は、基準電圧を受けたことに応答して前記ソース接続の電圧電位を制御するよう構成された増幅器（例えば、誤差検出、差動、比較器など）を有する。好ましい特徴として、前記基準電圧は動的又は静的にプログラミングされる。 According to one implementation, the means for driving the source connection is configured to change the voltage potential of the first node in response to an operating mode of the integrated circuit. According to one implementation, the means for driving the source connection is an amplifier (eg, error detection, differential, comparator, etc.) configured to control the voltage potential of the source connection in response to receiving a reference voltage. ). As a preferred feature, the reference voltage is programmed dynamically or statically.
前出の実施例の一実施に従って、第１のアクセス経路は前記第１のインバータの出力へ接続され、あるいは、第２のアクセス経路は前記第２のインバータの出力へ接続され、あるいは、第１及び第２のアクセス経路は、夫々、前記第１のインバータ及び前記第２のインバータの出力へ接続される。前出の実施例の一実施に従って、前記アクセス経路は、通常アクセスモードではない少なくとも１つのモード（即ち、電源停止、遊休など）で動作している場合に、アドレス情報の変更に関わりなく前記アクセス経路をオフにするアドレス選択回路によって制御される。一実施に従って、前記アクセス経路は、所与の時間期間が経過した後にアドレス変更がない場合にオフされる。一実施に従って、前記ソース接続は、前記アクセス経路の状態に従って制御される。 According to one implementation of the previous embodiment, the first access path is connected to the output of the first inverter, or the second access path is connected to the output of the second inverter, or the first And the second access path is connected to the outputs of the first inverter and the second inverter, respectively. According to one implementation of the previous embodiment, when the access path is operating in at least one mode other than the normal access mode (ie, power off, idle, etc.), the access path is independent of address information change. Controlled by an address selection circuit that turns the path off. According to one implementation, the access path is turned off when there is no address change after a given period of time has elapsed. According to one implementation, the source connection is controlled according to the state of the access path.
一実施例で、更なるラッチ回路が含まれ、該ラッチ回路は、前記アクセス経路がオフされる場合にアドレス情報を記憶し、前記アクセス経路のゲートがオンされる場合に当該ラッチからアドレス情報を回復するよう構成される。 In one embodiment, a further latch circuit is included that stores address information when the access path is turned off and receives address information from the latch when the gate of the access path is turned on. Configured to recover.
本発明の一実施例は、概して、集積回路デバイスにおいて低電力動作を制御する方法であって、（ａ）第１の選択信号を検出するステップと、（ｂ）前記第１の選択信号の受信に応答して、前記集積回路内で出力段、ラッチ、又は出力段とラッチの組合せへ電力を供給するようソーストランジスタを作動させるステップと、（ｃ）前記ソーストランジスタを作動させた後に前記集積回路内の論理トランジスタを作動させるステップとを有し、（ｄ）十分な遅延は、前記ソーストランジスタからの電力を安定させるよう、前記ソーストランジスタの作動と前記論理トランジスタの作動との間に設けられる方法として記載され得る。一実施例は、前記論理トランジスタを非作動とした後に前記集積回路内の前記ソーストランジスタを非作動とするステップを更に有する。一実施に従って、十分な遅延期間は、回路が作動する間に電力安定化の損失を防ぐよう、前記論理トランジスタの非作動と前記ソーストランジスタの非作動との間に設けられる。一実施に従って、十分な遅延期間は、前記ソーストランジスタの頻繁な切り換えにより生ずる動作電力損失を低減するよう、前記論理トランジスタ及び前記ソーストランジスタの非作動の間に十分な遅延期間を導入される。 One embodiment of the present invention is generally a method for controlling low power operation in an integrated circuit device, comprising: (a) detecting a first selection signal; and (b) receiving the first selection signal. Activating a source transistor to provide power to an output stage, a latch, or a combination of an output stage and a latch within the integrated circuit, and (c) after the source transistor is activated, the integrated circuit (D) a sufficient delay is provided between the operation of the source transistor and the operation of the logic transistor so as to stabilize the power from the source transistor. Can be described as One embodiment further comprises deactivating the source transistor in the integrated circuit after deactivating the logic transistor. According to one implementation, a sufficient delay period is provided between deactivation of the logic transistor and deactivation of the source transistor to prevent loss of power stabilization while the circuit is operating. In accordance with one implementation, a sufficient delay period is introduced between the logic transistor and the non-operating of the source transistor to reduce operating power loss caused by frequent switching of the source transistor.
本発明の一実施例は、早期有効化遅延無効化ソーストランジスタ制御回路を有する高速低電力ＳＲＡＭマクロアーキテクチャである。一実施に従って、前記回路は、待機モードでの頻繁な移行（ｔｒａｎｓｉｔｉｏｎ）に起因する過度の電力消費を回避するよういくらかの遅延を有してソーストランジスタを非作動状態にする手段を有することができる。一実施に従って、前記回路は、作動モードでチップ選択信号によってソーストランジスタを高速且つ瞬時に作動させる手段を有することができる。一実施に従って、前記回路は、待機モードで約０．１ボルトから０．２ボルトだけ仮想ソースノードを昇圧する逆バイアス手段を有する。一実施に従って、前記回路は、作動周期でタイミングマージンを有して前記ソーストランジスタを早期に有効とする早期有効化手段を有する。一実施に従って、前記回路は、遅延の後に前記ソーストランジスタを遅れて無効とする遅延無効化手段を有する。本実施例の１つのモードで、前記遅延無効化手段の遅延期間は、ゲート容量の充放電に応答して更なる電力が消費されることを防ぐのに十分な長さを有する。 One embodiment of the present invention is a high speed, low power SRAM macro architecture with an early enable delay disable source transistor control circuit. According to one implementation, the circuit may have means for deactivating the source transistor with some delay to avoid excessive power consumption due to frequent transitions in standby mode. . According to one implementation, the circuit may comprise means for quickly and instantaneously operating the source transistor with a chip select signal in an operating mode. According to one implementation, the circuit includes reverse biasing means for boosting the virtual source node by about 0.1 to 0.2 volts in standby mode. According to one implementation, the circuit comprises early enable means for enabling the source transistor early with a timing margin in the operating period. According to one implementation, the circuit comprises delay invalidating means for delaying the source transistor after a delay. In one mode of this embodiment, the delay period of the delay invalidating means has a length sufficient to prevent further power consumption in response to charging / discharging of the gate capacitance.
本発明の一実施例は、ソーストランジスタを制御する高速低電力ＳＲＡＭマクロアーキテクチャであって、待機モードでの頻繁な電力移行に起因する過度の電力消費を回避するよう所与の遅延の後に前記ソーストランジスタを無効とする手段と、作動モードでチップ選択信号によって前記ソーストランジスタを高速且つ瞬時に有効とする手段とを有するＳＲＡＭマクロアーキテクチャである。一実施に従って、待機モードで約０．１ボルトから０．２ボルトだけ仮想ソースノードを昇圧する手段が設けられる。 One embodiment of the present invention is a high speed low power SRAM macro architecture that controls a source transistor, wherein the source after a given delay to avoid excessive power consumption due to frequent power transitions in standby mode. An SRAM macro architecture having means for disabling a transistor and means for rapidly and instantly enabling the source transistor with a chip select signal in an operating mode. In accordance with one implementation, means are provided for boosting the virtual source node by about 0.1 to 0.2 volts in standby mode.
本発明の一実施例は、ソーストランジスタを制御する高速低電力ＳＲＡＭマクロアーキテクチャであって、作動モードでタイミングマージンを有して前記ソーストランジスタを早期に有効とする手段と、遅延後に前記ソーストランジスタを遅れて無効とする手段とを有するＳＲＡＭマクロアーキテクチャである。一実施に従って、待機モードで約０．１ボルトから０．２ボルトだけ仮想ソースノードを昇圧する手段が更に設けられる。 One embodiment of the present invention is a high-speed, low-power SRAM macro architecture for controlling a source transistor, comprising means for enabling the source transistor early with a timing margin in an operating mode; and An SRAM macro architecture having a means for invalidating after a delay. In accordance with one implementation, means are further provided for boosting the virtual source node by about 0.1 to 0.2 volts in standby mode.
本発明の一実施例は、高速低電力ＳＲＡＭ動作のためにソーストランジスタを制御する方法であって、待機モードでの頻繁な移行に起因する過度の電力消費を回避するよういくらかの遅延を有して前記ソーストランジスタ無効とするステップと、作動モードでチップ選択信号によって前記ソーストランジスタを高速且つ瞬時に有効とするステップとを有する方法である。一実施に従って、逆バイアスは、待機モードで約０．１ボルトから０．２ボルトだけ仮想ソースノードを昇圧するよう供給される。 One embodiment of the present invention is a method for controlling a source transistor for high speed, low power SRAM operation, with some delay to avoid excessive power consumption due to frequent transitions in standby mode. And disabling the source transistor, and enabling the source transistor at high speed and instantaneously by a chip selection signal in an operation mode. According to one implementation, a reverse bias is provided to boost the virtual source node by about 0.1 to 0.2 volts in standby mode.
本発明の一実施例は、高速低電力ＳＲＡＭ動作のためにソーストランジスタを制御する方法であって、作動モードでタイミングマージンを有して前記ソーストランジスタを早期に有効とするステップと、遅延後に前記ソーストランジスタを遅れて無効とするステップとを有する方法である。一実施に従って、逆バイアスは、待機モードで約０．１ボルトから０．２ボルトだけ仮想ソースノードを昇圧するよう供給される。 One embodiment of the present invention is a method of controlling a source transistor for high speed, low power SRAM operation, the step of enabling the source transistor early with a timing margin in an operation mode, and after the delay, And a step of disabling the source transistor after a delay. According to one implementation, a reverse bias is provided to boost the virtual source node by about 0.1 to 0.2 volts in standby mode.
以下を含むが、それに制限されることなく、本発明の技術的範囲内で、多数の発明態様が記載される。 Numerous inventive aspects are described within the scope of the present invention, including but not limited to the following.
本発明の態様は、ソーストランジスタを調節することに応答して、漏れ電流の少ない論理回路動作を提供する。 Aspects of the invention provide logic circuit operation with low leakage current in response to adjusting the source transistor.
本発明の他の態様は、論理、メモリ、静的メモリ、動的メモリなどを含むデジタル集積回路において利用され得る、漏れ電流の少ない制御回路を提供する。 Another aspect of the present invention provides a low leakage current control circuit that can be utilized in digital integrated circuits including logic, memory, static memory, dynamic memory, and the like.
本発明の他の態様は、高速低電力ＳＲＡＭマクロアーキテクチャを提供する。 Another aspect of the invention provides a high speed, low power SRAM macro architecture.
本発明の他の態様は、更なる電力消費を防ぐよう遅延に応答してソーストランジスタが無効とされるＳＲＡＭアーキテクチャである。 Another aspect of the invention is an SRAM architecture where the source transistor is disabled in response to a delay to prevent further power consumption.
本発明の他の態様は、回路が通常動作モードに入る前にソーストランジスタ又はトランジスタが作動するＳＲＡＭアーキテクチャである。 Another aspect of the invention is an SRAM architecture in which the source transistor or transistor is activated before the circuit enters a normal mode of operation.
本発明の他の態様は、仮想ソースノードの逆バイアスを提供するＳＲＡＭアーキテクチャである。 Another aspect of the invention is an SRAM architecture that provides reverse biasing of virtual source nodes.
本発明の他の態様は、異なる動作モードに従って制御される電源及び／又は接地ソーストランジスタを有する論理回路である。 Another aspect of the invention is a logic circuit having power and / or ground source transistors that are controlled according to different modes of operation.
本発明の他の態様は、異なる経路遅延に従うが同一である入力によって制御される電源及び／又は接地ソーストランジスタを有する論理回路である。 Another aspect of the present invention is a logic circuit having a power and / or ground source transistor that is controlled by inputs that follow different path delays but are identical.
本発明の他の態様は、チップ無効化信号又はブロック無効化信号である入力信号を有する論理回路である。 Another aspect of the present invention is a logic circuit having an input signal that is a chip invalidation signal or a block invalidation signal.
本発明の他の態様は、入力信号がチップ無効化信号又はブロック無効化信号であるところの論理回路である。 Another aspect of the present invention is a logic circuit in which the input signal is a chip invalidation signal or a block invalidation signal.
本発明の他の態様は、ソーストランジスタの制御信号がより長い経路遅延に従うところの論理回路である。 Another aspect of the present invention is a logic circuit in which the control signal of the source transistor follows a longer path delay.
本発明の他の態様は、非同期信号と同期信号との間のタイミング差を使用することによってソーストランジスタ又はトランジスタがオフされるところの論理回路である。 Another aspect of the invention is a logic circuit in which a source transistor or transistor is turned off by using a timing difference between an asynchronous signal and a synchronous signal.
本発明の他の態様は、ソーストランジスタが同期信号よりも速く到達する非同期信号に応答して制御される（即ち、正の設定時間を有する）ところの論理回路である。 Another aspect of the invention is a logic circuit in which the source transistor is controlled in response to an asynchronous signal that arrives faster than the synchronous signal (ie, has a positive set time).
本発明の他の態様は、非同期信号がチップ無効化信号又はブロック無効化信号であるところの論理回路である。 Another aspect of the invention is a logic circuit in which the asynchronous signal is a chip invalidation signal or a block invalidation signal.
本発明の他の態様は、同期信号がクロック信号又はクロック信号に同期する信号であるところの論理信号である。 Another aspect of the present invention is a logic signal in which the synchronization signal is a clock signal or a signal synchronized with the clock signal.
本発明の他の態様は、１よりも多いソーストランジスタ（又はひと組のソーストランジスタ）が存在する場合に、前記ソーストランジスタが、第１のグループは第１の非同期信号によって制御され、第２のグループは第１の同期信号によって制御されるようにグループ分けされるところの論理回路である。 Another aspect of the invention is that when there are more than one source transistor (or set of source transistors), the source transistors are controlled by a first asynchronous signal in a first group, A group is a logic circuit that is grouped to be controlled by a first synchronization signal.
本発明の他の態様は、第１の同期信号よりも速く到達する第１の非同期信号を有する論理回路である。 Another aspect of the present invention is a logic circuit having a first asynchronous signal that arrives faster than the first synchronous signal.
本発明の他の態様は、２つのＣＭＯＳインバータを有する論理回路であって、該ＣＭＯＳインバータで、第１のインバータの出力は第２のインバータの入力へ接続され、前記第２のインバータの出力は該第２のインバータの入力へ接続され、前記第１及び第２のインバータのＰＭＯＳトランジスタのソースは任意の第１ノードへ接続され、前記第１及び第２のインバータのＮＭＯＳトランジスタのソースは任意の第２ノードへ接続され、更に、電源又は電源ソーストランジスタは前記第１ノードへ接続され、接地又は接地ソーストランジスタは前記第２ノードへ接続される論理回路である。 Another aspect of the present invention is a logic circuit having two CMOS inverters, wherein the output of the first inverter is connected to the input of the second inverter, and the output of the second inverter is Connected to the input of the second inverter, the source of the PMOS transistor of the first and second inverters is connected to an arbitrary first node, and the source of the NMOS transistor of the first and second inverters is arbitrary A logic circuit connected to the second node, further having a power supply or power source transistor connected to the first node, and a ground or ground source transistor connected to the second node.
本発明の他の態様は、第１ノードの電位が動作モードに応答して変化するところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the potential of the first node changes in response to the operation mode.
本発明の他の態様は、第１ノードの電位が、通常動作モード以外のモードにある間は通常モードでよりも低いところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the potential of the first node is lower than in the normal mode while in a mode other than the normal operation mode.
本発明の他の態様は、通常アクセスモード以外のモードが、データ保持を伴って又は伴わずに実施される待機又は遊休モードであるところのＣＭＯＳ論理回路である。 Another aspect of the invention is a CMOS logic circuit in which a mode other than the normal access mode is a standby or idle mode that is implemented with or without data retention.
本発明の他の態様は、第２ノードの電位が動作モードに応答して変化するところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the potential of the second node changes in response to the operation mode.
本発明の他の態様は、第２ノードの電位が、通常モード以外のモードにある間は通常モードでよりも高いところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the potential of the second node is higher than in the normal mode while in a mode other than the normal mode.
本発明の他の態様は、電源ソーストランジスタがＰＭＯＳ、ＮＭＯＳ、又はＰＭＯＳ及びＮＭＯＳの組合せであるところのＣＭＯＳ論理回路である。 Another aspect of the invention is a CMOS logic circuit where the power source transistor is PMOS, NMOS, or a combination of PMOS and NMOS.
本発明の他の態様は、接地ソーストランジスタがＰＭＯＳ、ＮＭＯＳ、又はＰＭＯＳ及びＮＭＯＳの組合せであるところのＣＭＯＳ論理回路である。 Another aspect of the invention is a CMOS logic circuit in which the ground source transistor is PMOS, NMOS, or a combination of PMOS and NMOS.
本発明の他の態様は、電源ソーストランジスタのゲート電位が動作モードに応答して変えられるところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the gate potential of the power source transistor is changed in response to the operation mode.
本発明の他の態様は、ＮＭＯＳ電源ソーストランジスタのゲート電位が通常アクセスモードでの電位レベルよりも高いところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the gate potential of the NMOS power source transistor is higher than the potential level in the normal access mode.
本発明の他の態様は、ＮＭＯＳ電源ソーストランジスタのゲート電位が、通常アクセスモード以外のモードにある間は、前記レベルに等しいか、又は該レベルよりも低く、あるいは通常モードのレベルよりも低いあるレベルであるところのＣＭＯＳ論理回路である。 According to another aspect of the present invention, the gate potential of the NMOS power source transistor is equal to, lower than, or lower than the level while in a mode other than the normal access mode. It is a CMOS logic circuit at the level.
本発明の他の態様は、通常アクセスモード以外のモードがデータ保持を伴う又は伴わない待機又は遊休モードを含むところのＣＭＯＳ論理回路である。 Another aspect of the invention is a CMOS logic circuit in which modes other than the normal access mode include a standby or idle mode with or without data retention.
本発明の他の態様は、ＰＭＯＳ接地ソーストランジスタのゲート電位が通常アクセスモードでの接地レベルよりも低いところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the gate potential of the PMOS ground source transistor is lower than the ground level in the normal access mode.
本発明の他の態様は、ＰＭＯＳ接地ソーストランジスタのゲート電位が、回路が通常アクセスモード以外のモードにある間は、接地レベルに等しいか、又は該レベルよりも高く、あるいは通常モードのレベルよりも高いあるレベルであるところのＣＭＯＳ論理回路である。 Another aspect of the present invention is that the gate potential of the PMOS ground source transistor is equal to or higher than the ground level while the circuit is in a mode other than the normal access mode, or higher than the level of the normal mode. It is a CMOS logic circuit at a certain high level.
本発明の他の態様は、通常アクセスモード以外のモードがデータ保持を伴う又は伴わない待機又は遊休モードを含むところのＣＭＯＳ論理回路である。 Another aspect of the invention is a CMOS logic circuit in which modes other than the normal access mode include a standby or idle mode with or without data retention.
本発明の他の態様は、ＮＭＯＳ電源ソーストランジスタのゲート電位が基準電圧及び誤差検出増幅器によって制御されるところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the gate potential of the NMOS power source transistor is controlled by a reference voltage and an error detection amplifier.
本発明の他の態様は、動的に又は静的にプログラミングされる基準電圧を有するＣＭＯＳ論理回路である。 Another aspect of the invention is a CMOS logic circuit having a reference voltage that is dynamically or statically programmed.
本発明の他の態様は、ＰＭＯＳ電源ソーストランジスタのゲート電位が、通常アクセスモード以外のモードにある間は、第１ノードの電位が通常アクセスモードの電位よりも低くなるように制御されるところのＣＭＯＳ論理回路である。 According to another aspect of the present invention, while the gate potential of the PMOS power source transistor is in a mode other than the normal access mode, the first node potential is controlled to be lower than the potential in the normal access mode. It is a CMOS logic circuit.
本発明の他の態様は、ＰＭＯＳ電源ソーストランジスタのゲート電位が、通常アクセスモードでの電位よりも高くなるところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the gate potential of the PMOS power source transistor is higher than the potential in the normal access mode.
本発明の他の態様は、ＰＭＯＳ電源ソーストランジスタのゲート電位が基準電圧及び誤差検出増幅器によって制御されるところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the gate potential of the PMOS power source transistor is controlled by a reference voltage and an error detection amplifier.
本発明の他の態様は、ＮＭＯＳ電源ソーストランジスタのデート電位が基準電圧及び誤差検出増幅器によって制御されるところのＣＭＯＳ論理回路である。 Another aspect of the present invention is a CMOS logic circuit in which the date potential of the NMOS power source transistor is controlled by a reference voltage and an error detection amplifier.
本発明の更なる態様は、従来の集積回路製造技術により実施可能な静的電力消費を低減する方法を提供することである。 A further aspect of the present invention is to provide a method for reducing static power consumption that can be implemented by conventional integrated circuit fabrication techniques.
本発明の更なる態様は、明細書の以下の記載で明らかにされる。詳細な記載は、本発明を限定することなく、本発明の好ましい実施例を十分に開示する目的のために明示される。 Further aspects of the present invention will become apparent from the following description of the specification. The detailed description is set forth for the purpose of fully disclosing preferred embodiments of the invention without limiting the invention.
本発明は、単に説明目的のためである以下の図面を参照することによって、更に十分に理解されるであろう。 The present invention will be more fully understood by reference to the following drawings, which are for illustrative purposes only.
説明目的のために更に具体的に図面を参照して、本発明は、概して図３から図７に示された装置において具体化される。当然、本願で開示される基本概念から逸脱することなく、装置は、構成に関して及び部分の詳細に関して様々であっても良く、方法は、特定のステップ及び手順に関して様々であっても良い。 For illustrative purposes, and more specifically with reference to the drawings, the present invention is generally embodied in the apparatus shown in FIGS. Of course, without departing from the basic concepts disclosed herein, the apparatus may vary in terms of construction and part details, and the method may vary in terms of specific steps and procedures.
図３は、本発明の一態様を表し、この態様で、ソーストランジスタは、従来のＣＭＯＳラッチへ供給される電力を調節するために用いられる。ソーストランジスタが作動する場合に、ラッチは、データ情報を記憶し、保持することができる。しかし、ソーストランジスタをオフする際に問題が生じうる。これは、多くの用途で、ラッチが、電力がデバイスへ供給される限りデータビットを保持すべきことが望まれることによる。本発明は、概して、ラッチ、メモリ、及び論理回路においてソーストランジスタの状態を制御するための方法及び回路について記載する。 FIG. 3 represents one aspect of the present invention, in which the source transistor is used to regulate the power supplied to a conventional CMOS latch. The latch can store and hold data information when the source transistor is activated. However, problems can occur when turning off the source transistor. This is because in many applications it is desired that the latch should retain the data bits as long as power is supplied to the device. The present invention generally describes methods and circuits for controlling the state of source transistors in latches, memories, and logic circuits.
本発明の１つの原理は、ソーストランジスタの早期有効化が論理回路の異常を回避するのに有益であることである。本明細書は、ソーストランジスタの早期有効化を提供する実施例及び方法並びに他の関連する方法を記載する。ある実施例では、様々な制御信号の使用等とともに、様々な遅延が、例えば信号及び回路経路などにおいて提供される。 One principle of the present invention is that early enablement of source transistors is beneficial to avoid logic circuit anomalies. This specification describes embodiments and methods that provide early activation of source transistors, as well as other related methods. In certain embodiments, various delays are provided, such as in signal and circuit paths, along with the use of various control signals and the like.
図４は、アドレス経路が異なる信号遅延を有するところの実施例を一例として表し、一方、図５は信号タイミングを表す。 4 represents an example where the address paths have different signal delays, while FIG. 5 represents the signal timing.
図４の回路を考えると、インバータＩＮＶ３１は、通常は集積回路内部のデバイスよりもずっと大きいので、高い漏れ電流を生じさせる傾向を有すると考えられる。電源ソーストランジスタＭＰＳ３１は、漏れ電流を抑制するようＩＮＶ３１のＰＭＯＳソーストランジスタへ加えられている。当然、実施例は、図２に示されたようなＮＭＯＳソーストランジスタ（ＭＮＳ２１）により作られても良い。チップ選択信号（ＣＳ）が有効にされる場合に、ノードＡはロー（Ｌｏｗ）となり（図５に表されるようなロー有効信号）、ソーストランジスタＭＰＳ３１を作動させる（オンする）。 Considering the circuit of FIG. 4, the inverter INV31 is usually much larger than the device inside the integrated circuit and is therefore likely to have a high leakage current. A power source transistor MPS31 is added to the PMOS source transistor of INV31 to suppress leakage current. Of course, the embodiment may be made with an NMOS source transistor (MNS21) as shown in FIG. When the chip select signal (CS) is validated, the node A becomes low (low valid signal as shown in FIG. 5), and the source transistor MPS31 is activated (turned on).
チップ選択信号は、アドレスを受け取るためのアドレスバッファ（ＡＢＵＦ）を有効にする他の経路を有する。受け取ったアドレスは予め復号され、ノードＣはいくらかの時間遅延の後にハイ（Ｈｉｇｈ）となる。予備充電信号（ＰＰＲＥ）は、静電流経路を削除するようノードＣがハイになる前に無効にされる。ＭＮＬ３１、ＭＮＬ３２及びＭＮＬ３３の全てのゲート信号がハイになる場合に、ノードＤは放電されて、ローとなる。ノードＤの低電位は、ＩＮＶ３１のＰＭＯＳトランジスタをオンにし、出力ノード（ＯＵＴ３１）をハイにする。 The chip select signal has another path that enables an address buffer (ABUF) to receive the address. The received address is pre-decoded and node C goes high after some time delay. The precharge signal (PPRE) is disabled before node C goes high to remove the static current path. When all the gate signals of MNL31, MNL32 and MNL33 go high, node D is discharged and goes low. The low potential of node D turns on the PMOS transistor of INV31 and makes the output node (OUT31) high.
留意すべきは、ノードＤがローとなって、ＩＮＶ３１のＰＭＯＳトランジスタをオンする前に、ＩＮＶ３１の電源ラインは安定すべきであり、従って、電源ソーストランジスタＭＰＳ３１は、ノードＤがローになる前にオンされるべき点である。この回路実施では、電源ソーストランジスタＭＰＳ３１は、異なる信号遅延（即ち、短い信号遅延）を有した同じ信号を用いることによって制御されて有効にされるので、ＭＰＳ３１は、インバータ回路の如何なる異常も引き起こさないように、より早くオンされ得る。図５に示されるように、ソーストランジスタを適切に制御するよう信号Ａと信号Ｃとの間にはタイミングマージン（ＴＭ１）が存在する。 It should be noted that the power line of INV31 should be stable before node D goes low and turns on the PMOS transistor of INV31, so that the power source transistor MPS31 is not connected before node D goes low. It should be turned on. In this circuit implementation, the power source transistor MPS31 is controlled and enabled by using the same signal with different signal delays (ie, short signal delays) so that the MPS31 does not cause any abnormality of the inverter circuit. So that it can be turned on earlier. As shown in FIG. 5, there is a timing margin (TM1) between the signal A and the signal C so as to appropriately control the source transistor.
ソーストランジスタの動作を制御するために本明細書中で記載される他の方法は、チップ上で様々な信号形式を用いることである。例えば、チップ選択（ＣＳ）などの非同期信号は、設定時間マージンを有してクロックの前にチップに入力する。従って、チップ選択などの非同期信号の早期到達に関連する情報は、たとえアドレスなどの他の入力が、クロックなどの同期信号の立ち上がり又は立ち下がりで捕捉されるとしても、ソーストランジスタをオンするために使用され得る。 Another method described herein for controlling the operation of the source transistor is to use various signal formats on the chip. For example, an asynchronous signal such as chip select (CS) is input to the chip before the clock with a set time margin. Thus, information related to early arrival of asynchronous signals such as chip selection can be used to turn on the source transistor even if other inputs such as addresses are captured at the rising or falling edge of a synchronous signal such as a clock. Can be used.
図４及び図５は、また、電源ソーストランジスタの不必要な有効化及び無効化を防ぐ方法を示す。回路が極めて頻繁に電源トランジスタを有効及び無効にする場合に、必要以上の電力が消費されうることが知られる。これは、例えば、ソーストランジスタが順次的なアクセスの間で非作動とされる場合に生ずる。更なる電力は、入力コンデンサの充電及び放電に応答する極めて頻繁な無効化に応答して消費される。 4 and 5 also illustrate a method for preventing unnecessary activation and deactivation of the power source transistor. It is known that more power can be consumed if the circuit enables and disables the power transistors very frequently. This occurs, for example, when the source transistor is deactivated between sequential accesses. Additional power is consumed in response to very frequent deactivations in response to input capacitor charging and discharging.
この欠点を解決するために、本発明の態様は、例えば無効信号が作動している（即ち、チップ選択が有効でなくなる）としても、ある遅延の後にソーストランジスタの無効化を提供する。図４の実施例で、たとえチップ選択信号（ＣＳ）がハイになるとしても、ノードＡの電位は、例えば、（図４で「遅延」と記された）遅延回路又はソーストランジスタからの電力安定を確実にするのに十分な信号遅延を導入する他の手段に応答して、所望の信号遅延（即ち、１００マイクロ秒）後にハイになる。この与えられる例で、十分な遅延は、チップ選択信号が無効となった後の短期間の間、ソーストランジスタがオンのままであることを確実にする。遅延によって決定される相対的な無効の期間の間にのみ、ソーストランジスタはオフに切り換え復帰されて、容量充電及び放電に関連する電力損失を低減する。 To overcome this drawback, aspects of the present invention provide for the disabling of the source transistor after a certain delay, for example, even if the disabling signal is active (ie, chip selection is no longer valid). In the embodiment of FIG. 4, even if the chip select signal (CS) goes high, the potential at node A is, for example, stable power from a delay circuit or source transistor (denoted “delay” in FIG. 4). In response to other means of introducing sufficient signal delay to ensure that, it goes high after the desired signal delay (ie, 100 microseconds). In this given example, sufficient delay ensures that the source transistor remains on for a short period after the chip select signal is disabled. Only during the relative invalid period determined by the delay, the source transistor is switched off and reduced to reduce the power loss associated with capacitive charging and discharging.
当然、ソーストランジスタは、それが論理回路へ十分な電流を供給することを可能にする大きさを有するので、そのゲート容量の充電及び放電に起因する電力消費は、有意な要素となりうる。従って、遅延の使用は、ＣＳが、ソーストランジスタをオフに切り換える状態として遅延期間の間はローにならないので、チップが事実上待機モードにあることを確実にする。 Of course, since the source transistor has a size that allows it to supply sufficient current to the logic circuit, the power consumption due to charging and discharging of its gate capacitance can be a significant factor. Thus, the use of delay ensures that the chip is effectively in standby mode since CS does not go low during the delay period as the source transistor is switched off.
遅延は、静的、プログラム可能、あるいは、それほど望ましくはないが、他の信号の受信又は変量に応答して、といったように、如何なる所望の方法でも発生しうる。当然、遅延の最適な存続期間は、電力消費を最小限とするように、回路、その用途及び使用に依存する。本発明の一態様は、ユーザが彼らの特定の実施を最適化することを可能にするよう、プログラム可能な遅延期間を提供する。一例として、遅延は、ヒューズを飛ばすことによってプログラムされる。 The delay can occur in any desired manner, such as static, programmable, or less desirable, but in response to receiving or varying other signals. Of course, the optimal duration of the delay depends on the circuit, its application and use so as to minimize power consumption. One aspect of the invention provides a programmable delay period to allow users to optimize their specific implementation. As an example, the delay is programmed by blowing a fuse.
本発明の他の態様で、漏れ電流は、ソーストランジスタを加えて、速度遅延を導入することなく制御するよう、例えば従来のＣＭＯＳラッチなどのラッチ回路において低減され得る。図３は、ＮＭＯＳ電源ソーストランジスタ及びＰＭＯＳ接地ソーストランジスタを有するＣＭＯＳラッチについて記載した。ＣＭＯＳラッチに記憶されたデータが保持される必要がない場合に、例えば、本例におけるＭＮＳ２及びＭＰＳ２などのソーストランジスタは、漏れ経路を取り除くようオフに切り換えられる。 In another aspect of the invention, leakage current can be reduced in a latch circuit, such as a conventional CMOS latch, to add a source transistor and control without introducing speed delay. FIG. 3 described a CMOS latch having an NMOS power source transistor and a PMOS ground source transistor. When the data stored in the CMOS latch does not need to be retained, for example, the source transistors such as MNS2 and MPS2 in this example are switched off to remove the leakage path.
しかし、ＣＭＯＳラッチに記憶されたデータが保持されるべき場合には、ソーストランジスタはオフに切り換えられない。本発明のこのような態様に従って、ＮＭＯＳ及びＰＭＯＳソーストランジスタ（ＭＮＳ２及びＭＰＳ２）のゲート電位は、通常動作の間に存在するゲート電位とは異なる電圧レベルを供給するよう制御され得る。一例として、ＮＭＯＳソーストランジスタ（ＭＮＳ２）のゲート電位は、ＶＤＤよりも大きいブースト電圧（＞ＶＤＤ）からＶＤＤにある電圧（＝ＶＤＤ）へと変更され、ＰＭＯＳソーストランジスタ（ＭＰＳ２）のゲート電位は、また、ＶＳＳよりも低いブースト電圧（＜ＶＳＳ）からＶＳＳ（＝ＶＳＳ）へと変更されうる。従って、ＶＶＤＤ２及びＶＶＳＳ２の電位レベルは、夫々、ＶＤＤ−Ｖｔｎ（ＭＮＳ２）及びＶｔｐ（ＭＰＳ２）となる。なお、Ｖｔｎ（ＭＮＳ２）及びＶｔｐは、夫々、ＭＮＳ２及びＭＰＳ２の閾値電圧である。ＶＶＤＤ２及びＶＶＳＳ２の充電電位レベルは、ＣＭＯＳラッチトランジスタの閾値電圧を増大させることができる。例えば、夫々、ＭＰＬ２１及びＭＰＬ２２のバルク−ソース電圧はＶｔｎ（ＭＮＳ２）だけ低下し、ＭＮＬ２１及びＭＮＬ２２のソース−バルク電圧はＶｔｐ（ＭＰＳ２）だけ増大する。このような電圧変化の方法を用いることは、ＣＭＯＳラッチトランジスタの増大した閾値電圧をもたらし、従って、ＣＭＯＳラッチを流れる漏れ電流は抑制され得る。 However, when the data stored in the CMOS latch is to be retained, the source transistor is not switched off. In accordance with this aspect of the present invention, the gate potentials of the NMOS and PMOS source transistors (MNS2 and MPS2) can be controlled to provide a voltage level that is different from the gate potential present during normal operation. As an example, the gate potential of the NMOS source transistor (MNS2) is changed from a large boost voltage than V DD (> V DD) to the voltage (= V DD) which is to V DD, a gate of the PMOS source transistor (MPS2) potential may also be changed from a low boost voltage than V SS (<V SS) to V SS (= V SS). Therefore, the potential levels of VV DD2 and VV SS2 are V DD −V tn (MNS2) and V tp (MPS2), respectively. V tn (MNS2) and V tp are threshold voltages of MNS2 and MPS2, respectively. The charge potential levels of VV DD2 and VV SS2 can increase the threshold voltage of the CMOS latch transistor. For example, the bulk-source voltages of MPL21 and MPL22 respectively decrease by V tn (MNS2), and the source-bulk voltages of MNL21 and MNL22 increase by V tp (MPS2), respectively. Using such a voltage change method results in an increased threshold voltage of the CMOS latch transistor, and thus leakage current through the CMOS latch can be suppressed.
図６は、ＳＲＡＭ（静的ランダムアクセスメモリ）セルにおいてＮＭＯＳ接地ソーストランジスタ（ＭＮＳ５１）を有する論理回路の他の実施例を表す。当然、同様の回路が、ＤＲＡＭ（動的ランダムアクセスメモリ）のビットライン検知増幅器に関して利用され得る。この実施において、仮想接地電位（ＶＶＳＳ５）は、基準電圧（Ｖｒｅｆ）及び、例えば誤差検出増幅器（ＡＭＰ５）などの増幅器によって適宜制御され得る。その場合に、接地電位は、例えば、チップ選択（ＣＳ）又はブロック選択信号等の選択信号によって反映されるデバイスモードの変化に応答して、作動論理回路モードと非作動論理回路モードとの間で切り換えられる。基準電圧レベルは、ヒューズオプションなどの異なる方法によって設定され得る。この技術の１つの利点は、仮想設定レベル（ＶＶＳＳ５）の制御性である。当然、同様の構造が、代替的に又は更に、ラッチへの仮想ＶＤＤ電位を制御するために実施され得る。 FIG. 6 illustrates another embodiment of a logic circuit having an NMOS ground source transistor (MNS51) in an SRAM (Static Random Access Memory) cell. Of course, similar circuitry can be utilized for DRAM (Dynamic Random Access Memory) bit line sense amplifiers. In this implementation, the virtual ground potential (VV SS5 ) can be appropriately controlled by a reference voltage (V ref ) and an amplifier such as an error detection amplifier (AMP5). In that case, the ground potential is between the active logic mode and the non-active logic mode in response to a change in device mode reflected by a selection signal, such as a chip selection (CS) or block selection signal, for example. Can be switched. The reference voltage level can be set by different methods such as a fuse option. One advantage of this technique is the controllability of the virtual setting level (VV SS5 ). Of course, a similar structure can alternatively or additionally be implemented to control the virtual VDD potential to the latch.
図３に記載されるＣＭＯＳラッチでは、仮想電源レベル及び仮想接地レベルは、ＮＭＯＳ及びＰＭＯＳソーストランジスタの閾値電圧によって決定され、制御不可能である。このようなレベルは、温度、動作電圧などのようなチップの動作状態に反応し、また、組み立て工程のばらつきの影響を受けやすい。例えば、ＭＯＳトランジスタの閾値電圧は、温度が増大すると低下する。従って、実際の電源及び接地レベルと仮想の電源及び接地レベルとの間の差は、温度が増大する場合に小さくなる。このようにして、たとえ漏れ電流が高温でより深刻になるとしても、閾値電圧増大の効果による漏れ抑制は小さくなる。 In the CMOS latch described in FIG. 3, the virtual power supply level and the virtual ground level are determined by the threshold voltages of the NMOS and PMOS source transistors and cannot be controlled. Such levels are sensitive to chip operating conditions such as temperature, operating voltage, etc., and are susceptible to assembly process variations. For example, the threshold voltage of the MOS transistor decreases as the temperature increases. Thus, the difference between the actual power supply and ground level and the virtual power supply and ground level becomes smaller as the temperature increases. In this way, even if the leakage current becomes more serious at high temperatures, the leakage suppression due to the effect of increasing the threshold voltage is reduced.
対照的に、本発明のこのような態様は、仮想電源レベル及び仮想接地レベルがＶｒｅｆレベルに応答して制御され得るので、図６によって表されるような有効な漏れ抑制を提供する。多数の技術のいずれもが、適切に基準レベルを制御してプログラミングするよう適合可能である。接地ソーストランジスタ（ＭＮＳ５１）の状態は、それが、アクセス（即ち、読出）速度の低下を防ぐようワードライン（ＷＬ）の有効化の前にオンにされるように回路によって制御され得る。更に、接地ソーストランジスタは、図４に関連して記載されたようなチップ選択（ＣＳ）などの制御信号を用いることによって、一定の遅延の後にオフにされ得る。 In contrast, such aspects of the present invention provide effective leakage suppression as represented by FIG. 6, since the virtual power supply level and virtual ground level can be controlled in response to the V ref level. Any of a number of techniques can be adapted to properly control and program the reference level. The state of the ground source transistor (MNS51) can be controlled by the circuit so that it is turned on before activation of the wordline (WL) to prevent a decrease in access (ie, read) speed. Furthermore, the ground source transistor can be turned off after a certain delay by using a control signal such as chip select (CS) as described in connection with FIG.
Ｖｒｅｆのレベルは、意図された動作温度、電圧及び回路処理特性に応答して、所与の用途のために設定される。チップ選択信号（ＣＳ）がローとなる場合に、ノードＡ５１はハイとなる（又は、より速い読出速度のためにＭＮＳ５１の電流駆動能力を高めるようＶＤＤよりも高い電圧となる）。ワードライン（ＷＬ）がハイとなる場合に、ビットライン（ＢＬ又はＢＬバー）は、ＣＭＯＳラッチに記憶されたデータに従って放電され、通常の読出又は他のアクセス動作が実行され得る。 The level of V ref is set for a given application in response to the intended operating temperature, voltage and circuit processing characteristics. When the chip select signal (CS) goes low, node A51 goes high (or goes higher than V DD to increase the current drive capability of MNS 51 for faster read speed). When the word line (WL) goes high, the bit line (BL or BL bar) is discharged according to the data stored in the CMOS latch and a normal read or other access operation can be performed.
本発明の遅延されたソーストランジスタ非作動の態様は、動作を完了した後の十分に長い時間期間の間チップが遊休状態であることに応答して選択的に適用され得る。時間期間の長さは、電力節約が得られないような短い時間期間の間の不必要なソーストランジスタのオフ動作を低減する場合に、あるいは、より少ない時間期間と比べて電力消費を低減する用途及び動作に基づいて、十分であると考えられる。 The delayed source transistor deactivation aspect of the present invention can be selectively applied in response to the chip being idle for a sufficiently long period of time after completing the operation. The length of the time period is used to reduce unnecessary source transistor off-operation during short time periods where power savings are not obtained, or to reduce power consumption compared to fewer time periods And based on operation, it is considered sufficient.
例えば、メモリセルが、読出動作の実行後、長時間アクセスされなかった後に、チップ選択信号（ＣＳ）はハイにはならず、ワードラインは有効なままである。この状況では、ワードラインはハイであるから、パスゲートトランジスタＭＮＬ５３及びＭＮＬ５４はオンされる。従って、ビットライン負荷（図示せず。）からＳＲＡＭセルのプルダウントランジスタ（ＭＮＬ５１又はＭＮＬ５２）への漏れ電流は、ＣＭＯＳラッチの漏れ電流に加えられる。従って、この状況で、一定の遅延が信号又は信号の組合せによって決定されるように生じた後に、ワードラインレベルはローへ移り、ワードラインの情報はレジスタに記憶され、接地ソーストランジスタ（ＭＮＳ５１）は仮想接地の電位（ＶＶＳＳ５）を高めるよう制御される。新しい動作が開始すると、ノードＡ５２及びＡ５３の電位レベルは、ワードラインをオンして、ソーストランジスタを制御することによって、リフレッシュされて、前の状態へ戻される。 For example, after the memory cell has not been accessed for a long time after performing a read operation, the chip select signal (CS) does not go high and the word line remains valid. In this situation, since the word line is high, pass gate transistors MNL53 and MNL54 are turned on. Therefore, the leakage current from the bit line load (not shown) to the pull-down transistor (MNL51 or MNL52) of the SRAM cell is added to the leakage current of the CMOS latch. Thus, in this situation, after a certain delay has occurred as determined by the signal or combination of signals, the word line level goes low, the word line information is stored in the register, and the ground source transistor (MNS 51) is Control is performed to increase the potential (VV SS5 ) of the virtual ground. When a new operation begins, the potential levels at nodes A52 and A53 are refreshed and returned to the previous state by turning on the word lines and controlling the source transistors.
図６によって表される実施例は、２つのＣＭＯＳインバータを含む回路を示す。このＣＭＯＳインバータにおいて、第１のインバータの出力は第２のインバータの入力へ接続され、第２のインバータの出力は第２のインバータの入力へ接続されている。第１及び第２のインバータのＰＭＯＳトランジスタのソースは任意の第１ノードへ接続され、第１及び第２のインバータのＮＭＯＳトランジスタのソースは任意の第２ノードへ接続されている。電源又は電源ソーストランジスタは第１ノードへ接続され、接地又は接地ソーストランジスタは第２ノードへ接続されている。第１のアクセス経路（例えば、読出又は書込）は第１のインバータの出力へ接続され、且つ／あるいは、第２のアクセス経路は第２のインバータの出力へ接続されている。 The embodiment represented by FIG. 6 shows a circuit including two CMOS inverters. In this CMOS inverter, the output of the first inverter is connected to the input of the second inverter, and the output of the second inverter is connected to the input of the second inverter. The sources of the PMOS transistors of the first and second inverters are connected to an arbitrary first node, and the sources of the NMOS transistors of the first and second inverters are connected to an arbitrary second node. A power supply or power source transistor is connected to the first node, and a ground or ground source transistor is connected to the second node. The first access path (eg, read or write) is connected to the output of the first inverter and / or the second access path is connected to the output of the second inverter.
望ましくは、本実施例における回路のアクセス経路は、アドレス情報を保持することによって制御され、一方、通常アクセスモード以外のモードで、アクセス経路は、アドレス情報の変化に関わりなくオフされ、アドレス情報は他の場所で保持される。１つのモードで、アクセス経路は、一定期間の間にアドレスの変更がなかった場合にオフされる。１つのモードで、アクセス経路は、一定期間の間にアドレスの変更がなかった場合にオフされ、アドレス情報は他の場所に記憶され、アクセス経路を制御する回路における電源及び／又はソーストランジスタはオフされる。 Desirably, the access path of the circuit in this embodiment is controlled by holding address information, while in modes other than the normal access mode, the access path is turned off regardless of changes in the address information, and the address information is Held elsewhere. In one mode, the access path is turned off when there is no address change for a certain period. In one mode, the access path is turned off if there is no address change for a certain period, address information is stored elsewhere, and the power and / or source transistors in the circuit that controls the access path are turned off. Is done.
一実施例で、アドレス情報は他の場所に記憶され、アクセス経路ゲートは一定の遅延の後又は所与の制御信号に応答してオフされ得る。第１ノードの電圧電位は、通常アクセスモードの電圧電位を下回る所与の量に下がり、第２ノードの電圧電位は、通常アクセスモードの電圧電位を上回る所与のレベルまで上昇する。アクセス経路ゲートは、他の制御信号又はコマンドによってオンされ、第１ノード及び第２ノードの電位は、通常アクセスモードレベルへ回復される。１つのモードで、アクセス経路ゲートは、電源及び／又は接地ソーストランジスタをも制御する回路によって制御され、ソーストランジスタは、アクセス経路ゲートの状態に応答して調節される。１つのモードで、電源及び／又は接地ソーストランジスタは、アクセス経路ゲートがオフされる場合にオフされる。 In one embodiment, the address information is stored elsewhere and the access path gate can be turned off after a certain delay or in response to a given control signal. The voltage potential at the first node falls to a given amount below the voltage potential in the normal access mode, and the voltage potential at the second node rises to a given level above the voltage potential in the normal access mode. The access path gate is turned on by another control signal or command, and the potentials of the first node and the second node are restored to the normal access mode level. In one mode, the access path gate is controlled by circuitry that also controls the power and / or ground source transistor, which is adjusted in response to the state of the access path gate. In one mode, the power and / or ground source transistor is turned off when the access path gate is turned off.
一実施例で、回路は、アクセス経路ゲートがオフされる場合にアドレス情報を記憶するラッチを有し、アドレス情報は、アクセス経路ゲートがオンされる場合にこのラッチから取り戻される。通常アクセス以外の１つのモードで、アクセス経路は通常モードでよりも速くオフされ、アドレスは他の場所に記憶され、更に、アクセス経路ゲートがある制御信号又は命令によってオンされる場合には、記憶されたアドレス情報が使用される。 In one embodiment, the circuit has a latch that stores address information when the access path gate is turned off, and the address information is retrieved from this latch when the access path gate is turned on. In one mode other than normal access, the access path is turned off faster than in normal mode, the address is stored elsewhere, and if the access path gate is turned on by some control signal or instruction, it is stored. Address information is used.
図７は、ソーストランジスタのグループ分けの実施例を表す。グループ分けの使用は、全体的な電力使用が不安定性を回路動作に導入することなく低減されうるように、電力が回路タイミングに応答して印加されることを可能にする。一例として、具体化された回路は、夫々のグループにおけるソーストランジスタを制御するための非同期信号及び同期信号の使用を示す。しかし、当然、他のメカニズムが、グループに対して夫々のソーストランジスタを制御するために使用され得る（例えば、遅延、非同期信号及び／又は同期信号からの遅延オフセットなど）。第１の論理グループは、非同期情報及び／又は制御信号に応答してソース制御回路１によって制御されるソーストランジスタＭＮＳＧ１（電源ソース）及びＭＰＳＧ１（接地ソース）により表される。第２の論理グループは、同期情報及び／又は制御信号に応答してソース制御回路２によって制御されるソーストランジスタＭＮＳＧ２（電源ソース）及びＭＰＳＧ２（接地電位）により表される。この簡単な例で、第１の論理グループは、入力信号を受信して、第２の論理グループを介して伝えられる出力を発生させる。
FIG. 7 shows an embodiment of grouping source transistors. The use of grouping allows power to be applied in response to circuit timing so that overall power usage can be reduced without introducing instability into circuit operation. As an example, the embodied circuit illustrates the use of asynchronous and synchronous signals to control the source transistors in each group. However, of course, other mechanisms can be used to control each source transistor for the group (eg, delay, asynchronous signal and / or delay offset from the synchronous signal, etc.). The first logical group is represented by source transistors MNSG1 (power source) and MPSG1 (ground source) controlled by the
非同期信号よりも速く到達する非同期信号を用いることによる１つの利点は、ソーストランジスタの高速な作動をもたらし、ひいては、論理動作のためにタイミングマージンをもたらすことである。当然、非同期信号の到達は予測不可能であり、更に、非同期信号の状態は、チップが遊休又は待機モードにある場合でさえ変化することがある。 One advantage of using an asynchronous signal that arrives faster than an asynchronous signal is that it provides faster operation of the source transistor and thus a timing margin for logic operation. Of course, the arrival of an asynchronous signal is unpredictable, and the state of the asynchronous signal may change even when the chip is in idle or standby mode.
他の論理グループ（即ち、図中の論理グループ２）よりも前に有効にされる論理グループ（即ち、図中の論理グループ１）に関して、例えばＭＮＳＧ１及びＭＰＳＧ１のようなソーストランジスタの状態は、高速な有効化のために非同期情報からの制御に従う制御回路（即ち、ソース制御回路１）によって調節される。回路の配置は、第２の論理グループに更なるタイミングマージンを与える。この場合に、ソーストランジスタは、同期情報及び／又は制御信号の組合せに応答して作動され得る。この例で、ソーストランジスタは、チップが有効な動作を実行し始めることにのみ応答して、第２段の論理へ電力を供給する。
For a logic group (ie,
明らかなように、ソーストランジスタは、２よりも多いグループにグループ分けされても良く、当該方法は、示された二元的な電源及び接地ソーストランジスタのみならず、単一のソーストランジスタによる使用のために修正可能である。 As will be apparent, the source transistors may be grouped into more than two groups, and the method is not limited to use with a single source transistor, as well as the dual power and ground source transistors shown. Can be modified for.
上記記載は多数の詳細を含むが、これらは、単に本発明の目下好ましい実施例の幾つかの実例を提供するに過ぎず、本発明の適用範囲を限定するよう解釈されるべきではない。従って、明らかなように、本発明の適用範囲は、当業者には明白となりうる他の実施例を完全に包含しており、従って、本発明の適用範囲は、添付の特許請求の範囲以外の何ものにも限定されない。特許請求の範囲で、単数での要素への言及は、明示的に示されない限りは「１つ及び唯一無二」を意味しているわけではなく、むしろ「１又はそれ以上」を意味する。当業者に知られる上記好ましい実施例の要素と構造上及び機能上等価な全てのものは、明示的に本明細書中に組み込まれており、特許請求の範囲に包含されるよう意図されている。更に、装置又は方法が本発明によって解決される夫々及び全ての問題を扱い、それが特許請求の範囲に包含されることは必須ではない。更に、本開示中の要素、部品又は方法ステップは、これらの要素、部品又は方法ステップが特許請求の範囲に明示的に列挙されているかどうかに関わらず、公衆に捧げられることを目的としているわけではない。本願のクレーム要素は、この要素が「〜する（ための）手段」という言い回しを用いて明示的に挙げられない限り、３５Ｕ．Ｓ．Ｃ１１２第６段落の規定に基づいて解釈されない。 While the above description includes numerous details, these merely provide some illustrations of the presently preferred embodiments of the invention and should not be construed as limiting the scope of the invention. Thus, as will be apparent, the scope of the present invention fully encompasses other embodiments that may be apparent to those skilled in the art, and thus the scope of the present invention is other than the scope of the appended claims. It is not limited to anything. In the claims, reference to an element in the singular does not mean "one and only one" unless explicitly indicated, but rather "one or more." All structurally and functionally equivalent elements of the preferred embodiments known to those skilled in the art are expressly incorporated herein and are intended to be encompassed by the claims. . Moreover, it is not essential that an apparatus or method address each and every problem solved by the present invention, which is encompassed by the claims. Furthermore, the elements, components or method steps in this disclosure are intended to be dedicated to the public regardless of whether these elements, components or method steps are explicitly recited in the claims. is not. The claim element of this application is 35 U.S. unless this element is explicitly recited using the phrase “means to”. S. It is not interpreted based on the provisions of C112, sixth paragraph.
本願は、本願でその全体を参照することによって援用された、２００４年１１月８日出願の米国仮出願整理番号６０／６２６，１２０に基づく優先権を主張する。 This application claims priority based on US Provisional Application Serial No. 60 / 626,120, filed Nov. 8, 2004, incorporated herein by reference in its entirety.
本特許文献における題材の一部は、アメリカ合衆国及び他の国の著作権法の下で著作権保護に従う。著作権の所有者は、特許文献又は特許開示の第三者による複製に対して、それが米国特許商標局の公衆に利用可能なファイル又は記録として現されているので異議を有さないが、別な方法でいずれにせよ全ての著作権を留保する。これによって、著作権者は、秘密に保持された本特許文献を有するためにその権利のいずれも放棄せず、３７Ｃ．Ｆ．Ｒ．１．１４章に従ってその権利を制限なく有する。 Some of the subject matter in this patent document is subject to copyright protection under the copyright laws of the United States and other countries. The copyright owner has no objection to a third party copy of a patent document or patent disclosure as it appears as a file or record available to the US Patent and Trademark Office public, All rights reserved anyway in another way. As a result, the copyright owner does not give up any of its rights to have this patent document kept confidential, and 37C. F. R. Has its rights without limitation in accordance with Chapter 1.14.
Claims (30)
集積回路デバイス内の論理トランジスタへ電力を選択的に供給するよう構成された、少なくとも１つのソーストランジスタ、電源若しくは接地、又は電源及び接地の組合せと、
前記論理トランジスタをオンする前に前記ソーストランジスタをオンするよう前記集積回路デバイスの動作モードの変化に応答して前記ソーストランジスタの状態を調節する手段とを有する回路。 A circuit for controlling a source transistor in an integrated circuit device comprising:
At least one source transistor, power source or ground, or a combination of power source and ground, configured to selectively supply power to logic transistors in an integrated circuit device;
Means for adjusting a state of the source transistor in response to a change in an operating mode of the integrated circuit device to turn on the source transistor before turning on the logic transistor.
前記第１の経路遅延は、前記論理トランジスタを作動させる前にソース電源を安定化させるために、前記第２の経路遅延よりも小さい、請求項１記載の回路。 The means for adjusting the state of the source transistor receives a selection signal and communicates the selection signal to the logic transistor via a first path delay before transmitting the selection signal via a second path delay. A circuit configured to convey the selection signal;
The circuit of claim 1, wherein the first path delay is less than the second path delay to stabilize a source power supply before activating the logic transistor.
前記同期信号はクロック信号又は該クロックに同期した信号である、請求項６記載の回路。 The asynchronous signal is a chip selection signal or a block selection signal,
The circuit according to claim 6, wherein the synchronization signal is a clock signal or a signal synchronized with the clock.
前記同期信号は、第２又は後の論理グループのために前記ソーストランジスタの状態を調節するよう適合する、請求項６記載の回路。 The asynchronous signal is adapted to adjust the state of the source transistor for a first logic group;
The circuit of claim 6, wherein the synchronization signal is adapted to adjust the state of the source transistor for a second or subsequent logic group.
論理トランジスタを有する集積回路デバイスへ電力を選択的に供給するよう構成された少なくとも１つのソーストランジスタであって、電源ソーストランジスタ、接地ソーストランジスタ、又は電源ソーストランジスタ及び接地ソーストランジスタの組合せであるソーストランジスタと、
前記ソーストランジスタをオンして、前記論理トランジスタがオンされた後の時間期間の間、前記ソーストランジスタをオン状態に保つよう、前記集積回路デバイスの動作モードの変化に応答して前記ソーストランジスタの状態を調節する手段とを有する回路。 A circuit for controlling a source transistor in an integrated circuit device comprising:
At least one source transistor configured to selectively supply power to an integrated circuit device having a logic transistor, the source transistor being a power source transistor, a ground source transistor, or a combination of a power source transistor and a ground source transistor When,
The state of the source transistor in response to a change in the operating mode of the integrated circuit device to turn on the source transistor and keep the source transistor on for a period of time after the logic transistor is turned on. And means for adjusting the circuit.
バイナリ状態を保持するよう結合された少なくとも２つの論理トランジスタを有し、アクセスモードで読出又は書込のためにアクセスされるよう構成されたラッチ回路と、
仮想ソース電位を保持可能な電源又は接地のいずれか一方である少なくとも１つのソース接続と、
低電力非作動電圧レベルから通常アクセス電圧レベルへと前記ソース接続を駆動する手段とを有し、
前記通常アクセス電圧レベルは、前記デバイスにおいて通常のデバイス読出及び書込アクセスを支持するよう構成される回路。 A circuit for controlling a source transistor in an integrated circuit device comprising:
A latch circuit having at least two logic transistors coupled to hold a binary state and configured to be accessed for reading or writing in an access mode;
At least one source connection that is either power or ground capable of holding a virtual source potential;
Means for driving the source connection from a low power inactive voltage level to a normal access voltage level;
The normal access voltage level is a circuit configured to support normal device read and write access in the device.
前記ＣＭＯＳインバータにおいて、第１のインバータの出力は第２のインバータの入力へ接続され、前記第２のインバータの出力は該第２のインバータの入力へ接続され、前記第１及び第２のインバータのＰＭＯＳトランジスタのソースは所与の第１ノードへ接続され、前記第１及び第２のインバータのＮＭＯＳトランジスタのソースは所与の第２ノードへ接続される、請求項１６記載の回路。 The latch has at least two CMOS inverters;
In the CMOS inverter, the output of the first inverter is connected to the input of the second inverter, the output of the second inverter is connected to the input of the second inverter, and the outputs of the first and second inverters 17. The circuit of claim 16, wherein the source of the PMOS transistor is connected to a given first node and the source of the NMOS transistor of the first and second inverters is connected to a given second node.
代替ノード、第１又は第２は、電源ソース又は電源ソーストランジスタへ結合され、あるいは、接地ソース又は接地ソーストランジスタへ接続される、請求項１６記載の回路。 The source connection is coupled to the first node or the second node;
17. The circuit of claim 16, wherein the alternative node, first or second, is coupled to a power source or power source transistor, or is connected to a ground source or ground source transistor.
前記基準電圧は動的又は静的にプログラミングされる、請求項２０記載の回路。 The means for driving the source connection comprises an amplifier configured to control a voltage potential of the source connection in response to receiving a reference voltage;
21. The circuit of claim 20, wherein the reference voltage is programmed dynamically or statically.
あるいは、第２のアクセス経路は前記第２のインバータの出力へ接続され、
あるいは、第１及び第２のアクセス経路は、夫々、前記第１のインバータ及び前記第２のインバータの出力への接続である、請求項１６記載の回路。 A first access path is connected to the output of the first inverter;
Alternatively, the second access path is connected to the output of the second inverter,
Alternatively, the circuit of claim 16, wherein the first and second access paths are connections to the outputs of the first inverter and the second inverter, respectively.
第１の選択信号を検出するステップと、
前記第１の選択信号の受信に応答して、前記集積回路内で出力段、ラッチ、又は出力段とラッチの組合せへ電力を供給するようソーストランジスタを作動させるステップと、
前記ソーストランジスタを作動させた後に前記集積回路内の論理トランジスタを作動させるステップとを有し、
十分な遅延は、前記ソーストランジスタからの電力を安定させるよう、前記ソーストランジスタの作動と前記論理トランジスタの作動との間に設けられる方法。 A method for controlling low power operation in an integrated circuit device comprising:
Detecting a first selection signal;
Activating a source transistor to provide power to an output stage, a latch, or a combination of an output stage and a latch in the integrated circuit in response to receiving the first selection signal;
Activating a logic transistor in the integrated circuit after activating the source transistor;
A method wherein a sufficient delay is provided between operation of the source transistor and operation of the logic transistor to stabilize power from the source transistor.
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