JP2008509584A - フレックスレイ（ＦｌｅｘＲａｙ）通信コントローラ - Google Patents

Abstract

フレックスレイ通信回線を、フレックスレイ通信コントローラに割り当てられているフレックスレイネットワークメンバーに接続するためのフレックスレイ通信コントローラであって、それによって前記フレックスレイ通信コントローラは、少なくとも１つのメッセージハンドラと、メッセージメモリと、前記メッセージメモリを前記フレックスレイネットワークメンバーに接続するための第１のバッファメモリ構造と、前記フレックスレイ通信回線に前記メッセージメモリを接続するための第２のバッファメモリ構造があるため、いくつかのパーツを封入し、それによりすべてのパーツが前記フレックスレイ通信回線を前記フレックスネットワークメンバーに接続するためにともに機能しており、前記フレックスレイ通信コントローラが、前記機能が前記フレックスレイ通信コントローラ上に位置する種々のレジスタのコンテンツによって制御されるように構築される。

Description

１．本書について

１．１ 変更の管理
１．１．１ 現状
改訂版０．６２
１．１．２ 変更履歴
発行物 日付 変更者 変更
改訂版０．１ １８．０９．０２ C.Horst 原案
改訂版０．２ １９．０３．０３ C.Horst ＰＷＤ０．８に適応
改訂版０．３ １２．０８．０３ C.Horst 第３章、第５章、第６章完成
改訂版０．４ １０．１０．０３ C.Horst プロトコル開発の実際の状態に適応
改訂版０．５ １９．１２．０３ C.Horst プロトコル開発の実際の状態に適応
改訂版０．５１ １２．０２．０４ C.Horst プロトコル開発の実際の状態に適応
改訂版０．５２ １２．０３．０４ C.Horst プロトコル開発の実際の状態に適応
改訂版０．５３ ０７．０５．０４ C.Horst プロトコル開発の実際の状態に適応
改訂版０．６ ２１．０５．０４ C.Horst プロトコル開発の実際の状態に適応
改訂版０．６１ ２４．０６．０４ C.Horst プロトコル開発の実際の状態に適応
改訂版０．６２ １９．０７．０４ C.Horst プロトコル開発の実際の状態に適応

１．２ 規約
本ユーザマニュアル中、以下の規則が使用される。
ヘルベチカ太字 ビット及び信号の名称
ヘルベチカ斜体 ビット及び信号の状態

１．３ 適用範囲
本書は、アプリケーションプログラマの観点からＥ−レイフレックスレイＩＰモジュール（Ｅ−Ｒａｙ ＦｌｅｘＲａｙ ＩＰ−ｍｏｄｕｌｅ）及びその特徴を説明する。Ｅ−レイモジュールをユーザが定義したＡＳＩＣに統合するために必要なすべての情報はモジュール統合ガイドに記載されている。特定のカスタマＣＰＵインタフェースについての情報はそれぞれのカスタマＣＰＵインタフェース仕様書に記載されている。

本書は開発中のＥ−レイＩＰモジュールの実際の状態を反映する。ＥレイＩＰモジュール仕様の将来のバージョンに対する互換性は保証されていない。

１．４ 参考資料
本書は以下の文書を参照する。
参考資料１
著者（複数の場合がある） フレックスレイグループ（ＦｌｅｘＲａｙ Ｇｒｏｕｐ）
題名 通信システムプロトコル仕様２．０版（ＦｌｅｘＲａｙ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ Ｐｒｏｔｏｃｏｌ Ｓｐｅｃｉｆｉｃａｔｉｏｎ ｖ２．０）

１．５ 用語及び略語
本書は以下の用語及び略語を使用する。
用語 意味
ＡＰ アクションポイント
ＢＣＡ ビットクロックアライメント
ＢＤ バスドライバ
ＢＤｅ 電気バスドライバ
ＢＤｏ 光バスドライバ
ＢＧ バスガーディアン（Ｂｕｓ Ｇｕａｒｄｉａｎ）
ＢＧＥ ガーディアンを大文字にし、イネーブルにする
ＢＧＳＭＥ バスガーディアンスケジュールモニタエラー（エラー信号）
ＢＧＳＭ バスガーディアンスケジュールモニタ
ＢＧＴ ガーディアンとチェックマークを大文字にし、ワード信号を追加する。
ＢＳＤ ビットストリームデコーディング
ＢＳＥ ビットストリームエンコーディング
ＢＳＳ バイト開始シーケンス
ＣＡＳ 衝突回避記号
ＣＣ 通信コントローラ
ＣＣＦＣ クロック補正失敗カウンタ
ＣＣＬＲ クロック補正制限到達（エラー信号）
ＣＣＭＳ コールドスタートカウンタ最大信号（エラー信号）
ＣＥ 通信要素
ＣＨＩ コントローラホストインタフェース
ＣＨＩＲＰ チャネル休止認識ポイント
ＣＲＣ 周期冗長検査
ＣＳＥＩ チャネルステータス及びエラー情報
ＤＴＳ 動的トレーリングシーケンス
ＥＣＵ 電気制御装置。ノードと同じ。
ＥＭＣ 電磁場適合性
ＥＲＲＮ エラー否定（Ｅｒｒｏｒ Ｎｏｔ）信号
ＦＥＳ フレーム終了シーケンス
ＦＩＦＯ 先入れ先出し（データバッファ構造）
ＦＳＥＩ フレームステータス及びエラー情報
ＦＳＰ フレーム及び記号処理
ＦＳＳ フレーム開始シーケンス
ＦＴＡ フォールトトレランス平均
ＦＴＤＭＡ フレキシブル（Ｆｌｅｘｉｂｌｅ）時分割多重接続（媒体アクセス方法）
ＦＴＭ フォールトトレラント中間点
ＩＢＦ 入力バッファ
ＩＣＷ 初期チェックウィンドウ
ＩＦＧ フレーム間ギャップ
ＩＮＨ 抑止信号
ＩＳＧ スロット間ギャップ
ＬＬＩ 論理回線インタフェース
ＭＡＣ 媒体アクセス制御
ＭＡＳ 媒体アクセス方式
ＭＯＣＳ 損失オフセット補正信号（エラー信号）
ＭＲＣＳ 損失速度補正信号（エラー信号）
ＭＴ マクロチック（Ｍａｃｒｏｔｉｃｋ）
ＭＴＳ 媒体アクセステスト記号
ＮＣＴ ネットワーク通信時間
ＮＩＴ ネットワーク休止時間
ＮＭ ネットワーク管理
ＮＲＺ ゼロ復帰なし（エンコーディングの方法）
ＯＢＦ 出力バッファ
ＳＤＬ 仕様及び記述言語
ＳＭＭＳ 起動過半数損失信号
ＳＰＩ シリアル周辺インタフェース
ＳＴＢＮ 非待機信号
ＳＷ シンボルウィンドウ
ＴＢＤ 使用予定
ＴＤＭＡ 時分割多重接続（媒体アクセス方法）
ＴＲＰ 時間基準点
ＴＳＳ 送信開始シーケンス
ＴＴ−Ｄ 時間トリガ分散同期（プロトコルモード）
ＴＴ−Ｍ 時間トリガマスタ制御同期（プロトコルモード）
ＴｘＥＮ ＣＣからの送信イネーブル信号
μＴ マイクロチック（Ｍｉｃｒｏｔｉｃｋ）
ＶＣＷ 妥当性検査チェックウィンドウ
ＷＤＴ 監視機構ディスエーブル時間
ＷＵ スリープ解除
ＷＵＳ スリープ解除記号

２．概要
Ｅ−レイモジュールは、スタンドアローンデバイスとして、あるいはＡＳＩＣの一部として統合できるフレックスレイＩＰモジュールである。それはＲＴＬレベルのＶＨＤＬで記述され、合成のために作成されている。Ｅ−レイＩＰモジュールはフレックスレイプロトコル仕様２．０版に従って通信を実行する。ビットレートは毎秒１０ＭＢｉｔまでの値にプログラミングできる。物理層への接続のために、追加のバスガーディアン（ＢＧ）とバスドライバ（ＢＤ）ハードウェアが必要とされる。

フレックスレイネットワークでの通信のためには、装置最高２５４データバイトの個々のメッセージバッファが構成される。メッセージストレージは、最大６４メッセージバッファを保持する単一ポートメッセージＲＡＭから成る。メッセージの処理に関するすべての機能はメッセージハンドラ内で実施される。それらの機能は承認フィルタリング、２台のフレックスレイプロトコルコントローラとメッセージＲＡＭの間でのメッセージの転送、及びメッセージステータス情報の提供だけではなく送信スケジュールの維持である。

Ｅ−レイＩＰモジュールのレジスタセットは、モジュールホストインタフェースを介して外部ＣＰＵによって直接的にアクセスできる。これらのレジスタは、フレックスレイプロトコルコントローラ、メッセージハンドラ、グローバルタイミング装置、システム汎用制御、フレーム及び記号処理、ネットワーク管理、割り込み制御を制御／構成／監視するため、及び入力／出力バッファを介してメッセージＲＡＭにアクセスするために使用される。

Ｅ−レイＩＰモジュールは、その８／１６／３２−ｂｉｔの汎用ＣＰＵインタフェースを介して広範囲な顧客識別型ホストＣＰＵに接続できる。

Ｅ−レイＩＰモジュールは以下の特徴をサポートする。
・フレックスレイ仕様２．０版に一致する。
・各チャネルで最高毎秒１０Ｍｂｉｔのデータ転送速度
・最高６４のメッセージバッファを構成可能
・最大５６バイトのデータフィールドのある６４メッセージバッファまたは２５４バイトのデータフィールドのある最大１６のメッセージ等の保存のための４．６ＫｂｙｔｅのメッセージＲＡＭ
・さまざまなペイロード長のメッセージバッファの構成が可能
・１つの構成可能な受信ＦＩＦＯ
・各メッセージバッファは受信バッファとして、送信バッファとして、あるいは受信ＦＩＦＯの一部として構成可能である
・入力バッファと出力バッファを介するメッセージバッファへのホストアクセス
入力バッファ：メッセージＲＡＭに転送されるメッセージを保持する
出力バッファ：メッセージＲＡＭから読み取られるメッセージを保持する
・フレームＩＤ、チャネルＩＤ、及びサイクルカウンタのためのフィルタリング
・マスク可能なモジュール割り込み
・ネットワーク管理サポート済み
・広範囲な顧客識別型ホストＣＰＵに接続可能な８／１６／３２−ｂｉｔの汎用ＣＰＵインタフェース

２．１ ブロック図
図１：Ｅ−レイブロック図

カスタマＣＰＵインタフェース（ＣＩＦ）
汎用ＣＰＵインタフェースを介して顧客識別型ホストＣＰＵをＥ−レイＩＰモジュールに接続する。

汎用ＣＰＵインタフェース（ＧＩＦ）
Ｅ−レイＩＰモジュールには、広範囲の顧客識別型ホストＣＰＵへの接続のために作成された８／１６／３２−ｂｉｔの汎用ＣＰＵインタフェースが備えられている。構成レジスタ、ステータスレジスタ、及び割り込みレジスタがそれぞれのブロックに取り付けられ、汎用ＣＰＵインタフェースを介してアクセスできる。

入力バッファ（ＩＢＦ）
メッセージＲＡＭ内で構成されるメッセージバッファへの書き込みアクセスのために、ホストＣＰＵは入力バッファに対する特定のメッセージバッファのためにヘッダ及びデータセクションを書き込むことができる。次に、メッセージハンドラは入力バッファから、メッセージＲＡＭ内の選択されたメッセージバッファにデータを転送する。

出力バッファ（ＯＢＦ）
メッセージＲＡＭ内で構成されるメッセージバッファへの読み取りアクセスのために、メッセージハンドラは出力バッファに選択されたメッセージバッファを転送する。転送完了後、ホストＣＰＵは出力バッファから転送されたメッセージバッファのヘッダとデータセクションを読み取ることができる。

メッセージハンドラ（ＭＨＤ）
Ｅ−レイメッセージハンドラは、以下の構成要素間のデータ転送を制御する。
・入力／出力バッファとメッセージＲＡＭ
・２台のフレックスレイプロトコルコントローラとメッセージＲＡＭの一時バッファＲＡＭ

メッセージＲＡＭ
メッセージＲＡＭは、関連する構成データ（ヘッダとデータセクション）とともに最高６４のフレックスレイメッセージバッファを保存する単一ポートＲＡＭから成る。

ＲＡＭ Ａ／Ｂ
一時バッファＲＡＭ。最新の受信メッセージ、または次に送信されるメッセージをバッファに保存する。２つの完全なメッセージのデータセクションを保存する。

ＰＲＴ Ａ／Ｂ
フレックスレイプロトコルコントローラはシフトレジスタとフレックスレイプロトコルＦＳＭから成る。それらは即座のメッセージ保存のための一時バッファＲＡＭに接続され、バスガーディアン（ＢＧ）とバスドライバ（ＢＤ）を介して物理層に接続される。

シフトレジスタとフレックスレイプロトコルＦＳＭは以下の機能を実行する。
・ビットタイミングの制御
・フレックスレイフレームと記号の受信／送信
・ヘッダＣＲＣのチェック
・フレームＣＲＣの生成／チェック
・バスガーディアン及びバスドライバへの接続

フレックスレイプロトコルコントローラには、以下へのインタフェースがある。
・物理層（バスガーディアンとバスドライバ）
・一時バッファＲＡＭ
・メッセージハンドラ
・グローバルタイムユニット
・システムユニバーサルコントロール
・フレーム及び記号処理
・ネットワーク及びエラー管理
・割り込み制御

グローバルタイムユニット（ＧＴＵ）
タイミングユニットは以下の機能を実行する。
・マイクロチックの生成
・マクロチックの生成
・ＦＴＭアルゴリズムによるフォールトトレラントクロック同期
−速度補正
−オフセット補正
・サイクルカウンタ
・静的セグメントのタイミング制御
・動的セグメントのタイミング制御（ミニスロット化）
・外部クロック補正のサポート

システムユニバーサルコントロール（ＳＵＣ）
システムユニバーサルコントロールは以下の機能を制御する。
・スリープ解除
・起動
・通常動作
・受動動作

フレーム及び記号処理（ＦＳＰ）
フレーム及び記号処理は、以下の機能を制御する。
・フレーム及び記号の正しいタイミングをチェックする。
・受信されたフレームの構文的及び意味論的な正確性をテストする。
・スロットステータスフラグをセットする。

ネットワーク管理（ＮＥＭ）
ネットワーク管理は以下の機能を実行する
・ネットワーク管理ベクトルの処理

割り込み制御（ＩＮＴ）
割り込みコントローラは以下の機能を実行する。
・エラーフラグとステータス割り込みフラグを保持する。
・割り込みソースのイネーブル／ディスエーブルを制御する。
・２つのモジュール割り込み線に対する割り込みソースの割り当てを制御する。
・２つのモジュール割り込み線のイネーブル／ディスエーブル
・２つの割り込みタイマを保持する。

３．汎用インタフェース
汎用インタフェースはＥ−レイ設計（Ｅ−レイコア）の合成可能（ｓｙｎｔｈｅｓｉｚａｂｌｅ）コードをカプセル化する。カスタマＣＰＵインタフェース及びＲＡＭブロックのような顧客識別型のすべての構成要素は汎用インタフェースに接続される。図２はその汎用インタフェースを介した外部世界へのＥ−レイコアの接続を示す。

図２：Ｅ−レイコアの汎用インタフェース

汎用インタフェースは汎用ＣＰＵインタフェース、埋め込みＲＡＭブロックへのインタフェース、及び物理層インタフェースから成る。

３．１汎用ＣＰＵインタフェース
汎用ＣＰＵインタフェースは、カスタマＣＰＵインタフェースを介してＥ−レイモジュールを顧客識別型ホストに接続する。汎用ＣＰＵインタフェースは広範囲の顧客識別型ＣＰＵへの接続のために設計されたそれは８／１６／３２−ｂｉｔのアクセスをサポートし、以下のポートを備えている。

３．１．１ 汎用インタフェースを介したホストアクセス

図３：Ｅ−レイレジスタ及び入力／出力バッファＲＡＭへの書き込みアクセス
レジスタへの書き込みアクセスは１クロックサイクルを要する。ＲＡＭアドレスへの書き込みアクセスは２クロックサイクルを要する。

図４：Ｅ−レイレジスタ及び入力／出力バッファＲＡＭへの読み取りアクセス
レジスタからのデータは１クロックサイクル内で有効であるが、同期ＲＡＭのために、内部ＲＡＭブロックからの読み取りアクセスは２クロックサイクルを要する。信号ｅｒａｙ＿ｂｙｔｅｎ［４］は読み取りアクセス時には無視される。

図５：入力バッファＲＡＭからメッセージＲＡＭ及びメッセージＲＡＭから出力バッファＲＡＭへのデータ転送
入力バッファからメッセージＲＡＭへの（あるいはメッセージＲＡＭからの出力バッファへの）データ転送は、それぞれのコマンド要求レジスタ（ＩＢＣＲ／ＯＢＣＲ）への書き込みアクセスによって開始される。それぞれのビジー信号（ｅｒａｙ＿ｉｂｕｓｙまたはｅｒａｔ＿ｏｂｕｓｙ）がリセットされるまでの遅延時間は、メッセージのペイロード長及びメッセージハンドラの実際の状態に依存する。

３．２ 物理層インタフェース
物理層インタフェースは、Ｅ−レイモジュールをバスガーディアン（ＢＧ）及びバスドライバ（ＢＤ）に接続する。

２つのチャネルのそれぞれについて、別々のバスドライバとバスガーディアンデバイスが必要とされる。バスガーディアンはオプションである。

３．３ 埋め込みＲＡＭブロックへのインタフェース
Ｅ−レイ設計に使用される７個の埋め込みＲＡＭブロックは、後述されるインタフェースを介してＥ−レイコアに接続される。Ｅ−レイモジュールは同期ＲＤ／ＷＲのある単一ポートＲＡＭへの接続のために設計される。すべてのＲＡＭブロックの幅は３３ビット、つまり３２データビット及び１パリティビットである。

３．３．１ 入力バッファインタフェース
入力バッファＲＡＭ１インタフェースは以下のポートを有する。

入力バッファＲＡＭ２インタフェースには以下のポートがある。

出力バッファインタフェース
出力バッファＲＡＭ１インタフェースには以下のポートがある。

出力バッファＲＡＭ２インタフェースには以下のポートがある。

３．３．３ メッセージＲＡＭインタフェース
メッセージＲＡＭは最高６４メッセージバッファのヘッダとデータセクションを保存する。メッセージＲＡＭインタフェースには以下のポートがある。

３．３．４ 一時バッファＲＡＭインタフェース
２つのフレックスレイチャネルのそれぞれに関連付けられた一時バッファＲＡＭがある。チャネルＡの一時バッファＲＡＭインタフェースには以下のポートがある。

チャネルＢの一時バッファＲＡＭインタフェースには以下のポートがある。

３．３．５ 埋め込みＲＡＭブロックへの読み取り／書き込みアクセス
図６：埋め込みＲＡＭブロックに対する、同期した書き込み／読み出しのアクセス

４．プログラマのモデル
４．１ レジスタマップ
Ｅ−レイモジュールは、２キロバイトのアドレス空間（０ｘ００００から０ｘ０７ＦＦ）を割り当てる。レジスタは３２−ｂｉｔレジスタとして編成されている。８／１６−ｂｉｔのアクセスもサポートされている。メッセージＲＡＭに対するホストアクセスは入力バッファと出力バッファを介して行われる。それらはメッセージハンドラの制御下でメッセージＲＡＭに、及びメッセージＲＡＭから転送されるデータをバッファに保存し、ホストアクセスとメッセージ受信／送信間の衝突を回避する。

アドレス０ｘ００００から０ｘ０００Ｆは顧客に特化する目的のために予約されている。これらのアドレスに関するすべての機能はカスタマＣＰＵインタフェースに位置する。アドレス０ｘ００１０と０ｘ００１４に位置するテストレジスタは４．３特殊レジスタに説明されている条件下だけで書き込み可能である。

メッセージバッファの割り当ては以下の表１０に示される方式に従って行われる。使用可能なメッセージバッファの数Ｎは構成されたメッセージバッファのペイロード長さに依存し、１６（２５４データバイト）から最大６４（５６データバイト）メッセージバッファまで変化してよい。

メッセージバッファはこれらの連続グループに分けられる。
・静的バッファ−静的セグメント用の送信／受信バッファ
・動的バッファ−動的セグメント用の送信／受信バッファ
・ＦＩＦＯバッファ−ＦＩＦＯ受信をバッファに一時保存する。

メッセージバッファ分離構造は、メッセージＲＡＭ構成レジスタをプログラミングすることによってＣＯＮＦＩＧ状態だけで変更できる。静的セグメントに割り当てられるメッセージバッファのセットはメッセージバッファ０で開始し、動的セグメントに割り当てられる第１のメッセージの前に終了する。

メッセージハンドラ構成レジスタ２のなかでＳＦＩＤ［９：０］によって構成されるキースロットＩＤを保持するメッセージバッファは、ノードが（ＳＵＣ構成レジスタ内のＴＸＳＴとＴＸＳＹによって構成される）起動／同期ノードまたは単一のスロットフレームである場合に起動／同期フレームを保持するために設けられる。

動的セグメントに割り当てられるメッセージバッファのセットは最後の静的バッファの後に開始し、ＦＩＦＯバッファの前に終了する。静的セグメントにまたは動的セグメントに割り当てられていないすべてのメッセージバッファが単一のＦＩＦＯバッファに連結される。ＦＩＦＯバッファは最後の動的バッファ後に開始する。静的セグメントに、及び／または動的セグメントにすべての使用可能なメッセージバッファが割り当てられる場合にはＦＩＦＯバッファは存在しないであろう。

４．２ カスタマレジスタ
０ｘ００００から０ｘ０００Ｆまでのアドレス空間は顧客識別型レジスタのために予約される。これらのレジスタは、実現される場合、カスタマＣＰＵインタフェースブロック内に位置する。説明は特別のカスタマＣＰＵインタフェース仕様書に記載されている。

特殊レジスタ
４．３．１ テストレジスタ１（テスト１）
テストレジスタ１は、Ｅ−レイモジュールのテストモードを構成するために制御ビットを保持する。このレジスタへの書き込みアクセスは、ＷＲＴＥＮビットが設定されている場合にのみ可能である。

ＷＲＴＥＮ 書き込みテストレジスタイネーブル
テストレジスタへの書き込みアクセスをイネーブルする。ビットを「０」から「１」に設定するには、テストモードキーは第４．３．３項ロックレジスタ（ＬＣＫ）に規定されるように書き込まれなければならない。レジスタの他のビットは変更される一方、ＷＲＴＥＮが「１」で保持されているときにはアンロックシーケンスは必要とされない。ビットはいずれの時点においても「０」にリセットできる。
１＝テストレジスタへの書き込みアクセスがイネーブルされる。
０＝テストレジスタへの書き込みアクセスがディスエーブルされる。

ＴＭＣ［２：０］テストモード制御
０００＝正常運転モード、デフォルト
００１＝ＲＡＭテストモード−Ｅ−レイモジュールのすべてのＲＡＭブロックは、ホストＣＰＵによって直接的にアクセス可能である。このモードは製造テスト中に埋め込みＲＡＭブロックのテストをイネーブルすることを目的としている。
０１０＝ループバックモード−ループバックモードでは、Ｅ−レイモジュールは非同期送信モードで作業し、独自の送信済みメッセージを受信済みメッセージとして処理し、第１の一致する受信バッファの中に（それらが承認フィルタリングを合格すると）それらを保存する。
０１１＝Ｉ／Ｏテストモード−出力ピンｅｒａｙ＿ｔｘｄ１、ｅｒａｙ＿ｔｘｄ２、ｅｒａｙ＿ｔｘｅｎ１＿ｎ、ｅｒａｙ＿ｔｘｅｎ２＿ｎ、ｅｒａｙ＿ａｒｍ、ｅｒａｙ＿ｂｇｔ、ｅｒａｙ＿ｍｔはビットＴＸＡ、ＴＸＢ、ＴＸＥＮＡ、ＴＸＥＮＢ、ＡＲＭ、ＢＧＴ、ＭＴによって規定される値により駆動される。入力ピンｅｒａｙ＿ｒｘｄ１、ｅｒａｙ＿ｒｘｄ２、ｅｒａｙ＿ｂｇｅ１、ｅｒａｙ＿ｂｇｅ２に適用される値はレジスタビットＲＸＡ、ＲＸＢ、ＢＧＥＡ、ＢＧＥＢから読み取ることができる。
１００．．１１１＝未使用−正常な運転モードにマッピングされる。

以下のテストレジスタ１ビットは、それぞれのピンを駆動する／読み取ることによって物理層（接続性テスト）へのインタフェースをテストするために使用される。
ＲＸＡ モニタチャネルＡ受信ピン
0= eray_rxd1=’0’
1= eray_rxd1=’1’

ＲＸＢ モニタチャネルＢ受信ピン
0= eray_rxd2=’0’
1= eray_rxd2=’1’

ＴＸＡ チャネルＡ送信ピンの制御
０＝ｅｒａｙ＿ｔｘｅｎ１ピンは「０」を駆動する。
１＝ｅｒａｙ＿ｔｘｅｎ１ピンは「１」を駆動する。

ＴＸＢ チャネルＢ送信ピンの制御
０＝ｅｒａｙ＿ｔｘｅｎ２ピンは「０」を駆動する。
１＝ｅｒａｙ＿ｔｘｅｎ２ピンは「１」を駆動する。

ＴＸＥＮＡ チャネルＡ送信イネーブルピンの制御
０＝ｅｒａｙ＿ｔｘｄ１＿ｎピンは「０」を駆動する。
１＝ｅｒａｙ＿ｔｘｄ１＿ｎピンは「１」を駆動する。

ＴＸＥＮＡ チャネルＢ送信イネーブルピンの制御
０＝ｅｒａｙ＿ｔｘｄ２＿ｎピンは「０」を駆動する。
１＝ｅｒａｙ＿ｔｘｄ２＿ｎピンは「１」を駆動する。

ＢＧＥＡ モニタチャネルＡバスガーディアンイネーブルピン
0= eray_bge1=’0’
1= eray_bge1=’1’

ＢＧＥＢ モニタチャネルＢバスガーディアンイネーブルピン
0= eray_bge2=’0’
1= eray_bge2=’1’

ＡＲＭ バスガーディアンＡＲＭピンの制御
０＝ｅｒａｙ＿ａｒｍピンは「０」を駆動する。
１＝ｅｒａｙ＿ａｒｍピンは「１」を駆動する。

ＢＧＴ バスガーディアンチックピンの制御
０＝ｅｒａｙ＿ｂｇｔピンは「０」を駆動する。
１＝ｅｒａｙ＿ｂｇｔピンは「１」を駆動する。

ＭＴ バスガーディアンマクロチップピンの制御
０＝ｅｒａｙ＿ｍｔピンは「０」を駆動する。
１＝ｅｒａｙ＿ｍｔピンは「１」を駆動する。

非同期送信モード（ＡＴＭ）
非同期送信モード状態は、ＣＣがＣＯＮＦＩＧ状態にあり、テストレジスタ１内のビットＷＲＴＥＮが「１」に設定されている間に、ＳＵＣ構成レジスタ１（ＣＨＩコマンド：）ＡＴＭ）の中のＣＨＩコマンドベクトルＣＭＤ［３：０］に「１１００」を書き込むことによって入力される。任意の他の状態で呼び出されるとき、あるいはビットＷＲＴＥＮが設定されていないとき、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＳＵＣ構成レジスタ１内のＣＨＩコマンドベクトルＣＭＤ［３：０］に「０００１」（ＣＨＩコマンド：ＣＯＮＦＩＧ）を書き込むことによって非同期送信モードを離れることができる。Ｅ−レイモジュールがＡＴＭモードにある間、ＣＣステータス及びエラーベクトルのＰＯＣＳ［５：０］は「００ １０００」を示す。

フレックスレイのＡＴＭモード送信では、入力バッファコマンドマスクレジスタの中のビットＳＴＸＲが「１」に設定されている間に、入力バッファコマンド要求レジスタにそれぞれのメッセージバッファの数を書き込むことによってフレームがトリガされる。このモードでは、スリープ解除、起動及びクロック同期は迂回される。

ループバックモード
ＣＣがＣＯＮＦＩＧ状態にあり、テストレジスタ１の中のビットＷＲＴＥＮが「１」に設定されている間にＳＵＣ構成レジスタ１（ＣＨＩコマンド：ＬＯＯＰ＿ＢＡＣＫ）内のＣＨＩコマンドベクトルＣＭＤ［３：０］に「１１０１」を書き込むことによってループバックモード状態に入る。任意の他の状態で呼び出されるとき、あるいはビットＷＲＴＥＮが設定されていないとき、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＳＵＣ構成レジスタ１内のＣＨＩコマンドベクトルＣＭＤ［３：０］に「０００１」（ＣＨＩコマンド：ＣＯＮＦＩＧ）を書き込むことによって、ループバックモードを離れることができる。ＣＣステータス及びエラーベクトルのＰＯＣＳ［５：０］は、Ｅ−レイモジュールがループバックモードにある間に「００ １００１」を示す。
＞＞＞ループバックモードの説明＜＜＜

４．３．２ テストレジスタ２（ＴＥＳＴ２）
テストレジスタ２は、Ｅ−レイモジュールの埋め込みＲＡＭブロックのＲＡＭテストに必要とされるすべてのビットを保持する。このレジスタへの書き込みアドレスは、テストレジスタ１の中のビットＷＲＴＥＮが設定されるときにのみ可能である。

ＲＳ［２：０］ ＲＡＭ選択
ＲＡＭテストモードでは、ＲＳ［２：０］によって選択されるＲＡＭブロックがモジュールアドレス０ｘ４００から７ＦＦ（１０２４バイトアドレス）にマッピングされる。
０００＝入力バッファＲＡＭ１
００１＝入力バッファＲＡＭ２
０１０＝出力バッファＲＡＭ１
０１１＝出力バッファＲＡＭ２
１００＝一時バッファＲＡＭ Ａ
１０１＝一時バッファＲＡＭ Ｂ
１１０＝メッセージＲＡＭ
１１１＝未使用

ＳＳＥＬ［２：０］ セグメント選択
完全なメッセージＲＡＭ（４６０８バイトアドレス）へのアクセスを可能とするためには、メッセージＲＡＭは、セグメント化される。
０００＝ＲＡＭバイト００００ｈから０３ＦＦｈへのアクセスがイネーブルされる。
００１＝ＲＡＭバイト０４００ｈから０７ＦＦｈへのアクセスがイネーブルされる。
０１０＝ＲＡＭバイト０８００ｈから０ＢＦＦｈへのアクセスがイネーブルされる。
０１１＝ＲＡＭバイト０Ｃ００ｈから０ＦＦＦｈへのアクセスがイネーブルされる。
１００＝ＲＡＭバイト１０００ｈから１１ＦＦｈへのアクセスがイネーブルされる。
１０１．．．１１１＝未使用

ＷＲＰＢ 書き込みパリティビット
選択されたＲＡＭロケーションに書き込まれるパリティビットの値

ＲＤＰＢ 読み取りパリティビット
選択されたＡＭロケーションから読み取られるパリティビットの値

ＲＡＭテストモード
ＲＡＭテストモード（ＴＭＣ［２：０］＝「００１」）では、７個のＲＡＭブロックの内の１つが、それぞれの値にＲＳ［２：０］をプログラミングすることによって直接的なＲＤ／ＷＲアクセスのために選択できる。
０００： ＩＢＦ１＝入力バッファＲＡＭ
００１： ＩＢＦ２＝入力バッファシャドーＲＡＭ
０１０： ＯＢＦ１＝出力バッファＲＡＭ
０１１： ＯＢＦ２＝出力バッファシャドーＲＡＭ
１００： ＴＢＦ１＝一時バッファＲＡＭ Ａ
１０１： ＴＢＦ２＝一時バッファＲＡＭ Ｂ
１１０： ＭＢＦ＝メッセージＲＡＭ

外部アクセスの場合、選択されたＲＡＭブロックはアドレス空間４００ｈから７ＦＦ（１０２４バイトアドレスまたは２５６ワードアドレス）にマッピングされる。

メッセージＲＡＭの長さは使用可能なアドレス空間を超えるため、メッセージＲＡＭは１０２４バイトのセグメントにセグメント化される。セグメントは、テストレジスタ２にＳＳＥＬ［２：０］をプログラミングすることによって選択できる。
図７：Ｅ−レイＲＡＭブロックへのテストモードアクセス

ロックレジスタ（ＬＣＫ）
ロックレジスタは書き込み専用である。レジスタを読み取ると０ｘ００００が戻る。

ＣＬＫ［７：０］ 構成ロックキー
ＳＵＣ構成レジスタ１にＣＭＤ［３：０］を書き込むことによってＣＯＮＦＩＧ状態を離れるためには、書き込み動作の前に、構成ロックキーへの２つの連続書き込みアクセスが直接的に先行しなければならない。この書き込みシーケンスが他のロケーションへの読み取りアクセスまたは書き込みアクセスによって割り込まれる場合、ＣＣはＣＯＮＦＩＧ状態のままとなり、シーケンスは繰り返されなければならない。
第１の書き込み：０xCE =0b1100
1110
第２の書き込み：０x31 =0b0011
0001

ＴＭＫ［７：０］ テストモードキー
テストレジスタの中のビットＷＲＴＥＮを「１」に書き込むために、書き込み動作の前に、テストモードキーへの２つの連続書き込みアクセスが直接的に先行しなければならない。この書き込みシーケンスは他のロケーションへの読み取りアクセスまたは書き込みアクセスによって割り込まれる場合、ビットＷＲＴＥＮは「１」に設定され、シーケンスは繰り返されなければならない。
第１の書き込み：０x75 =0b0111
0101
第２の書き込み：０x8A =0b1000
1010

４．４ 割り込みレジスタ
４．４．１ エラー割り込みレジスタ（ＥＩＲ）
ＣＣがリストされているエラー状態の１つを検出するとフラグがセットされる。フラグは、ホストがそれらをクリアするまでセットされたままである。フラグは対応するビット位置に「１」を書き込むことによってクリアされる。「０」を書き込んでもフラグに影響はない。ハードリセットもレジスタをクリアする。

ＰＥＭＣ ＰＯＣエラーモード変更
ＣＣステータス及びエラーベクトルレジスタ内のＥＲＲＭ［１：０］によって信号で知らされるエラーモードが変化するたびに、このフラグがセットされる。
１＝エラーモードが変化した。
０＝エラーモードは変化していない。

ＣＮＶ コマンド無効
このフラグは、ＳＵＣ構成レジスタ１の中のＣＨＩコマンドベクトルＣＭＤ［３：０］が、不正ＣＨＩコマンドのために「００００」にリセットされたことを信号で知らせる。
１＝不正ＣＨＩコマンドが検出された。
０＝不正ＣＨＩコマンドは検出されていない。

ＮＳＦ 同期フレームは受信されず
このフラグは、前回の通信サイクルの間に同期フレームが受信されなかったことを信号で知らせる。通信サイクルあたり同期フレームの最小数は２である。
１＝前回の通信サイクルの間に同期フレームが受信されなかった。
０＝前回の通信サイクルの間に１つまたは複数の同期フレームが受信された。

ＭＳＦ 同期フレーム最大数超過
このフラグは、受信された同期フレームの数がＧＴＵ構成レジスタ２の中でＳＮＭ［３：０］によって構成されるような通信サイクルあたりの同期フレームの最大数を超えていることを信号で知らせる。
１＝構成されたより多くの同期フレームが受信された。
０＝構成された範囲で受信された同期フレーム数

ＣＣＦ クロック補正失敗
このフラグは、次に示すエラーの内の１つが発生すると常にサイクルの最後に設定される。
・損失レート補正信号
・損失オフセット補正信号
・１５で停止したクロック補正失敗カウンタ
・クロック補正限度到達
クロック補正ステータスはクロック補正ステータスレジスタ１で監視される。ＣＣＦをリセットすると、クロック補正ステータスレジスタ１のＣＣＬＲフラグもクリアされる。
１＝クロック補正失敗
０＝クロック補正エラーなし

ＳＣＥ スロット構成エラー
フラグは、ホストにスロット構成エラーを信号で知らせる。フラグは、メッセージＲＡＭからフレームＩＤを読み取るときにスロット構成エラーを検出すると、メッセージハンドラによってセットされる（第５．１１項メッセージ処理を参照）。
１＝スロット構成エラー検出
０＝スロット構成エラーは検出されない。

ＰＥＲＲ パリティエラー
フラグは、ホストにパリティエラーを信号で知らせる。フラグは、ＲＡＭブロックの１つから読み取るときにパリティエラーを検出するとＣＣのパリティ論理回路によってセットされる（４．８．３ メッセージハンドラステータス（ＭＨＤＳ）メッセージハンドラステータスレジスタも参照）。
１＝パリティエラー検出
０＝パリティエラーは検出されない。
チャネル識別型エラーフラグ：

ＢＣＥＡ ビットコーディング／ＣＲＣエラーチャネルＡ
１＝ビットコーディング、ヘッダＣＲＣまたはフレームＣＲＣエラーがチャネルＡで検出された。
０＝ビットコーディング、ヘッダＣＲＣまたはフレームＣＲＣエラーは検出されない。

ＳＭＡ スロット不一致チャネルＡ
このビットは、成功裡に受信されたメッセージのフレームＩＤが現時点のスロットと異なるときにセットされる。エラーは通信サイクルの両方の部分で検出される。通信サイクルの静的セグメントでは、タイムスロットは現在の静止スロットである。通信サイクルの動的セグメントでは、タイムスロットはカレントミニスロットである。
１＝スロット不一致がチャネルＡで検出された。
０＝スロット不一致は検出されなかった。

ＣＣＭＡ サイクルカウンタ不一致チャネルＡ
１＝サイクルカウンタ不一致がチャネルＡで検出された。
０＝サイクルカウンタ不一致は検出されなかった。

ＬＭＡ 長さ不一致チャネルＡ
１＝長さ不一致がチャネルＡで検出された
０＝長さ不一致は検出されなかった。

ＵＳＡ 受け入れられなかった記号チャネルＡ
１＝チャネルＡで受け入れられなかった記号
０＝チャネルＡで受け入れられなかった記号

ＳＶＡ このビットは、チャネルＡで無感違反が発生するとセットされる。
１＝チャネルＡで無感違反が検出された。
０＝チャネルＡで無感違反は検出されなかった。

ＳＭＥＡ ＢＧスケジュール監視エラーチャネルＡ
フラグは、ホストに、チャネルＡでのバスガーディアンスケジュール監視違反を信号で知らせる。
１＝バスガーディアンスケジュール監視エラーがチャネルＡで検出された。
０＝バスガーディアンスケジュール監視エラーは検出されなかった。

ＷＳＣＡ スリープ解除記号衝突インジケータチャネルＡ
フラグは、ホストにチャネルＡでのスリープ解除記号衝突を信号で知らせる。
１＝チャネルＡでスリープ解除記号衝突が検出された。
０＝チャネルＡでスリープ解除記号衝突は検出されなかった。

ＢＣＥＢ ビットコーディング／ＣＲＣエラーチャネルＢ
１＝チャネルＢでビットコーディング、ヘッダＣＲＣまたはフレームＣＲＣエラーが検出された。
０＝ビットコーディング、ヘッダＣＲＣ、またはフレームＣＲＣエラーは検出されなかった。

ＳＭＢ＝スロット不一致チャネルＢ
このビットは、成功裡に受信されたメッセージのフレームＩＤがカレントタイムスロットと異なるときにセットされる。エラーは通信サイクルの両方の部分で検出される。通信サイクルの静的セグメントでは、タイムスロットはカレント静止スロットである。通信サイクルの動的セグメントでは、タイムスロットはカレントミニスロットである。
１＝チャネルＢでスロット不一致が検出された。
０＝スロット不一致は検出されていない。

ＣＣＭＢ サイクルカウンタ不一致チャネルＢ
１＝チャネルＢでサイクルカウンタ不一致が検出された。
０＝サイクルカウンタ不一致は検出されない。

ＬＭＢ 長さ不一致チャネルＢ
１＝チャネルＢで長さ不一致が検出された。
０＝長さ不一致は検出されない。

ＵＳＢ チャネルＢで受け入れられなかった記号
１＝チャネルＢで受け入れられなかった記号
０＝チャネルＢで受け入れられなかった記号はない

ＳＶＢ 無感違反チャネルＢ
このビットは、チャネルＢで無感違反が発生するとセットされる。
１＝チャネルＢで無感違反が検出された。
０＝チャネルＢでは無感違反は検出されなかった。

ＳＭＥＢ ＢＧスケジュール監視エラーチャネルＢ
フラグは、ホストに、チャネルＢでのバスガーディアンスケジュール監視違反を信号で知らせる。
１＝チャネルＢでバスガーディアンスケジュール監視エラーが検出された。
０＝バスガーディアンスケジュール監視エラーは検出されなかった。

ＷＳＣＢ スリープ解除記号衝突インジケータチャネルＢ
フラグは、ホストにチャネルＢでのスリープ解除記号衝突を信号で知らせる。
１＝チャネルＢでスリープ解除記号衝突が検出された。
０＝チャネルＢでスリープ解除記号衝突が検出されなかった。

４．４．２ ステータス割り込みレジスタ（ＳＩＲ）
フラグは、対応するイベントが発生するとＣＣによってセットされる。フラグは、ホストがそれらをクリアにするまでセットされたままである。イネーブルされている場合、割り込みは、ビットの１個が設定されている間は保留状態である。フラグは、対応するビット位置に「１」を書き込むことによってクリアされる。「０」を書き込んでもフラグに影響はない。ハードリセットもレジスタをクリアする。

ＷＳＴ スリープ解除ステータス
ＣＣステータス及びエラーベクトルレジスタ内のスリープ解除ステータスベクトルＷＳＶ［２：０］が変化するたびに、このフラグがセットされる。
１＝スリープ解除ステータスが変化した。
０＝スリープ解除ステータスは変化していない。

ＣＡＳ 衝突回避記号
このフラグは、ＣＡＳが受信されるとＣＣによってセットされる。
１＝ＣＡＳ記号が受信された。
０＝ＣＡＳ記号は受信されなかった。

ＣＹＣＳ サイクル開始割り込み
このフラグは、通信サイクルが開始するとＣＣによってセットされる。
１＝通信サイクルが開始した。
０＝通信サイクルは開始しなかった。

ＴＸＩ 送信割り込み
このフラグは、フレーム送信が成功裡に終了した後にＣＣによってセットされる。
１＝少なくとも１つのフレームが成功裡に送信された。
０＝フレームが送信されなかった。

ＲＸＩ 受信割り込み
このフラグは、フレームが受信され、専用受信バッファの内の１つに保存されるとＣＣによってセットされる。
１＝少なくとも１つの受信バッファが総充填状態である。
０＝すべての受信バッファが空である。

ＲＦＮＥ 受信ＦＩＦＯが空ではない
このフラグは、フレームが受信され、ＦＩＦＯバッファに保存されるとＣＣによってセットされる。
１＝受信ＦＩＦＯが空ではない。
０＝受信ＦＩＦＯは空である。

ＲＦＯ 受信ＦＩＦＯ無効
このフラグは、受信ＦＩＦＯが検出されるとＣＣによって設定される。
１＝受信ＦＩＦＯ無効が検出された。
０＝受信ＦＩＦＯ無効は検出されていない。

ＮＭＶＣ ネットワーク管理ベクトル変化
この割り込みフラグは、ホストに可視のネットワーク管理ベクトルの変化を信号で知らせる。
１＝ネットワーク管理ベクトルが変化した。
０＝ネットワーク管理ベクトルに変化なし

ＴＩ０ タイマ割り込み０
タイマ割り込み０構成レジスタにプログラミングされた条件が満たされると、このフラグがセットされる。タイマ割り込み０も、ピンｅｒａｙ＿ｔｉｎｔ０で信号で知らされる。
１＝タイマ割り込み０が発生した。
０＝タイマ割り込み０なし

ＴＩ１ タイマ割り込み１
タイマ割り込み１構成レジスタにプログラミングされた条件が満たされると、このフラグがセットされる。タイマ割り込み１もピンｅｒａｙ＿ｔｉｎｔ１で信号で知らされる。
１＝タイマ割り込み１が発生した。
０＝タイマ割り込み１なし

ＴＩＢＣ 転送入力バッファ完了
入力バッファからメッセージＲＡＭへのデータ転送が完了し、入力バッファコマンド要求レジスタの中のビットＩＢＳＹＳがメッセージハンドラによってリセットされるたびに、このフラグがセットされる。
１＝入力バッファとメッセージＲＡＭの間の転送が完了した。
０＝ビットがリセットされた後転送は完了していない。

ＴＯＢＣ 転送出力バッファ完了
メッセージＲＡＭから出力バッファへのデータ転送が完了し、出力バッファコマンド要求レジスタの中のビットＯＢＳＹＳがメッセージハンドラによってリセットされるたびに、このフラグがセットされる。
１＝メッセージＲＡＭと出力バッファの間の転送が完了した。
０＝ビットがリセットされて以来転送は完了していない。

ＳＷＥ 停止監視イベント
停止監視レジスタに位置するそれぞれの制御ビットによってイネーブルされている場合、ピンｅｒａｙ＿ｓｔｐｗｔでの検出されたエッジが停止監視イベントを生成する。
１＝停止監視イベントが発生した。
０＝停止監視イベントなし
チャネル識別型ステータスフラグ：

ＷＵＳＡ スリープ解除記号チャネルＡ
このフラグは、スリープ解除記号がチャネルＡで受信されるとセットされる。
１＝スリープ解除記号チャネルＡ
０＝チャネルＡにスリープ解除記号なし

ＭＴＳＡ ＭＴＳがチャネルＡで受信された（vss!ValidMTSA）
前回のシンボルウィンドウの間にチャネルＡで媒体アクセステスト記号が受信された。シンボルウィンドウの最後で、チャネルごとにＣＣによって更新された。
１＝ＭＴＳ記号がチャネルＡで受信された。
０＝ＭＴＳ記号は受信されていない。

ＷＵＳＢ スリープ解除記号チャネルＢ
このフラグは、スリープ解除記号がチャネルＢで受信されるとセットされる。
１＝スリープ解除記号チャネルＢ
０＝チャネルＢにスリープ解除記号なし

ＭＴＳＢ ＭＴＳがチャネルＢで受信された（vss!ValidMTSB）
前回のシンボルウィンドウの間にチャネルＢで媒体アクセステスト記号が受信された。シンボルウィンドウの最後で、チャネルごとにＣＣによって更新された。
１＝ＭＴＳ記号がチャネルＢで受信された。
０＝ＭＴＳ記号が受信されていない。

エラー割り込み回線選択（ＥＩＬＳ）
エラー割り込み回線選択レジスタの設定は、特定のエラー割り込みフラグにより生じる割り込みを２つのモジュール割り込み回線（ｅｒａｙ＿ｉｎｔ０またはｅｒａｙ＿ｉｎｔ１）の１つに割り当てる。

ＰＥＭＣＬ ＰＯＣエラーモード変更割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＣＮＶＬ コマンド無効割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＮＳＦＬ 同期フレーム受信なし割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＭＳＦＬ 同期フレーム最大数割り込み回線超過
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＣＣＦＬ クロック補正失敗割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＣＥＬ スロット構成エラー割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＰＥＲＲＬ パリティエラー割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＢＣＥＡＬ ビットコーディング／ＣＲＣエラーチャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＭＡＬ スロット不一致チャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＣＣＭＡＬ サイクルカウンタ不一致チャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＬＭＡＬ 長さ不一致チャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＵＳＡＬ 受け入れられなかった記号チャネルＡ
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＶＡＬ 無感違反チャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＭＥＡＬ ＢＧスケジュール監視エラーチャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＷＳＣＡＬ スリープ解除記号衝突インジケータチャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＢＣＥＢＬ ビットコーディング／ＣＲＣエラーチャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＭＢＬ スロット不一致チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＣＣＭＢＬ サイクルカウンタ不一致チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＬＭＢＬ 長さ不一致チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＵＳＢＬ 受け入れられない記号チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＶＢＬ 無感違反チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＭＥＢＬ ＢＧスケジュール監視エラーチャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＷＳＣＢＬ スリープ解除記号衝突インジケータチャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

４．４．４ ステータス割り込み回線選択（ＳＩＬＳ）
ステータス割り込み回線選択レジスタの設定は、特定のステータス割り込みフラグにより生じる割り込みを、２つのモジュール割り込み回線（ｅｒａｙ＿ｉｎｔ０またはｅｒａｙ＿ｉｎｔ１）の内の１つに割り当てる。

ＷＳＴＬ スリープ解除ステータス割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＣＡＳＬ 衝突回避記号割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＣＹＣＬ サイクル開始割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＴＸＩＬ 送信割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＲＸＩＬ 受信割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＲＦＮＥＬ 受信ＦＩＦＯ空なし割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＲＦＯＬ 受信ＦＩＦＯ無効割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＮＭＶＣＬ ネットワーク管理ベクトル変更割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＴＩ０Ｌ タイマ割り込み０回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＴＩ１Ｌ タイマ割り込み１回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＴＩＢＣＬ 転送入力バッファ完了割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＴＯＢＣＬ 転送出力バッファ完了割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＳＷＥＬ 停止監視イベント割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＷＵＳＡＬ スリープ解除記号チャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＭＴＳＡＬ 媒体アクセステスト記号チャネルＡ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＷＵＳＢＬ スリープ解除記号チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

ＭＴＳＢＬ 媒体アクセステスト記号チャネルＢ割り込み回線
１＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ１に割り当てられた。
０＝割り込みが割り込み回線ｅｒａｙ＿ｉｎｔ０に割り当てられた。

４．４．５ エラー割り込みイネーブル設定／リセット（ＥＩＥＳ、ＥＩＥＲ）
エラー割り込みイネーブルレジスタの設定は、エラー割り込みレジスタのいずれのステータス変化が割り込みを生じさせるのかを決定する。イネーブルビットは、アドレス０ｘ００３０に書き込むことによって設定され、アドレス０ｘ００３４を書き込むことによってリセットされる。「１」を書き込むと特定のイネーブルビットが設定／リセットされ、「０」は影響しない。

ＰＥＭＣＥ ＰＯＣエラーモード変更割り込みイネーブル
１＝プロトコルエラーモード変更割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＣＮＶＥ コマンド無効割り込みイネーブル
１＝コマンド無効割り込みイネーブル
０＝割り込みがディスエーブルされた。

ＮＳＦＥ＝ 同期フレーム受信なし割り込みイネーブル
１＝同期フレーム受信なし割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＭＳＦＥ 同期フレーム最大数超過割り込みイネーブル
１＝同期フレーム最大数超過割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＣＣＦＥ クロック補正失敗割り込みイネーブル
１＝クロック補正失敗割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＣＥＥ スロット構成エラー割り込みイネーブル
１＝スロット構成エラー割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＰＥＲＲＥ パリティエラー割り込みイネーブル
１＝パリティエラー割り込みがイネーブルされた
０＝割り込みがディスエーブルされた。

ＢＣＥＡＥ ビットコーディング／ＣＲＣエラーチャネルＡ割り込みイネーブル
１＝ビットコーディング／ＣＲＣエラーチャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＭＡＥ スロット不一致チャネルＡ割り込みイネーブル
１＝スロット不一致チャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＣＣＭＡＥ＝サイクルカウンタ不一致チャネルＡ割り込みイネーブル
１＝サイクルカウンタ不一致チャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＬＭＡＥ 長さ不一致チャネルＡ割り込みイネーブル
１＝長さ不一致チャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＵＳＡＥ 受け入れられなかった記号チャネルＡ割り込みイネーブル
１＝受け入れられなかった記号チャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＶＡＥ 無感違反チャネルＡ割り込みイネーブル
１＝無感違反チャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＭＥＡＥ ＢＧスケジュール監視エラーチャネルＡ割り込みイネーブル
１＝ＢＧスケジュール監視エラーチャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＷＳＣＡＥ スリープ解除衝突インジケータチャネルＡ割り込みイネーブル
１＝スリープ解除衝突インジケータチャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＢＣＥＢＥ ビットコーディング／ＣＲＣエラーチャネルＢ割り込みイネーブル
１＝ビットコーディング／ＣＲＣエラーチャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＭＢＥ＝スロット不一致チャネルＢ割り込みイネーブル
１＝スロット不一致チャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＣＣＭＢＥ サイクルカウンタ不一致チャネルＢ割り込みイネーブル
１＝サイクルカウンタ不一致チャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＬＭＢＥ 長さ不一致チャネルＢ割り込みイネーブル
１＝長さ不一致チャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＵＳＢＥ 受け入れられなかった記号チャネルＢ割り込みイネーブル
１＝受け入れられなかった記号チャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＶＢＥ 無感違反チャネルＢ割り込みイネーブル
１＝無感違反チャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＭＥＡＥ ＢＧスケジュール割り込み監視エラーチャネルＢ割り込みイネーブル
１＝ＢＧスケジュール監視エラーチャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＷＳＣＡＥ スリープ解除衝突インジケータチャネルＢ割り込みイネーブル
１＝スリープ解除衝突インジケータチャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

４．４．６ ステータス割り込みイネーブル設定／リセット（ＳＩＥＳ、ＳＩＥＲ）
ステータス割り込みイネーブルレジスタの設定は、ステータス割り込みレジスタのいずれのステータス変化が割り込みを生じさせるのかを決定する。イネーブルビットは、アドレス０ｘ００３８に書き込むことによって設定され、アドレス０ｘ００３Ｃに書き込むことによりリセットされる。「１」を書き込むと特定のイネーブルビットが設定／リセットされ、「０」は影響しない。

ＷＳＴＥ スリープ解除割り込みイネーブル
１＝スリープ解除ステータス割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＣＡＳＥ 衝突回避記号割り込みイネーブル
１＝衝突回避記号割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＣＹＣＳＥ サイクル開始割り込みイネーブル
１＝サイクル開始割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＴＸＩＥ 送信割り込みイネーブル
１＝送信割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＲＸＩＥ 受信割り込みイネーブル
１＝受信割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＲＦＮＥＥ 受信ＦＩＦＯ空なし割り込みイネーブル
１＝受信ＦＩＦＯ空なし割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＲＦＯＥ 受信ＦＩＦＯ無効割り込みイネーブル
１＝受信ＦＩＦＯ無効割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＮＭＶＣＥ ネットワーク管理ベクトル変化割り込みイネーブル
１＝ネットワーク管理ベクトル変化割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＴＩ０Ｅ タイマ割り込み０イネーブル
１＝タイマ割り込み０がイネーブルされた。
０＝割り込みがディスエーブルされた。

ＴＩ１Ｅ タイマ割り込み１イネーブル
１＝タイマ割り込み１がイネーブルされた。
０＝割り込みがディスエーブルされた。

ＴＩＢＣＥ 転送入力バッファ完了割り込みイネーブル
１＝転送入力バッファ完了割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＴＯＢＣＥ 転送出力バッファ完了割り込みイネーブル
１＝転送出力バッファ完了割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＳＷＥＥ 停止監視イベント割り込みイネーブル
１＝停止監視イベント割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＷＵＳＡＥ スリープ解除記号チャネルＡ割り込みイネーブル
１＝スリープ解除記号チャネルＡ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＭＴＳＡＥ ＭＴＳチャネルＡで受信済み割り込みイネーブル
１＝ＭＴＳチャネルＡで受信済み割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＷＵＳＡＥ スリープ解除記号チャネルＢ割り込みイネーブル
１＝スリープ解除記号チャネルＢ割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

ＭＴＳＢＥ ＭＴＳチャネルＢで受信済み割り込みイネーブル
１＝ＭＴＢチャネルＢで受信済み割り込みがイネーブルされた。
０＝割り込みがディスエーブルされた。

割り込み回線イネーブル（ＩＬＥ）
ホストに対する２つの割り込み回線（ｅｒａｙ＿ｉｎｔ０、ｅｒａｙ＿ｉｎｔ１）のそれぞれが、ビットＥＩＮＴ０とＥＩＮＴ１をプログラミングすることによって別々にイネーブル／ディスエーブルできる。

ＥＩＮＴ０ イネーブル割り込み回線０
１＝割り込み回線ｅｒａｙ＿ｉｎｔ０がイネーブルされた。
０＝割り込み回線ｅｒａｙ＿ｉｎｔ０がディスエーブルされた。

ＥＩＮＴ１ イネーブル割り込み回線１
１＝割り込み回線ｅｒａｙ＿ｉｎｔ１がイネーブルされた。
０＝割り込み回線ｅｒａｙ＿ｉｎｔ１がディスエーブルされた。

４．４．８ タイマ０構成（Ｔ０Ｃ）
絶対タイマ。サイクルカウント及びマクロチックに関して、タイマ０割り込みが発生する時点を特定する。タイマ０割り込みがアサートされると、出力信号ｅｒａｙ＿ｔｉｎｔ０が１マクロチックの間「１」に設定される。

タイマ０は、ＰＯＣがＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態のどちらかにある限り活性化できる。タイマ０は、２つの状態の移行を除き、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態を終了するときに非活性化される。

タイマの再構成の前に、タイマはビットＴ０ＲＣを「０」に書き込むことによって最初に中止されなければならない。

Ｔ０ＲＣ タイマ０実行制御
１＝タイマ０実行中
０＝タイマ０中止

Ｔ０ＭＳ タイマ０モード選択
１＝連続モード
０＝単一ショットモード

Ｔ０ＣＣ［６：０］ タイマ０サイクルコード
７ビットのタイマ０サイクルコードが、タイマ０割り込みの生成のために使用されるサイクルセットを決定する。サイクルコードの構成についての詳細は、５．７．４サイクルカウンタフィルタリングを参照。

Ｔ０ＭＯ［１３：０］ タイマ０マクロチックオフセット
割り込みが発生しなければならないサイクルの始まりからのマクロチックオフセットを構成する。タイマ０割り込みはサイクルセットのサイクルごとにこのオフセットで発生する。

４．４．９ タイマ１構成（Ｔ１Ｃ）
相対タイマ。指定数のマクロチックが期限切れになった後に、タイマ１中断が、１マクロチックの間、出力信号ｅｒａｙ＿ｔｉｎｔ１を「１」に設定することによってアサートされる。

タイマ１は、ＰＯＣがＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態のどちらかにある限り稼動可能である。タイマ１は、２つの状態の間での移行を除き、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態を終了するときに停止される。

タイマの再構成の前、タイマはビットＴ１ＲＣを「０」に書き込むことによって最初に中止されなければならない。

Ｔ１ＲＣ タイマ１実行制御
１＝タイマ１実行中
０＝タイマ１中止

ＴＩＭＳ タイマ１モード選択
１＝連続モード
０＝単一ショットモード

Ｔ１ＭＣ［１３：０］ タイマ１マクロチックカウント
構成されたマクロチックカウントに達すると、タイマ１割り込みが生成される。有効値は２から１６，３８３ＭＴである。

４．４．１０ 停止監視レジスタ（ＳＴＰＷ）
停止監視イベントは、ピンｅｒａｙ＿ｓｔｐｗｔの立ち上がりエッジまたは立下りエッジによって、あるいはビットＳＷＴを「１」に書き込むことによってホストによって生成できる。停止監視イベント時、実際のサイクルカウンタとマクロクロックの値は停止監視レジスタに保存され、ホストによって読み出すことができる。

ＥＳＷ イネーブル停止監視
単一ショットモードでは、停止監視イベント発生後にこのビットがリセットされる。
１＝停止監視がイネーブルされた。
０＝停止監視がディスエーブルされた。

ＳＷＭＳ 停止監視モード選択
１＝連続モード
０＝単一ショットモード

ＥＤＧＥ 停止監視トリガエッジ選択
１＝立ち上がりエッジ
０＝立下りエッジ

ＳＷＴ ソフトウェアトリガ
ホストがこのビットを「１」に書き込むと、停止監視イベントが生成される。次の停止監視イベントを生成するには、ホストはビットを再度「１」に書き込まなければならない。ＥＳＷ＝「０」である間だけビットは書き込み可能である。
１＝停止監視イベントが生成された。
０＝停止監視イベントは生成されなかった。

ＳＣＣＶ［５：０］ 停止サイクルカウンタ値
停止監視イベントが発生したときのサイクルカウンタの状態。有効値は０から６３である。

ＳＭＴＶ［１３：０］ 停止マクロチック値
停止監視イベントが発生したときのマクロチックカウンタの状態。有効値は０から１６，０００である。

注記：ビットＥＳＷとＳＷＴは同時に「１」に設定できない。この場合、書き込みアクセスが無視され、両方のビットともそれらの過去の値を保つ。

４．５ ＣＣ制御レジスタ
本項は、ホストがＣＣの動作を制御できるようにするためにＣＣによって供給されるレジスタを列挙する。構成データの大部分は、ＣＣがＣＯＮＦＩＧ状態にないときにホストが変更することはできない。ハードウェアリセットからＣＯＮＦＩＧ状態に入ったとき、あるいはＨＡＬＴ状態からＣＯＮＦＩＧ状態に入ったときに構成データがリセットされる。ホストがＣＣにＣＯＮＦＩＧ状態を終了させたい場合には、ホストは第４．３．３項ロックレジスタ（ＬＣＫ）に説明されているように進めなければならない。
アスタリスク＊で記されているすべてのビットはＣＯＮＦＩＧ状態だけで更新できる！

４．５．１ ＳＵＣ構成レジスタ１（ＳＵＣＣ１）

ＣＭＤ［３：０］ ＣＨＩコマンドベクトル
ホストはいつでもＣＨＩコマンドを書き込んでよいが、特定のコマンドは特定の状態だけでイネーブルされる。コマンドがイネーブルされていない場合、それは実行されず、ＣＨＩコマンドベクトルＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。予約されたＣＨＩコマンドはハードウェアテスト機能に属し、通常のモードではイネーブルされない。

0000=command_not_valid
0001=CONFIG
0010=READY
0011=WAKEUP
0100=RUN
0101=ALL_SLOTS
0110=HALT
0111=FREEZE
1000=SEND_MTS
1001=ALLOW_COLDSTART
1010=RESET_STATUS_INDICATORS
1011=MONITOR_MODE
1100=予約済み
1101=予約済み
1110=予約済み
1111=予約済み

ＣＨＩコマンドは以下のアクションをトリガする。

ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄ
どのような状態においても機能せず。ＣＭＤ［３：０］が不正コマンドのために「００００」にリセットされると、エラー割り込みレジスタ内のビットＣＮＶが設定され、イネーブルされる場合、割り込みが生じる。

ＣＯＮＦＩＧ
状態ＭＯＮＩＴＯＲまたはＲＥＡＤＹで呼び出されると、状態ＣＯＮＦＩＧに移行する。ＨＡＬＴ状態で呼び出されると、ＣＣステータス及びエラーベクトルレジスタに位置するステータスフラグＤＣＲＥＱをリセットするために該コマンドの前にコマンドＲＥＳＥＴ＿ＳＴＡＴＵＳ＿ＩＮＤＩＣＡＴＯＲＳが先行しなければならない。それ以外の場合、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＲＥＡＤＹ
状態ＣＯＮＦＩＧ、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ、ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ、ＳＴＡＲＴＵＰまたはＷＡＫＥＵＰで呼び出されると状態ＲＥＡＤＹに移行する。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＷＡＫＥＵＰ
状態ＲＥＡＤＹで呼びされると、状態ＷＡＫＥＵＰに移行する。ビットＳＷＵが「１」に設定される場合、ＣＣはＷＡＫＥＵＰ＿ＳＥＮＤ状態に移行し、スリープ解除パターンを送信する。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＲＵＮ
状態ＲＥＡＤＹで呼び出されると状態ＳＴＡＲＴＵＰに移行する。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＡＬＬ＿ＳＬＯＴＳ
状態ＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥで呼び出される次のｅｎｄ＿ｏｆ＿ｃｙｃｌｅのときに成功裡に起動／統合した後に単一スロットモードを終了する。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＨＡＬＴ
ＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態で呼び出されると次のｅｎｄ＿ｏｆ＿ｃｙｃｌｅで状態ＨＡＬＴに移行する。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

ＦＲＥＥＺＥ
状態ＨＡＬＴに移行し、ＣＣステータス及びエラーベクトルレジスタ内のフリーズステータスインジケータＦＳＩビットを設定する。

ＳＥＮＤ＿ＭＴＳ
ＭＴＳＡ、ＭＴＳＢによって構成されるチャネルでの以下のサイクルのシンボルウィンドウの間に単一ＭＴＳ記号を送信する。

ＡＬＬＯＷ＿ＣＯＬＤＳＴＡＲＴ
ノードのコール祖スタートをイネーブルするためにＣＳＩビットをリセットする。

ＲＥＳＥＴ＿ＳＴＡＴＵＳ＿ＩＮＤＩＣＡＴＯＲＳ
ＣＣステータス及びエラーベクトルレジスタに位置するステータスフラグ、ＣＳＮＩ、ＣＳＡＩ、ＳＭＲＩ及びＤＣＲＥＱをリセットする。

ＭＯＮＩＴＯＲ＿ＭＯＤＥ
状態ＣＯＮＦＩＧで呼び出されると状態ＭＯＮＩＴＯＲ＿ＭＯＤＥに移行する。この状態では、ＣＣはフレックスレイフレームとＣＡＳ／ＭＴＳ記号を受信する。それはコーディングエラーも検出できる。受信されたフレームの時間的なインテグリティはチェックされない。この状態は、フレックスレイネットワークの起動が失敗した場合にデバッグの目的で使用できる。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされる。

注記：・ＭＯＮＩＴＯＲ＿ＭＯＤＥ状態では、有効機構を最初に選択（ｔｈｅ ｐｉｃｋ ｆｉｒｓｔ ｖａｌｉｄ ｍｅｃｈａｎｉｓｍ）がディスエーブルされている。つまり、受信メッセージバッファは１つのチャネル上だけで受信するように構成されてよい。
・ＣＣがすでに要求された状態にある間に状態変化コマンドを適用すると、これはＣＭＤ［３：０］を「ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄ」にリセットしない。

ＴＸＳＴ キースロットでの送信起動フレーム（pKeySlotUsedForStartup）
キースフロットが起動フレームを送信するために使用されるかどうかを規定する。
１＝キースロットが起動フレームを送信するために使用される。
０＝起動フレームはキースロットで送信されない。

ＴＸＳＹ キースロットで同期フレーム送信（pKeySlotUsedForSync）
１＝キースロットは同期フレームを送信するために使用される。
０＝キースロットで同期フレームは送信されない。

ＣＳＩ コールドスタート抑制（vColdStartInhibit）
ビットは、Ｃｏｌｄｓｔａｒｔノードがコールドスタートを起動できないようにする。ビットＣＳＩはＣＯＮＦＩＧ状態だけで設定できる。ＣＳＩは、いつでもＣＭＤ［３：０］に「１００１」を書き込むことによってリセットできる。
１＝ディスエーブルされたノードのコールドスタート
０＝イネーブルされたノードのコールドスタート

ＣＳＡ［４：０］ コールドスタート試行（gColdStartAttempts）
コールドスタートするノードが別のノードから有効な応答を受信しなくても、ネットワークを起動することを許される最大数の試行を構成する。それはＣＯＮＦＩＧ状態だけで修正できる。クラスタの全ノードで同一でなければならない。有効値は２から３１である。

ＰＴＡ［４：０］ 受動から能動（pAllowPassiveToActive）
ＣＣがＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥからＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に送信することを許される前に有効クロック補正条件を有さなければならない連続偶数／奇数サイクル組の数を規定する。「０００００」に設定されていると、ＣＣはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥからＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に送信することを許されていない。それはＣＯＮＦＩＧ状態だけで修正できる。有効値は０から３１組の偶数／奇数サイクル組である。

ＷＵＣＳ スリープ解除チャネル選択（pWakeupChannel）
このビットを用いて、ホストはＣＣがスリープ解除パターンを送信するチャネルを選択する。ＣＣは、ＣＯＮＦＩＧ状態にないときにこのビットのステータスを変更しようとする試みを無視する。
１＝チャネルＢでスリープ解除パターンを送信する。
０＝チャネルＡでスリープ解除パターンを送信する。

ＴＳＭ 送信スロットモード（pSingleSlotEnabled）
起動の完了後に選択された送信スロットモードに入る。ＳＩＮＧＬＥ（単一）スロットモードでは、ＣＣは事前設定されたキースロットだけで送信してよい。スロットはＭＨＤ構成レジスタ２に位置する同期フレームＩＤＳＦＩＣ［１０：０］によって規定される。ＡＬＬ（全）スロットモードでは、ＣＣはすべてのスロットで送信してよい。ビットはＣＯＮＦＩＧ状態だけで設定できる。ビットは、ホストが、ＣＭＤ［３：０］＝「０１０１」を書き込むことによってＡＬＬ＿ＳＬＯＴＳコマンドを成功裡に適用したときにリセットされる。
１＝ＳＩＮＧＬＥ（単一）スロットモード
０＝ＡＬＬ（全）スロットモード

ＨＣＳＥ クロック同期エラーのための中止（pAllowHaltDueToClock）
クロック同期エラーに対するＣＣの反応を制御する。ビットはＣＯＮＦＩＧ状態だけで修正できる。
１＝ＣＣはＨＡＬＴ（中止）状態に入る。
０＝ＣはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥに入る／のままとなる。

ＣＦ サイクルフィルタリング
このビットがホストによって設定されると、ＣＣは、送信バッファ、受信バッファ及びＦＩＦＯバッファすべての構成されたサイクルカウンタフィルタリングを適用する。ＣＣは、ＣＯＮＦＩＧ状態にないときにはこのビットのステータスを変更しようとする試みを無視する。それはクラスタの全ノードで同時に設定されなければならない。

ＭＴＳＡ ＭＴＳ送信のためのチャネルＡ選択
ビットは、ＣＭＤ［３：０］に「１０１０」を書き込むことによって、要求される場合にはＭＴＳ記号送信のためにチャネルＡを選択する。フラグはデフォルトでリセットされ、ＣＯＮＦＩＧ状態だけで修正されてよい。
１＝チャネルＡはＭＴＳ送信に選択される。
０＝チャネルＡはＭＴＳ送信に選択されない。

ＭＴＳＢ ＭＴＳ送信のためのチャネルＢ選択
ビットは、ＣＭＤ［３：０］に「１０１０」を書き込むことによって、要求される場合にはＭＴＳ記号送信のためにチャネルＢを選択する。フラグはデフォルトでリセットされ、ＣＯＮＦＩＧ状態だけで修正されてよい。
１＝チャネルＢはＭＴＳ送信に選択される。
０＝チャネルＢはＭＴＳ送信に選択されない。

ＣＣＨＡ チャネルＡに接続済み（pChannels）
ノードがチャネルＡに接続されているかどうかを設定する。
１＝ノードがチャネルＡに接続されている。
０＝ノードがチャネルＡに接続されていない。

ＣＣＨＢ チャネルＢに接続済み（pChannels）
ノードがチャネルＢに接続されているかどうかを設定する。
１＝ノードがチャネルＢに接続されている。
０＝ノードがチャネルＢに接続されていない。

４．５．２ ＳＵＣ構成レジスタ２（ＳＵＣＣ２）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＬＴ［２０：０］ 傾聴タイムアウト（pdListenTimeout）
起動及びスリープ解除傾聴タイムアウトを設定する。有効値は１４４４から１，２８３，８４６μＴである。

ＬＴＮ［３：０］ 傾聴タイムアウトノイズ（gListenNoise）
クラスタ定数ｐｄＬｉｓｔｅｎタイムアウトの倍数として表されるノイズの存在下で起動及びスリープ解除傾聴タイムアウトのための上限を設定する。ハードウェアはこの値を、ここでプログラミングされる値より大きい値が使用されると解釈する。クラスタの全ノードで同一でなければならない。有効値は２から１６である。

４．５．３ ＰＲＴ構成レジスタ１（ＰＲＴ１）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＴＳＳＴ［３：０］ 送信開始シーケンス送信機（gdTSSTransmitter）
ビット時間単位で（１０ｂｐｓで１ビット時間＝４μＴ＝１００ｎｓ）送信起動シーケンス（ＴＳＳ）の持続期間を設定する。クラスタの全ノードで同一でなければならない。有効値は５から１５ビット時間である。

ＢＲＰ［１：０］ ボーレートプレスケーラ（gdSampleClockPeriod,
pSamplePerMicrotick）
ボーレートプレスケーラは、フレックスレイバス上のボーレートを設定する。以下に一覧表示されるボーレートはサンプルクロックｅｒａｙ＿ｓｃｌｋ＝８０ＭＨｚで有効である。
００＝毎秒１０ＭＢｉｔ
０１＝毎秒 ５ＭＢｉｔ
１０＝毎秒２．５ＭＢｉｔ
１１＝毎秒１．２５ＭＢｉｔ

ＲＸＷ［８：０］ スリープ解除記号受信ウィンドウ長（gdWakeupSymbolRxWindow）
受信機がスリープ解除として記号を認識するために、記号がその中でビット時間の倍数で受信されなければならないウィンドウ長を設定する。クラスタの全ノードで同一でなければならない。有効値は７６から３０１ビット時間である。

ＲＷＰ［５：０］ 送信スリープ解除パターンの反復（pWakeupPattern）
Ｔｘスリープ解除記号の反復（シーケンス）数を設定する。ハードウェアはこの値を、ここでプログラミングされる値より多い値が使用されると解釈する。有効値は２から６３である。

４．５．４ ＰＲＴ構成レジスタ２（ＰＲＴ２）
ＣＣは、ＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＲＸＩ［５：０］ スリープ解除記号受信休止（gdWakeupSymbolRxIdle）
受信機がスリープ解除として記号を認識するためにビット時間の倍数で休止／退行（ｒｅｃｅｓｓｉｖｅ）高レベルのＲＸＬｎｉｍｕｍ期間を設定する。クラスタの全ノードで同一でなければならない。有効値は１４ビット時間から５９ビット時間である。有効値は１４から５９ビット時間である。

ＲＸＬ［５：０］ スリープ解除記号受信低（gdWakeupSymbolRxLow）
受信機がスリープ解除として記号を認識するためにビット時間の倍数でアクティブ低レベルの最小持続期間を設定する。クラスタの全ノードで同一でなければならない。有効値は１４から５９ビット時間である。

ＴＸＬ［７：０］ スリープ解除記号送信休止（gdWakeupSymbolTxIdle）
ビット時間の倍数で起動記号の休止／高レベルの持続期間を設定する。クラスタの全ノードで同一でなければならない。有効値は４５から１８０ビット時間である。

ＴＸＬ［５：０］ スリープ解除記号送信低（gdWakeupSymbolTxLow）
ビット時間の倍数でスリープ解除記号のアクティブ低レベルの持続期間を設定する。クラスタの全ノードで同一でなければならない。有効値は１５から６０ビット時間である。

４．５．５ ＭＨＤ構成レジスタ１（ＭＨＤＣ１）
ＣＣは、ＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＳＦＤＬ［６：０］ 静的フレームデータ長（gPayloadLengthStatic）
二重バイトで静的セグメント内で送信される全フレームの（固定）フレームを設定する。フレーム長はクラスタの全ノードで同一でなければならない。有効値は０から１２７である。

ＳＬＴ「１２：０」 最新送信の開始（pLatestTx）
サイクルの動的セグメント内での新しいフレーム送信を抑制する前に許される値の最大身にスロットを設定する。有効値は１から７９９２ミニスロットである。

４．５．６ ＭＨＤ構成レジスタ２（ＭＨＤＣ２）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＳＦＩＤ［９：０］ 同期フレームＩＤ（pKeySlotID）
起動フレーム、同期フレームまたは指定された単一スロットフレームを送信するために使用されるスロットＩＤを保持する。有効値は１から１０２３である。

４．５．７ ＮＥＭ構成レジスタ（ＮＥＭＣ）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＷＣＰ［３：０］ クロック補正受動なしの最大（gMaxWithoutClockCorrectionPassive）
ＮＯＲＭＡＬ＿ＡＣＴＩＶＥからＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態への移行を生じさせる損失クロック補正条件で連続偶数／奇数サイクル組の数を規定する。クラスタの全ノードで同一でなければならない。有効値は１から１５サイクル組である。

ＷＣＦ［３：０］ クロック補正決定的なしの最大（gMaxWithoutClockCorrectionFinal）
ＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥからＨＡＬＴ状態への移行を引き起こす損失クロック補正条件で連続偶数／奇数サイクル組の数を規定する。クラスタの全ノードで同一でなければならない。有効値は１から１５サイクル組である。

ＮＭＬ［３：０］ ネットワーク管理ベクトル長（gNetworkManagementVectorLength）
これらのビットがＮＭベクトルの長さを設定する。設定された長さはクラスタの全ノードで同一でなければならない。有効値は０から１２バイトである。

ＢＧＴ［５：０］ バスガーディアンチック
ＣＣマイクロチックの倍数でＣＣによってバスガーディアンに与えられるバスガーディアンチック（ＢＧＴ）の長さを設定する。有効値は１０〜６３μＴである。

ＢＧＤ バスガーディアンディスエーブル
使用できるバスガーディアンがない旨、あるいはバスガーディアンがディスエーブルされている旨を示す。この場合、入力信号ｅｒａｙ＿ｂｇｅ１，２は絶対に立ち上げられない。
１＝ＢＧがディスエーブルされている。
０＝ＢＧがイネーブルされている。

ＤＳＥ 動的セグメントイネーブル（pDynamicSegmentEnable）
ＢＧスケジュール監視サービスに対し、ノードが動的セグメントの間に送信してよいことを示す。
１＝動的セグメントのＢＧスケジュール監視モードがＲＥＬＡＸＥＤである（緩んでいる）。
０＝動的セグメントのＢＧスケジュール監視モードがＤＩＳＡＢＬＥＤされている（ディスエーブルされている）。

４．５．８ ＧＴＵ構成レジスタ１（ＧＴＵＣ１）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＵＴ［９：０］ サイクルあたりマイクロチック（pMicroPerCycle）
マイクロチックでクラスタサイクルの持続期間を設定する。有効値は７２０から６４０，０００μＴである。

４．５．９ ＧＴＵ構成レジスタ２（ＧＴＵＣ２）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＭＰＣ［１３：０］ サイクルあたりマクロチック（gMacroPerCycle）
マクロチックで１通信サイクルの持続期間を設定する。サイクル長はクラスタの全ノードで同一でなければならない。有効値は１２から１６，０００ＭＴである。

ＳＮＭ［３：０］ 同期ノード最大（gSyncNodeMax）
同期フレームインジケータが設定されているクラスタ内のフレーム最大数。クラスタの全ノードで同一でなければならない。有効値は２から１５である。

４．５．１０ ＧＴＵ構成レジスタ（ＧＴＵＣ３）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＵＩＯＡ［７：０］ マイクロチック初期オフセット（pMicroInitialOffset[A]）
ｇＭａｃｒｏＩｎｉｔｉａｌＯｆｆｓｅｔによって説明されるマクロチック境界と正確な二次時間基準点の間の距離を説明するマイクロチック数を設定する。パラメータはｐＤｅｌａｙＣｏｍｐｅｎｓａｔｉｏｎ［Ａ］に依存し、したがってチャネルごとに独立して設定されなければならない。有効値は０から２４０μＴである。

ＵＩＯＢ［７：０］ マイクロチック初期オフセット（pMicroInitialOffset[B]）
ｇＭａｃｒｏＩｎｉｔｉａｌＯｆｆｓｅｔによって説明されるマクロチック境界と正確な二次時間基準点の間の距離を説明するマイクロチック数を設定する。パラメータはｐＤｅｌａｙＣｏｍｐｅｎｓａｔｉｏｎ［Ｂ］に依存し、したがってチャネルごとに独立して設定されなければならない。有効値は０から２４０μＴである。

ＭＴＩＯ［５：０］ マクロチック初期オフセット（gMacroInitialOffset）
初期構成マクロチック長を使用して二次時間基準点の静的スロット境界と閉鎖マクロチック境界の間の距離を説明するマクロチックの数を設定する。クラスタの全ノードで同一でなければならない。有効値は１から３７ＭＴである。

４．５．１１ ＧＴＵ構成レジスタ４（ＧＴＵＣ４）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＮＩＴ［１３：０］ ネットワーク休止時間開始（gMacroPerCycle-gdNIT-1）
サイクルの始まりからのマクロチック単位で表される通信サイクルの最後でのネットワーク休止時間ＮＩＴの開始点を設定する。クラスタの全ノードで同一でなければならない。有効値は１０から１５，９９８ＭＴである。

ＯＣＳ［１３：０］ オフセット補正開始（gOffsetCorrectionStart-1）
サイクルの開始から計算される、ＮＩＴフェーズ内でのオフセット補正の開始を決定する。クラスタの全ノードで同一でなければならない。有効値は１０から１５，９８８ＭＴである。

４．５．１２ ＧＴＵ構成レジスタ５（ＧＴＵＣ５）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。
ビット

ＤＣＡ［７：０］ 遅延補償チャネルＡ（pDelayCompensation[A]）
チャネルＡの平均遅延補償値を設定する。有効値は０から２００μＴである。

ＤＣＢ［７：０］ 遅延補償チャネルＢ（pDelayCompensation[B]）
チャネルＢの平均遅延補償値を設定する。有効値は０から２００μＴである。

ＣＤＤ［２：０］ クラスタドリフトダンピング（pClusterDriftDamping）
丸め誤差の蓄積を最小限に抑えるためにクロック同期で使用されるクラスタドリフトダンピング値を設定する。有効値は１から２０μＴである。

４．１５．１３ ＧＴＵ 構成レジスタ６（ＧＴＵＣ６）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＡＳＲ［１０：０］ 許容起動範囲（pdAcceptedStartupRange）
起動フレームのケースでは測定された偏差の拡大範囲。有効値は０から１８７５μＴである。

ＭＯＤ 最大発振器ドリフト（pdMaxDrift）
μＴ単位の、１通信サイクルでの同期していないクロックと動作する２つのノード間の最大ドリフトオフセット。有効値は２から１，９２３μＴである。

４．１５．１４ ＧＴＵ構成レジスタ７（ＧＴＵＣ７）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＳＳＬ［１０：０］ 静的スロット長（gdStaticSlot）
マクロチック単位で静的スロットの持続期間を設定する。静的スロット長はクラスタの全ノードで同一でなければならない。有効値は５から２０４７ＭＴである。

ＮＳＳ［９：０］ 静的スロットの数（gNumberOfStaticSlots）
サイクルの中の静的スロットの数を設定する。少なくとも２つの起動ノードが、フレックスレイネットワークを起動するように設定されなければならない。静的スロットの数はクラスタの全ノードで同一でなければならない。有効値は２から１，０２３である。

４．５．１５ ＧＴＵ構成レジスタ８（ＧＴＵＣ８）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＭＳＬ［５：０］ ミニスロット長（gdMinislot）
マクロチック単位のミニスロットの持続期間を設定する。ミニスロット長はクラスタの全ノードで同一でなければならない。有効値は２から６３ＭＴである。

ＭＮＳ［１２：０］ ミニスロット数（gNumberOfMinislots）
サイクルの動的セグメント内のミニスロットの数を設定する。ミニスロットの数はクラスタの全ノードで同一でなければならない。有効値は０から７，９９４である。

４．５．１６ ＧＴＵ構成レジスタ９（ＧＴＵＣ９）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＡＰＯ［４：０］ アクションポイントオフセット（gdActionPointOffset）
マクロチック単位でアクションポイントオフセットを設定する。クラスタの全ノードで同一でなければならない。有効値は１から３１ＭＴである。

ＭＡＰＯ［４：０］ ミニスロットアクションポイントオフセット（gdMinislotActionPointOffset）
マクロチック単位でアクションアクションポイントオフセットを設定する。クラスタの全ノードで同一でなければならない。有効値は１から３１ＭＴである。

ＤＳＩ［１：０］ 動的スロット休止フェーズ（gdDynamicSlotIdlePhase）
動的スロット休止フェーズの持続期間は、休止検出時間より大きいまたは等しくなくてはならない。クラスタの全ノードで同一でなければならない。有効値は１から３ミニスロットである。

４．５．１７ ＧＴＵ構成レジスタ１０（ＧＴＵＣ１０）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＯＣ［１２：０］ 最大オフセット補正（pOffsetCorrectionOut）
規則正しいクロック同期アルゴリズムの間に適用される最大許容オフセット補正値を保持する。ＣＣは最大オフセット補正値に対して内部オフセット補正と外部オフセット補正の合計を突き合せる。有効値は１から７６８０μＴである。

ＲＣ［１０：０］ 最大レート補正（pRateCorrectionOut）
内蔵クロック同期アルゴリズムにより適用される最大許容レート補正値を保持する。ＣＣは最大レート補正値に対して内部オフセット補正と外部オフセット補正の合計を突き合せる。有効値は１から１，９２３μＴである。

４．５．１８ ＧＴＵ構成レジスタ１１（ＧＴＵＣ１１）
ＣＣはＣＯＮＦＩＧ状態だけでレジスタの修正を受け入れる。

ＥＣＣ［１：０］ 外部クロック補正
ＥＣＣ［１：０］に書き込むことによって、外部オフセット／レート補正は以下に指定されるようにイネーブルされる。
００，０１＝外部クロック補正なし。
１０＝外部オフセット／レート補正値が計算されたオフセット／レート補正値から差し引かれる。
１１＝外部オフセット／レート訂正値が計算されたオフセット／レート訂正値に加えられる。

ＥＯＣ［２：０］ 外部オフセット補正（pExternOffsetCorrection）
内部クロック同期アルゴリズムによって適用されるマイクロチック単位の外部クロックオフセット補正値を保持する。値は計算されたオフセット補正値から／に、差し引かれる／加えられる。値はＮＩＴの間に適用され、したがってＮＩＴの外部だけで修正される必要がある。有効値は０から７μＴである。

ＥＲＣ［２：０］ 外部レート補正（pExternRateCorrection）
内部クロック同期アルゴリズムによって適用されるマイクロチック単位の外部クロックレート補正値を保持する。値は計算されたレート補正値から／に、差し引かれる／加えられる。値はＮＩＴの間に適用され、したがってＮＩＴの外部だけで修正される必要がある。有効値は０から７μＴである。

４．６ ＣＣステータスレジスタ
９個以上のビットでコーディングされるステータス変数へのバイトアクセス中に、変数は２つのアクセスの間でＣＣによって更新される可能性がある。
ＣＣステータス及びエラーベクトル（ＣＣＳＥＶ）

ＰＯＣＳ［５：０］ プロトコル動作制御ステータス
ＣＣプロトコル動作制御（vPOC!State）の動作の実際の状態を示す。
00 0000＝ＣＯＮＦＩＧ状態
00 0001＝ＲＥＡＤＹ状態
00 0010＝ＷＡＫＥＵＰ状態
00 0011＝ＳＴＡＲＴＵＰ状態
00 0100＝ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態
00 0101＝ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態
00 0110＝ＨＡＬＴ状態
00 0111＝ＭＯＮＩＴＯＲ＿ＭＯＤＥ状態
00 100..001111＝予約済み

スリープ解除経路（Vpoc!WakeupStatus）内のＰＯＣの動作の実際の状態を示す。
01 0000＝ＷＡＫＥＵＰ＿ＳＴＡＮＤＢＹ状態
01 0001＝ＷＡＫＥＵＰ＿ＬＩＳＴＥＮ状態
01 0010＝ＷＡＫＥＵＰ＿ＳＥＮＤ状態
01 0011＝ＷＡＫＥＵＰ＿ＤＥＴＥＣＴ状態
100100..101111＝予約済み

起動経路内のＰＯＣの動作の実際の状態を示す。
10 0000＝ＳＴＡＲＴＵＰ＿ＳＴＡＮＤＢＹ状態
10 0001＝ＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態
10 0010＝ＣＯＬＤＳＴＡＲＴ＿ＣＯＬＬＩＳＩＯＮ＿ＲＥＳＯＬＵＴＩＯＮ状態
10 0011＝ＣＯＬＤＳＴＡＲＴ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫ状態
10 0100＝ＣＯＬＤＳＴＡＲＴ＿ＧＡＰ状態
10 0101＝ＣＯＬＤＳＴＡＲＴ＿ＪＯＩＮ状態
10 0110＝ＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＬＤＳＴＡＲＴ＿ＣＨＥＣＫ状態
10 0111＝ＩＮＴＥＧＲＡＴＩＯＮ＿ＬＩＳＴＥＮ状態
10 1000＝ＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫ状態
10 1001＝ＩＮＩＴＩＡＬＩＺＥ＿ＳＣＨＥＤＵＬＥ状態
10 1010.. 11 1111＝予約済み

ＦＳＩ フリーズステータスインジケータ（Vpoc!Freeze）
ＰＯＣがＣＨＩコマンドＦＲＥＥＺＥのために、あるいは即座のＰＯＣ中止を必要とするエラー状態のためにＨＡＬＴ状態に入ったことを示す。

ＨＲＱ 中止要求（Vpoc!CHIHaltRequest）
通信サイクルの最後でＰＯＣを中止するためにホストからの要求が受信されたことを示す。ＨＡＬＴ状態に達するとサイクルの最後でリセットする。

ＳＬＭ［１：０］ スロットモード（Vpoc!SlotMode）
ＰＯＣの実際のスロットモードを示す。デフォルトはＮＯＴ＿ＳＹＮＣＨＲＯＮＩＺＥＤである。ＣＨＩコマンドＲＵＮの後に、構成ビットＴＳＩに応じてＳＩＮＧＬＥ（単一）またはＡＬＬ（すべて）に変更する。ＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態で、ＣＨＩコマンドＡＬＬ＿ＳＬＯＴＳがＡＬＬ＿ＰＥＮＤＩＮＧ上でＳＩＮＧＬＥ（単一）からＡＬＬ（すべて）にスロットモードを変化する。ＣＨＩコマンド、ＲＥＡＤＹ、ＨＡＬＴ及びＦＲＥＥＺＥは、スロットモードをＮＯＴ＿ＳＹＮＣＨＲＯＮＩＺＥＤにリセットする。
00=NOT_SYNCHRONIZED
01=SINGLE（単一）
10=ALL_PENDING
11=ALL（すべて）

ＥＰＲＭ［１：０］ エラーモード（Vpoc!ErrorMode）
ＰＯＣの実際のエラーモードを示す。
００＝ＡＣＴＩＶＥ（緑）
０１＝ＰＡＳＳＩＶＥ（黄色）
１０＝COMM_HALT（赤）
１１＝予約済み

ＣＳＮ１ コールドスタートノイズインジケータ（vColdStartNoise）
コールドスタート手順が騒音下で発生したことを示す。
ＣＨＩコマンドによるホストの制御下でのリセット。

ＣＳＡＩ コールドスタートアボートインジケータ
コールドスタートがアボートされる。ＣＨＩコマンドによるホストの制御下でのリセット。

ＳＭＲＩ ＢＧスケジュール監視リセットインジケータ
ＣＨＩコマンドによるホストの制御下でのリセット

ＤＣＲＥＱ デフォルト構成要求
ＨＡＬＴ状態を終了するために、ホストはＣＨＩコマンドＲＥＳＥＴ＿ＳＴＡＴＵＳ＿ＩＮＤＩＣＡＴＯＲＳによってビットをリセットしなければならない。ホストは構成をチェックし、必要に応じて構成を回復しなければならない。構成の再初期化は、次にＣＯＮＦＩＧ状態でホストによって実行されなければならない。

ＶＳＶ［２：０］ スリープ解除ステータス（vWakeupStatus）
カレントスリープ解除試行のステータスを示す。
０００＝スリープ解除試行なし。
００１＝ＲＥＣＥＩＶＥＤ＿ＨＥＡＤＥＲ。このフラグは、ＣＣがスリープ解除傾聴状態でのコーディング違反なしにフレームヘッダの受信のためにスリープ解除を終了する場合にセットされる。
０１０＝ＲＥＣＥＩＶＥＤ＿ＷＵＳ。このフラグは、ＣＣがスリープ解除傾聴状態での有効なスリープ解除記号の受信のためにスリープ解除を終了する場合にセットされる。
０１１＝ＣＯＬＬＩＳＩＯＮ＿ＨＥＡＤＥＲ。このフラグは、ＣＣが有効ヘッダを受信するスリープ解除パターン送信の間に検出された衝突のためにスリープ解除を停止する場合にセットされる。
１００＝ＣＯＬＬＩＳＩＯＮ＿ＷＵＳ。このフラグは、ＣＣが有効ＷＵＳを受信するスリープ解除パターン送信の間に検出された衝突のためにスリープ解除を停止する場合にセットされる。
１０１＝ＣＯＬＬＩＳＩＯＮ＿ＵＮＫＮＯＷＮ。このフラグは、ＣＣが有効な受信の後に続かずに検出された衝突のためにスリープ解除を停止する場合にセットされる。
１１０＝ＴＲＡＮＳＭＩＴＴＥＤ。このフラグは、ＣＣがスリープ解除パターンの送信を成功裡に完了するとセットされる。
１１１＝予約済み

ＲＣＡ［４：０］ 残りコールドスタート試行（vRemainingColdstartAttempts）
残りのコールドスタート試行の数を示す。コールドスタート試行の最大数はＳＵＣ構成レジスタ１の中のＣＳＡ［４：０］によって構成される。

ＰＴＡＣ［４：０］ 受動からアクティブへのカウント（vAllowPassiveToActive）
ノードがＮＯＥＲＭＡＬ＿ＰＡＳＳＩＶＥ状態からＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態へ移行するのを待機している間に、有効なレートとオフセット補正の条件で合格した連続偶数／奇数組の数を示す。移行は、ＰＴＡＣ［４：９］が、ＳＵＣ構成レジスタ１で定義されるように、ＰＴＡ［４：０］に等しくなると発生する。

４．６．２ スロットカウンタ値（ＳＣＶ）
マクロチック及びサイクルカウンタ値レジスタは、マクロチックカウンタとサイクルカウンタの現在値を保持する。レジスタはハードリセットの間に、及びＣＯＮＦＩＧ状態に入るとクリアされる。

ＳＣＣＡ［１０：０］ スロットカウンタチャネルＡ（vSlotCounter[A]）
カレントスロットカウンタ値チャネルＡ。値はＣＣによって増分され、通信サイクルの開始時にリセットされる。有効な値は１から２，０４７である。

ＳＣＣＢ［１０：０］ スロットカウンタチャネルＢ（vSlotCounter[B]）
カレントスロットカウンタ値チャネルＢ。値はＣＣによって増分され、通信サイクルの開始時にリセットされる。有効な値は１から２，０４７である。

４．６．３ マクロチック及びサイクルカウンタ値（ＭＴＣＣＶ）
マクロチック及びサイクルカウンタ値レジスタは、マクロチックカウンタとサイクルカウンタの現在値を保持する。レジスタは、ハードリセットの間に、及びＣＯＮＦＩＧ状態に入るとクリアされる。

［ＴＶ［１３：０］ マクロチック値（vMacrotic）
カレントマクロチック値。値はＣＣによって増分され、通信サイクルの開始時にリセットされる。有効な値は０から１６，０００である。

ＣＶ［５：０］ サイクルカウンタ値（vCycleCounter）
値は通信サイクルの開始時にＣＣによって増分される。有効な値は０から６３である。

４．６．４ クロック補正ステータス１（ＣＣＳ１）

ＣＣＬＲ クロック補正限度到達
クロック補正限度到達フラグはホストに対し、オフセットまたはレート補正値がその限度に達したことを信号で知らせる。ＣＣだけがこのフラグをセットできる。フラグは、ホストがエラー割り込みレジスタでフラグＣＣＦをクリアするとリセットされる。

ＭＲＣＳ 損失レート補正信号
損失レート補正信号はホストに対し、（偶数／奇数の）同期フレームの組は受信していたのに、レート補正が実行できないことを信号で知らせる。フラグは、成功裡にレートが補正された後にＣＣによってリセットされる。

ＭＯＣＳ 損失オフセット補正信号
損失オフセット補正信号はホストに対し、奇数サイクルで同期フレームが受信されなかったためオフセット補正を実行できないことを信号で知らせる。フラグは、成功裡にオフセットが補正された後にリセットされる。

ＣＣＦＣ［３：０］ クロック補正失敗カウンタ（vClockCorrectionFailed）
クロック補正フィールドカウンタは、損失オフセット補正エラーまたは損失レート補正エラーのどちらかがアクティブである任意の奇数通信サイクルの最後に１、増分される。クロック補正失敗カウンタは、オフセット補正失敗エラーも、レート補正失敗エラーもアクティブでない場合に、奇数通信サイクルの最後で「０」にリセットされる。クロック補正失敗カウンタは１５で停止する。

クロック補正ステータス２（ＣＣＳ２）

ＯＣＶ［１３：０］ オフセット補正値（vOffsetCorrection）
カレントサイクル（内部＋外部）のクロック同期により適用されるオフセット補正値（２の補数）。有効値は−７６８７から＋７６８７μＴである。

ＲＣＶ［１１：０］ レート補正値（vRateCorrection）
カレントサイクル（内部＋外部）のクロック同期により適用されるオフセット補正値（２の補数）。有効値は−１，９３０から＋１，９３０μＴである。

同期フレームステータス（ＳＦＳ）

ＶＳＡＥ［３：０］ 有効な同期フレームチャネルＡ、偶数通信サイクル（vSyncFramesEvenA）
偶数の通信サイクルの中のチャネルＡで受信され、送信される有効な同期フレームの数を保持する。値はそれぞれの偶数通信サイクルでリセットされ、該偶数通信サイクルを通して各通信スロットの最後で増分される。通信サイクル内での有効Ｓｙｎｃフレームの最大数は１５である。

ＶＳＡＯ［３：０］
有効な同期フレームチャネルＡ、奇数通信サイクル（vSyncFramesOddA）
奇数の通信サイクルの中のチャネルＡで受信され、送信される有効な同期フレームの数を保持する。値はそれぞれの奇数通信サイクルでリセットされ、該奇数通信サイクルを通して各通信スロットの最後で増分される。通信サイクル内での有効Ｓｙｎｃフレームの最大数は１５である。

ＶＳＢＥ［３：０］ 有効同期フレームチャネルＢ、偶数通信サイクル（vSyncFramesEvenB）
偶数通信サイクルの中のチャネルＢで受信され、送信される有効なＳｙｎｃフレームの数を保持する。該値は、それぞれの偶数通信サイクルの開始時にリセットされ、偶数通信サイクル全体で各通信スロットの最後で増分される。通信サイクル内での有効Ｓｙｎｃフレームの最大数は１５である。

ＶＳＢＯ［３：０］ 有効同期フレームチャネルＢ、奇数通信サイクル（vSyncFramesOddB）
奇数通信サイクルの中のチャネルＢで受信され、送信される有効なＳｙｎｃフレームの数を保持する。該値は、それぞれの奇数通信サイクルの開始時にリセットされ、奇数通信サイクル全体で各通信スロットの最後で増分される。通信サイクル内での有効Ｓｙｎｃフレームの最大数は１５である。

ＳＦＯ Ｓｙｎｃフレームオーバフロー
受信されたＳｙｎｃフレームの数がＧＴＵ構成レジスタ２内でＳＮＭ［３：０］によって規定されるようにＳｙｎｃ名の最大数を超えるとセットする。フラグはホストの制御下でリセットされる。

４．６．７ シンボルウィンドウ及びＮＩＴステータス（ＳＷＮＩＴ）

シンボルウィンドウ関連のステータス情報。チャネルごとにシンボルウィンドウの最後でＣＣによって更新される。

ＳＥＳＡ シンボルウィンドウチャネルＡでの構文エラー（vSS!SyntaxErrorA）
シンボルウィンドウの間の構文エラーがチャネルＡで検出される。

ＳＢＳＡ シンボルウィンドウチャネルＡでのスロット境界違反（vSS!BViolationA）
シンボルウィンドウの間のスロット境界違反がチャネルＡで検出される。

ＴＣＳＡ シンボルウィンドウチャネルＡでの送信衝突（vSS!TxConflictA）
シンボルウィンドウの送信衝突がチャネルＡで検出される。

ＳＥＳＢ シンボルウィンドウチャネルＢでの構文エラー（vSS!SyntaxErrorB）
シンボルウィンドウの間の構文エラーがチャネルＢで検出される。

ＳＢＳＢ シンボルウィンドウチャネルＢでのスロット境界違反（vSS!BViolationB）
シンボルウィンドウの間のスロット境界違反がチャネルＢで検出される。

ＴＣＳＢ シンボルウィンドウチャネルＢでの送信衝突（vSS!TxConflictB）
シンボルウィンドウの送信衝突がチャネルＢで検出される。

ＮＩＴ関連のステータス情報。チャネルごとにＮＩＴの最後にＣＣによって更新される。
ＳＥＮＡ ＮＩＴチャネルＡ中の構文エラー（vSS!SyntaxErrorA）
ＮＩＴの間の構文エラーがチャネルＡで検出される。

ＳＢＮＡ ＮＩＴチャネルＡ中のスロット境界違反（vSS!BViolationA）
ＮＩＴの間のスロット境界違反がチャネルＡで検出される。

ＳＥＮＢ ＮＩＴチャネルＢ中の構文エラー（vSS!SyntaxErrorB）
ＮＩＴの間の構文エラーがチャネルＢで検出される。

ＳＢＮＢ ＮＩＴチャネルＢ中のスロット境界違反（vSS!BViolationB）
ＮＩＴの間のスロット境界違反がチャネルＢで検出される。

４．６．７ 収集（Ａｇｇｒｅｇａｔｅｄ）チャネルステータス（ＡＣＳ）
収集チャネルステータスはホストに、それらが送信のために割り当てられているのか、あるいは受信のために申し込まれている（ｓｕｂｓｃｒｉｂｅｄ）のかに関係なく、すべての通信スロットのチャネル活動の成立した状態を与える。集合チャネルステータスは記号フェーズとネットワーク休止時間からのステータスデータも含む。ステータスデータはホストにより規定されている期間で収集される。収集されたチャネルステータスはホストによってリセットされる。

ＶＦＲＡ チャネルＡでの有効フレーム受信（vSS!ValidFrameA）
１つまたは複数の有効なフレームが、観察期間中に任意の静的スロットまたは動的スロット内のチャネルＡで受信された。

ＳＥＤＡ チャネルＡでの構文エラー検出（vSS!SyntaxErrorA）
シンボルウィンドウ及びＮＩＴを含む静的スロットまたは動的スロットの１つまたは複数の構文エラーがチャネルＡで観察された。

ＣＥＤＡ チャネルＡでコンテンツエラー検出（vSS!ContentErrorA）
コンテンツエラーのある１つまたは複数のフレームが、観察期間中に任意の静的スロットまたは動的スロット内のチャネルＡで受信された。

ＣＩＡ 通信インジケータチャネルＡ
観察期間中に追加の通信も含んだ、つまり１つまたは複数のスロットが有効なフレームを受信し、構文エラーまたはコンテンツエラーまたはスロット境界違反のいずれかの任意の組み合わせを有したスロット内のチャネルＡで１つまたは複数の有効なフレームが受信された。

ＳＢＶＡ チャネルＡでのスロット境界違反（vSS!BViolationA）
観察期間中にいつでもチャネルＡで１つまたは複数のスロット境界違反が観察された（シンボルウィンドウ及びＮＩＴを含む静的スロットまたは動的スロット）。

ＶＦＲＢ チャネルＢでの有効フレーム受信（vSS!ValidFrameB）
１つまたは複数の有効なフレームが、観察期間中に任意の静的スロットまたは動的スロット内のチャネルＢで受信された。ホストの制御下でリセット。

ＳＥＤＢ チャネルＢでの構文エラー検出（vSS!SyntaxErrorB）
シンボルウィンドウ及びＮＩＴを含む静的スロットまたは動的スロットの１つまたは複数の構文エラーがチャネルＢで観察された。

ＣＥＤＢ チャネルＢでコンテンツエラー検出（vSS!SyntaxErrorB）
コンテンツエラーのある１つまたは複数のフレームが、観察期間中に任意の静的スロットまたは動的スロット内のチャネルＢで受信された。

ＣＩＢ 通信インジケータチャネルＢ
観察期間中に追加の通信も含んだ、つまり１つまたは複数のスロットが有効なフレームを受信し、構文エラーまたはコンテンツエラーまたはスロット境界違反のいずれかの任意の組み合わせを有したスロット内のチャネルＢで１つまたは複数の有効なフレームが受信された。

ＳＢＶＢ チャネルＢでのスロット境界違反（vSS!SyntaxErrorB）
観察期間中にいつでもチャネルＢで１つまたは複数のスロット境界違反が観察された（シンボルウィンドウ及びＮＩＴを含む静的スロットまたは動的スロット）。

４．６．９ 偶数ＳｙｎｃＩＤ［０．．１５］（ＥＳＩＤｎ）
レジスタＥＳＩＤ１からＥＳＩＤ１５は、昇順で類別され、偶数の通信サイクルで受信されたＳｙｎｃフレームのフレームＩＤを保持し、レジスタＥＳＩＤ１が最低の受信ＳｙｎｃフレームＩＤを保持する。レジスタＥＳＩＤ０は、それが同期フレームを送信する場合に、ノード自体によって送信されるＳｙｎｃフレームのフレームＩＤを保持する。

ＥＳＩＤ［９：０］ 偶数ＳｙｎｃＩＤ（vsSyncIDListA,B
even）
ＳｙｎｃフレームＩＤ偶数通信サイクル

ＲＸＥＡ チャネルＡで受信された偶数ＳｙｎｃＩＤ
偶数のＳｙｎｃＩＤに対応するＳｙｎｃフレームがチャネルＡで受信されたことを示す。
１＝ＳｙｎｃフレームがチャネルＡで受信された。
０＝ＳｙｎｃフレームがチャネルＡで受信されなかった。

ＲＸＥＢ チャネルＢで受信された偶数ＳｙｎｃＩＤ
偶数のＳｙｎｃＩＤに対応するＳｙｎｃフレームがチャネルＢで受信されたことを示す。
１＝ＳｙｎｃフレームがチャネルＢで受信された。
０＝ＳｙｎｃフレームがチャネルＢで受信されなかった。

４．６．１０ 奇数Ｓｙｎｃ ＩＤ［０．．１５］（ＯＳＩＤｎ）
レジスタＯＳＩＤ１からＯＳＩＤ１５は、昇順で類別され、奇数の通信サイクルで受信されたＳｙｎｃフレームのフレームＩＤを保持し、レジスタＯＳＩＤ１が最低の受信ＳｙｎｃフレームＩＤを保持する。レジスタＯＳＩＤ０は、それが同期フレームを送信する場合に、ノード自体によって送信されるＳｙｎｃフレームのフレームＩＤを保持する。

ＯＳＩＤ［９：０］ ＯｄｄＳｙｎｃＩＤ（vsSyncIDListA,B
odd）
ＳｙｎｃフレームＩＤ奇数通信サイクル

ＲＸＯＡ チャネルＡで受信された奇数ＳｙｎｃＩＤ
保存されていた奇数のＳｙｎｃＩＤに対応するＳｙｎｃフレームがチャネルＡで受信されたことを示す。
１＝ＳｙｎｃフレームがチャネルＡで受信された。
０＝ＳｙｎｃフレームがチャネルＡで受信されなかった。

ＲＸＯＢ チャネルＢで受信された奇数ＳｙｎｃＩＤ
奇数のＳｙｎｃＩＤに対応するＳｙｎｃフレームがチャネルＢで受信されたことを示す。
１＝ＳｙｎｃフレームがチャネルＢで受信された。
０＝ＳｙｎｃフレームがチャネルＢで受信されなかった。

４．６．１１ 偶数到着チャネルＡ，Ｂ［０１５］（ＥＡＡＢｎ）
レジスタＥＡＡＢ１からＥＡＡＢ１５は、アクションポイントを基準にして測定された、チャネルＡとＢ上の偶数通信サイクルで受信されたＳｙｎｃフレームのＳｙｎｃフレーム到着時間を保持する。レジスタＥＡＡＢ０は、それが同期フレームを送信する場合にノード自体によって送信されるＳｙｎｃフレームのＳｙｎｃフレーム送信時間を保持する。

ＥＡＡ［１１：０］ 偶数到着チャネルＡ
チャネルＡ、偶数通信サイクルでの到着時間。有効な値は０から２１２０μＴである。

ＥＡＢ［１１：０］ 偶数到着チャネルＢ
チャネルＢ、偶数通信サイクルでの到着時間。有効な値は０から２１２０μＴである。

４．６．１２ 奇数到着チャネルＡ，Ｂ［０１５］（ＯＡＡＢｎ）
レジスタＯＡＡＢ１からＯＡＡＢ１５は、アクションポイントを基準にして測定された、チャネルＡとＢ上の奇数通信サイクルで受信されたＳｙｎｃフレームのＳｙｎｃフレーム到着時間を保持する。レジスタＯＡＡＢ０は、それが同期フレームを送信する場合にノード自体によって送信されるＳｙｎｃフレームのＳｙｎｃフレーム送信時間を保持する。

ＯＡＡ［１１：０］ 奇数到着チャネルＡ
チャネルＡ、奇数通信サイクルでの到着時間。有効な値は０から２１２０μＴである。

ＯＡＢ［１１：０］ 偶数到着チャネルＢ
チャネルＢ、奇数通信サイクルでの到着時間。有効な値は０から２１２０μＴである。

４．６．１３ ネットワーク管理ベクトル［１．．．３］（ＮＭＶｎ）
３台のネットワーク管理レジスタが、発生したＮＭベクトル（０から１２バイトに構成可能）を保持する。発生したＮＭベクトルはビット形式で各チャネルにおいて受信された各ＮＭベクトル（ＮＭ表示ビットセット付きフレーム）をＯＲすることによって生成される。ＣＣは各通信サイクルの最後にＮＭベクトルを更新する。

４．７ メッセージバッファ制御レジスタ
４．７．１ メッセージＲＡＭ構成（ＭＲＣ）
メッセージＲＡＭ構成レジスタは、静的セグメント、動的セグメント及び受信ＦＩＦＯに割り当てられるメッセージバッファの数を規定する。さらに、受信ＦＩＦＯに属するすべてのメッセージバッファのデータ長がここで設定される。レジスタはＣＯＮＦＩＧ状態の間だけ書き込むことができる。

ＦＤＢ［６：０］ 第１動的バッファ
有効な値は０から６４である。
０＝静的バッファは設定されていない。
＞６３＝動的バッファは設定されていない。

ＦＦＢ［６：０］ 第１ＦＩＦＯバッファ
有効な値は０から６４である。
０＝静的バッファと動的バッファは設定されていない。
＞６３＝ＦＩＦＯバッファは設定されていない。

ＬＣＢ［５：０］ 前記設定バッファ
有効な値は０から６３である。
０＝１つのメッセージバッファが設定される。
６３＝６４のメッセージバッファが設定される。

ＤＬＦ［６：０］ データ長ＦＩＦＯバッファ
ＦＩＦＯに割り当てられるすべてのメッセージバッファのペイロード長を設定する。
有効な値は０から１２７である。

注記：使用可能なメッセージバッファの最大数は、メッセージバッファあたりのデータバイト設定数に依存する（例えば、２５４バイトでは１６ＭＢ、１２８バイトでは３２ＭＢ、５６バイト以下では６４ＭＢ）。プログラマは、ＦＤＢ［６：０］、ＦＦＢ［６：０］、及びＬＣＢ［５：０］によって規定される設定が可能となることを確実にしなければならない。ＣＣは誤った設定がないかチェックしない！

４．７．２ ＦＩＦＯ拒絶フィルタ（ＦＲＦ）
ＦＩＦＯ拒絶フィルタは、入信メッセージのチャネル、フレームＩＤ及びサイクルカウントが比較されるユーザによって指定されたビットのシーケンスを定義する。ＦＩＦＯ拒絶フィルタマスクとともに、このレジスタは、メッセージがＦＩＦＯによって拒絶されるかどうかを判断する。ＦＲＦレジスタはＣＯＮＦＩＧ状態の間だけ書き込むことができる。

ＣＨ［１：０］ チャネルフィルタ
１１＝受信なし。
１０＝チャネルＡだけで受信。
０１＝チャネルＢだけで受信。
００＝両方のチャネルで受信（最初の選択有効（ｐｉｃｋ ｆｉｒｓｔ ｖａｌｉｄ））

ＦＩＤ［１０：０］ フレームＩＤフィルタ
１．．２０４７＝考えられるフレームＩＤ値

ＣＹＦ［６：０］ サイクルコードフィルタ
７ビットのサイクルコードフィルタが、拒絶フィルタリングのために使用されるサイクルセットを決定する。サイクルコードの構成についての詳細は、５．７．４サイクルカウンタフィルタリングを参照。

ＲＳＳ 拒絶静的セグメント
時間トリガアプリケーションでは、ＦＩＦＯバッファは動的セグメントだけで使用されなければならない。
１＝静的セグメント内の拒絶メッセージ
０＝ＦＩＦＯも静的セグメントで使用される。

４．７．３ ＦＩＦＯ拒絶フィルタマスク（ＦＲＦＭ）
ＦＩＦＯ拒絶フィルタマスクは、対応するＦＲＦビットの内のいずれが拒絶フィルタリングに関連しているのかを特定する。ビットが設定されている場合、それは、ＦＲＦレジスタ内の対応するビットの状態が、メッセージがＦＩＦＯによって拒絶されるかどうかには影響を与えないことを示す。メッセージは、ＦＲＦレジスタのすべてのマスクされていないビットが一致する場合にＦＩＦＯによって拒絶される。ＦＲＦＭレジスタはＣＯＮＦＩＧ状態の間だけに書き込むことができる。

ＭＦＩＤ［１０：０］ ＦＩＦＯ拒絶フィルタマスクビット
１＝対応するＦＩＦＯ拒絶フィルタビットを無視する。
０＝対応するＦＩＦＯ拒絶フィルタビットに一致する。

４．８ メッセージバッファステータスレジスタ
４．８．１ 送信要求レジスタ１／２（ＴＸＲＱ１／２）
２つのレジスタがすべての設定されているメッセージバッファのＴＸＲフラグの状態を反映する。設定されているメッセージバッファの数が６４未満である場合、残りのＴＸＲフラグには意味はなく、「０」として読み取られる。

ＴＸＲ［６３：０］ 送信要求
フラグがセットされている場合、それぞれのメッセージバッファはそれぞれ送信のために準備が完了し、このメッセージバッファの送信は進行中である。フラグは、送信が完了した後にリセットされる（単一ショットモード専用）。

新規データレジスタ１／２（ＮＤＡＴ１／２）
２つのレジスタが設定されたメッセージバッファのＮＤフラグすべての状態を反映する。設定されたメッセージバッファの数が６４未満である場合、残りのＮＤフラグには意味はなく、「０」として読み取られる。

ＮＤ［６３：０］ 新規データ
フラグは、メッセージハンドラが有効な受信メッセージをそれぞれのメッセージバッファに保存するとセットされる。フラグは、メッセージバッファが出力バッファに転送されるとリセットされる。

４．８．３ メッセージハンドラステータス（ＭＨＤＳ）
メッセージハンドラステータスアレジスタは、ホストＣＰＵにメッセージハンドラの実際の状態にアクセスさせる。

以下のフラグが、ホストＣＰＵによって明示的にリセットされなければならない。

ＰＩＢＦ パリティエラー入力バッファＲＡＭ１、２
メッセージハンドラが入力バッファＲＡＭ１、２を読み取ったときにパリティエラーが発生した。

ＰＯＢＦ パリティエラー出力バッファＲＡＭ１、２
メッセージハンドラが出力バッファＲＡＭ１、２を読み取ったときにパリティエラーが発生した。

ＰＭＲ パリティエラーメッセージＲＡＭ
メッセージＲＡＭを読み取るときにパリティエラーが発生した。

ＰＴＢＦ１ パリティエラー一時バッファＲＡＭ Ａ
一時バッファＲＡＭ Ａを読み取るときにパリティエラーが発生した。

ＰＴＢＦ２ パリティエラー一時バッファＲＡＭ Ｂ
一時バッファＲＡＭ Ｂを読み取るときにパリティエラーが発生した。

ＦＭＢ［５：０］ 障害メッセージバッファ
ＦＭＢ［５：０］によって参照されるメッセージバッファから読み取る／に書き込むときにパリティエラーが発生した。フラグＰＩＢＦ、ＰＭＲ、ＰＴＢＦ１またはＰＴＢＦ２の１つがセットされているときだけ値は有効である。

ＭＢＴ［５：０］ メッセージバッファ送信
前回、成功裡に送信されたメッセージバッファの数。メッセージバッファが単一ショットモード用に構成されている場合、送信要求レジスタ１／２のそれぞれのＴＸＲフラグがリセットされた。

ＭＢＵ［５：０］ メッセージバッファ更新
前記ア受信され、受け入れられたメッセージを保存したメッセージバッファの数。このメッセージバッファの場合、新規データレジスタ１／２内のそれぞれのＮＤフラグもセットされる。

４．９ 入力バッファ
メッセージＲＡＭ内の選択されたメッセージバッファに転送されるヘッダとデータセクションを保持する二重バッファ構造。メッセージＲＡＭの中のメッセージバッファを構成し、送信バッファのデータセクションを更新するために使用される。

静的セグメントに、またはＦＩＦＯに属するメッセージバッファのヘッダセクションは、ＣＣがＣＯＮＦＩＧ状態にあるときにのみ変更できる。

入力バッファ（ＩＢＦ）とメッセージＲＡＭの間のデータ転送は、第５．１１．１．１項データ転送入力バッファ＞メッセージＲＡＭに詳細に説明される。

４．９．１ 書き込みデータセクション［１．．６４］（ＷＲＤＳｎ）
アドレス指定されるメッセージバッファのデータセクションに転送されるデータワードを保持する。データワードはＤＷ１（バイト０、バイト１）からＤＷＰＬ（ＤＷＰＬ＝ペイロード長で定義されるようなデータワードの数）への送信順でメッセージＲＡＭに書き込まれる。

ＭＤ［３１：０］ メッセージデータ
ＭＤ［７：０］＝ＤＷｎ、バイト０
ＭＤ［１５：８］＝ＤＷｎ、バイト１
ＭＤ［２３：１６］＝ＤＷｎ＋１、バイト３
ＭＤ［３１：２４］＝ＤＷｎ＋１、バイト４

４．９．２ 書き込みヘッダセクション１（ＷＲＨＳ１）

ＦＩＤ［１０：０］ フレームＩＤ
選択されたメッセージバッファのフレームＩＤ。フレームＩＤはそれぞれのメッセージの送信のためのスロット番号を規定する。フレームＩＤ＝「０」のメッセージバッファは無効と見なされる。いったんバッファが送信のために準備完了すると（ＴＸＲ＝「１」）、バッファが送信されてしまう（ＴＸＲ＝「０」）までフレームＩＤビットは書き込むことができない。最大静的スロット番号（動的バッファ）より大きいフレームＩＤだけが実行時の間に変更できる。静的スロットのフレームＩＤはＣＯＮＦＩＧ状態だけで書き込まれてよい。

ＣＹＣ［６：０］ サイクルコード
７ビットサイクルコードは、サイクルカウンタフィルタリングのために使用されるサイクルセットを決定するサイクルコードの構成についての詳細は、５．７．４サイクルカウンタフィルタリングを参照。

ＣＨＡ、ＣＨＢ チャネルフィルタ制御
各バッファと関連付けられている２ビットチャネルフィルタリングは、受信バッファ用フィルタとして、及び送信バッファ用制御フィールドとして働く。

ＣＦＧ メッセージバッファ構成ビット
このビットは、送信バッファまたは受信バッファとして対応するバッファを設定するために使用される。受信ＦＩＦＯに属するメッセージバッファの場合、ビットは評価されない。
１＝対応するバッファは送信バッファとして設定される。
０＝対応するバッファは受信バッファとして設定される。

ＮＭＥ ネットワーク管理イネーブル
このビットは、送信フレーム内のペイロードプリアンブルインジケータの状態を制御するために使用される。ビットが設定されていると、それぞれのメッセージバッファはネットワーク管理情報を保持する。静的セグメントの送信バッファのためだけに評価される。動的セグメントのメッセージＩＤフィルタリングはＥレイモジュールによってサポートされていない。
１＝ペイロードプリアンブルインジケータが設定されている。
０＝ペイロードプリアンブルインジケータは設定されていない。

ＴＸＭ 送信モード
このビットは送信モードを選択するために使用される。
１＝単一ショットモード（静的セグメント：バッファが更新されていない、つまりＴＸＲ＝「０」の場合、ヌルフレームを送信する。）
０＝連続モード

ＭＢＩ メッセージバッファ割り込み
このビットは対応するメッセージバッファのための受信／送信割り込みをイネーブルする。受信されたメッセージがメッセージバッファに保存された後で、ステータス割り込みレジスタ内のＲＸＩフラグがセットされる。送信が成功した後、ステータス割り込みレジスタ内のＴＸＩフラグがセットされる。
１＝対応するメッセージバッファ割り込みがイネーブルされる。
０＝対応するメッセージバッファ割り込みがディスエーブルされる。

４．９．３ 書き込みヘッダセクション２（ＷＲＨＳ２）

ＣＲＣ［１０：０］ ヘッダＣＲＣ（vRF!Header!
HeaderCRC）
受信バッファ：ヘッダＣＲＣが受信されたフレームから更新される。
送信バッファ：ヘッダＣＲＣが計算され、ホストによって設定される。

ＰＬＣ［６：０］ ペイロード長設定
ホストによって設定されるようなデータフィールドの長さ（２バイトワードの数）（＝バッファ長）

４．９．４ 書き込みヘッダセクション３（ＷＲＨＳ３）

ＤＰ［１０：０］ データポインタ
メッセージＲＡＭ内のアドレス指定されたメッセージバッファのデータセクションの第１の３２−ｂｉｔワードに対するポインタ。ＣＯＮＦＩＧ状態でのみ書き込み可能。

４．９．５ 入力バッファコマンド要求（ＩＢＣＲ）
ホストがメッセージＲＡＭ内のターゲットメッセージバッファの数を入力バッファコマンド要求レジスタ内のＩＢＲＨ［５：０］に書き込むと、ＩＢＦとＩＢＦシャドーがスワップされる。さらに、ＩＢＲＨ［５：０］とＩＢＲＳ［５：０］の下で保存されたメッセージバッファ番号もスワップされる（５．１１．１ データ転送入力バッファ＞メッセージＲＡＭも参照）。

この書き込み動作を用いると、入力バッファコマンド要求レジスタ内のＩＢＳＹＳビットは「１」に設定される。メッセージハンドラは次にＩＢＲＳ［５：０］によって選択されるメッセージＲＡＭ内のメッセージバッファにＩＢＦシャドーのコンテンツの転送を開始する。

メッセージハンドラがＩＢＦシャドーからメッセージＲＡＭ内のターゲットメッセージバッファにデータを転送すると、ホストはＩＢＦ内の次のメッセージを構成してよい。ＩＢＦシャドーとメッセージＲＡＭ間の転送が完了した後に、ＩＢＳＹＳビットは「０」に設定し直され、メッセージＲＡＭへの次の転送は、それぞれのターゲットメッセージバッファ番号をＩＢＲＨ［５：０］に書き込むことによってホストによって開始されてよい。

ＩＢＳＹＳが「１」である間にＩＢＲＨ［５：０］への書き込みアクセスが発生すると、ＩＢＳＹＨは「１」に設定される。ＩＢＦシャドーからメッセージＲＡＭへの継続中のデータ転送の完了後、ＩＢＦとＩＢＦシャドーがスワップされ、ＩＢＳＹＨは「０」にリセットされる。ＩＢＳＹＳは「１」に設定されままであり、メッセージＲＡＭへの次の転送が開始される。加えて、ＩＢＲＨ［５：０］とＩＢＲＳ［５：０］の下で保存されるメッセージバッファ番号もスワップされる。

ＩＢＲＨ［５：０］ 入力バッファ要求ホスト
入力バッファからのデータ転送のためのメッセージＲＡＭ内のターゲットメッセージバッファを選択する。有効な値は０ｘ００００から０ｘ００３Ｆ（０．．６３）である。

ＩＢＳＹＨ 入力バッファビジーホスト
ＩＳＹＳが依然として「１」である間にＩＢＲＨ［５：０］を書き込むことによって「１」に設定する。ＩＢＦシャドーとメッセージＲＡＭの間の継続中の転送が完了した後に、ＩＢＳＹＨは「０」に設定し直される。
１＝ＩＢＦシャドーとメッセージＲＡＭの間の転送が進行中に要求する。
０＝保留状態の要求はない。

ＩＢＲＳ［５：０］ 入力バッファ要求シャドー
実際に更新された／前回更新されたターゲットメッセージバッファの数。
有効な値は０ｘ００００から０ｘ００３Ｆ（０．．６３）である。

ＩＢＳＹＳ 入力バッファビジーシャドー
ＩＢＲＨ［５：０］を書き込んだ後に「１」に設定する。ＩＦシャドーとメッセージＲＡＭの間の転送が完了すると、ＩＢＳＹＳは「０」に設定し直される。
１＝ＩＢＦシャドーとメッセージＲＡＭの間の転送が進行中である。
０＝ＩＢＦシャドーとメッセージＲＡＭの間の転送が完了した。

４．９．６ 入力バッファコマンドマスク（ＩＢＣＭ）
入力バッファコマンド要求レジスタによって選択されるメッセージＲＡＭ内のメッセージバッファがどのようにして更新されるのかを設定する。ＩＢＦとＩＢＦシャドーがスワップされると、ビットＬＨＳＨ、ＬＤＳＨ、及びＳＴＸＲＨは、それらを入力バッファコマンド要求レジスタからのそれぞれのメッセージバッファ番号に付属させておくためにビットＬＨＳＳ、ＬＤＳＳ及びＳＴＲＸＲとスワップされる。

ＬＨＳＨ ロードヘッダセクションホスト
１＝ヘッダセクションが、入力バッファからメッセージＲＡＭへの転送のために選択された。
０＝ヘッダセクションは更新されていない。

ＬＤＳＨ ロードデータセクションホスト
１＝データセクションが入力バッファからメッセージＲＡＭへの転送のために選択された。
０＝データセクションは更新されていない。

ＳＴＸＲＨ 送信要求ホスト設定
このビットが「１」に設定されていると、選択されたメッセージバッファの送信要求フラグＴＸＲは送信のためにメッセージバッファをリリースするために送信要求レジスタ内にセットされる。単一ショットモードでは、フラグは送信完了後にＣＣによってクリアされる。
１＝送信要求フラグ、送信のためにリリースされた送信バッファ
０＝送信要求フラグのリセット

ＬＨＳＳロードヘッダセクションシャドー
１＝入力バッファからメッセージＲＡＭへの送信のために選択されたヘッダセクション
０＝ヘッダセクションは更新されていない。

ＬＤＳＳ ロードデータセクションシャドー
１＝データセクションは、入力バッファからメッセージＲＡＭへの転送のために選択された。
０＝データセクションは更新されていない。

ＳＴＸＲＳ 送信要求シャドー設定
このビットが「１」に設定されていると、選択されたメッセージバッファのための送信要求フラグＴＸＲは、送信のためにメッセージバッファをリリースするために送信要求レジスタ内にセットされる。単一ショットモードでは、フラグは送信完了後にＣＣによってクリアされる。
１＝送信要求フラグを設定する、送信のためにリリースされた送信バッファ
０＝送信要求フラグをリセットする。

４．１０ 出力バッファ
メッセージＲＡＭから転送された選択されたメッセージバッファのヘッダとデータセクションを保持する二重バッファ構造。メッセージＲＡＭからメッセージバッファを読み出すために使用される。

メッセージＲＡＭと出力バッファ（ＯＢＦ）間のデータ転送は、第５．１１．１．２項データ転送メッセージＲＡＭ＞出力バッファに詳細に説明されている。

４．１０．１ 読み取りデータセクション［１．．６４］（ＲＤＤＳｎ）
アドレス指定されたメッセージバッファのデータセクションから読み取られたデータワードを保持する。データワードはＤＷ１（バイト０、バイト１）からＤＷＰＬ（ＤＷＰＬ＝ペイロード長によって規定されるようなデータワードの数）の受信順でメッセージＲＡＭから読み出される。

ＭＤ［３１：０］ メッセージデータ
ＭＤ［７：０］＝ＤＷｎ、バイト０
ＭＤ［１５：８］＝ＤＷｎ、バイト１
ＭＤ［２３：１６］＝ＤＷｎ＋１、バイト３
ＭＤ［３１：２４］＝ＤＷｎ＋１、バイト４

４．１０．２ 読み取りヘッダセクション１（ＲＲＨＳ１）

ＦＩＤ［１０：０］ フレームＩＤ
選択されたメッセージバッファのフレームＩＤ。フレームＩＤはそれぞれのメッセージの受信のためにスロット番号を定義する。フレームＩＤ＝「０」のメッセージバッファは無効と見なされる。

ＣＹＣ［６：０］ サイクルコード
７ビットサイクルコードは、サイクルカウンタフィルタリングのために使用されるサイクルセットを決定するサイクルコードの構成についての詳細は、５．７．４サイクルカウンタフィルタリングを参照。

ＣＨＡ、ＣＨＢ チャネルフィルタ制御
各バッファと関連付けられている２ビットチャネルフィルタリングは、受信バッファ用フィルタとして、及び送信バッファ用制御フィールドとして働く。

ＣＦＧ メッセージバッファ構成ビット
このビットは、送信バッファまたは受信バッファとして対応するバッファを設定するために使用される。受信ＦＩＦＯに属するメッセージバッファの場合、ビットは評価されない。
１＝対応するバッファは送信バッファとして設定される。
０＝対応するバッファは受信バッファとして設定される。

ＮＭＥ ネットワーク管理イネーブル
このビットは、ペイロードプリアンブルインジケータが「１」に設定されたフレックスレイフレームの受信を示す。ビットが設定されている場合、それぞれのメッセージバッファはネットワーク管理情報を保持する。静的セグメント内の受信のために構成されるメッセージバッファのためにのみ有効である。動的セグメントでのメッセージＩＤフィルタリングはＥ−レイモジュールによってサポートされていない。
１＝ペイロードプリアンブルインジケータが設定されている。
０＝ペイロードプリアンブルインジケータが設定されていない。

ＴＸＭ 送信モード
このビットは、送信モードを選択するために使用される。
１＝単一ショットモード（静的セグメント：バッファが更新されていない、つまりＴＸＲ＝「０」の場合、ヌルフレームを送信する。）
０＝連続モード

ＭＢＩ メッセージバッファ割り込み
このビットは対応するメッセージバッファのための受信／送信割り込みをイネーブルする。受信されたメッセージがメッセージバッファに保存された後で、ステータス割り込みレジスタ内のＲＸＩフラグがセットされる。送信が成功した後、ステータス割り込みレジスタ内のＴＸＩフラグがセットされる。
１＝対応するメッセージバッファ割り込みがイネーブルされる。
０＝対応するメッセージバッファ割り込みがディスエーブルされる。

４．１０．３ 読み取りヘッダセクション２（ＲＤＨＳ２）

ＣＲＣ［１０：０］ ヘッダＣＲＣ（vRF!Header!HeaderCRC）
受信バッファ：ヘッダＣＲＣが受信されたフレームから更新される。
送信バッファ：ヘッダＣＲＣが計算され、ホストによって設定される。

ＰＬＣ［６：０］ ペイロード長設定
ホストによって設定されるようなデータフィールドの長さ（２バイトワードの数）（＝バッファ長）

ＰＬＲ［６：０］ ペイロード長受信（vRF!Header!HeaderLength）
受信されたフレームからのデータフィールドの長さ（２バイトワードの数）

４．１０．４ 読み取りヘッダセクション３（ＲＤＨＳ３）

ＤＰ［１０：０］ データポインタ
メッセージＲＡＭ内のアドレス指定されたメッセージバッファのデータセクションの第１の３２−ｂｉｔワードに対するポインタ。

ＲＣＣ［５：０］ 受信サイクルカウント（vRF!Header!CycleCount）
サイクルカウンタ値は受信されたフレームから更新される。

ＲＣＩ チャネル表示上で受信（vSS!Channel）
単一の受信バッファが両方のチャネルに割り当てられている場合、どちらのチャネルでフレームが受信されたのかを、申し込まれている静的受信スロットごとに示す。
１＝フレームがチャネルＡで受信された。
０＝フレームがチャネルＢで受信された。

ＳＦＩ 起動フレーム表示ビット（vRF!Header!SuFIndicator）
起動フレームは起動フレームインジケータによりマークされる。
１＝受信フレームは起動フレームである。
０＝起動フレームが受信されなかった。

ＳＹＮ 同期フレーム表示ビット（vRF!Header!SyFIndicator）
同期フレームは同期フレームインジケータによって記される。
１＝受信フレームはＳｙｎｃフレームである。
０＝Ｓｙｎｃフレームは受信されなかった。

ＮＦＩ ヌルフレーム表示ビット（vRF!Header!SyNFIndicator）
「０」に設定されていると、受信されたフレームペイロードセグメントには使用可能なデータは含まれない。
１＝受信されたフレームがヌルフレームではない。
０＝受信されたフレームがヌルフレームである。

ＰＰＩ ペイロードプリアンブルインジケータ（vRF!Header!PPIndicator）
ペイロードプリアンブルインジケータは、ネットワーク管理ベクトルまたはメッセージＩＤが受信されたフレームのペイロードセグメントな内に含まれているかどうかを定義する。
１＝静的セグメント：ペイロード始まりでのネットワーク管理ベクトル
動的セグメント：ペイロードの始まりでのメッセージＩＤ
０＝受信されたフレームのペイロードセグメントがネットワーク管理ベクトルまたはメッセージＩＤを含まない。

ＲＥＳ 予約ビット（vRF!Header!Reserved）
受信された予約ビットの状態を反映する。予約されたビットは「０」として送信される。

４．１０．５ メッセージバッファステータス（ＭＢＳ）
メッセージバッファのステータスは、設定されたフレームＩＤによって規定されたスロットの最後でＣＣによって更新され、ホストによってチェックできる。一覧表示されているエラーの内の１つがＣＣによって検出されるとフラグがセットされる。メッセージバッファステータスは常に最新のスロットのステータスを示す。つまり、過去のサイクルからのエラーが上書きされる。

送信及び受信バッファ
ＳＥＯＡ チャネルＡで観察された構文エラー（vSS!
SyntaxErrorA）
構文エラーはチャネルＡの設定されたスロットで観察された。
１＝構文エラーがチャネルＡで観察された。
０＝構文エラーはチャネルＡで観察されなかった。

ＳＥＯＢ チャネルＢで観察された構文エラー（vSS!SyntaxErrorB）
構文エラーはチャネルＢの設定されたスロットで観察された。
１＝構文エラーがチャネルＢで観察された。
０＝構文エラーはチャネルＢで観察されなかった。

ＣＥＯＡ チャネルＡで観察されたコンテンツエラー（vSS!ContentErrorA）
コンテンツエラーがチャネルＡ上の構成されたスロットで観察された。
１＝コンテンツエラーがチャネルＡで観察された。
０＝コンテンツエラーはチャネルＡで観察されなかった。

ＣＥＯＦ チャネルＢで観察されたコンテンツエラー（vSS!ContentErrorB）
コンテンツエラーがチャネルＢ上の構成されたスロットで観察された。
１＝コンテンツエラーがチャネルＢで観察された。
０＝コンテンツエラーはチャネルＢで観察されなかった。

ＳＶＯＣ チャネルＡで観察されたスロット境界違反（vSS!BViolationA）
チャネルＡ、つまり設定されたスロットの開始時または終了時にアクティブなチャネルでスロット境界違反が観察された。
１＝スロット境界違反がチャネルＡで観察された。
０＝スロット境界違反はチャネルＡで観察されなかった。

ＳＶＯＢ チャネルＢで観察されたスロット境界違反（vSS!BViolationB）
チャネルＢ、つまり設定されたスロットの開始時または終了時にアクティブなチャネルでスロット境界違反が観察された。
１＝スロット境界違反がチャネルＢで観察された。
０＝スロット境界違反はチャネルＢで観察されなかった。

ＤＣＥ データ整合性エラー
ビットは、このメッセージバッファにデータを書き込むときに、あるいはこのメッセージバッファから読み取るときにパリティエラーが検出されると設定される。送信バッファがこのフラグをセットさせる場合、ヌルフレームが送信される。
１＝メッセージバッファはパリティエラーのために無効である。
０＝このメッセージバッファに検出されたパリティエラーはない。

送信バッファ
ＴＣＩＡ 送信衝突表示チャネルＡ（vSS!TxConflictA）
送信衝突がチャネルＡで発生すると、送信衝突表示が設定される。
１＝送信衝突がチャネルＡで発生した。
０＝送信衝突はチャネルＡで発生しなかった。

ＴＣＩＢ 送信衝突表示チャネルＢ（vSS!TxConflictB）
送信衝突がチャネルＢで発生すると、送信衝突表示が設定される。
１＝送信衝突がチャネルＢで発生した。
０＝送信衝突はチャネルＢで発生しなかった。

ＶＦＲＡ チャネルＡで有効フレーム受信（vSS!ValidFrameA）
チャネルＡ上の送信スロットで有効なフレームが受信されると、有効フレーム表示が設定される。
１＝有効フレームがチャネルＡで受信された。
０＝有効フレームはチャネルＡで受信されなかった。

ＶＦＲＢ チャネルＢで有効フレーム受信（vSS!ValidFrameB）
チャネルＢ上の送信スロットで有効なフレームが受信されると、有効フレーム表示が設定される。
１＝有効フレームがチャネルＢで受信された。
０＝有効フレームはチャネルＢで受信されなかった。

受信バッファ
ＰＬＥ ペイロード長エラー
設定されたペイロード長と受信フレームのペイロードフレームの不一致が検出された。このような不一致が静的セグメントで検出されると、ＣＥＯＡ及び／またはＣＥＯＢフラグもセットされる。
１＝ペイロード長エラーが検出された。
０＝ペイロード長エラーは検出されなかった。

ＭＬＳＴ メッセージ損失
ホストが、メッセージバッファが新しいメッセージで更新される前にメッセージを読み取らなかった。
１＝未処理のメッセージが上書きされた。
０＝損失されたメッセージはない。

４．１０．６ 出力バッファコマンド要求（ＯＢＣＲ）
出力バッファコマンド要求レジスタ内のＯＢＲＳ［５：０］によって選択されるメッセージバッファは、ホストがＲＥＱを「１」に設定するとすぐにメッセージＲＡＭから出力バッファに転送される。ビットＲＥＱは、ＯＢＳＹＳが「０」である間だけ「１」に設定できる（５．１１．１．２データ転送メッセージＲＡＭ＞出力バッファも参照）。

ＲＥＱを「１」に設定した後、ＯＢＳＹＳは「１」に設定され、ＯＢＲＳ［５：０］によって選択されるメッセージバッファのメッセージＲＡＭからＯＢＦシャドーへの転送が開始される。メッセージＲＡＭとＯＢＦシャドー間の転送が完了した後に、ＯＢＳＹＳビットは「０」に設定され直す。

ＯＢＳＹＳが「０」である間にＶＩＥＷビットを「１」に設定することによって、ＯＢＦとＯＢＦシャドーはスワップされる。メッセージハンドラはメッセージＲＡＭからＯＢＦシャドーに次のメッセージを転送してよいが、ここでホストはＯＢＦから転送されたメッセージバッファを読み取ることができる。

ＯＢＲＳ［５：０］ 出力バッファ要求シャドー
メッセージＲＡＭからＯＢＦシャドーに転送されるソースメッセージバッファの数。有効な値は０ｘ００００から０ｘ００３Ｆ（０．．６３）である。受信ＦＩＦＯの第１のメッセージバッファの数がこのレジスタに書き込まれると、メッセージハンドラはＧＥＴインデックスレジスタ（ＧＩＤＸ）によってアドレス指定されるＦＩＦＯバッファをＯＢＦシャドーに転送する。

ＶＩＥＷ シャドーバッファ表示
ＯＢＦシャドーとＯＢＦの間でトグルする。
ＯＢＳＹＳ＝「０」の間だけ書き込み可能である。
１＝ＯＢＦシャドーとＯＢＦをスワップする。
０＝アクションなし

ＲＥＱ 要求メッセージＲＡＭ転送
ＯＢＲＳ［５：０］によってアドレス指定されるメッセージバッファのメッセージＲＡＭからＯＢＦシャドーへの転送を要求する。ＯＢＳＩＳ＝「０」の間のみ書き込み可能である。
１＝ＯＢＦシャドーへの転送が要求される。
０＝要求なし。

ＯＢＳＹＳ 出力バッファシャドービジー
ビットＲＥＱを設定した後に「１」に設定される。メッセージＲＡＭとＯＢＦシャドーの間の転送が完了すると、ＯＢＳＹＳは「０」に設定し直される。
１＝メッセージＲＡＭとＯＢＦシャドー間の転送が進行中である。
０＝転送は進行していない。

ＯＢＲＨ［５：０］ 出力バッファ要求ホスト
ＯＢＦに保存される転送済みメッセージバッファの数。ＶＩＥＷを「１」に書き込むことによって、ＯＢＦシャドーとＯＢＦはスワップされ、転送されたメッセージバッファがホストによってアクセス可能である。有効な値は０ｘ００００から０ｘ００３Ｆ（０．．６３）である。

４．１０．７ 出力バッファコマンドマスク（ＯＢＣＭ）
メッセージＲＡＭ内の選択されたメッセージバッファから出力バッファのヘッダセクションがどのようにして更新されるのかを設定する。

ＲＨＳＳ 読み取りヘッダセクションシャドー
１＝ヘッダセクションがメッセージＲＡＭから出力バッファへの転送のために選択される。
０＝ヘッダセクションは読み取られない。

ＲＤＳＳ 読み取りデータセクションシャドー
１＝データセクションがメッセージＲＡＭから出力バッファへの転送のために選択される。
０＝データセクションは読み取られない。

ＲＨＳＨ 読み取りヘッダセクションホスト
１＝ヘッダセクションがメッセージＲＡＭから出力バッファへの転送のために選択される。
０＝ヘッダセクションは読み取られない。

ＲＤＳＨ 読み取りデータセクションホスト
１＝データセクションがメッセージＲＡＭから出力バッファへの転送のために選択される。
０＝データセクションが読み取られない。

注記：メッセージＲＡＭから出力バッファへの転送が完了した後、新規データレジスタ内の選択されたメッセージバッファの新規データフラグＮＤがクリアされる。

５．機能記述
５．１ 通信サイクル
図８：通信サイクルの構造

フレックスレイの通信サイクルは、以下の要素から成る。
・静的セグメント
・動的セグメント
・シンボルウィンドウ
・ネットワーク休止時間（ＮＩＴ）
ネットワーク通信時間（ＮＣＴ）からの静的セグメント、動的セグメント及びシンボルウィンドウ。通信チャネルごとに、スロットカウンタは１で開始し、ＭＨＤ構成レジスタ１に構成されるように「最新の送信の開始」に達するまで数え上げられる。両方のチャネルとも同じアービトレーショングリッドを共用する。つまりそれらは同じ同期されたマクロチックを使用する。

５．１．１ 静的セグメント
静的セグメントは以下の特徴により特徴付けられている。
・バスガーディアンによって保護されるスロット
・それぞれの静的スロットのアクションポイントでのフレーム送信の開始
・前回の静的スロットの静的スロット休止フェーズで終了する。
・（両方のチャネルの）すべてのフレームに同じのペイロード長
パラメータ：静的スロットの数、静的スロットの持続期間、静的スロットアクションポイントオフセット

動的セグメント
動的セグメントは以下の特徴により特徴付けられている。
・バスガーディアンがディスエーブルされ、すべてのコントローラがバスにアクセスできる。
・スロットの可変持続期間、両方のチャネルで異なる。
・チャネル活動はスロットカウントを停止する。
・ミニスロットアクションポイントでの送信の開始
・最新のミニスロットのアクションポイントでの送信の終了
パラメータ：ミニスロットの数、ミニスロットの期間、ミニスロットアクションポイントオフセット、送信を開始するための最後のミニスロット

５．１．３ シンボルウィンドウ
シンボルウィンドウは以下の特徴により特徴付けられている。
・単一記号を送信する。
・フレックスレイプロトコル仕様第２版が以下の３つの記号を規定する。
−スリープ解除状態だけで送信されるスリープ解除記号（ＷＵＳ）
−起動状態だけで送信される衝突回避システム（ＣＡＳ）
−バスガーディアンをテストするためにＮＯＲＭＡＬ＿ＡＣＴＩＶＥで送信される媒体アクセステスト記号（ＭＴＳ）
・アービトレーションが提供されない（より高水準のプロトコル）
・送信フェーズ＋シンボルウィンドウ休止フェーズ
パラメータ：動的セグメントの終了、ネットワーク休止時間の開始

５．１．４ ネットワーク休止時間（ＮＩＴ）
ネットワーク休止時間中、通信コントローラは以下のタスクを実行しなければならない。
・クロック補正項を計算する。
・複数のマクロチックの間でオフセット補正を適用する。
・インプリメンテーションを特定したクラスタサイクル関連タスクを実行する。
パラメータ：ネットワーク休止時間の開始

５．２ 通信モード
フレックスレイプロトコル仕様書第２．０版は、時間トリガ分散モード（ＴＴ−Ｄ）モードを定義する。

５．２．１ 時間トリガ分散（ＴＴ−Ｄ）
ＴＴ−Ｄモードでは、以下の構成が考えられる。
・純粋な静的： 最小２つの静的スロット＋シンボルウィンドウ（オプション）
・混合静的／動的：最小２静的スロット＋動的セグメント＋シンボルウィンドウ（オプション）

分散時間トリガ動作は、最小２つの起動ノードが構成される必要がある。クラスタの起動には２つの正常な起動ノードが必要である。各起動フレームはＳｙｎｃフレームとなるものとし、したがってすべての起動ノードがＳｙｎｃノードである。

５．３ クロック同期
ＴＴ−Ｄモードでは、分散クロック同期が使用されている。各ノードは、他のノードから送信されるＳｙｎｃフレームのタイミングを観察することによって、個々にクラスタにそれ自体を同期させる。

５．３．１ グローバルタイム
フレックスレイノードでは、各個別ノードが独自のそれに関する見解を維持していても、通信を含む活動はグローバルタイムという概念に基づいている。フレックスレイクラスタを他のノードの集合体と差別化するのはクロック同期機構である。グローバルタイムとは２つの値のベクトル、つまりサイクル（サイクルカウンタ）とサイクル時間（マクロチックカウンタ）のベクトルである。

クラスタに特化：
・マクロチック（ＭＴ）−フレックスレイネットワークにおける時間測定の基本的な単位であり、マクロチックはマイクロチックの整数から成る（μＴ）。
・サイクル長＝マクロチック（ＭＴ）単位の通信サイクルの持続期間。

５．３．２ 現地時間
内部では、ノードは自分の動作をマイクロチック解決策で計時する。マイクロチップは特定のノードの発振器クロックチックから引き出される時間単位である。したがって、マイクロチックはコントローラを特定した単位である。それらは異なるコントローラで異なる持続期間を有してよい。ノードの現地時間差異測定の精度はマイクロチック（μＴ）である。

ノードに特化：
・発振器クロック＞プレスケーラ＞マイクロチック（μＴ）
・μＴ＝ＣＣ内での時間測定の基本単位、クロック補正はμＴの単位で行われる。
・サイクルカウンタ＋マクロチックカウンタ＝グローバルタイムに関するノードの局所的な見解

５．３．３ 同期プロセス
クロックの同期はＳｙｎｃフレームによって実行される。両方のチャネルの両方に接続されている（２チャネルクラスタ）事前設定されたノード（Ｓｙｎｃノード）だけがＳｙｎｃフレームを送信することを許される。

フレックスレイでの同期のために、以下の制約を考慮しなければならない。
・一度の通信サイクルでノードあたり最大１個のＳｙｎｃフレーム
・一度の通信サイクルでネットワークあたり最大１５個のＳｙｎｃフレーム
・あらゆるノードはクロック同期のためにすべての使用可能なＳｙｎｃフレームを使用しなければなりません。
・クロック同期には最小２つの同期ノードが必要とされる。
・フォールトトレラントクロック同期の場合、最小３つのＳｙｎｃノードが必要とされる。
・同期エラーは致命的なエラーである。すなわちコントローラは再統合しなければならない。
クロック同期の場合、両方のチャネル（２チャネルクラスタ）で有効な、静的セグメントの間に受信されるＳｙｎｃフレームの予想到着時間と観察された到着時間の間の時間差が測定される。補正項の計算はＦＴＡ／ＦＴＭアルゴリズムを使用することによってＮＩＴの間に行われる（オフセット、あらゆるサイクル、レート：奇数サイクル）。

５．３．３．１ オフセット（フェーズ）補正
・偏差値だけが測定され、使用されているカレントサイクルに保存される。
・２つのチャネルノードについては、小さい方の値が採取される。
・あらゆる通信サイクルのＮＩＤの間の計算値は負であってよい。
・偶数サイクルから計算されるオフセット補正値はエラーチェックだけに使用される。
・補正値はμＴｓの整数である。
・補正は奇数の番号が付いたサイクルで行われ、マクロチップで分散され、サイクルの次の開始を必要としないＮＩＴを備える

５．３．３．２ レート（周波数）補正
・偏差値の組が測定され、使用されている偶数／奇数サイクル組に保存される。
・２つのチャネルノードの場合、２つのチャネルからの差異の平均が使用される。
・奇数番号のサイクルのＮＩＴの間に計算され、値は負であってよい。
・クラスタドリフトダンピング項が追加される（＝正の整数）
・制限値に突き合わされる（違反：ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ＞ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ＞ＨＡＬＴ）
・補正値はμＴｓの整数である。
・次の偶数／奇数サイクル組を備えるマクロスティック上で分散される（ＭＴ延長／短縮済み）。

５．３．４ 外部クロックの同期
通常の動作の間、独立したクラスタは大幅にドリフトすることがある。同期動作がクラスタ全体で所望される場合、たとえ各クラスタ内のノードが同期さていても外部同期が必要である。これは、ホストによって推定される速度とクラスタに対するオフセット補正項の同期適用で達成できる。

・外部オフセット／レート補正値は符号付き整数である。
・外部オフセット／レート補正値は計算されたオフセット／レート補正値に追加される。
・設定された制限に対して集まったオフセット／レート補正項（外部＋内部）が限度に突き合わされ、補正値の１つが範囲外にある場合、ノードは同期していない。

５．４ エラー処理
実現されるエラー処理概念は、影響を受けていないノード間の通信が単一ノードにより低い層のプロトコルエラーの存在下で維持できることを保証することを目的とする。いくつかのケースでは、高い層のプログラムコマンド活動が、ＣＣが通常の動作を再開するために必要とされる。エラー処理状態の変更はエラー割り込みレジスタにビットＰＥＭＣを設定させ、イネーブルされる場合ホストに対する割り込みをトリガしてよい。実際のエラーモードはＣＣステータス及びエラーベクトルレジスタ内のＥＲＲＭ［１：０］によって信号で知らされる。

５．４．１ クロック補正失敗カウンタ
クロック補正失敗カウンタがＷＣＰ［３：０］によって規定されるクロック補正受動なし最大値に達すると、ＰＯＣはＮＯＲＭＡＬ＿ＡＣＴＩＶＥからＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態に移行する。それがＷＣＦ［３：０］によって規定されるクロック補正フェイタルリミットなし最大値に達すると、それはＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥをＨＡＬＴ状態に移行する。両方の制限ともＮＥＭ構成レジスタに定義されている。

クロック補正失敗カウンタＣＣＦＣ［３：０］によって、ホストは、ＣＣがプロトコル起動フェーズに合格した後に、ノードがクロック補正項を計算することができない持続期間を監視できる。それは損失オフセット補正信号ＭＯＣＳまたは損失レート補正信号ＭＲＣＳのどちらかが設定されている任意の奇数番号の通信サイクルの最後で１、増分される。カウンタフラグと２つのフラグはクロック補正ステータス１レジスタに位置する。

クロック補正失敗カウンタは、損失オフセット補正信号または損失レート補正信号のどちらもアクティブではない場合に奇数通信サイクルの最後でゼロにリセットされる。

クロック補正失敗カウンタは、ＮＥＭ構成レジスタで定義されるようなクロック補正フェイタルリミットなし最大値ＷＣＦ［３：０］に達すると増分を停止する（つまりその最大値でカウンタを増分してもそれはゼロに「ｗｒａｐａｒｏｕｎｄ（折り返し）」されないであろう）。クロック補正失敗カウンタは、ＣＣがＣＯＮＦＩＧからＲＥＡＤＹ状態への移行を実行するとゼロに初期化される。

５．４．２ 受動からアクティブカウンタ
受動からアクティブカウンタは、ＰＯＣのＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥからＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態への移行を制御する。ＳＵＣ構成レジスタ１のＰＴＡ［４：０］は、ＣＣがＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥまたはＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に移行できるようになる前に有効なクロック補正項を有さなければならない連続偶数／奇数組の数を規定する。ＰＴＡ［４：０］がゼロに設定されると、ＣＣはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥからＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に移行することを許可されていない。

５．４．３ ＨＡＬＴコマンド
ホストがエラー状態を検出すると、それはＨＡＬＴコマンドをアサートすることによってＣＣをＨＡＬＴ状態にすることができる。これはＳＵＣ構成レジスタ１にＣＭＤ［３：０］＝「０１１０」を書き込むことによって実行できる。ＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態で呼び出されると、ＰＯＣは次のｅｎｄ＿ｏｆ＿ｃｙｃｌｅでＨＡＬＴ状態に移行する。任意の他の状態で呼び出されると、ＣＭＤ［３：０］は「００００」＝ｃｏｍｍａｎｄ＿ｎｏｔ＿ｖａｌｉｄにリセットされ、エラー割り込みレジスタのビットＣＮＶは「１」に設定される。イネーブルされいている場合、ホストへの割り込みが生成される。

５．４．４ ＦＲＥＥＺＥコマンド
ホストが重篤なエラー状態を検出すると、それはＦＲＥＥＺＥコマンドをアサートすることによってＣＣをＨＡＬＴ状態にする。これは、ＳＵＣ構成レジスタ１にＣＭＤ［３：０］＝「０１１１」を書き込むことによて実行できる。ＦＲＥＥＺＥコマンドは、実際のＰＯＣの状態に関係なく即座にＨＡＬＴ状態の入力をトリガする。

５．５ 通信コントローラの状態
５．５．１ 通信コントローラの状態図

図９：Ｅ−レイ通信コントローラの全体的な状態図
状態移行は、外部ピンｅｒａｙ＿ｒｅｓｅｔとｅｒａｙ＿ｒｘｄ１，２、ＰＯＣ状態機構によって、及びＳＵＣ構成レジスタ１に位置するＣＨＩコマンドベクトルＣＭＤ［３：０］制御されている。

５．５．２ ＣＯＮＦＩＧ状態
ＣＯＮＦＩＧ状態では、ＣＣが停止される。すべての構成レジスタはアクセス可能であり、物理層に対するピンはそのイナクティブ状態にある。この状態はＣＣ構成を初期化するために使用される。

ＣＣは以下の場合にこの状態に入る。
・ハードウェアリセットを終了する（外部リセット信号ｅｒａｙ＿ｒｅｓｅｔが無効であることを確認する（ｄｉｓａｓｓｅｒｔ）とき
・ＭＯＮＩＴＯＲ状態、ＲＥＡＤＹ状態、またはＨＡＬＴ状態を終了するとき

ＣＯＮＦＩＧ状態を終了するためには、ホストは４．３．３ロックレジスタ（ＬＣＫ）に説明されるようなアンロックシーケンスを実行しなければならない。ＣＯＮＦＩＧ状態をアンロックしたすぐ後に、ホストは次の状態に入るためにＣＭＤ［３：０］をＳＵＣ構成レジスタ１に書き込まなければならない。

５．５．３ ＭＯＮＩＴＯＲ状態
ＣＣはＣＯＮＦＩＧ状態をアンロックし、ＣＭＤ［３：０］＝「１１００」を書き込んだ後、ＭＯＮＩＴＯＲ状態に入る。この状態で、ＣＣはフレックスレイフレーム及びＣＡＳ／ＭＴＳ記号を受信できる。それはコーディングエラーを検出することもできる。受信されたフレームの時間的な完全性はチェックされない。この状態は、フレックスレイネットワークの起動が失敗したケースでデバッグの目的で使用できる。ＣＣはＣＭＤ［３：０］＝「０００１」を書き込んだ後、ＣＯＮＦＩＧ状態に移行して戻る。

５．５．４ ＲＥＡＤＹ状態
ＣＣはＣＯＮＦＩＧ状態をアンロックし、ＣＭＤ［３：０］＝「００１０」を書き込んだ後、ＲＥＡＤＹ状態に入る。この状態から、ＣＣはＷＡＫＥＵＰ状態に移行し、クラスタスリープ解除を実行することができる、あるいはＳＴＡＲＴＵＰ状態に移行し、コールドスタートを実行するか、あるいは実行中の通信に統合できる。

ＣＣは以下の場合にこの状態に入る
・ＣＭＤ［３：０］＝「００１０」（ＲＥＡＤＹコマンド）を書き込むことによって、ＣＯＮＦＩＧ、ＷＡＫＥＵＰ、ＳＴＡＲＴＵＰ、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ，またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態を終了するとき

ＣＣは以下にこの状態を終了する。
・ＣＭＤ「３：０」＝「０００１」を書き込むことによるＣＯＮＦＩＧ状態に（ＣＯＮＦＩＧコマンド）
・ＣＭＤ［３：０］＝「００１１」を書き込むことによるＷＡＫＥＵＰ状態（ＷＡＫＥＵＰコマンド）
・ＣＭＤ［３：０］＝「０１００」を書き込むことによるＳＴＡＲＴＵＰ状態（ＲＵＮコマンド）

５．５．５ ＷＡＫＥＵＰ状態
コールドスタート機能（ＣＳＩ＝「０」付き機能ノード）を有するＳＴＡＲＴＵＰに入る任意のノードは、付属している両方のチャネルとも目がさめていることを保証しなければならない。それ以外の場合、ノードが起動手順を始める前に、クラスタが目がさめていること（あるいは少なくともスリープ解除がトリガされたこと）を保証することはできない。

クラスタスリープ解除の最小の要件とは、すべてのバスドライバに電力が供給されていることである。バスドライバはスリープ解除記号をそのチャネルで受信するとそのノードの他の構成要素をスリープ解除する能力を有している。クラスタ内の少なくとも１つのノードが外部スリープ解除ソースを必要とする。

図１０：ＰＯＣ状態ＷＡＫＥＵＰの構造

ホストはスリープ解除手順を完全に制御する。ホストは、バスドライバとＣＣによってクラスタの状態について知らされ、（使用可能な場合には）バスガーディアンとＣＣをクラスタスリープ解除を実行するように構成する。ＣＣは、その使用可能なチャネルのそれぞれで別々に特定されたスリープ解除パターン（スリープ解除記号）を送信する能力をホストに与える。

スリープ会場は一度に１つのチャネルでしか実行されてはならない。ＣＣは、このチャネルでの継続中の通信が乱されていないことを保証する。これらのノードは起動フェーズまでフィードバックを与えることができないため、ＣＣは、構成されたチャネルに接続されているすべてのノードが、スリープ解除パターンの送信のために目覚めることを保証することはできない。

一般的には、受信側ノードのバスドライバはスリープ解除パターンを認識し、ノードスリープ解除をトリガする。ＣＣはスリープ解除フェーズと起動フェーズの間だけスリープ解除パターンを認識する必要がある。

スリープ解除手順により、２チャネルシステムの単一チャネルデバイスは、それらが接続されている単一チャネル上でスリープ解除パターンを送信するだけでスリープ解除をトリガできるようになる。別の（起動）ノードは次に他のチャネルを停止解除にする責任を負う。

スリープ解除手順は、単一チャネルを同時にスリープ解除しようとする任意の数のノードに耐え、ただ１つのノードだけがパターンを送信するようにこの状況を解決する。さらに、スリープ解除パターンは衝突からの回復機能があるため、２つのノードに同時にスリープ解除パターンを送信させる障害の存在下でも、結果として衝突した信号は依然として他のノードを停止解除にすることができる。

スリープ解除は、ＷＡＫＥＵＰ＿ＬＩＳＴＥＮ状態の間だけＣＣによって認識される。スリープ解除後、ＣＣはＲＥＡＤＹ状態に戻り、ステータス割り込みレジスタ内にビットＷＳＴを設定することによりスリープ解除ステータスの変化をホストに信号で知らせる。スリープ解除ステータスベクトルＷＳＶ［２：０］は、ＣＣステータス及びエラーベクトルレジスタから読み取ることができる。有効なスリープ解除記号が受信されたため、ステータス割り込みレジスタの中のビットＷＵＳＡまたはＷＵＳＢも設定される。スリープ解除からの復帰後、ホストはＳＴＡＲＴＵＰ状態に入るようにＣＣを構成しなければならない。

ホストはスリープ解除の考えられる障害に気づき、相応して動作しなければならない。別の起動ノードが目覚め、構成されるのに要する最小時間分、スリープ解除をけしかけたノードの潜在的な起動試行を遅延させることは賢明である。

ある種の失敗を回避するために、単一のＣＣは両方のチャネルを目覚めさせてはならない。代わりに、２つの異なるＣＣが２つのチャネルを目覚めさせるものとする。

ＷＡＫＥＵＰ＿ＬＩＳＴＥＮ状態は、スリープ解除タイマ及びスリープ解除ノイズタイマという２つのμＴタイマによって制御される。ＷａｋｅｕｐＮｏｉｓｅタイマがノイズ干渉に関するより困難な条件かでスリープ解除を可能にする一方、スリープ解除タイマは、ノイズのない環境のケースで高速クラスタスリープ解除をイネーブルする。

５．５．５．１ ホスト活動
ホストはＢＧスリープ解除モードとＣＣスリープ解除モードを調整しなければならない。それは２つのチャネルのスリープ解除を調整し、特定のチャネルを目覚めさせるかどうかを決定しなければならない。スリープ解除シーケンスの送信はホストによって起動され、ＣＣによって生成される。スリープ解除シーケンスは遠隔ＢＤによって検出され、それらのローカルホストに信号で知らされる。

ホストによって制御されるスリープ解除手順
・ＷＵＳが受信されたかどうかローカルＢＤをチェックする。
・（ＢＧがインストールされている場合）ＢＧ第１チャネルにＷＡＫＥＵＰに入るように命令する
・ＣＣに第１チャネルを起動するように命令する。
−ＣＣはＷＡＫＥＵＰ＿ＬＩＳＴＥＮに入り、ｖｄＷａｋｅｕｐの期限切れを待機する。
―ＣＣはＷＡＫＥＵＰ＿ＳＥＮＤに入り、スリープ解除パターンを送信する。
−ＣＣはＲＥＡＤＹ状態に戻る。
−ＣＣはホストへのスリープ解除試行のステータスを信号で知らせる。

・（ＢＧがインストールされている場合）ＢＧ第１チャネルにスリープ解除を終了するように命令する。
・必要とされる場合第２のチャネルをスリープ解除するように前記のステップを繰り返す。
・Ｃｏｌｄｓｔａｒｔ Ｉｎｈｉｂｉｔ（コールドスタート抑制）フラグ（ＣＳＩ）をセットし、ＣＣにＩＮＴＥＧＲＡＴＩＯＮ＿ＬＩＳＴＥＮ状態に入るように命令する。
・他のノードがスリープ解除し、それら自体を構成できるようにするために所定の時間待機する。
・Ｃｏｌｄｓｔａｒｔ Ｉｎｈｉｂｉｔフラグ（ＣＩＳ）をリセットし、ＣＣにＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態に入るように命令する。

ＢＤによってトリガされるスリープ解除手順
・ＢＤによって認識されるスリープ解除
・ＢＤは（必要とされる場合）ホストの電源投入をトリガする。
・ＢＤはスリープ解除イベントをホストに信号で知らせる。
・ホストはそのローカルＣＣを構成する。
・必要な場合、ホストは、他のノードがスリープ解除し、自らの構成できるようにするために第２のチャネルのスリープ解除を命令し、規定の時間待機する。
・ホストはＣＣにＳＴＡＲＴＵＰ状態に入るように命令する。

５．５．５．２ スリープ解除記号（ＷＵＳ）
ＷＵＳは、ＰＲＴ構成レジスタ１、２によって設定される。

・最大２台の送信側ノードのために衝突回復機能があり、２つの重複するスリープ解除機能が依然として認識可能である。
・Ｔｘ−スリープ解除記号は送信速度と無関係である。
・繰り返しｐＷａｋｅｕｐＰａｔｔｅｒｎの構成可能な数（２．．６３）
・スリープ解除のためには、少なくとも２つのＴｘ−スリープ解除記号が必要とされる。
・単一チャネルスリープ解除、スリープ解除記号は同時に両方のチャネルで送信されてはならない。
・ｇｄＷａｋｅｕｐＳｙｍｂｏｌＴｘＩｄｌｅタイマは、バス上で活動がないか傾聴するために使用される。

図１１：スリープ解除パターンのタイミング

５．５．６ 起動状態
クラスタスリープ解除は、起動のために設定されたすべての機構が適切に作動することを確実にするために通信起動に先行しなければならない。起動はすべてのチャネルで同期して実行される。起動中、ノードは起動フレームを送信してよい。

すべてのノード及びスター（ｓｔａｒｓ）が完全に目覚め、設定されるために同じ量の時間を必要とすると仮定することはできない。クラスタ通信を起動するためには少なくとも２つのノードが必要であるため、構成され、起動に入るために別の起動ノードが目覚めるようになるのに要する際少量の時間分スリープ解除をけしかけたノードの潜在的な起動の試みを遅延させるのが賢明である。すべてのノードとスターが完全に目覚め、構成される前に（使用されているハードウェアに応じて）数百ミリ秒を必要とすることがある。

フォールトトレラントな分散起動戦略は全ノードの初期同期のために指定される。一般的には、ノードはスケジュール同期を始動するコールドスタート経路を介して、あるいは既存の通信スケジュールに統合する統合計をを介してＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に入ってよい。

コールドスタートの試行は衝突回避記号（ＣＡＳ）の送信で開始する。ＣＡＳを送信した起動ノードだけがＣＡＳの後の第１の４つのサイクルの中でフレームを送信し、最初に他の起動ノードが、その後は他のすべてのノードがそれに加わる。

各起動フレームはＳｙｎｃフレームでなければならない。したがって、各起動ノードはＳｙｎｃノードでもあるであろう。コールドスタート試行の回数はＳＵＣ構成レジスタ１のＣＳＡ［４：０］によって設定される。

各クラスタでは、少なくとも２つのノードが起動ノードとなるように設定されなければならない。４つ以上のノードが起動ノードとなるように設定されてよい一方、クラスタは起動アルゴリズムの特定の特性から恩恵を受けない。クラスタが起動するには少なくとも２つの正常な起動ノードが必要である。

積極的にクラスタを起動する起動ノードは「先導（ｌｅａｄｉｎｇ）起動ノード」とも呼ばれる。別の起動ノード上で統合する起動ノードは「追随（ｆｏｌｌｏｗｉｎｇ）起動ノード」とも呼ばれる。

非起動ノードは、統合のための別のノードから少なくとも２つの起動フレームを必要とする。

非起動ノードと起動ノードの両方とも、それらが中からＴＤＭＡスケジュール情報を引き出すＳｙｎｃフレームを受信するとすぐに、統合経路を介して受動的な統合を開始する。統合の間、ノードは独自のクロックをグローバルクロック（レートとオフセット）に適応させ、そのサイクル時間をネットワークで観察可能なグローバルスケジュールと一貫させなければならない。その後、これらの設定値はすべての使用可能なネットワークノードとの一貫性についてチェックされる。これらのチェックに合格すると、ノードは単に統合フェーズを終了し、通信に積極的に参加できる。

図１２：状態図時間トリガ起動

ＣｏｌｄＳｔａｒｔ−Ｉｎｈｉｂｉｔモード
コールドスタート抑制モードでは、ノードはＴＤＭＡ通信スケジュールを初期化しないようにされる。ホストがＳＵＣ構成レジスタ１にビットＣＳＩを設定している場合、ノードはクラスタ通信を初期化することは許されていない。つまりコールドスタート経路に入ることは禁止されている。ノードは、別の起動ノードがクラスタ通信の初期化を開始した後に、実行中のクラスタに統合する、あるいは起動フレームを送信することを許される。

コールドスタート抑制ビットＣＳＩは、ＣＯＮＦＩＧまたはＲＥＡＤＹ状態だけで設定できる。ＣＳＩはＲＥＡＤＹ状態を終了後に設定できないが、いつでもクリアすることができる。

５．５．６．２ 起動タイムアウト
ＣＣは、ＳｔａｒｔｕｐタイムアウトとＳｔａｒｔｕｐＮｏｉｓｅタイムアウトの２つのタイムアウト値をサポートする２つの異なるμタイマを維持する。該２つのタイマは、ＣＣがＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態になるとリセットされる。これらのタイマのどちらかが期限切れとなると、ノードは、通信を起動する意図を持って初期の感知フェーズ（ＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態）を終了する。

注記：ＳｔａｒｔｕｐタイマとＳｔａｒｔｕｐＮｏｉｓｅタイマは、ＷａｋｅｕｐタイマとＷａｋｅｕｐＮｏｉｓｅタイマと同一であり、ＳＵＣ構成レジスタからの同じ構成値を使用する。

起動タイムアウト
起動タイムアウトは、他のノードまたは他の統合を積極的に要求する少なくとも１つの起動ノードの間にすでに通信があるかどうかを判断するためにノードによって使用される傾聴時間を制限する。

起動タイマは、ＳＵＣ構成レジスタ２でＬＴ［２０：０］（ｐｄＬｉｓｔｅｎタイムアウト）をプログラミングすることによって構成される。

起動タイマは以下のときにリセットされる。
・ＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態に入るとき
・ノードがＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態にある間に、通信チャネル活動が構成されたチャネルの１つで検出される場合
・構成されたチャネルの１つのチャネルステータスがアクティブである限り、タイマは連続的にリセットされる。タイマは、いったんすべてのチャネルについてチャンネル休止状態に達するとカウントを再開し、ノードは依然としてＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態にある。

いったん起動タイムアウトが期限切れになると、タイマのオーバフローまたは循環再起動も実行されない。タイマステータスは起動状態機構によって追加処理のために維持される。

スタートアップノイズ（ＳｔａｒｔｕｐＮｏｉｓｅ） タイムアウト
起動タイマが初めて起動される（ＳＴＡＲＴＵＰ＿ＰＲＥＰＡＲＥ状態からＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態への移行）と同時に、ＳｔａｒｔｕｐＮｏｉｓｅタイマが起動される。この追加のタイムアウトはノイズの存在下で起動手順の信頼性を向上させるために使用される。

ＳｔａｒｔｕｐＮｏｉｓｅタイマはＳＵＣ構成レジスタ２にＬＴＮ［３：０］（ｇＬｉｓｔｅｎＮｏｉｓｅ）をプログラミングすることにより設定される。

ＳｔａｒｔｕｐＮｏｉｓｅタイマは、以下のときにリセットされる。
・ＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態に入るとき
・ノードがＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態にある間の正しくデコーディングされるヘッダまたはＣＡＳ記号の受信

いったんＳｔａｒｔｕｐＮｏｉｓｅタイムアウトが期限切れになると、タイマのオーバフローも、循環再起動も実行されない。ステータスは起動状態機構による追加処理のために維持される。

ＳｔａｒｔｕｐＮｏｉｓｅタイマは、チャネル活動が感知されてもリセットされないため、このタイムアウトはノイズの存在下でさえノードが通信クラスタの起動を試みることを保証するフォールバック解決策を規定する。他方、リセット状態を設定したことにより、コールドスタートエントリの同期は依然として保証されている。

５．５．６．３ コールドスタートを開始する起動ノードの経路
起動ノードがＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮになると、それはその取り付けられたチャネルを傾聴し、フレックスレイフレームを受信しようとする。

通信が検出されない場合、ノードはＣＯＬＤＳＴＡＲＴ＿ＣＯＬＬＩＳＩＯＮ＿ＲＥＳＯＬＵＴＩＯＮ状態になり、コールドスタート試行を開始する。ＣＡＳ記号の初期送信は第１の規則正しいサイクルによって引き継がれる。このサイクルには数ゼロがある。

サイクルゼロから先へ、ノードはその起動フレームを送信する。各起動ノードはコールドスタート試行を実行できるため、複数のノードが同時にＣＡＳ記号を送信し、コールドスタート経路に入ることが起こる可能性がある。この状況はＣＡＳ送信後の第１の４つのサイクルの間に解決される。

ノードが起動するとすぐに、コールドスタート試行は開始するノードがＣＡＳ記号またはフレームヘッダを受信し、それはＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態に再びなる。それにより１つのノードだけがこの経路に残る。サイクル４では、他の起動ノードがそれらの起動フレームの送信を始める。

ＣＯＬＤＳＴＡＲＴ＿ＣＯＬＬＩＳＩＯＮ＿ＲＥＳＯＬＵＴＩＯＮ状態の４つのサイクルの後に、コールドスタートを開始したノードはＣＯＬＤＳＴＡＲＴ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫ状態に入る。それはサイクル４と５から起動フレームを収集し、クロック補正を実行する。クロック補正があらゆるエラーを配信せず、それが少なくとも１つの有効な起動フレーム組を受信した場合、ノードはＣＯＬＤＳＴＡＲＴ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫを終了し、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態になる。

ノードが実行できるコールドスタート試行の数はＳＵＣ構成レジスタ１内でＣＳＡ［４：０］によって構成される。残りの試行の数は、試行されたコールドスタートごとに１、減少する。ノードは、この変数が１より大きい場合にのみＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態に入り、この変数がゼロより大きい場合にのみＣＯＬＤＳＴＡＲＴ＿ＣＯＬＬＩＳＩＯＮ＿ＲＥＳＯＬＵＴＩＯＮ状態に入ってよい。一度のコールドスタート試行が衝突解決を実行するために使い果たされ、その場合コールドスタート試行が失敗する可能性があるため、ＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態になるためには、１より大きい値が必要とされる。

５．５．６．４ 統合する起動ノードの経路
起動ノードは、ＣＯＬＤＳＴＡＲＴ＿ＬＩＳＴＥＮ状態に入ると、そのスケジュールとクロック補正をそれから引き出すために起動フレームの有効な組を受信しようと試みる。

有効な起動フレームが受信されるとすぐに、ＩＮＩＴＩＡＬＩＺＥ＿ＳＣＨＥＤＵＬＥ状態になる。クロック同期が成功裡に一致する第２の有効な起動フレームを受信し、これからスケジュールを引き出すことができると、ＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＬＤＳＴＡＲＴ＿ＣＨＥＣＫ状態になる。

ＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＬＤＳＴＡＲＴ＿ＣＨＥＣＫ状態では、クロック補正が正しく実行できる、及びこのノードがそのスケジュールをそこから初期化した起動ノードが依然として使用できることが保証されている。この状態での第１の二重サイクルの間、２つの有効な起動フレーム組またはこのノードが統合したノードの起動フレーム組のどちらかが受信されなければならない。この状態の第１の二重サイクルの最後で統合試行がアボートされなかった場合には、ＣＯＬＤＳＴＡＲＴ＿ＪＯＩＮ状態になる。

ＣＯＬＤＳＴＡＲＴ＿ＪＯＩＮ状態では、統合側の起動ノードがそれら自体の起動フレームの送信を始める。それによってコールドスタートを起動したノードとそれに加わるノードは、それらのスケジュールが互いに一致するかどうかをチェックできる。続く３つのサイクルの間、クロック補正がエラーを信号で知らせず、少なくとも１つの他の起動ノードが目に見える場合には、ノードはＣＯＬＤＳＴＡＲＴ＿ＪＯＩＮ状態を終了し、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に入る。それにより、それはコールドスタートを起動したノードの少なくとも１サイクル後にＳＴＡＲＴＵＰを終了する。

５．５．６．５ 統合する非起動ノードの経路
非起動ノードがＩＮＴＥＧＲＡＴＩＯＮ＿ＬＩＳＴＥＮ状態になると、それはその取り付けられたチャネルを傾聴し、フレックスレイのフレームを受信しようとする。

有効な起動フレームが受信されるとすぐに、ＩＮＩＴＩＡＬＩＺＥ＿ＳＣＨＥＤＵＬＥ状態になる。クロック同期は一致する第２の有効な起動フレームを成功裡に受信し、これからスケジュールを引き出すことができると、ＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫ状態になる。

ＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫ状態では、クロック補正が正しく実行できること、及び十分な起動ノード（少なくとも２つ）がノード自体のスケジュールに一致する起動フレームを送信することが検証される。少なくとも２つの起動ノードから２つの連続する二重サイクルについて有効な起動フレーム組を受信した後に、ノードはＩＮＴＥＧＲＡＴＩＯＮ＿ＣＯＮＳＩＳＴＥＮＣＹ＿ＣＨＥＣＫ状態を終了し、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態になる。それによって、それはコールドスタートを開始したノードの少なくとも２サイクル後にＳＴＡＲＴＵＰを終了する。つまり、クラスタのすべてのノードはサイクル８に入る直前のサイクル７の最後でＳＴＡＲＴＵＰを終了できる。

５．５．７ ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態
（潜在的なアクセス衝突を解決し、コールドスタート経路を介してＳＴＡＲＴＵＰに入る）第１のＣＡＳ記号を送信したノード及び１つの追加ノードがＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に入るとすぐに、クラスタの起動フェーズは終了した。ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態では、すべての設定されたメッセージが送信のために予定される。これはＳｙｎｃフレームだけではなくすべてのデータフレームも含む。レートとオフセットの測定はすべての偶数サイクルで起動される（偶数／奇数サイクルの組が必要とされる）。

ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態では、ＣＣは標準的な通信機能をサポートする。
・ＣＣは構成されたとおりにフレックスレイバス上で送信と受信を実行する。
・クロック同期が実行中である。
・ホストインタフェースが運転可能である。

ＣＣは以下の状態にその状態を終了する。
・ＣＭＤ［３：０］＝「０１１０」（ＨＡＬＴコマンド）を書き込むことによってＨＡＬＴ状態に
・ＣＭＤ［３：０］＝「０１１１」（ＦＲＥＥＺＥコマンド）を書き込むことによってＨＡＬＴ状態に
・ＡＣＴＩＶＥからＣＯＭＭ＿ＨＡＬＴへのエラー状態の変化のためにＨＡＬＴ状態に
・ＡＣＴＩＶＥからＰＡＳＳＩＶＥへのエラー状態の変化のためにＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態に
・ＣＭＤ［３：０］＝「００１０」（ＲＥＡＤＹコマンド）を書き込むことによってＲＥＡＤＹ状態に

５．５．８ ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態
ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態には、エラー状態がＡＣＴＩＶＥ（緑）からＰＡＳＳＩＶＥ（黄色）に変化するときにＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態から入る。

ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態では、ノードはすべてのフレームを受信できる（ノードは完全に同期され、クロック同期を実行する）。ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態と比較すると、ノードは積極的に通信に参加しない。つまり記号もフレームも送信されない。

ＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態では
・ＣＣが、構成されている場合にはフレックスレイバスで受信を実行する。
・ＣＣがフレックスレイバスでフレームを送信しない。

・クロック同期が実行中である。
・ホストインタフェースが運転可能である。

ＣＣはこの状態か以下の状態に終了する。
・ＣＭＤ［３：０］＝「０１１０」（ＨＡＬＴコマンド）を書き込むことによってＨＡＬＴ状態に
・ＣＭＤ［３：０］＝「０１１１」（ＦＲＥＥＺＥコマンド）を書き込むことによてＨＡＬＴ状態に
・ＰＡＳＳＩＶＥからＡＣＴＩＶＥへのエラー状態の変化のためにＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態に
移行は、ＣＣステータス及びエラーベクトルレジスタからのＰＴＡＣ［４：０］がＳＵＣ構成レジスタ１に定義されるようなＰＴＡ［４：０］に等しいときに起こる。
・ＣＭＤ［３：０］＝「００１０」（ＲＥＡＤＹコマンド）を書き込むことによってＲＥＡＤＹ状態に

５．５．９ ＨＡＬＴ状態
ホストがＳＵＣ構成レジスタ内のＣＭＤ［３：０］＝「０１１０」（ＨＡＬＴコマンド）を「１」に書き込むと、ＣＣは、下内の通信サイクルが終了した後にＨＡＬＴ状態になる。

ホストがＳＵＣ構成レジスタ内のＣＭＤ［３：０］＝「０１１１」（ＦＲＥＥＺＥコマンド）を「１」に書き込むと、ＣＣは即座にＨＡＬＴ状態になり、ＣＣステータス及びエラーベクトルレジスタにＦＳＩビットを設定する。

この状態では、すべての通信（受信と送信）は停止され、ホストはすべての内臓クロックを中止することによってＣＣを節電モードに入れることができる。

ＣＣがＨＡＬＴ状態からＣＯＮＦＩＧ状態に移行すると、すべての構成及びステータスデータは分析目的で維持される。ＣＯＮＦＩＧ状態を終了する前に、ホストは正常な構成を復旧しなければならない。すべての内蔵カウンタ及びＣＣステータスフラグは、ＣＣがＣＯＮＦＩＧからＲＥＡＤＹ状態に移行するとリセットされる。

注記：メッセージＲＡＭに保存されているステータスデータは、ハードウェアリセットによって、またはＣＯＮＦＩＧからＲＥＡＤＹ状態へのＰＯＣの移行によって影響を受けない。

５．６ ネットワーク管理
ネットワーク管理（ＮＭ）ベクトルはネットワーク管理レジスタ１．．３に位置する。ＣＣは、ＮＭ表示ビットが設定された状態で、すべての受信された有効なＮＭフレームの中からすべてのＮＭベクトルで論理ＯＲ演算を実行する。ＣＣは各サイクルの最後でＮＭベクトルを更新する。

ＮＭベクトルの長さはＮＥＭ構成レジスタないのＮＭＬ［３：０］によって０から１２バイトに構成できる。ＮＭベクトル長はクラスタの全ノードで同一に設定されなければならない。

フレックスレイフレームをＮＭ表示ビットセットとともに送信するように送信バッファを構成する場合、それぞれの送信バッファのヘッダセクション内のＮＭＥビットが設定されなければならない。さらに、ホストはＮＭ情報を送信バッファのデータセクションに書き込まなければならない。

ＮＭベクトルの評価は、ホストで実行中のアプリケーションによって行われなければならない。

５．７ フィルタリングとマスキング
フレームのフィルタリングは有効なメッセージバッファの対応する構成定数に有効なフレームの特定のフィールドを突き合せることによって行われる。フレームは、必要とされる一致が発生した場合にのみさらに処理される。それ以外の場合、フレームは廃棄される。

フレームは、次のフレームフィールドでフィルタリングされる。
・チャネルＩＤ
・フレームＩＤ
・サイクルカウンタ

５．７．１ フィルタリング機構
後述されるフィルタリング機構は受信バッファ、ＦＩＦＯバッファ、及び送信バッファ別に適用される。

受信バッファ、ＦＩＦＯバッファ
許容フィルタリングのために以下のフィルタの組み合わせが許可されている。
・フレームＩＤ＋チャネルＩＤ
・フレームＩＤ＋チャネルＩＤ＋サイクルカウンタ

サイクルカウンタのフィルタリングはＳＵＣ構成レジスタ１のビットＣＦによって制御される。
・CF=’0’: サイクルカウンタフィルタリングはディスエーブルされている、デフォルト。
・CF=’1’: サイクルカウンタフィルタリングはイネーブルされている。

ＣＦビットは、クラスタ内の全ノードについて同一に構成されなければならない。
受信されたメッセージを保存するために、すべての構成されたフィルタが一致しなければならない。

送信バッファ
以下のフィルタ組み合わせが許可されている。
・フレームＩＤ＋チャネルＩＤ
・フレームＩＤ＋チャネルＩＤ＋サイクルカウンタ

メッセージは構成されたチャネル（複数の場合がある）上の構成フレームＩＤに対応するタイムスロットで送信される。サイクルカウンタフィルタリングがイネーブルされている場合、構成されたサイクルフィルタ値も一致しなければならない。サイクルカウンタフィルタリングがディスエーブルされている場合、同じフレームＩＤが設定された送信バッファがあってはならない。

５．７．２ チャネルＩＤフィルタリング
メッセージＲＡＭには各メッセージバッファのヘッダセクションに位置する２ビットのチャネルフィルタリングフィールド（ＣＨＡ、ＣＨＢ）がある。それは受信バッファのためのフィルタとして、及び送信バッファのための制御フィールドとして働く（表１５を参照）。

受信バッファ
有効な受信フレームは、それらがチャネルフィルタリングフィールドで指定されるチャネルで受信されると保存される。静的セグメントでは、両方のチャネル（ＣＨＡセットとＣＨＢセット）での受信のためにただ１つの受信バッファだけがセットアップしなければならない。他のフィルタリング基準も満たさなければならない。受信フレームが受け入れられ、受信バッファに保存された場合、新規データレジスタ内のそれぞれの新規データフラグがセットされる（ＮＤ＝「１」）。さらに、ステータス割り込みレジスタ内のＲＸＩフラグは「１」にセットされ、イネーブルされている場合割り込みが生成される。

送信バッファ
バッファのコンテンツは、サイクルカウンタフィルタリング及びフレームＩＤフィルタリング基準も満たされると、チャネルフィルタリングフィールドに指定されるチャネルだけで送信される。静的セグメントでは、ただ１つの送信バッファだけが両方のチャネル（ＣＨＡとＣＨＢセット）での送信のためにセットアップされなければならない。さらに、ステータス割り込みレジスタ内のＴＸＩフラグは「１」に設定され、イネーブルされている場合、割り込みが生成される。

５．７．３ フレームＩＤフィルタリング
あらゆる送信バッファと専用受信バッファがヘッダセクションに保存されるフレームＩＤを含む。このフレームＩＤは受信バッファと送信バッファに別に使用される。

受信バッファ
受信されたメッセージは、チャネルＩＤとサイクルカウンタ基準も満たされる場合は、受信されたフレームＩＤが構成されたフレームＩＤに一致する第１の受信バッファに保存される。

送信バッファ
送信バッファの場合、構成されたフレームＩＤは、メッセージ送信のための適切なスロットを決定するために使用される。チャネルＩＤとサイクルカウンタ基準も満たされるならば、フレームは構成されたフレームＩＤに対応するタイムスロットで送信される。

５．７．４ サイクルカウンタフィルタリング
サイクルカウンタフィルタリングはサイクルセットという概念に基づいている。フィルタリングのために、サイクルセットの要素のいずれか１つが一致される場合に一致が検出される。サイクルセットは、各メッセージバッファのヘッダセクションのサイクルコードフィールドで定義される。

サイクルセットに属するサイクル番号のセットは、表１６で説明されるように決定される。

下記の表１７は、サイクルカウンタフィルタリングのために使用される有効なサイクルセットのレイを示す。

受信バッファ
受信されたメッセージは、受信サイクルカウンタが受信バッファのサイクルセットの要素に一致する場合にのみ保存される。チャネルＩＤとフレームＩＤの基準も満たさなければならない。

送信バッファ
バッファのコンテンツは、サイクルセットの要素がカレントサイクルカウンタ値に一致し、フレームＩＤがスロットカウンタ値に一致すると構成されたチャネルで送信される。

５．７．５ ＦＩＦＯフィルタリング
ＦＩＦＯフィルタリングの場合、使用できる１つの拒絶フィルタと１つの拒絶フィルタマスクがある。ＦＩＦＯ拒絶フィルタはチャネル（２ビット）、フレームＩＤ（１１ビット）、及びサイクルコード（７ビット）のための２０ビットから成る。両方のレジスタともＣＯＮＦＩＧ状態だけで構成できる。ＦＩＦＯバッファに属するメッセージバッファのヘッダセクションのフィルタ構成は無視される。

有効な受信フレームは、チャネルＩＤ、フレームＩＤ及びサイクルカウンタが構成された拒絶フィルタと拒絶フィルタマスクによって拒絶されない場合に、及び一致する専用受信バッファがない場合に、次の空いているＦＩＦＯバッファに保存される。

５．８ 送信プロセス

５．８．１ 送信バッファ
メッセージバッファの一部は、それぞれのメッセージバッファのヘッダセクション内のビットＣＦＧを「１」にプログラミングすることによって送信バッファとして設定できる。これは、書き込みヘッダセクション１レジスタを介して行うことができる。

メッセージバッファの送信には以下の可能性が存在する。
・静的セグメント：チャネルＡまたはチャネルＢ、チャネルＡ及びチャネルＢ
・動的セグメント：チャネルＡまたはチャネルＢ

メッセージハンドラ構成レジスタ２内のＳＦＩＤ［９：０］によって構成されるフレームＩＤを保持するメッセージバッファは、ノードが（ＳＵＣ構成レジスタ１内でＴＸＳＴとＴＸＳＹによって構成されるように）起動／Ｓｙｎｃコードである場合には、起動／Ｓｙｎｃフレームの保持に専念する。それはＣＯＮＦＩＧ状態のみで再構成できる。これは、任意のノードが通信サイクルあたりせいぜい１つの起動／Ｓｙｎｃフレームを送信することを保証する。他のメッセージバッファからの起動／Ｓｙｎｃフレームの送信は可能ではない。起動／Ｓｙｎｃフレームの場合、Ｓｙｎｃビット、起動フレームインジケータ、ＳｙｎｃフレームＩＤ、ペイロード長、及び対応するヘッダＣＲＣはＣＯＮＦＩＧ状態だけで変更できる。

同じフレームＩＤとサイクルカウンタフィルタＣＨＩで２個または３個以上の送信バッファを構成することは許されていない。

動的セグメント内での送信フレームのために、再構成可能なメッセージバッファを使用できる。フレームＩＤ、サイクルフィルタ、チャネルフィルタ、及びヘッダＣＲＣは実行時の間に再設定可能である。メッセージＲＡＭ（データポインタによる参照）内のデータセクションの編成のために、ペイロード長はＣＯＮＦＩＧ状態で設定される値に関して短縮できるにすぎない。

ＣＣはヘッダＣＲＣを計算する機能を備えていない。ホストはすべての送信されたフレームについてヘッダのＣＲＣを提供すると考えられている。ネットワーク管理が必要とさえる場合には、ホストはそれぞれのメッセージバッファのヘッダセクション内のＮＭＥビットを「１」に設定しなければならない。これは書き込みヘッダセクション１レジスタを介して行うことができる。

すべてのメッセージ（静的と動的）の長さフィールドは、フレックスレイフレームフォーマットで定義されるようにフレームペイロードデータ長を反映する。ＣＣは静的セグメント内の実際に設定されたデータフレーム長より短い送信バッファ構造を使用してよい。この場合、ＣＣはフレームが適切な物理的な長さを有することを保証するためにパディングバイトを生成する。パディングパターンは論理ゼロである。パディング機能は静的セグメントで送信されるフレームだけに適用する。

各送信バッファは、ホストが静的セグメント内の送信バッファのために送信モードを設定できるようにする送信モードフラグＴＸＭを提供する。このビットが背呈されると、送信機は単一スロットモードで動作する。このビットがクリアされると、送信機は連続モードで動作する。

ホストＣＰＵは、送信バッファが更新され、送信のために準備完了すると送信要求フラグＴＸＲを明示的にセットする。単一ショットモードでは、ＣＣは送信が完了された後にＴＸＲフラグをリセットする。ホストはここで次のメッセージで送信バッファを更新してよい。ＣＣは、ホストが送信要求フラグＴＸＲを再び設定することによって、更新が完了したことを示す前に送信バッファの中からメッセージを送信しない。ホストＣＰＵは、送信要求レジスタを読み取ることによってすべてのメッセージバッファのＴＸＲフラグの実際の状態をチェックできる。

５．８．２ ヌルフレーム送信
メッセージバッファが「単一ショットモード」で設定されると、設定されたフレームは、ホストが送信要求フラグＴＸＲを設定した後に一度だけ送信機によって送出される。送信後、ＴＸＲフラグはＣＣによってリセットされる。静的セグメント内で、送信時間前にホストが送信要求フラグを設定しない場合、及び一致するフレームＩＤとサイクルカウンタフィルタのある他の送信バッファがない場合には、ＣＣはヌルフレーム表示ビットが設定されたヌルフレームと、ゼロに設定されたペイロードデータを送信する。

メッセージバッファが「連続モード」で設定されると、ＣＣは送信後に送信要求フラグＴＸＲをリセットしない。送信要求フラグが設定されると、フレームは、フレームＩＤとサイクルカウンタフィルタが一致するたびに送出される。静的セグメントでホストが送信要求フラグをクリアすると、ＣＣは、ヌルフレーム表示ビットセットが設定されたヌルフレームと、それぞれのスロットの中のペイロードデータゼロを送信する。

次のケースでは、ＣＣはヌルフレーム表示ビットが設定されたヌルフレームを送信し、フレームヘッダの残りとフレーム長は変化しない。

・カレントサイクルに一致しないサイクルフィルタを有するスロットについて構成されるすべての送信バッファ
・一致するフレームＩＤとサイクルカウンタがあるが、これら送信バッファのいずれも送信要求フラグＴＸＲをセットさせない。
ヌルフレームは動的セグメントでは送信されない。

５．８．３ 静的セグメント
静的セグメントの場合、送信に保留状態の複数のメッセージがあると、次の送信スロットに対応するフレームＩＤのあるメッセージが送信のために選択される。静的セグメントに割り当てられる信バッファのデータセクションはバッファの送信スロットの１スロット前まで更新できる。

５．８．４ 動的セグメント
動的セグメントでは、複数のメッセージが保留状態である場合、最高の優先順位（最低のフレームＩＤ）のメッセージが次に選択される。最大の静的フレームＩＤより高いフレームＩＤだけが動的セグメントに許されている。

動的セグメントでは、異なるミニスロットシーケンスが考えられる（両方のチャネルで異なるフレームＩＤの同時送信）。したがって、保留状態メッセージはそれらのフレームＩＤとそれらのチャネル構成ビットに従って選択される。

ＭＨＤ構成レジスタ１内のＳＬＴ［１２：０］によって構成される最新の送信の開始は、サイクルの動的セグメント内で新しいフレーム送信を抑制する前に許される最大ミニスロット値を規定する。

すべてのアクティブ送信バッファ（ＴＸＲ＝「１」）のフレームＩＤは、これらのバッファが送信されるまで（ＴＸＲ＝「０」）変更不可能である。これにより、それが送信されるのを待機している間のメッセージバッファのフレームＩＤの変更が防止される。送信の成功後に、ステータス割り込みレジスタの送信割り込みフラグが設定される（ＴＸＩ＝「１」）。

５．８．５ フレーム送信

送信のために送信バッファを準備するために、次のステップが必要とされる。
・書き込みヘッダセクション１レジスタのｃｆｇビットに「１」を書き込むことによって送信バッファとしてメッセージバッファを構成する。
・入力バッファに送信メッセージ（ヘッダとデータセクション）を書き込む。
・入力バッファからメッセージＲＡＭに送信メッセージを転送するためには、第５．１１．１．１項データ転送入力バッファ＞メッセージＲＡＭに説明されるように進む。
・入力バッファコマンドマスクレジスタで構成される場合、それぞれのメッセージバッファの送信要求フラグは、転送が完了するとすぐに設定され、メッセージバッファは送信のために準備が完了する。
・送信要求レジスタ１、２内でＴＸＲビット（ＴＲＲ＝「０」）をチェックすることによってメッセージバッファが送信されたかどうかをチェックする。
注記：静的メッセージバッファのヘッダセクションの（再）構成はＣＯＮＦＩＧ状態だけあで許されている。

５．９ 受信プロセス
５．９．１ 受信バッファ
Ｅ−レイメッセージバッファの一部は、それぞれのメッセージバッファのヘッダセクション内のビットＣＦＧを「０」にプログラミングすることによって専用受信バッファとして設定できる。

受信バッファをＣＣチャネルに割り当てるための以下の可能性が存在する。
・静的セグメント：チャネルＡまたはチャネルＢ、チャネルＡ及びチャネルＢ（最初の選択有効（ｐｉｃｋ ｆｉｒｓｔ ｖａｌｉｄ））
・動的セグメント：チャネルＡまたはチャネルＢ
ＣＣは、フレックスレイプロトコルコントローラ（チャネルＡまたはＢ）のシフトレジスタからフィルタ構成が一致する専用の受信バッファに有効な受信メッセージだけを転送する。受信バッファはフレームＣＲＣを除きすべてのフレーム要素を保存できる。ホストに提示されたペイロード長情報は受信されたペイロード長コードかＲ更新された長さを反映する。

スロットでフレームが受信されない、あるいは破壊されたフレームが受信された場合、受信前のメッセージバッファコンテンツが維持される。メッセージバッファステータスレジスタ内のフラグが問題の原因を信号で知らせる。

新規データレジスタ１、２内の新規データフラグＮＤは、ＣＣが前回の読み取り（ＮＤ＝「１」）以来それぞれの受信バッファを更新したことを示す。受信されたメッセージがメッセージＲＡＭから出力バッファに転送されると、新規データフラグはメッセージハンドラによってクリアされる（ＮＤ＝「０」）。

ホストは、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥまたはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ動作状態のメッセージバッファのヘッダセクションに保存される静的受信バッファの構成データに書き込みアクセスを有していない。ホストはＣＯＮＦＩＧ状態だけで静的受信バッファのヘッダセクションに対する書き込みアクセスを有する。

５．９．２ ヌルフレーム受信
受信されたヌルフレームのペイロードは、一致する受信バッファの中にコピーされない。ヌルフレームの受信は、それぞれのメッセージバッファのヘッダセクション３内のヌルフレーム表示ビットＮＦＩ＝「０」によって示される。

５．９．３ フレーム受信
受信に備える、あるいは受信のためのメッセージバッファを変更するために、ＣＯＮＦＩＧ状態の次のステップが必要とされる（動的受信バッファは、ＮＯＲＭＡＬ＿ＡＣＴＩＶＥ状態またはＮＯＲＭＡＬ＿ＰＡＳＳＩＶＥ状態で（再）構成されてもよい）。

・書き込みヘッダセクション１レジスタのＣＦＧビットに「０」を書き込むことによって受信バッファとしてメッセージバッファを構成する。
・入力バッファに構成（ヘッダセクション）データを書き込むことによって受信バッファを構成する。
・入力バッファコマンド要求レジスタにターゲットメッセージバッファの数を書き込むことによって、入力バッファからメッセージＲＡＭに構成を転送する。

いったんこれらのステップが実行されると、メッセージバッファはアクティブ受信バッファとして機能し、ＣＣが有効なメッセージを受信するたびに発生する内部一致プロセスに参加する。受信されたメッセージが第１の一致受信バッファに保存される。バッファは未処理メッセージ（ＮＤ＝「１」）を保持する場合、新規メッセージで上書きされ、それぞれのメッセージバッファステータスレジスタのＭＬＳＴビットが設定される。

新規データレジスタ１、２内のそれぞれの新規データフラグＮＤは、バッファが更新されるたびに設定され、イネーブルされる場合、受信割り込みが生じる。

メッセージＲＡＭから出力バッファを介して受信バッファを読み取るためには、第５．１１．１．２項データ転送メッセージＲＡＭ＞出力バッファに説明されるように進む。

注記：ＮＤフラグは、受信されたメッセージが出力バッファに転送されたときにメッセージハンドラによって自動的にクリアされる。

５．１０ ＦＩＦＯバッファ機能
５．１０．１ 説明

メッセージバッファのグループは循環先入れ先出し（ｆｉｆｏ）バッファとして構成できる。ＦＩＦＯバッファのグループは、メッセージＲＡＭ構成レジスタ内のＦＦＢ［６：０］で参照されるメッセージバッファで開始し、ＬＣＢ［６：０］によって参照されるメッセージバッファで終了するレジスタマップ内で連続している。２つのメッセージバッファと６４のメッセージバッファの間は、ＦＩＦＯバッファシステムに割り当てることができる。

任意の専用受信バッファと一致しないが、プログラム可能なＦＩＦＯフィルタと一致するあらゆる有効な入信メッセージがＦＩＦＯバッファシステムの中に保存される。この場合、フレームＩＤ、ペイロード長、受信サイクルカウント及びアドレス指定されたＦＩＦＯバッファのステータスビットはフレームＩＤ、ペイロード長、受信サイクルカウント及び受信メッセージからのステータスで上書きされ、メッセージ識別のためにホストによって読み取ることができる。割り込みステータスレジスタ内のビットＲＦＮＥは、ＦＩＦＯバッファが空ではないことを示すが、割り込みステータスレジスタ内のＲＦＯは、ＦＩＦＯバッファシステム無効が検出されたことを示す。イネーブルされている場合、割り込みが生じる。

ＦＩＦＯバッファシステムに関連付けられているは２つのインデックスレジスタがある。ＰＵＴインデックスレジスタ（ＰＩＤＸ）は、ＦＩＦＯバッファシステム内の次に使用可能な位置に対するインデックスである。新しいメッセージが受信されたとき、それはＰＩＤＸレジスタによってアドレス指定されるメッセージバッファに書き込まれる。次にＰＩＤＸレジスタは増分され、次に使用可能なメッセージバッファをアドレス指定する。ＰＩＤＸレジスタが、最高の番号のＦＩＦＯバッファを超えて増分される場合、ＰＩＤＸレジスタはＦＩＦＯチェイン内の第１の（最低番号の付いた）メッセージバッファをの数をロードされる。ＧＥＴインデックスレジスタ（ＧＩＤＸ）は読み取られる次のＦＩＦＯバッファをアドレス指定するために使用される。ＧＩＤＸレジスタは、ＦＩＦＯバッファのコンテンツの出力バッファへの転送後に増分される。

ＦＩＦＯバッファシステムは、ＰＵＴインデックス（ＰＩＤＸ）がＧＥＴインデックス（ＧＩＤＸ）の値に達すると完全に充填される。最古のメッセージが読み取られる前に次のメッセージがＦＩＦＯバッファに書き込まれると、ＰＵＴインデックスとＧＥＴインデックスの両方とも増分され、新しいメッセージがＦＩＦＯバッファ内の最古のメッセージを上書きする。これにより、ステータス割り込みレジスタ内のＦＩＦＯバッファ無効フラグＲＦＯがセットされる。

図１３：ＦＩＦＯバッファステータス：空、空ではない、無効

ＦＩＦＯバッファの空ではないステータスは、ＰＵＴインデックス（ＰＩＤＸ）がＧＥＥＴインデックス（ＧＩＤＸ）と異なると検出される。このケースでは、フラグＲＦＮＥがセットされる。これは、ＦＩＦＯバッファシステムで少なくとも１つの受信メッセージがあることを示す。ＰＵＴインデックスレジスタ及びＧＥＴインデックスレジスタは、ホストＣＰＵによってアクセスできない。ＦＩＦＯバッファ空状態、ＦＩＦＯバッファ空ではない状態、及びＦＩＦＯバッファ無効状態は、３つのバッファＦＩＦＯバッファシステムのために図１３に説明されている。

ＦＩＦＯバッファシステムのためのプログラム可能なＦＩＦＯ拒絶フィルタがある。ＦＩＦＯ拒絶フィルタレジスタ（ＦＲＦ）は、拒絶されるメッセージのためのフィルタパターンを規定する。ＦＩＦＯ拒絶フィルタはチャネルフィルタ、フレームＩＤフィルタ、及びサイクルフィルタから成る。ビットＲＳＳが「１」（デフォルト）に設定されると、静的セグメント内で受信されるすべてのメッセージはＦＩＦＯバッファシステムによって拒絶される。ＦＩＦＯ拒絶フィルタマスクレジスタ（ＦＲＦＭ）は、ＦＩＦＯ拒絶フィルタ内の対応するビットのいずれが拒絶フィルタリングのために「無関係」とマークされるのかを指定する。

５．１０．２ ＦＩＦＯバッファの構成
ＦＩＦＯバッファシステムに属するすべてのメッセージバッファの場合、メッセージＲＡＭ内のそれぞれのメッセージバッファのデータセクションの第１の３２−ｂｉｔワードに対するデータポインタは書き込みヘッダセクション３レジスタを介して構成されなければならない。許容フィルタリングに必要とされるすべての情報は、ＦＩＦＯ拒絶フィルタとＦＩＦＯ拒絶フィルタマスクから採取され、ＦＩＦＯバッファに属するメッセージバッファのヘッダセクションで構成される必要はない。

ＦＩＦＯバッファシステムに属するメッセージバッファのためにデータポインタをプログラミングするとき、すべてのメッセージバッファのペイロード長はメッセージＲＡＭ構成レジスタ内でＤＬＦ［６：０］によって規定される値にプログラミングされなければならない。

ＦＩＦＯバッファシステムに属するメッセージバッファのためのデータポインタをプログラミングするとき、すべてのメッセージバッファのペイロード長は、メッセージＲＡＭ構成レジスタ内のＤＬＦ［６：０］によって規定される値にプログラミングされなければならない。

注記：受信フレームのペイロード長はＤＬＦ［６：０］によってプログラミングされる値より長い場合には、ＦＩＦＯバッファシステムのメッセージバッファに保存されるデータフィールドはその長さに切り捨てられる。

５．１０．３ ＦＩＦＯバッファへのアクセス
ＦＩＦＯバッファシステムから読み取るために、ホストは、（ＦＦＢ［６：０］によって参照される）ＦＩＦＯバッファの第１のメッセージバッファの数を出力バッファコマンド要求レジスタに書き込むことによって、メッセージＲＡＭから出力バッファへの転送をトリガしなければならない。メッセージハンドラは、次に出力バッファにＧＥＴインデックスレジスタ（ＧＤＸ）によってアドレス指定されるメッセージバッファを転送する。この転送後、ＧＥＴインデックスレジスタ（ＧＤＸ）が増分される。

５．１１ メッセージ処理
メッセージハンドラは、入力／出力バッファとメッセージＲＡＭの間、及びメッセージＲＡＭと２つの一時バッファＲＡＭの間でのデータ転送を制御する。内蔵ＲＡＭに対するすべてのアクセスは３２＋１ビットアクセスである。

メッセージＲＡＭに保存されるメッセージバッファに対するアクセスは、メッセージハンドラ状態機構の制御下で行われる。これは２台のプロトコルコントローラとホストＣＰＵのメッセージＲＡＭへのアクセスの間の衝突を回避する。

静的セグメントのために構成される最後のメッセージバッファが最高のフレームＩＤを保持する一方で、静的セグメントに割り当てられるメッセージバッファは、メッセージバッファ０が最低のフレームＩＤで構成されるように構成されなければならない。間のフレームＩＤは昇順に並べられなければならない。

静的セグメントに割り当てられるメッセージバッファのフレームＩＤは、ＧＴＵ構成レジスタ７に構成されるように、１からＮＳＳ［９：０］の範囲内になければならない。動的セグメントに割り当てられるメッセージバッファのフレームＩＤはＮＳＳ［９：０］＋１から２０４７の範囲内になければならない。

メッセージハンドラが、静的メッセージバッファについてメッセージバッファ番号と構成されたフレームＩＤ（メッセージバッファは、過去のメッセージバッファより低い番号のフレームＩＤを保持する）のシーケンスの間で不一致を検出する場合、あるいは静的セグメントに属するフレームＩＤが動的メッセージバッファに割り当てられる場合、あるいは動的セグメントからのフレームＩＤが静的メッセージバッファに割り当てられる場合、メッセージハンドラはエラー割り込みレジスタ内でスロット構成エラーフラグＳＣＥをセットする。これにより、イネーブルされている場合エラー割り込みが生じる。

一致する専用の受信バッファ（静的または動的セグメント）のない受信メッセージは、それらがＦＩＦＯ拒絶フィルタを通過すると、受信ＦＩＦＯに保存される。

ＲＡＭテストモードでは、メッセージハンドラは迂回され、すべての内部ＲＡＭブロックはホストインタフェースを介して直接的にアクセスできる（第４．３項特殊レジスタを参照）。

５．１１．１ 入力／出力バッファ＜−＞メッセージＲＡＭ
メッセージＲＡＭと出力バッファの間だけではなく、入力バッファとメッセージＲＡＭの間のメッセージ転送も、アクセスされるターゲット／ソースメッセージバッファの数を入力または出力バッファコマンド要求レジスタに書き込むことによってホストＣＰＵによってトリガされる。

入力／出力バッファコマンドマスクレジスタは、選択されたメッセージバッファのヘッダ及びデータセクションを書き込む／読み取るために使用でき、それによって入力／出力バッファとメッセージＲＡＭの間のデータ転送の時間を短縮する。入力バッファコマンドマスクレジスタ内のビットＳＴＸＲが設定される場合（ＳＴＸＲ４＝「１」）、選択されたメッセージバッファの送信要求フラグは、メッセージバッファが更新された後に自動的に設定される。

入力バッファと出力バッファは二重バッファ構造として構築される。他方の半分（シャドーバッファ）はメッセージＲＡＭと入力／出力バッファ間のデータ転送のためにメッセージハンドラによってアクセスされる一方、この二重バッファ構造の２分の１がホストＣＰＵによってアクセス可能である。

図１４：メッセージバッファに対するＣＰＵアクセス

５．１１．１．１ データ転送入力バッファ＞メッセージＲＡＭ
ホストがメッセージＲＡＭ内のターゲットメッセージバッファの数を入力バッファコマンド要求レジスタ内のＩＢＲＨ［５：０］に書き込むと、ＩＢＦとＩＢＦシャドーがスワップされる。さらに、ＩＢＲＨ［５：０］とＩＢＲＳ［５：０］の下で保存されるメッセージバッファ番号もスワップされる（図１５を参照）。

図１５：二重バッファ構造入力バッファ

この書き込み動作により、入力バッファコマンド要求レジスタのＩＢＳＹＳビットは「１」に設定される。メッセージハンドラは、次にＩＢＲＳ［５：０］によって選択されるメッセージＲＡＭ内のメッセージバッファにＩＢＦシャドーのコンテンツを転送し始める。

メッセージハンドラはＩＢＦシャドーからメッセージＲＡＭ内のターゲットメッセージバッファにデータを転送するが、ホストはＩＢＦ内で次のメッセージを設定してよい。ＢＦシャドーとメッセージＲＡＭの間の転送が完了したあと、ＩＢＳＹＳビットは「０」に設定し直され、メッセージＲＡＭへの次に転送が、ＩＢＲＨ［５：０］にそれぞれのターゲットメッセージバッファを書き込むことによってホストによって開始されてよい。

ＩＢＳＹＳが「１」である間にＩＢＲＨ［５：０］に対する書き込みアクセスが発生する場合、ＩＢＳＹＨは「１」に設定される。ＩＢＦシャドーからメッセージＲＡＭへの継続データ転送の完了後、ＩＢＦとＩＢＦシャドーはスワップされ、ＩＢＳＹＨは「０」にリセットされ、ＩＢＳＹＳは「１」に設定されたままであり、次のメッセージＲＡＭへの転送が起動される。さらに、ＩＢＲＨ［５：０］及びＩＢＲＳ［５：０］のしたで保存されているメッセージバッファ数もスワップされる。

８／１６−ｂｉｔホストアクセスシーケンスの例：
・第１のメッセージをＩＢＦに書き込む。
・ターゲットメッセージバッファへのデータ転送を要求する。ＩＢＲＨ［５：０］を書き込む。
・第２のメッセージをＩＢＦに書き込む。
・ターゲットメッセージバッファへデータ転送を要求する。ＩＢＳＹＳがリセットされた後にＩＢＲＨ［５：０］を書き込む。
・ＩＢＦに第３のメッセージを書き込む。

５．１１．１．２ データ転送メッセージＲＡＭ＞出力バッファ
出力バッファコマンド要求レジスタ内でＯＢＲＳ［５：０］によって選択されるメッセージバッファは、ホストがＲＥＱを「１」に設定するとすぐにメッセージＲＡＭから出力バッファシャドーに転送される。ビットＲＥＱは、ＯＢＳＹＳが「０」である間だけに「１」に設定できる。

図１６：二重バッファ構造出力バッファ

ＲＥＱを「１」に設定後、ＯＢＳＹＳは「１」に設定され、ＯＢＲＳ［５：０］によって選択されるメッセージバッファのメッセージＲＡＭからＯＢＦシャドーへの転送が開始される。メッセージＲＡＭとＯＢＦシャドーの間の転送が完了すると、ＯＢＳＹＳビットは「０」に設定し直される。

ＯＢＳＹＳが「０」である間にＶＩＥＷを「１」に設定することによって、ＯＢＦとＯＢＦシャドーはスワップされる。ここでホストは、メッセージハンドラがメッセージＲＡＭからＯＢＦシャドーに次のメッセージを転送してよい間に、ＯＢＦから転送されたメッセージを読み取ることができる。

８ビットホストアクセスシーケンスの例：
・第１のメッセージバッファを選択する。ＯＢＲＳ［５：０］を書き込む。
・第１のメッセージバッファの転送を要求する。ＲＥＱを書き込む。
・ＯＢＳＹＳがリセットされるまで待機する。
・第２のメッセージバッファを選択する。ＯＢＲＳ［５：０］を書き込む（ＯＢＳＹＳ＝「１」の間に設定されてもよい）。
・第１のメッセージを表示し、第２のメッセージバッファの転送を要求する。ＶＩＥＷ、ＲＥＱを書き込む。
・第１のメッセージを読み出す。
・ＯＢＳＹＳがリセットされるまで待機する。
・第３のメッセージバッファを選択する。ＯＢＲＳ［５：０］を書き込む。
・第２のメッセージを表示し、第３のメッセージバッファの転送を要求する。ＶＩＥＷ、ＲＥＱを書き込む。
・第２のメッセージを読み出す。
・ＯＢＳＹＳがリセットされるまで待機する。

ｎ番目のメッセージを表示する。ＶＩＥＷを書き込む。
・ｎ番目のメッセージを読み出す。

１６−ｂｉｔホストアクセスシーケンスの例
第１のメッセージバッファの転送を選択し、要求する。ＯＢＲＳ［５：０］、ＲＥＱを書き込む。
・ＯＢＳＹＳがリセットされるまで待機する。
第１のメッセージを表示し、第２のメッセージバッファの転送を選択し、要求する。
ＶＩＥＷ、ＲＥＱ ＯＢＲＳ［５：０］を書き込む。
・第１のメッセージを読み出す。
・ＯＢＳＹＳがリセットされるまで待機する。
第２のメッセージを表示し、第３のメッセージバッファの転送を選択し、要求する。
ＶＩＥＤＷ、ＲＥＱ、ＯＢＲＳ［５：０］を書き込む。
・第２のメッセージを読み出す。
・ＯＢＳＹＳがリセットされるまで待機する。
・ｎ番目のメッセージを表示する。
ＶＩＥＷ（ＯＢＲＳ［５：０］評価されない）を書き込む。
ｎ番目のメッセージを読み取る。

５．１１．２ フレックスレイプロトコルコントローラ＜＞メッセージＲＡＭ
２つの一時バッファＲＡＭは２台のフレックスレイプロトコルコントローラとメッセージＲＡＭの間の転送のためにデータをバッファに保存するために使用される。

各一時バッファＲＡＭは２つの完全なフレックスレイメッセージを保存できる二重バッファとして構築される。他方のバッファはメッセージハンドラによってアクセス可能であるが、常に対応するプロトコルコントローラに割り当てられる一方のバッファがある。

例えば、メッセージハンドラが一時バッファβに送信される次のメッセージを書き込む場合、フレックスレイプロトコルコントローラは一時バッファαにアクセスし、それが実際に受信しているメッセージを保存することができる。受信完了後、メッセージハンドラは該２つのバッファをスワップする。ここで、メッセージハンドラが一時バッファαにアクセスしている間に、フレックスレイプロトコルコントローラはそのシフトレジスタを一時バッファβからロードし、メッセージハンドラによってロードされる新しいメッセージを送信できる。一時バッファβ内に保存されるメッセージの送信中、メッセージハンドラは（それが許容フィルタリングに合格すると）一時バッファαに保存されている前回受信されたメッセージをメッセージＲＡＭに転送し、それぞれのメッセージバッファを更新する。

一時バッファＲＡＭとフレックスレイプロトコルコントローラのシフトレジスタの間のデータ転送は３２−ｂｉｔの部分で行われる。これにより、フレックスレイのメッセージの長さと無関係に３２−ｂｉｔシフトレジスタの使用が可能になる。

５．１２ メッセージＲＡＭ
メッセージＲＡＭへのホストアクセスとフレックスレイメッセージ受信／送信の間の衝突を回避するために、ホストＣＰＵはメッセージＲＡＭないのメッセージバッファに直接的にアクセスすることはできない。これらのアクセスは入力バッファと出力バッファを介して処理される。メッセージＲＡＭは最高６４のメッセージバッファを保存できる。

メッセージＲＡＭは、１１５２×３３＝３８，０１６ビットに編成される。各３２−ｂｉｔワードはパリティビットで保護されている。フレックスレイフレーム（０．．．２５４）あたりの異なる数のデータバイトに関して必要とされるフレキシブル性を達成するために、メッセージＲＡＭは図１８に示されるような構造を有する。

図１８：メッセージＲＡＭの構造

ヘッダセクション
フレックスレイフレームのヘッダセグメントを保存する。
・最大６４のメッセージバッファをサポートする。
・各メッセージバッファは４つの３２−ｂｉｔワードのヘッダを有する。
・データセクションに対する１１ビットポインタ

データセクション
長さが異なるペイロードセグメントのフレキシブルな保存。いくつかの最大値は以下のとおりである。
・それぞれ２５４バイトデータの１６のメッセージバッファ
・またはそれぞれ１２８バイトデータの３２のメッセージバッファ
・またはそれぞれ５６バイトデータの６４のメッセージバッファ

制限：ヘッダセクション＋データセクションは１，１５２より多い３２−ｂｉｔワードを専有してはならない。

５．１２．１ ヘッダセクション
各メッセージバッファのヘッダはメッセージＲＡＭのヘッダセクションの中の４つの３２−ｂｉｔワードを専有する。メッセージバッファ０のヘッダはメッセージＲＡＭの中の第１のワードで開始する。

送信バッファの場合、ヘッダＣＲＣはホストＣＰＵによって計算されなければならない。データポインタは、メッセージＲＡＭのデータセクション内のそれぞれのメッセージバッファのためのデータセクションの開始点を規定するためにプログラマによって計算されなければならない。

受信サイクルカウント、チャネル上で受信表示（ＲＣＩ）、起動フレーム表示ビット（ＳＦＩ）、Ｓｙｎｃビット（ＳＹＮ）、ヌルフレーム表示ビット（ＮＦＩ）、ペイロードプリアンブル表示ビット（ＰＰＩ）、予約ビット（ＲＥＳ）だけが受信された有効なフレームから更新されるにすぎない。

メッセージバッファの構成に使用される要素は、以下の表２０に一覧表示されているようにメッセージＲＡＭのヘッダセクションに保存されている。静的メッセージバッファとＦＩＦＯバッファの場合、（再）構成はＣＯＮＦＩＧ状態だけで可能である。

表２０ メッセージＲＡＭ中のメッセージバッファのヘッダセクション
上記表において、(Cycle Code)は「サイクルコード」、(Payload Length Received)は「ペイロード長受信」、(Payload Length Configured)は「ペイロード長構成」、(TX:Header CRC Configured)は「ＴＸ：ヘッダＣＲＣ構成」、(RX:Header CRC Received)は「ＲＸ：ヘッダＣＲＣ受信」、(Receive Cycle Count)は「受信サイクルカウント」、(Data Pointer)は「データポインタ」、(Frame Configration)は「フレーム構成」、(Filter Configration)は「フィルタ構成」、(Message Buffer Control)は「メッセージバッファ制御」、(Message RAM Configration)は「メッセージＲＡＭ構成」、(Updated from received Frame)は「受信されたフレームから更新される」、(Transmit/Received Status)は「送信／受信ステータス」、(Parity Bit)は「パリティビット」、(reserved)は「予約済み」である。

ヘッダ１
・フレームＩＤ−スロットカウンタフィルタリング構成
・サイクルコード−サイクルカウンタフィルタリング構成
・ＣＨＡ、ＣＨＡ−チャネルフィルタリング構成
・ＣＦＧ−メッセージバッファ構成：受信／送信
・ＮＭＥ−ネットワーク管理／メッセージＩＤイネーブル
・ＴＸＭ−送信モード設定；単一スロット／連続
・ＭＢＩ−メッセージバッファ受信／送信割り込みイネーブル

ヘッダ２
・ヘッダＣＲＣ−送信バッファ：ホストによって更新される（フレームヘッダセグメントから計算される）。
−受信バッファ：受信されたフレームから更新される。
・ペイロード長設定−ホストによって設定されるようにデータフィールドの長さ（２バイトワードの数）
−ペイロード長受信−受信されたフレームからのデータフィールドの長さ（２バイトワードの数）

ヘッダ３
・データポインタ−データセクションの対応するデータフィールドの始まりに対するポインタ
受信バッファだけ専用、受信されたフレームから更新される。
・受信サイクルカウンタ−受信フレームのサイクルカウント
・ＲＣＩ−チャネル表示で受信
・ＳＦＩ−起動フレーム表示ビット
・ＳＹＮ−同期フレーム表示ビット
・ＮＦＩ−ヌルフレーム表示ビット
・ＰＰＩ−ペイロードプリアンブルインジケータ
・ＲＥＳ−受信ビットステータス

ヘッダ４
送信バッファと受信バッファ
−チャネルＡで観察される構文
−チャネルＢで観察される構文
−チャネルＡで観察されるコンテンツエラー
−チャネルＢで観察されるコンテンツエラー
−チャネルＡで観察されるスロット境界違反
−チャネルＢで観察されるスロット境界違反
−データ一貫性エラー

送信バッファ
−送信衝突表示チャネルＡ
−送信衝突表示チャネルＢ
−チャネルＡで受信される有効なフレーム
−チャネルＢで受信される有効なフレーム

受信バッファ
−ペイロード長エラー
−損失メッセージ

５．１２．２ データセクション
メッセージＲＡＭのデータセクションは、ヘッダセクションに定義されるような受信／送信のために構成されるメッセージバッファのデータフィールドを保存する。メッセージバッファごとのデータバイト数は０から２５４で変化することがある。ホストインタフェースとメッセージＲＡＭの間だけではなく２台のフレックスレイプロトコルコントローラのシフトレジスタとメッセージＲＡＭの間のデータ転送も最適化するために、メッセージＲＡＭの物理的な幅は１パリティビットを足した４バイトに設定される。

メッセージバッファ０のデータフィールドは、ヘッダセクションの最後のワードの後に開始する。構成されたメッセージバッファのデータフィールドは以下の表２１に示されるようにメッセージＲＡＭに保存される。

ヘッダセクションで構成されるメッセージバッファに取り付けられるデータフィールドの該始まり（ｂｅｇｉｎ）は、メッセージｒａｍの開始アドレスに対するポインタｄｐ［１０：０］によって参照される。これにより、データ長が異なるメッセージバッファの保存のために使用可能なＲＡＭ空間のフレキシブルな使用が可能になる。メッセージバッファが３２−ｂｉｔデータワードの１６−ｂｉｔだけを使用する場合、残りの１６−ｂｉｔは未使用である。

メッセージＲＡＭ内でメッセージバッファを構成するとき、プログラマは、データセクションがヘッダセクションの部分を上書きしないことを保証しなければならない。プログラマは、構成されたメッセージバッファのデータフィールドは、メッセージＲＡＭの異なるアドレスに位置する。

表２１：メッセージＲＡＭ内のメッセージバッファのデータセクションの記憶部。上記表において、(unused)は「未使用」である。

５．１２．３ パリティチェック
モジュールの７つのＲＡＭブロックに保存されるデータの完全性を保証するためにＥ−レイモジュールで実現されるパリティチェック機構がある。ＲＡＭブロックは、図１９に示されるようにパリティジェネレータ／チェッカを取り付けられている。データがＲＡＭブロックに書き込まれると、ローカルパリティジェネレータはパリティビットを生成する。Ｅ−レイモジュールは偶数パリティを使用する（３２−ｂｉｔデータワードの中の１つの偶数が生成される）。パリティビットはそれぞれのデータワードとともに保存される。データワードがＲＡＭブロックのいずれかから読み取られるたびにパリティはチェックされる。モジュール内蔵データバスは３２−ｂｉｔの幅を有する。モジュール内部データバスは３２−ｂｉｔの幅を有する。

パリティエラーが検出されている場合、それぞれのエラーフラグはメッセージハンドラステータスレジスタでセットされる。これらの単一のエラーフラグを組み合わせる、エラー入力レジスタに位置する追加のエラーフラグがある。

図１９はＲＡＭブロックとパリティ／ジェネレータ／チェッカの間のデータ経路を示す。

注：パリティ／ジェネレータ／チェッカは、ＲＡＭブロックの一部ではなく、Ｅレイコアの一部であるＲＡＭアクセスハードウェアの一部である。

パリティエラーが検出されると、以下のアクションが実行される。
すべてのケースで
・メッセージハンドラステータスレジスタ内のそれぞれのパリティエラーフラグが設定される。
・エラー割り込みレジスタのパリティエラーフラグがセットされ、イネーブルされている場合、ＣＰＵに対するモジュール割り込みが生成される。

特定のケースで追加で
入力バッファＲＡＭ１、２から−＞メッセージＲＡＭへのデータ転送のパリティエラー
・それぞれのメッセージバッファセットのＤＣＥビット
・ＰＩＢＦビットが設定される。
・ＦＭＢ［５：０］は、障害のあるメッセージバッファの数を示す。
・それぞれのメッセージバッファに対する送信要求は設定されていない。

メッセージＲＡＭ内のヘッダセクションの走査中のパリティエラー
・それぞれのメッセージバッファセットのＤＣＥビット
・ＰＭＲビットが設定される。
・ＦＭＢ［５：０］は、障害のあるメッセージバッファの数を示す。
・メッセージバッファを省略する

メッセージＲＡＭから一時バッファＲＡＭ１，２へのデータ転送でのパリティエラー
・それぞれのメッセージバッファセットのＤＣＥビット
・ＰＭＲビットが設定される。
・ＦＭＢ［５：０］は、障害のあるメッセージバッファ数を示す。
・プロトコルコントローラはヌルフレームを送信する。

一時バッファＲＡＭ１、２からプロトコルコントローラ１、２へのデータ転送でのパリティエラー
・破壊されたメッセージの送信は停止される。
・ＰＴＢＦ１、２ビットが設定される。

転送バッファＲＡＭ１、２からメッセージＲＡＭへのデータ転送のパリティエラー
・それぞれのメッセージバッファセットのＤＣＥビット
・ＰＴＢＦ１、２ビットが設定される。
・ＦＭＢ［５：０］は、障害のあるメッセージバッファの数を示す。

メッセージＲＡＭから出力バッファＲＡＭへのデータ転送のパリティエラー
・それぞれのメッセージバッファセットのＤＣＥビット
・ＰＭＲビットが設定される。
・ＦＭＢ［５：０］は、障害のあるメッセージバッファの数を示す。

出力バッファＲＡＭからホストＣＰＵへのデータ転送のパリティエラー
・ＰＯＢＦビットが設定される。

パリティエラービット（ＰＩＢＦ、ＰＯＢＦ、ＰＭＲ、ＰＴＢＦ１、２）と障害のあるメッセージバッファインジケータＦＭＢ［５：０］はメッセージハンドラステータスレジスタ内に位置するが、データ一貫性エラービットＤＣＥは、それぞれのメッセージバッファのメッセージバッファステータス及びエラー情報フィールドの中に位置する。

５．１３ モジュール割り込み
一般的には、割り込みは、それらは、エラーがコントローラによって検出されるとコントローラによってトリガされるため、プロトコルタイミングに緊密なリンクを提供し、フレームは受信または送信され、あるいは構成タイマ割り込みが活性化される。これによりホストが特定のエラー状態で非常に迅速に反応できる。他方、多すぎる割り込みにより、ホストはアプリケーションに必要とされる期限を守らない。したがってＣＣは、別々に個々の割り込みごとに制御ディスエーブル／イネーブルする。

割り込みは以下のときにトリガされてよい。
・エラーが検出された。
・ステータスビットが設定される。
・タイマが再構成された値に達する。
・入力バッファからメッセージＲＡＭへ、またはメッセージＲＡＭから出力バッファへのメッセージ転送が完了した。

ステータス変化またはエラー発生時のトラッキングステータス及び割り込み生成は２つの無関係なタスクである。割り込みが生じるかどうかに関係なく、対応するステータスはトラッキングされ、ＣＣによって示される。ホストは、エラー割り込みレジスタとステータス割り込みレジスタを読み取ることによって、実際のステータスとエラー情報にアクセスできる。

ホストへの割り込み回線、ｅｒａｙ＿ｉｎｔ０及びｅｒａｙ＿ｉｎｔ１はイネーブルされている割り込みによって制御される。加えて、ホストＣＰＵへの２本の割り込み回線のそれぞれは、割り込み回線イネーブルレジスタ内のビットＥＩＮＴ０とＥＩＮＴ１をプログラミングすることによって別個のイネーブル／ディスエーブルできる。

割り込みタイマ０と１によって生じる２つのタイマ割り込みは、ピンｅｒａｙ＿ｔｉｎｔ０とｅｒａｙ＿ｔｉｎｔ１で使用できる。それらはタイマ０とタイマ１構成レジスタを介して設定できる。

入力バッファとメッセージＲＡＭの間、及びメッセージＲＡＭと出力バッファの間のデータ転送のステータスはピンｅｒａｙ＿ｉｂｕｓｙ及びｅｒａｙ＿ｏｂｕｓｙで信号で知らされる。

６．付録
６．１ レジスタビット概要

６．１（レジスタビット概要）の表における対訳。
テスト(TEST)、テストレジスタ(Test Register)、ロックレジスタ(Lock Register)、エラー割り込みレジスタ(Error Interrupt Register)、ステータス割り込みレジスタ(Status Interrupt Register)、エラー割り込み回線選択(Error Interrupt Line Select)、ステータス割り込み回線選択(Status Interrupt Line Select)、エラー割り込みイネーブル設定(Error Interrupt Enable Set)、エラー割り込みイネーブルリセット(Error Interrupt Enable Reset)、ステータス割り込みイネーブル設定(Status Interrupt Enable Set)、ステータス割り込みイネーブルリセット(Status Interrupt Enable Reset)、割り込み回線イネーブル(Interrupt Line Enable)、タイマ０構成(Timer 0 Configuration)、タイマ１構成(Timer 1 Configuration)、停止監視レジスタ(Stop Watch Register)、ＳＵＣ構成レジスタ(SUS Configuration Register)、ＰＲＴ構成レジスタ(PRT Configuration Register)、ＭＨＤ構成レジスタ(MHD Configuration Register)、ＮＥＭ構成レジスタ(NEM Configuration Register)、ＧＴＵ構成レジスタ、ＣＣステータス及びエラーベクトル(CC Status and Error Vector)、スロットカウンタ値(Slot Counter Value)、マクロチック及びサイクルカウンタ値(Microtick and Cycle Counter Value)、クロック補正ステータス(Clock Correction Status)、Ｓｙｎｃフレームステータス(Sync Frame Status)、シンボルウィンドウ及びＮＩＴステータス(Symbol Window and NIT Status)、収集チャネルステータス(Aggregated Channel Status)、偶数Ｓｙｎｃ ＩＤ(Even Sync ID)、奇数Ｓｙｎｃ ＩＤ(Odd Sync ID)、偶数到達チャネルＡ、Ｂ(Even Arrival Channel A,B)、奇数到達チャネルＡ、Ｂ(Odd Arrival Channel A,B)、ネットワーク管理ベクトル(Network Management Vector)、メッセージＲＡＭ構成(Message RAM Configuration)、ＦＩＦＯ拒絶フィルタ(FIFO Rejection Filter)、ＦＩＦＯ拒絶フィルタマスク(FIFO Rejection Filter Mask)、送信要求レジスタ(Transmission Request Filter)、新規データレジスタ(New Data Register)、メッセージハンドラステータス(Message Handler Status)、書き込みデータセクション(Write Data Section)、書き込みヘッダセクション(Write Header Section)、入力バッファコマンド要求(Input Buffer Command Request) 入力バッファコマンドマスク(Input Buffer Command Mask)、読み取りデータセクション(Read Data Section)、読み取りヘッダセクション(Read Header Section)、メッセージバッファステータス(Message Buffer Status)、出力バッファコマンド要求(Output Buffer Command Status)、出力バッファコマンドマスク(Output Buffer Command Mask)

図の一覧
図１：Ｅ−レイブロック図
図２：Ｅ−レイコアの汎用インタフェース
図３：Ｅ−レイレジスタ及び入力／出力バッファＲＡＭへの書き込みアクセス
図４：Ｅ−レイレジスタ及び入力／出力バッファＲＡＭへの読み取りアクセス
図５：入力バッファＲＡＭからメッセージＲＡＭへ、及びメッセージＲＡＭから出力バッファＲＡＭへのデータ転送
図６：埋め込みＲＡＭブロックへの同期読み取り／書き込みアクセス
図７：Ｅ−レイＲＡＭブロックへのテストモード
図８：通信サイクルの構造
図９：Ｅ−レイ通信コントローラの全体的な状態図
図１０：ＰＯＣ状態ＷＡＫＥＵＰの構造
図１１：スリープ解除パターンのタイミング
図１２：状態図時間トリガ起動
図１３：ＦＩＦＯバッファステータス：空、空ではない、無効
図１４：メッセージバッファへのＣＰＵアクセス
図１５：二重バッファ構造入力バッファ
図１６：二重バッファ構造出力バッファ
図１７：一時バッファＲＡＭへのアクセス
図１８：メッセージＲＡＭの構造
図１９：パリティ生成及びチェック

表の一覧
表１：汎用ホストインタフェース
表２：物理層インタフェース
表３：入力バッファＲＡＭ１へのインタフェース
表４：入力バッファＲＡＭ２へのインタフェース
表５：出力バッファＲＡＭ１へのインタフェース
表６：出力バッファＲＡＭ２へのインタフェース
表７：メッセージＲＡＭへのインタフェース
表８：一時バッファＲＡＭ Ａへのインタフェース
表９：一時バッファＲＡＭ Ｂへのインタフェース
表１０：メッセージバッファの割り当て
表１１：Ｅ−レイレジスタマップ
表１２：ＰＯＣのエラーモード（劣化モデル）
表１３：Ｅ−レイ全体状態機構の状態移行
表１４：状態移行ＷＡＫＥＵＰ
表１５：チャネルフィルタリング構成
表１６：サイクルテストの定義
表１７：有効なサイクルセットの例
表１８：入力コマンド要求レジスタビットの割り当て
表１９：入力コマンド要求レジスタビットの割り当て
表２０：メッセージＲＡＭでのメッセージバッファのヘッダセクション
表２１：メッセージＲＡＭでのメッセージバッファのデータセクションの保存
表２２：モジュール割り込みフラグ及び割り込み回線イネーブル

Claims (12)

1. フレックスレイ通信回線を、フレックスレイ通信コントローラに割り当てられているフレックスレイネットワークメンバーに接続するためのフレックスレイ通信コントローラであって、
   少なくともメッセージハンドラ、メッセージメモリ、前記メッセージメモリを前記フレックスレイネットワークメンバーに接続するための第１のバッファメモリ構造、及び前記メッセージメモリを前記フレックスレイ通信回線に接続するための第２のバッファメモリ構造を備える部位を含み、
   前記部位が前記フレックスレイ通信回線を前記フレックスレイネットワークメンバーに接続するために共に機能し、前記機能が種々のレジスタのコンテンツによって制御されるように構成されることを特徴とする、フレックスレイ通信コントローラ。
2. 前記種々のレジスタの内の少なくとも１つが、フレックスレイ通信コントローラの少なくとも１つのテストモードの制御ビットを保持するように構成されるテストレジスタであることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
3. 前記種々のレジスタの内の少なくとも１つが書き込み専用であり、読み取り値がゼロに戻るように構成されるロックレジスタ（ＬＣＫ）であることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
4. 前記種々のレジスタの内の少なくとも１つが、一覧表示されているエラーまたは対応するイベントが検出されるとフラグがセットされるように構成される第１の割り込みレジスタ（ＥＩＲ、ＳＩＲ）であることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
5. 前記種々のレジスタの内の少なくとも１つが、特定のフラグにより生じる割り込みをフレックスレイ通信コントローラの２つの割り込み回線の内の１つに割り当てる第２の割り込みレジスタ（ＥＩＬＳ、ＳＩＬＳ）であることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
6. 前記種々のレジスタの内の少なくとも１つが、第１の割り込みレジスタ（ＥＩＲ、ＳＩＲ）のいずれかのステータス変更に割り込みを行わせるのかを判断するように構成されている第３の割り込みレジスタ（ＥＩＥＳ、ＥＩＥＲ，ＳＩＥＳ，ＳＩＥＲ）であることを特徴とする、請求項１又は４に記載のフレックスレイ通信コントローラ。
7. 前記種々のレジスタの内の少なくとも１つが、タイマ値（０、１）に割り込みが起こる場合に、サイクルカウントおよびマクロチックに関して時刻を指定するように構成される第４の割り込みレジスタ（Ｔ０Ｃ、Ｔ１Ｃ）あることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
8. 前記種々のレジスタの内の少なくとも１つが、停止監視イベント時、実際のサイクルカウンタおよびマクロチック値が保存されるように構成されている第５の割り込みレジスタ（ＳＴＰＷ）であることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
9. 前記種々のレジスタの内の少なくとも１つが、レジスタ通信コントローラ制御レジスタ（ＣＣ制御レジスタ）であって、前記フレックスレイネットワークメンバーが前記フレックスレイ通信コントローラの動作を制御させるために、前記通信コントローラ制御レジスタが前記フレックスレイ通信コントローラより供給されるように構成されていることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
10. 前記種々のレジスタの内の少なくとも１つが、９個より多いビットでコーディングされるステータス変数へのバイトアクセス中に、ステータス変数が２つのアクセスの間に前記フレックスレイ通信コントローラによって更新され得るように構成される通信コントローラステータスレジスタ（ＣＣステータスレジスタ）であることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
11. 前記種々のレジスタの内の少なくとも１つが、前記メッセージバッファがメッセージバッファ制御レジスタを介して制御されるように構成されるメッセージステータス制御レジスタであることを特徴とする、請求項１に記載のフレックスレイ通信コントローラ。
12. 前記種々のレジスタの内の少なくとも１つが、メッセージバッファを割り当てるメッセージバッファステータスレジスタである、請求項１に記載のフレックスレイ通信コントローラ。

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