JP2008507138A - マッチング・ジオメトリを有する集積回路構成要素を形成するためのシステムおよび方法 - Google Patents

マッチング・ジオメトリを有する集積回路構成要素を形成するためのシステムおよび方法 Download PDF

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Abstract

特定の実施形態においては、集積回路構成要素を形成する方法が提供されている。第１のタイプの集積回路構成要素に対応する第１のジオメトリを有する第１のマスク構成要素を含む第１のフォトマスクが形成される。第１のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第１の位置に第１のフォトマスクの第１のマスク構成要素の第１のジオメトリを転写して、第１のダイ上に第１のタイプの集積回路構成要素の第１の集積回路構成要素を形成する。第２のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第２の位置に第１のフォトマスクの第１のマスク構成要素の第１のジオメトリを転写して、第１のダイ上に第１のタイプの集積回路構成要素の第２の集積回路構成要素を形成する。

Description

本発明は、一般に集積回路の製造に関し、より詳細にはマッチング・ジオメトリ（ｍａｔｃｈｉｎｇ ｇｅｏｍｅｔｒｙ）を有する集積回路構成要素（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｃｏｍｐｏｎｅｎｔ）を形成するためのシステムおよび方法に関する。
集積回路デバイスは、一般的に例えば様々なトランジスタ、抵抗、キャパシタなど、様々な回路構成要素を含んでいる。かかる集積回路構成要素は、例えば様々な堆積技法やリソグラフィ技法（ｌｉｔｈｏｇｒａｐｈｙ ｔｅｃｈｎｉｑｕｅｓ）など、様々な集積回路製造技法を使用して半導体ウェーハ（例えば、シリコン・ウェーハ）中に特定のジオメトリを形成することにより作製することができる。場合によっては、集積回路デバイスの２つ以上の電気的構成要素は、この集積回路デバイスが適切にまたは必要に応じて動作するようにこれらの電気的構成要素の１つまたは複数の特性が「マッチ」する（ｍａｔｃｈ）必要があるように、互いに関連付けられる。例えば、集積回路デバイス中の特定の１対の抵抗が、等しい抵抗量を実現して、このデバイスが適切に動作するようにすることが必要なこともある。他の例としては、集積回路デバイス中の特定の１対のキャパシタが、等しいキャパシタンス量を実現して、このデバイスが適切にまたは必要に応じて動作するようにすることが必要なこともある。
「マッチした」電気的特性（ｍａｔｃｈｉｎｇ ｅｌｅｃｔｒｉｃａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有するかかる構成要素を実現するために、この半導体ウェーハ中において同じジオメトリを有する構成要素を形成しようとする試みが行われてきている。しかし、様々な要因が多くの場合に、例えばこれらの集積回路構成要素の形成中において使用されるフォトマスク中に形成されるジオメトリにおける欠陥、これらの集積回路構成要素のリソグラフィの映像化に関連する欠陥（ｉｍｐｅｒｆｅｃｔｉｏｎ）、このリソグラフィの映像化プロセスのために使用されるこれらのレンズに関連する欠陥、および／またはこのリソグラフィの映像化プロセス中の光の反射によって引き起こされる欠陥を含めて、半導体ウェーハ中に形成される集積回路構成要素のジオメトリにおける欠陥および不整合を引き起こすことがある。
マッチする必要がある１対の集積回路要素が実際にはマッチしていないことが判定される場合、この半導体ウェーハ上の１対の構成要素のうちの一方または両方の物理的なジオメトリは、修正することができる。例えば、従来の技法を使用して、これらの構成要素の関連した１つまたは複数の特性（例えば、１つまたは複数の電気的特性）がマッチすると判定されるまで、「タブ」は、これらの構成要素の一方または両方までレーザにより切除することができる。この半導体ウェーハ上のこれらの構成要素のこのような細工は、サイクル時間および人的資源を追加することもあり、このことは効率を低下させ、したがって集積回路デバイスを製造するこれらのコストを増大させてしまう可能性がある。
本発明の教示によれば、ウェーハ上のクリティカルなジオメトリの集積回路構成要素を形成することに関連する短所および問題が、かなり低減させられ、または取り除かれてきている。特定の実施形態においては、第１のリソグラフィ・プロセスを使用して、ダイ上の第１のタイプの集積回路構成要素の第１の集積回路構成要素を形成し、第２のリソグラフィ・プロセスを使用して、このダイ上の第１のタイプの集積回路構成要素の第２の集積回路構成要素を形成する。
一実施形態においては、集積回路構成要素を形成する方法が提供される。第１のタイプの集積回路構成要素に対応する第１のジオメトリを有する第１のマスク構成要素を含む第１のフォトマスクが形成される。第１のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第１の位置に第１のフォトマスクの第１のジオメトリの第１のマスク構成要素を転写して、第１のダイ上に第１のタイプの集積回路構成要素の第１の集積回路構成要素を形成する。第２のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第２の位置に第１のフォトマスクの第１のジオメトリの第１のマスク構成要素を転写して、第１のダイ上に第１のタイプの集積回路構成要素の第２の集積回路構成要素を形成する。
他の実施形態においては、集積回路デバイスが提供される。この集積回路デバイスは、第１のタイプの集積回路構成要素の第１の集積回路構成要素と、第１のタイプの集積回路構成要素の第２の集積回路構成要素とを含んでいる。第１の集積回路構成要素は、半導体ウェーハ上の第１のダイ上の第１の位置に配置され、少なくとも第１のタイプの集積回路構成要素に対応する第１のジオメトリを有する第１のマスク構成要素を含む第１のフォトマスクを形成し、第１のリソグラフィ・プロセスを実施して、第１のダイ上の第１の位置に対して第１のフォトマスクの第１のジオメトリの第１のマスク構成要素を転写して、第１の集積回路構成要素を形成することにより形成される。第２の集積回路構成要素は、半導体ウェーハ上の第１のダイ上の第２の位置に配置され、少なくとも第２のリソグラフィ・プロセスを実施して、第１のダイ上の第２の位置に対して第１のフォトマスクの第１のジオメトリの第１のマスク構成要素を転写して、第２の集積回路構成要素を形成することにより形成される。
本開示の１つの利点は、ほぼ同じジオメトリを有するクリティカルなジオメトリの集積回路構成要素を形成するためのシステムおよび方法を実現することができることである。とりわけ、フォトマスク上の単一のパターンのジオメトリを使用して、ダイの異なる位置上に特定の集積回路構成要素の複数のインスタンス（ｉｎｓｔａｎｃｅ）を形成することにより、個々の集積回路の構成要素の間のジオメトリの違いについて、このような構成要素を形成するための従来技法と比べて低減させることができる。結果として、「非一致」の、不正確な、あるいはその他の望ましくないジオメトリを有することが見出された、ウェーハ上の集積回路構成要素を補正するのに必要とされる［例えば、レーザ切除修復（ｌａｓｅｒ ａｂｌａｔｉｏｎ ｒｅｐａｉｒ）などの］修復の数を、低減し、またはなくすることができ、それによってサイクル時間を低減させ、スループットを増大させ、かつ／またはコストを低減させることができる。
これらの技術的な利点の全部、または一部が、本発明の様々な実施形態中に存在する可能性があり、あるいは、これらの技術的な利点がどれも本発明の様々な実施形態中には存在しない可能性もある。他の技術上の利点については、以降の図面、明細書、および添付の特許請求の範囲から当業者には簡単に明らかになろう。
本実施形態、および本実施形態の利点についてのより完全な徹底的な理解は、添付図面と併せ解釈される以降の説明を参照することにより得ることができる。添付図面中において、同様な参照番号は、同様な機能を示す。
本発明の実施形態の例とこれらの実施形態の利点については、図１から５を参照することにより最もよく理解される。これらの図面中において、同様な参照番号を使用して、同様な対応する部分を示す。
図１は、本発明の一実施形態による半導体ウェーハ１０の一例の平面図を示している。半導体ウェーハ１０は、それぞれが様々な集積回路構成要素を含む１つまたは複数の集積回路を含む複数のダイ、またはチップ１２を含んでいてもよい。半導体ウェーハ１０は、半導体デバイスおよび／または集積回路の製造に適した単結晶半導体材料の薄い円形のスライスを含んでいてもよい。半導体ウェーハ１０は、適切な任意数のダイ１２を含んでいてもよく、このダイは、これらの集積回路が個々のダイ１２中において形成された後に互いに物理的に切り離すことができる。
図２は、半導体ウェーハ１０のダイ１２のうちの単一のダイを示し、このダイは、本発明の一実施形態に従って形成された集積回路構成要素を含んでいてもよい。ダイ１２は、第１の領域２０および第２の領域２２を含む集積回路１８を含んでいてもよい。第１の領域２０は、１つまたは複数のタイプのクリティカルなジオメトリ（ｃｒｉｔｉｃａｌ−ｇｅｏｍｅｔｒｙ）のＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ集積回路）構成要素２４を含んでいてもよい。クリティカルなジオメトリのＩＣ構成要素２４は、１つまたは複数の寸法または他の物理的パラメータ、あるいはこれらの任意の組合せが集積回路１８の適切な、または所望の動作にとって重要であり、またはクリティカルである集積回路構成要素として定義することができる。例えば、クリティカルなジオメトリのＩＣ構成要素２４は、このような集積回路構成要素の１つまたは複数の電気的特性（または他の性能特性）が、互いに一致する必要がある（または互いに他の何らかの特定の関係を有する必要がある）ように互いに関係づけられた２つ以上の集積回路構成要素を含んでいてもよい。集積回路構成要素の特定の電気的特性は、この集積回路構成要素の（形状および／または寸法を含めて）この物理的なジオメトリに少なくとも部分的に依存するので、この集積回路構成要素のジオメトリは、集積回路１８の適切なまたは所望の動作のために必要とされる電気的特性を実現するために重要またはクリティカルである可能性がある。このような集積回路構成要素の１つまたは複数の電気的特性（または他の性能特性）が互いに一致する必要があるように互いに関係づけられた集積回路構成要素では、前述のようにこのような集積回路構成要素のジオメトリが、特定のまたは所望の精度の程度まで互いに一致することが重要であり、またはクリティカルである可能性がある。
したがって、クリティカルなジオメトリのＩＣ構成要素２４は、これらのジオメトリが、集積回路１８の動作にとって重要でありクリティカルとなる任意の集積回路構成要素を含んでいてもよい。例えば、集積回路構成要素２４は、これらの抵抗が、実質的に同じレベルの抵抗および／またはインダクタンスを実現して、集積回路１８の適切な、または所望の動作を達成する必要があるように関係づけられた１対の（またはそれより多い）抵抗を含んでいてもよい。他の例としては、これらのキャパシタが、実質的に同じレベルのキャパシタンスを実現して、集積回路１８の適切な、または所望の動作を達成する必要があるように関係づけられた１対の（またはそれより多い）キャパシタを含んでいてもよい。
さらに他の例として、集積回路構成要素２４は、これらのインダクタが、実質的に同じレベルのインダクタンスを実現して、集積回路１８の適切な、または所望の動作を達成する必要があるように関係づけられた１対の（またはそれより多い）インダクタを含んでいてもよい。図２に示す例においては、集積回路１８のクリティカルなジオメトリのＩＣ構成要素２４は、各対の抵抗が実質的に同じレベルの抵抗値を実現する必要があるように結合された５対の抵抗を含んでいる。これらの５対の抵抗のうちの特定の１対の抵抗は、破線２６によって示される。これらは単なる例にすぎず、クリティカルなジオメトリのＩＣ構成要素２４は、他の１つまたは複数の任意のタイプおよび／または数の集積回路構成要素を含んでいてもよいことを理解されたい。
第２の領域２２は、１つまたは複数のタイプのクリティカルでないジオメトリの集積回路（ＩＣ）構成要素２８を含んでいてもよい。クリティカルでないジオメトリのＩＣ構成要素２８は、クリティカルなジオメトリのＩＣ構成要素２４のジオメトリに比べて一般にあまり重要でなく、またはあまりクリティカルでないジオメトリを有する集積回路構成要素として定義することができる。例えば、クリティカルでないジオメトリのＩＣ構成要素２８は、このような構成要素のこれらの電気的特性（または他の性能特性）が、集積回路１８の適切な、または所望の動作のために実質的に同じである必要がないように他の構成要素と対にされていない構成要素を含んでいてもよい。例えば、クリティカルでないジオメトリのＩＣ構成要素２８は、これらのジオメトリが、集積回路１８の適切な、または所望の動作に関してクリティカルなジオメトリのＩＣ構成要素２４のこれらのジオメトリに比べてあまりクリティカルでない、抵抗、キャパシタ、トランジスタ、および／またはインダクタなどの回路構成要素を含んでいてもよい。さらに、クリティカルでないジオメトリのＩＣ構成要素２８は、例えば金属線、バイア、および／または他の接続構造など集積回路の他の構成要素を含んでいてもよい。
以下でもっと詳細に説明するように、クリティカルなジオメトリの集積回路構成要素２４は、（例えば、図３Ａ〜３Ｂに関して以下で説明している）第１のフォトマスク３０を使用してダイ１２の第１の領域２０中に形成されてもよいが、クリティカルでないジオメトリのＩＣ構成要素２８は、（例えば、図４Ａ〜４Ｂに関して以下で説明している）第２のフォトマスク３２を使用してダイ１２の第２の領域２２中に形成されてもよい。以下で説明するように、ある種の実施形態においては、第１のフォトマスク３０は、特定のジオメトリの単一のインスタンスを含み、１つまたは複数のフォトリソグラフィ映像化プロセスの複数の反復を実施することにより、第１の領域２０中に対応するクリティカルなジオメトリの集積回路構成要素２４の複数のインスタンスを作製するために使用することができるパターンを含んでいてもよい。第２のフォトマスク３２は、１つまたは複数のジオメトリの複数のインスタンスを含み、単一のフォトリソグラフィ映像化プロセスにおける対応するクリティカルでないジオメトリのＩＣ構成要素２８の複数のインスタンスを作製するために使用することができるパターンを含んでいてもよい。
図３Ａは、本発明の一実施形態による実質的に同じジオメトリを有するクリティカルなジオメトリの集積回路構成要素２４の複数のインスタンスを形成するために使用することができる第１のフォトマスク３０の一例の平面図を示している。以下で説明しているように、実質的に同じジオメトリを有するクリティカルなジオメトリの集積回路構成要素２４のこのような複数のインスタンスは、第１のフォトマスク３０における特定のジオメトリをダイ１２上の複数のダイ１２の位置に印刷することができるように第１のフォトマスク３０をダイ１２に関する異なる位置に位置合わせして複数回、１つまたは複数のフォトリソグラフィの映像化プロセスを反復することにより形成することができる。
図３Ａに示すように、一部の実施形態においては、第１のフォトマスク３０は、例えば抵抗やキャパシタなど、特定のタイプの集積回路構成要素の単一のインスタンスに対応する特定のパターンジオメトリ３６の単一のインスタンスを含む可能性があるパターン形成された層３４を含んでいてもよい。他の実施形態においては、パターン形成された層３４は、特定のパターンジオメトリ３６の複数のインスタンスを含んでいてもよい。他の実施形態においては、パターン形成された層３４は、１つまたは複数のタイプの集積回路構成要素の１つまたは複数のインスタンスに対応する複数のパターンジオメトリ３６のそれぞれの１つまたは複数のインスタンスを含んでいてもよい。例えば、一実施形態においては、パターン形成された層３４は、抵抗に対応するパターンジオメトリ３６の単一のインスタンスと、キャパシタに対応するパターンジオメトリ３６の単一のインスタンスを含んでいてもよい。
図３Ｂを参照して以下で説明するように、パターンジオメトリ３６を含むこともあるパターン形成された層３４は、適切な任意の不透明な金属材料、または部分透過型の材料から形成することもできる。パターン形成された層３４は、ダイ１２の第１の領域２０に対応する第１の領域４０中の透明基板３８上に形成することができる。
図３Ｂは、特定の一実施形態による第１のフォトマスク３０を含むフォトマスク・アセンブリ５０の断面図を示している。フォトマスク・アセンブリ５０は、第１のフォトマスク３０上に取り付けられたペリクル・アセンブリ（ｐｅｌｌｉｃｌｅ ａｓｓｅｍｂｌｙ）５２を含んでいてもよい。基板３８と、パターン形成された層３４と、０度のＰＳＷ（ｐｈａｓｅ ｓｈｉｆｔ ｗｉｎｄｏｗ位相シフト・ウィンドウ）と、９０度のＰＳＷと、１８０度のＰＳＷは、そうでなければマスクまたはレチクル（ｒｅｔｉｃｌｅ）として知られている第１のフォトマスク３０を形成することができ、この第１のフォトマスクは、それだけには限定されないが円形、長方形または正方形を含めて様々なサイズおよび形状を有していてもよい。例えば、図３Ａに示される第１のフォトマスク３０の例は、長方形の形状を有する。第１のフォトマスク３０はまた、それだけには限定されないが、ワン・タイム・マスタ、５インチ・レチクル、６インチ・レチクル、９インチ・レチクル、または半導体ウェーハ上に回路パターンの画像を投影するために使用することができる他の任意の適切なサイズのレチクルを含めて、様々なフォトマスク・タイプのうちのどれであってもよい。第１のフォトマスク３０は、さらにバイナリ・マスク、ＰＳＭ［ｐｈａｓｅ ｓｈｉｆｔ ｍａｓｋ（位相シフト・マスク）］［例えば、レベンソン型マスク（Ｌｅｖｖｅｎｓｏｎ ｔｙｐｅ ｍａｓｋ）としても知られている交互開口部位相シフト・マスク（ａｌｔｅｒｎａｔｉｎｇ ａｐｅｒｔｕｒｅ ｐｈａｓｅ ｓｈｉｆｔ ｍａｓｋ）］、ＯＰＣ［ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ（光近接補正）］マスク、またはリソグラフィ・システム中で使用するのに適した他の任意のタイプのマスクであってもよい。
第１のフォトマスク３０は、リソグラフィ・システム中の電磁エネルギーにさらされるときに半導体ウェーハ１０の表面上にパターンを投影する、基板３８の上部表面５６上に形成されたパターン形成された層３４を含んでいてもよい。以上で説明したように、パターン形成された層３４は、ダイ１２の第１の領域２０中の特定のクリティカルなジオメトリの集積回路構成要素２４の複数のインスタンスのそれぞれに対応し、またこれらのインスタンスのそれぞれを形成するために使用することができるパターンジオメトリ３６を含んでいてもよい。一部の実施形態においては、基板３８は、石英、合成石英、石英ガラス、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）や、約１０ナノメートル（ｎｍ）と約４５０ｎｍとの間の波長を有する入射光の少なくとも７５％を透過する他の適切な任意の材料など、透明な材料であってもよい。他の実施形態においては、基板３８は、シリコンや、約１０ｎｍと４５０ｎｍとの間の波長を有する入射光の約５０％よりも多くを反射する他の適切な任意の材料などの反射性材料であってもよい。
一部の実施形態においては、パターン形成された層３４は、クロム、窒化クロム、金属酸炭窒化物（ｏｘｙ−ｃａｒｂｏ−ｎｉｔｒｉｄｅ）（例えば、Ｍが、クロム、コバルト、鉄、亜鉛、モリブデン、ニオビウム、タンタル、チタン、タングステン、アルミニウム、マグネシウム、およびシリコンから成る群から選択されるＭＯＣＮ）や、紫外（ＵＶ）域、ディープ紫外（ＤＵＶ）域、真空紫外（ＶＵＶ）域、および超紫外（ＥＵＶ）域の波長を有する電磁エネルギーを吸収する他の適切な任意の材料などの金属材料であってもよい。他の実施形態においては、パターン形成された層３４は、これらのＵＶ域、ＤＵＶ域、ＶＵＶ域、およびＥＵＶ域中において、約１％から約３０％の透過率を有する、ケイ化モリブデン（ＭｏＳｉ）などの部分的透過性材料であってもよい。
フレーム６０およびペリクル膜６２は、ペリクル・アセンブリ５２を形成することができる。一部の実施形態においては、フレーム６０は、陽極酸化アルミニウムから形成することができるが、フレーム６０は、代わりにステンレス鋼、プラスチック、またはリソグラフィ・システム内の電磁エネルギーにさらされるときに、劣化またはガス抜けしない他の適切な材料から形成することもできる。一部の実施形態においては、ペリクル膜６２は、ニトロセルロース、フルオロポリマー、酢酸セルロース、Ｅ．Ｉ． ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙによって製造されるＴＥＦＬＯＮ（登録商標）ＡＦや、旭硝子株式会社によって製造されるＣＹＴＯＰ（登録商標）などのアモルファスや、ＵＶ域、ＤＵＶ域、ＥＵＶ域および／またはＶＵＶ域中の波長に対して透明な適切な他の膜などの材料から形成される薄膜メンブレンであってもよい。ペリクル膜６２は、例えばスピン・キャスティング（ｓｐｉｎ ｃａｓｔｉｎｇ）などの従来の技法によって作製することができる。
ペリクル膜６２は、汚染物質が第１のフォトマスク３０からある定義された距離だけ離れているようにすることにより、塵埃粒子などの汚染物質から第１のフォトマスク３０を保護することができる。これは、リソグラフィ・システム中では特に重要なこともある。リソグラフィ・プロセス中に、フォトマスク・アセンブリ５０は、リソグラフィ・システム内の放射エネルギー源によって生成される電磁エネルギーにさらされてもよい。この電磁エネルギーは、水銀アーク・ランプの概略Ｉ−線とＧ−線との間の波長や、ＤＵＶ光、ＶＵＶ光、ＥＵＶ光などの様々な波長の光を含んでいてもよい。動作中に、ペリクル膜６２は、電磁エネルギーの大部分がこのペリクル膜を通過することができるように設計することができる。ペリクル膜６２上に収集される汚染物質は、処理されているウェーハの表面においては焦点が合わない可能性が高く、したがってこのウェーハ上の露光された画像は明瞭となる可能性が高い。本発明の教示に従って形成されるペリクル膜６２は、すべてのタイプの電磁エネルギーと共に満足のいくように使用することができ、本出願において説明しているように光波だけには限定されない。
第１のフォトマスク３０は、標準のリソグラフィ・プロセスを使用してフォトマスク・ブランクから形成することができる。リソグラフィ・プロセスにおいては、パターン形成された層３４についてのデータを含んでいるマスク・パターン・ファイルを、マスク・レイアウト・ファイルから生成することができる。一実施形態においては、このマスク・レイアウト・ファイルは、集積回路のためのトランジスタ（および／または様々な他の集積回路構成要素）と電気的接続を表す多角形を含んでいてもよい。集積回路が半導体ウェーハ上に製造されるときに、このマスク・レイアウト・ファイル中のこれらの多角形は、さらにこの集積回路の異なる層を表すことができる。例えば、トランジスタは、拡散層およびポリシリコン層を用いて半導体ウェーハ上に形成することができる。したがって、マスク・レイアウト・ファイルは、拡散層上に描かれた１つまたは複数の多角形と、ポリシリコン層上に描かれた１つまたは複数の多角形を含んでいてもよい。層ごとのこれらの多角形は、この集積回路の１層を表すマスク・パターン・ファイルへと変換することができる。各マスク・パターン・ファイルを使用して、この特定の層についてのフォトマスクを生成することができる。一部の実施形態においては、このマスク・パターン・ファイルは、フォトマスクを使用して、複数層からなるフィーチャを半導体ウェーハの表面上に映像化することができるように集積回路の複数の層を含んでいてもよい。
この所望のパターンはレーザ、電子ビーム、Ｘ−線リソグラフィ・システム、または他の適切なデバイスまたはシステムを使用して、フォトマスク・ブランクのレジスト層中に映像化することができる。一実施形態においては、レーザ・リソグラフィ・システムは、約３６４ナノメートル（ｎｍ）の波長を有する光を放出するアルゴン・イオン・レーザを使用することができる。代替実施形態においては、レーザ・リソグラフィ・システムは、約１５０ｎｍから約３００ｎｍまでの波長における光を放出するレーザを使用してもよい。第１のフォトマスク３０は、レジスト層の露光された区域を現像しエッチングして、パターンを作製し、レジストによって覆われていない、パターン形成された層３４のこれらの部分をエッチングし、この現像されていないレジストを除去して、基板３８上のパターン形成された層３４を作製することにより、製造することができる。
一部の実施形態においては、パターン形成された層３４は、複数のパターンジオメトリ３６を含んでいてもよいことを理解されたい。例えば、パターン形成された層３４は、抵抗に対応する第１のパターンジオメトリ３６とキャパシタに対応する第２のパターンジオメトリ３６とを含んでいてもよい。次いで、この抵抗とキャパシタの複数のインスタンスは、ダイ１２上の異なる位置に第１および第２のパターンジオメトリ３６を位置合わせすることによってダイ１２上に形成することができる。さらに、第１のフォトマスク３０と同様な複数のフォトマスクを使用して、異なるクリティカルなジオメトリの集積回路構成要素をダイ１２上に形成することができる。例えば、第１のサイズの抵抗に対応するパターンジオメトリ３６を有する１枚のフォトマスクを使用して、ダイ１２上に第１のサイズの抵抗の複数のインスタンスまたはコピーを形成することができ、また第２のサイズの抵抗に対応するパターンジオメトリ３６を有する他のフォトマスクを使用して、同じダイ１２上に第２のサイズの抵抗の複数のインスタンスまたはコピーを形成することができる。
図４Ａは、本発明の一実施形態による、ダイ１２の第２の領域２２中に１つまたは複数のクリティカルでないジオメトリのＩＣ構成要素２８を形成するために使用することができる第２のフォトマスク３２の一例の平面図を示したものである。以下で説明するように、一部の実施形態においては、このような１つまたは複数のクリティカルでないジオメトリのＩＣ構成要素２８は、第２のフォトマスク３２を使用して単一のフォトリソグラフィ映像化処理を実施することによって形成することができる。
図４Ａに示すように、第２のフォトマスク３２は、例えば様々な抵抗、キャパシタ、金属線、バイアおよび／または相互接続など、ダイ１２の第２の領域２２中に形成すべき１つまたは複数のクリティカルでないジオメトリのＩＣ構成要素２８に対応する１つまたは複数のパターンジオメトリ７６を含むパターン形成された層７４を含んでいてもよい。図４Ｂを参照して以下で説明しているように、パターンジオメトリ７６を含むパターン形成された層７４は、適切な不透明な任意の金属材料または部分透過型材料から形成することができる。パターン形成された層７４は、ダイ１２の第２領域２２に対応する第２の領域８０中の透明な基板７８上に形成することができる。一部の実施形態においては、第２の領域８０は、第１の領域４０を部分的に、または完全に除外していてもよい。
図４Ｂは、一実施形態による、第２のフォトマスク３２を含むフォトマスク・アセンブリ８４の断面図を示している。フォトマスク・アセンブリ８４は、第２のフォトマスク３２上に取り付けられたペリクル・アセンブリ８６を含んでいてもよい。基板７８と、パターン形成された層７４と、０度の位相シフト・ウィンドウ（ＰＳＷ）と、９０度のＰＳＷと、１８０度のＰＳＷは、そうでなければマスクまたはレチクルとして知られている第２のフォトマスク３２を形成することができ、この第２のフォトマスクは、それだけには限定されないが円形、長方形、または正方形を含めて様々なサイズと形状を有していてもよい。例えば、図４Ａ中に示される第２のフォトマスク３２の例は、長方形形状を有する。第２のフォトマスク３２はまた、それだけには限定されないが、ワン・タイム・マスタ、５インチ・レチクル、６インチ・レチクル、９インチ・レチクル、または例えば半導体ウェーハ上に回路パターンの画像を投影するために使用することができる他の適切なサイズの任意のレチクルを含めて、様々なフォトマスク・タイプのうちのどのようなものであってもよい。第２のフォトマスク３２は、さらにバイナリ・マスク、位相シフト・マスク（ＰＳＭ）（例えば、レベンソン型マスクとしても知られている交互開口部位相シフト・マスク）、光近接補正（ＯＰＣ）マスク、またはリソグラフィ・システム中で使用するのに適した他の任意のタイプのマスクであってもよい。
第２のフォトマスク３２は、リソグラフィ・システム中の電磁エネルギーにさらされるときに半導体ウェーハ１０の表面上にパターンを投影する、基板７８の上部表面８８上に形成されたパターン形成された層７４を含んでいてもよい。以上で説明したように、パターン形成された層７４は、ダイ１２の第２の領域２２中の１つまたは複数のクリティカルでないジオメトリのＩＣ構成要素２８に対応し、またこれらのＩＣ構成要素を形成するために使用することができる１つまたは複数のパターンジオメトリ７６を含んでいてもよい。一部の実施形態においては、基板７８は、石英、合成石英、石英ガラス、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）や、約１０ナノメートル（ｎｍ）と約４５０ｎｍとの間の波長を有する入射光の少なくとも７５％を透過する他の適切な任意の材料など、透明な材料であってもよい。他の実施形態においては、基板７８は、シリコンや、約１０ｎｍと４５０ｎｍとの間の波長を有する入射光の約５０％よりも多くを反射する他の適切な任意の材料などの反射性材料であってもよい。
一部の実施形態においては、パターン形成された層７４は、クロム、窒化クロム、金属酸炭窒化物（例えば、Ｍが、クロム、コバルト、鉄、亜鉛、モリブデン、ニオビウム、タンタル、チタン、タングステン、アルミニウム、マグネシウム、およびシリコンから成る群から選択されるＭＯＣＮ）や、紫外（ＵＶ）域、ディープ紫外（ＤＵＶ）域、真空紫外（ＶＵＶ）域、および超紫外（ＥＵＶ）域の波長を有する電磁エネルギーを吸収する他の適切な任意の材料などの金属材料であってもよい。他の実施形態においては、パターン形成された層７４は、これらのＵＶ域、ＤＵＶ域、ＶＵＶ域、およびＥＵＶ域中において、約１％から約３０％の透過率を有する、ケイ化モリブデン（ＭｏＳｉ）などの部分的透過性材料であってもよい。
フレーム９０およびペリクル膜９２は、ペリクル・アセンブリ８６を形成することができる。フレーム９０は、陽極酸化アルミニウムから形成することができるが、フレーム９０は、代わりにステンレス鋼、プラスチック、またはリソグラフィ・システム内の電磁エネルギーにさらされるときに、劣化またはガス抜けしない他の適切な材料から形成することもできる。一部の実施形態においては、ペリクル膜９２は、ニトロセルロース、酢酸セルロース、Ｅ．Ｉ． ｄｕ Ｐｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙによって製造されるＴＥＦＬＯＮ（登録商標）ＡＦや、旭硝子株式会社によって製造されるＣＹＴＯＰ（登録商標）などのアモルファス・フルオロポリマーや、ＵＶ域、ＤＵＶ域、ＥＵＶ域および／またはＶＵＶ域中の波長に対して透明な適切な他の膜などの材料から形成される薄膜メンブレンであってもよい。ペリクル膜９２は、スピン・キャスティングなどの従来の技法によって作製することができる。
ペリクル膜９２は、汚染物質が第２のフォトマスク３２からある定義された距離だけ離れているようにすることにより、塵埃粒子などの汚染物質から第２のフォトマスク３２を保護することができる。これは、リソグラフィ・システム中では特に重要なこともある。リソグラフィ・プロセス中に、フォトマスク・アセンブリ８４は、リソグラフィ・システム内の放射エネルギー源によって生成される電磁エネルギーにさらされてもよい。この電磁エネルギーは、水銀アーク・ランプの概略Ｉ−線とＧ−線との間の波長や、ＤＵＶ光、ＶＵＶ光、ＥＵＶ光などの様々な波長の光を含んでいてもよい。動作中に、ペリクル膜９２は、電磁エネルギーの大部分がこのペリクル膜を通過することができるように設計することができる。ペリクル膜９２上に収集される汚染物質は、処理されているウェーハの表面においては焦点が合わない可能性が高く、したがってこのウェーハ上の露光された画像は明瞭となる可能性が高い。本発明の教示に従って形成されるペリクル膜９２は、すべてのタイプの電磁エネルギーと共に満足のいくように使用することができ、本出願において説明しているように光波だけには限定されない。
第２のフォトマスク３２は、標準のリソグラフィ・プロセスを使用してフォトマスク・ブランクから形成することができる。例えば、パターン形成された層７４についてのデータを含んでいるマスク・パターン・ファイルは、マスク・レイアウト・ファイルから生成することができ、このマスク・レイアウト・ファイルは、集積回路のためのトランジスタ（および／または様々な他の集積回路構成要素）と電気的接続を表す多角形を含んでいてもよい。集積回路が半導体ウェーハ上に製造されるときに、このマスク・レイアウト・ファイル中のこれらの多角形は、さらにこの集積回路の異なる層を表すことができる。例えば、トランジスタは、拡散層およびポリシリコン層を用いて半導体ウェーハ上に形成することができる。したがって、マスク・レイアウト・ファイルは、拡散層上に描かれた１つまたは複数の多角形と、ポリシリコン層上に描かれた１つまたは複数の多角形を含んでいてもよい。層ごとのこれらの多角形は、この集積回路の１層を表すマスク・パターン・ファイルへと変換することができる。各マスク・パターン・ファイルを使用して、この特定の層についてのフォトマスクを生成することができる。一部の実施形態においては、このマスク・パターン・ファイルは、フォトマスクを使用して、複数層からなるフィーチャを半導体ウェーハの表面上に映像化することができるように集積回路の複数の層を含んでいてもよい。
この所望のパターンは、例えば前述のようにレーザ、電子ビーム、Ｘ−線リソグラフィ・システム、または他の適切なデバイスまたはシステムを使用して、フォトマスク・ブランクのレジスト層中に映像化することができる。第２のフォトマスク３２は、レジスト層の露光された区域を現像しエッチングして、パターンを作製し、レジストによって覆われていない、パターン形成された層７４のこれらの部分をエッチングし、この現像されていないレジストを除去して、基板７８上のパターン形成された層７４を作製することにより、製造することができる。
図５は、本発明の一実施形態による、第１および第２のフォトマスク３０および３２を使用して、それぞれ第１および第２の領域２０および２２中にクリティカルなジオメトリのＩＣ構成要素２４、およびクリティカルでないジオメトリのＩＣ構成要素２８を形成するための方法のフロー・チャートを示すものである。
ステップ１００において、半導体ウェーハ１０は、クリティカルなジオメトリのＩＣ構成要素２４、およびクリティカルでないジオメトリのＩＣ構成要素２８を、それぞれダイ１２の第１および第２の領域２０および２２中に形成することができるように準備することができる。これは、当技術分野において知られている１つまたは複数の適切な任意の集積回路製造プロセスまたは集積回路製造技法を伴ってもよい。
ステップ１０２において、構成要素２４ａとして図２に示される、クリティカルなジオメトリの集積回路構成要素２４の第１のインスタンスが形成されるべき第１の領域２０中の第１の位置上で、第１のフォトマスク３０のパターンジオメトリ３６が位置合わせされるように、ダイ１２上で第１のフォトマスク３０を位置合わせすることができる。ステップ１０４において、１組の１つまたは複数のフォトリソグラフィ・プロセスを実施して、パターンジオメトリ３６をダイ１２上に転写して、クリティカルなジオメトリの集積回路構成要素２４の第１のインスタンス２４ａを形成することができる。
ステップ１０６において、構成要素２４ｂとして図２に示される、クリティカルなジオメトリの集積回路構成要素２４の第２のインスタンスが形成されるべき第１の領域２０中の第２の位置上で、第１のフォトマスク３０のパターンジオメトリ３６が今や位置合わせされるように、ダイ１２上で第１のフォトマスク３０を再位置合わせすることができる。ステップ１０８において、１組の１つまたは複数のフォトリソグラフィ・プロセスを実施して、パターンジオメトリ３６をダイ１２上に転写して、クリティカルなジオメトリの集積回路構成要素２４の第２のインスタンス２４ｂを形成することができる。
ステップ１１０において、ステップ１０６および１０８は、クリティカルなジオメトリの集積回路構成要素２４のこれらの所望のインスタンスのすべてが、ダイ１２の第１の領域２０中に形成されるまで、反復することができる。このようにして、フォトマスク３０上の単一のパターンジオメトリ３６を使用して、（例えば、抵抗やキャパシタなど）特定の対応する集積回路構成要素の複数のインスタンスまたはコピーを形成することができる。
ステップ１１２において、１つまたは複数のクリティカルでないジオメトリのＩＣ構成要素２８が形成されるべき、ダイ１２の第２の領域２２中の位置上で、第２のフォトマスク３２のパターンジオメトリ７６が位置合わせされるように、ダイ１２上で第２のフォトマスク３２を位置合わせすることができる。ステップ１１４において、１組の１つまたは複数のフォトリソグラフィ・プロセスを実施して、パターンジオメトリ７６をダイ１２上に転写して、ダイ１２の第２の領域２２中に１つまたは複数の所望のクリティカルでないジオメトリのＩＣ構成要素２８を形成することができる。
代替実施形態においては、これらのステップが、少なくとも実質的に同じジオメトリを有するクリティカルなジオメトリの集積回路構成要素２４を形成するために相変わらず適切である限り、本発明は、追加のステップ、さらに少ないステップ、異なるステップ、または逐次的順序が異なるステップを伴う方法を使用することについても企図していることを理解されたい。
図５の方法によれば、クリティカルなジオメトリのＩＣ構成要素２４、およびクリティカルでないジオメトリのＩＣ構成要素２８は、それぞれ第１および第２のフォトマスク３０および３２を使用して、第１および第２の領域２０および２２中に形成することができる。クリティカルなジオメトリのＩＣ構成要素２４は、（第１の領域２０内の）ダイ１２の異なる位置上に同じパターンジオメトリ３６を投影することにより形成することができるので、個々のクリティカルなジオメトリのＩＣ構成要素２４の間のジオメトリの違いは、このような構成要素を形成するための従来技法と比べて減少させることができる。特に、フォトマスクのパターン形成された層中のパターンジオメトリの複数のインスタンスの間のジオメトリの違いによって引き起こされる集積回路構成要素におけるジオメトリの違いは、本明細書中で説明しているこれらの技法を使用することにより、減少させ、または取り除くことができる。結果として、「一致していない」、不正確な、またはそうでなければ望ましくないジオメトリを有する、ウェーハ上のクリティカルなジオメトリの集積回路構成要素を補正するために必要とされる（例えば、レーザ切除修復などの）修復の数は、減少させ、またはなくすることができ、これにより、サイクル時間を減少させ、スループットを増大させ、かつ／またはコストを低減させることができる。
本発明の特定の好ましい実施形態に関して本発明を説明してきたが、様々な変更および修正について当業者に対して示唆することができ、また本発明は、添付の特許請求の範囲の範囲内に含まれる、かかる変更および修正を包含することが意図されている。
それぞれが、本発明に従って形成される１つまたは複数の集積回路を含む、複数のダイ、またはチップを含む半導体ウェーハの一例の平面図である。 本発明の一実施形態に従って形成される集積回路構成要素を含む、図１の半導体ウェーハの単一のダイを示す図である。 本発明の一実施形態による、図２に示されるダイの第１の領域中にクリティカルなジオメトリの集積回路構成要素の複数のインスタンスを形成するために使用することができる第１のフォトマスクの一例の平面図である。 図３Ａの第１のフォトマスクを含むフォトマスク・アセンブリの断面図である。 本発明の一実施形態による、図２に示されるダイの第２の領域中に１つまたは複数のクリティカルでないジオメトリの集積回路構成要素を形成するために使用することができる第２のフォトマスクの一例の平面図である。 図４Ａの第２のフォトマスクを含むフォトマスク・アセンブリの断面図である。 本発明の一実施形態による、図３Ａ〜３Ｂおよび図４Ａ〜４Ｂに示される第１および第２のフォトマスクを使用して図２に示されるダイ中にクリティカルなジオメトリの集積回路構成要素、およびクリティカルでないジオメトリの集積回路構成要素を形成するための方法のフロー・チャートを示す図である。

Claims (23)

  1. 集積回路構成要素を形成する方法であって、
    第１のタイプの集積回路構成要素に対応する第１のジオメトリを有する第１のマスク構成要素を含む第１のフォトマスクを形成すること、
    第１のリソグラフィ・プロセスを実施して、半導体ウェーハ上の第１のダイ上の第１の位置に前記第１のフォトマスクの前記第１のマスク構成要素の前記第１のジオメトリを転写して、前記第１のダイ上に前記第１のタイプの集積回路構成要素の第１の集積回路構成要素を形成すること、および
    第２のリソグラフィ・プロセスを実施して、前記半導体ウェーハ上の前記第１のダイ上の第２の位置に前記第１のフォトマスクの前記第１のマスク構成要素の前記第１のジオメトリを転写して、前記第１のダイ上に前記第１のタイプの集積回路構成要素の第２の集積回路構成要素を形成すること
    を含む方法。
  2. 集積回路デバイス中に配置された前記第１および第２の集積回路構成要素と、
    前記集積回路デバイスの性能が、前記第２の集積回路構成要素の電気的特性と少なくとも実質的に同じである前記第１の集積回路構成要素の前記電気的特性に少なくとも基づくように関係づけられた前記第１および第２の集積回路構成要素と
    をさらに備える、請求項１に記載の方法。
  3. 前記第１のタイプの集積回路構成要素が、抵抗を備え、
    前記第１の集積回路構成要素が、第１の抵抗を備え、
    前記第２の集積回路構成要素が、第２の抵抗を備え、
    前記第１および第２の抵抗が、集積回路デバイス中に配置され、
    前記集積回路デバイスの性能が、前記第２の抵抗の抵抗値と少なくとも実質的に同じである、前記第１の抵抗の抵抗値に少なくとも基づくように、前記第１および第２の抵抗が、関係づけられる、請求項１に記載の方法。
  4. 前記第１のタイプの集積回路構成要素が、キャパシタを備え、
    前記第１の集積回路構成要素が、第１のキャパシタを備え、
    前記第２の集積回路構成要素が、第２のキャパシタを備え、
    前記第１および第２のキャパシタが、集積回路デバイス中に配置され、
    前記集積回路デバイスの性能が、前記第２の抵抗のキャパシタンスと少なくとも実質的に同じである、前記第１のキャパシタのキャパシタンスに少なくとも基づくように、前記第１および第２のキャパシタが、関係づけられる、請求項１に記載の方法。
  5. １つまたは複数の追加のリソグラフィ・プロセスを実施して、前記半導体ウェーハの１つまたは複数の追加の位置のそれぞれに前記第１のフォトマスクの前記第１の構成要素の前記第１のジオメトリを転写して、前記第１のタイプの集積回路構成要素の１つまたは複数の追加の集積回路構成要素を形成することをさらに含む、請求項１に記載の方法。
  6. 前記第１のリソグラフィ・プロセスを実施することは、前記第１のダイに対する第１の位置に前記第１のフォトマスクを位置合わせすることを含み、
    前記第２のリソグラフィ・プロセスを実施することは、前記第１のダイに対する第２の位置に前記第１のフォトマスクを位置合わせすることを含む、請求項１に記載の方法。
  7. 第２のフォトマスクを使用して前記第１のダイ上に１つまたは複数の追加の集積回路構成要素を形成して、１つまたは複数の追加のリソグラフィ・プロセスを実施することをさらに含む、請求項１に記載の方法。
  8. 前記１つまたは複数の追加の集積回路構成要素が、第２のタイプの集積回路構成要素の少なくとも１つの集積回路構成要素を含む、請求項７に記載の方法。
  9. 前記第１のタイプの集積回路構成要素が、クリティカルなジオメトリを有する集積回路構成要素を備え、
    前記１つまたは複数の追加のタイプの集積回路構成要素が、クリティカルでないジオメトリを有する集積回路構成要素を備える第２のタイプの集積回路構成要素を備える、請求項７に記載の方法。
  10. 前記第１のダイの第１の領域に対応する前記第１のフォトマスクの第１の領域中に形成され、前記第１のダイ上の前記第１および第２の位置が、前記第１のダイの前記第１の領域中に配置された前記第１のマスク構成要素と、
    前記第１のダイの第２の領域中に配置された前記１つまたは複数の追加の集積回路構成要素と、
    前記第１のダイの前記第２の領域中に前記１つまたは複数の追加の集積回路構成要素を形成するために使用される１つまたは複数の第２のマスク構成要素を含む前記第２のフォトマスクと
    をさらに備える、請求項７に記載の方法。
  11. 前記第１のダイの前記第１の領域が、前記第１のダイの前記第２の領域とは異なる、請求項１０に記載の方法。
  12. そのうちの少なくとも１つが、第２のタイプの集積回路構成要素に対応する第２のジオメトリを有する複数の第２のマスク構成要素を含む第２のフォトマスクを形成すること、および
    前記第２のフォトマスクを使用して、前記第１のダイ中に複数の追加の集積回路構成要素を形成して、単一のリソグラフィ・プロセスを実施すること
    をさらに含む、請求項１に記載の方法。
  13. 半導体ウェーハ上の第１のダイ上の第１の位置に配置され、少なくとも
    第１のタイプの集積回路構成要素に対応する第１のジオメトリを有する第１のマスク構成要素を含む第１のフォトマスクを形成すること、および
    第１のリソグラフィ・プロセスを実施して、前記第１のダイ上の前記第１の位置に前記第１のフォトマスクの前記第１のマスク構成要素の前記第１のジオメトリを転写して、第１の集積回路構成要素を形成すること
    によって形成される、第１のタイプの集積回路構成要素の第１の集積回路構成要素と、
    前記半導体ウェーハ上の前記第１のダイ上の第２の位置に配置され、少なくとも
    第２のリソグラフィ・プロセスを実施して、前記第１のダイ上の前記第２の位置に前記第１のフォトマスクの前記第１のマスク構成要素の前記第１のジオメトリを転写して、第２の集積回路構成要素を形成すること
    によって形成される、前記第１のタイプの集積回路構成要素の第２の集積回路構成要素と
    を備える集積回路デバイス。
  14. 前記集積回路デバイスの性能が、前記第２の集積回路構成要素の電気的特性と少なくとも実質的に同じである前記第１の集積回路構成要素の前記電気的特性に少なくとも基づくように関係づけられた前記第１および第２の集積回路構成要素を
    さらに備える、請求項１３に記載の集積回路デバイス。
  15. 前記第１のタイプの集積回路構成要素が、抵抗を備え、
    前記第１の集積回路構成要素が、第１の抵抗を備え、
    前記第２の集積回路構成要素が、第２の抵抗を備え、
    前記集積回路デバイスの性能が、前記第２の抵抗の抵抗値と少なくとも実質的に同じである、前記第１の抵抗の抵抗値に少なくとも基づくように、前記第１および第２の抵抗が、関係づけられる、請求項１３に記載の集積回路デバイス。
  16. 前記第１のタイプの集積回路構成要素が、キャパシタを備え、
    前記第１の集積回路構成要素が、第１のキャパシタを備え、
    前記第２の集積回路構成要素が、第２のキャパシタを備え、
    前記集積回路デバイスの性能が、前記第２の抵抗のキャパシタンスと少なくとも実質的に同じである、前記第１のキャパシタのキャパシタンスに少なくとも基づくように、前記第１および第２のキャパシタが、関係づけられる、請求項１３に記載の集積回路デバイス。
  17. 前記半導体ウェーハ上の前記第１のダイ上の１つまたは複数の追加の位置に配置され、少なくとも、１つまたは複数の追加のリソグラフィ・プロセスを実施して、前記半導体ウェーハの前記１つまたは複数の追加の位置のそれぞれに前記第１のフォトマスクの前記第１の構成要素の前記第１のジオメトリを転写することによって形成される、前記第１のタイプの集積回路構成要素の１つまたは複数の追加の集積回路構成要素をさらに備える、請求項１３に記載の集積回路デバイス。
  18. 前記第１のリソグラフィを実施することは、前記第１のダイに対する第１の位置に前記第１のフォトマスクを位置合わせすることを含み、
    前記第２のリソグラフィ・プロセスを実施することは、前記第１のダイに対する第２の位置に前記第１のフォトマスクを位置合わせすることを含む、請求項１３に記載の集積回路デバイス。
  19. 前記半導体ウェーハ上の前記第１のダイ上の１つまたは複数の追加の位置に配置された第２のタイプの集積回路構成要素の１つまたは複数の追加の集積回路構成要素をさらに備え、
    前記１つまたは複数の追加の集積回路構成要素が、少なくとも第２のフォトマスクを使用して１つまたは複数の追加のリソグラフィ・プロセスを実施することにより形成される、請求項１３に記載の集積回路デバイス。
  20. 前記第１のタイプの集積回路構成要素が、クリティカルなジオメトリを有する集積回路構成要素を備え、
    前記１つまたは複数の追加の集積回路構成要素が、クリティカルでないジオメトリを有する集積回路構成要素を備える第２のタイプの集積回路構成要素を備える、請求項１９に記載の集積回路デバイス。
  21. 前記第１のダイの第１の領域に対応する前記第１のフォトマスクの第１の領域中に形成され、前記第１のダイ上の前記第１および第２の位置が、前記第１のダイの前記第１の領域中に配置された前記第１のマスク構成要素と、
    前記第１のダイの第２の領域中に配置された前記１つまたは複数の追加の集積回路構成要素と、
    前記第１のダイの前記第２の領域中に前記１つまたは複数の追加の集積回路構成要素を形成するために使用される１つまたは複数の第２のマスク構成要素を含む前記第２のフォトマスクと
    をさらに備える、請求項１９に記載の集積回路デバイス。
  22. 前記第１のダイの前記第１の領域が、前記第１のダイの前記第２の領域とは異なる、請求項２１に記載の集積回路デバイス。
  23. 前記半導体ウェーハ上の前記第１のダイ上の１つまたは複数の追加の位置に配置された複数の追加の集積回路構成要素をさらに備え、前記複数の追加の集積回路構成要素が、第２のタイプの集積回路構成要素の少なくとも１つを含み、少なくとも、
    そのうちの少なくとも１つが、前記第２のタイプの集積回路構成要素に対応する第２のジオメトリを有する複数の第２のマスク構成要素を含む第２のフォトマスクを形成すること、および
    前記第２のフォトマスクを使用して、前記第１のダイ中に前記複数の追加の集積回路構成要素を形成して、単一のリソグラフィ・プロセスを実施すること
    によって形成される、請求項１３に記載の集積回路デバイス。
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