JP2008305860A - Thin-film transistor, display unit, and manufacturing method therefor - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 130
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 104
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 23
- 239000010408 film Substances 0.000 claims description 131
- 239000010410 layer Substances 0.000 claims description 131
- 239000000758 substrate Substances 0.000 claims description 61
- 239000011229 interlayer Substances 0.000 claims description 33
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 13
- 238000000034 method Methods 0.000 description 32
- 239000004973 liquid crystal related substance Substances 0.000 description 28
- 239000007789 gas Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 1
- 229920005668 polycarbonate resin Polymers 0.000 description 1
- 239000004431 polycarbonate resin Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Chemical & Material Sciences (AREA)
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Abstract
Description
本発明は、薄膜トランジスタ、表示装置、およびその製造方法に関する。 The present invention relates to a thin film transistor, a display device, and a manufacturing method thereof.
複数の信号線と複数の走査線が格子状に配置され、信号線と走査線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ(Thin Film Transistor:TFT)(例えば、特許文献1)が形成されたアクティブマトリクス表示装置が開発されている。このアクティブマトリクス表示装置は、パッシブマトリクス表示装置より画質が優れており、有機EL表示装置や液晶表示装置の主流を占めている。TFTのチャネル活性層として低温ポリシリコン(Low Temperature Poly Silicon:LTPS)を用いたLTPS−TFTは電子移動度が高い。このLTPS−TFTを活用することにより、アクティブマトリクス表示装置の飛躍的な高性能化が進んでいる。 A plurality of signal lines and a plurality of scanning lines are arranged in a lattice pattern, and a thin film transistor (TFT) (for example, Patent Document 1) is formed as a switching element in a pixel region surrounded by the signal lines and the scanning lines. An active matrix display device has been developed. This active matrix display device has better image quality than a passive matrix display device, and occupies the mainstream of organic EL display devices and liquid crystal display devices. LTPS-TFT using low temperature poly silicon (LTPS) as a channel active layer of TFT has high electron mobility. By utilizing this LTPS-TFT, the performance of active matrix display devices has been greatly improved.
例えば、LTPS−TFTは、スイッチング素子を駆動するための周辺回路部に適用されている。LTPS−TFTを表示装置周辺の回路形成に使用することにより、IC及びIC装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化することができ、狭額縁で信頼性の高い表示装置が実現されている。 For example, LTPS-TFT is applied to a peripheral circuit section for driving a switching element. By using the LTPS-TFT for forming a circuit around the display device, the use of an IC and an IC mounting substrate can be reduced. Thereby, the structure of a display apparatus can be simplified and the highly reliable display apparatus with a narrow frame is implement | achieved.
液晶表示装置において、画素ごとのスイッチング素子としてLTPS−TFTを用いた場合には、その容量を小さくすることができるだけでなく、ドレイン側に接続されるストレージキャパシタの面積も縮小することができる。このため、高解像度で高開口率の液晶表示装置(LCD)を実現することができる。従って、LTPS−TFTは、携帯電話用程度の小型パネルでQVGA(画素数:240×320)やVGA(画素数:480×640)の高解像度の液晶表示装置を実現するために、主導的な役割を果たしている。 In the liquid crystal display device, when an LTPS-TFT is used as a switching element for each pixel, not only can the capacitance be reduced, but also the area of the storage capacitor connected to the drain side can be reduced. Therefore, a liquid crystal display device (LCD) having a high resolution and a high aperture ratio can be realized. Accordingly, the LTPS-TFT is a leading panel for realizing a high-resolution liquid crystal display device of QVGA (pixel number: 240 × 320) or VGA (pixel number: 480 × 640) with a small panel for cellular phones. Playing a role.
従来例に係るLTPS−TFTの構成について図14および図15を用いて説明する。図14は、従来例に係るLTPS−TFTの構造を示した一部上面図である。図15は、図14におけるXVI−XVI'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向(図14中のX方向)に沿って切断した断面構造を示している。なお、図14においては、説明の便宜上、コンタクトホールの形成位置を明確にするため、ソース電極90、ドレイン電極91にその位置を図示した。
A configuration of an LTPS-TFT according to a conventional example will be described with reference to FIGS. FIG. 14 is a partial top view showing the structure of an LTPS-TFT according to a conventional example. 15 is a cross-sectional view taken along the line XVI-XVI ′ in FIG. 14, showing a cross-sectional structure cut along the channel length direction (X direction in FIG. 14) in which the source region and the drain region are formed. . In FIG. 14, for convenience of explanation, the positions of the
従来例に係るTFT80は、図14及び図15に示すように、ガラス等の透明な絶縁基板からなる基板81上に、下地膜82が形成されている。下地膜82の上には、ポリシリコンから成る多結晶半導体層(以下、「半導体層」ともいう)84が島状に形成されている。この半導体層84は、ソース領域84aおよびドレイン領域84c、及びこれらの領域間に配置されたチャネル領域84bによって構成される。そして、この半導体層84を覆うようにゲート絶縁膜86が形成され、ゲート絶縁膜86を介してチャネル領域84bの対面にゲート電極87が形成されている。
As shown in FIGS. 14 and 15, the TFT 80 according to the conventional example has a
ゲート電極87上には、このゲート電極87およびゲート絶縁膜86を覆うように、層間絶縁膜88が形成されている。そして、層間絶縁膜88及びゲート絶縁膜86を貫通するコンタクトホール89が、半導体層84のソース領域84aおよびドレイン領域84c上に設けられている。ソース電極90、ドレイン電極91は、これらのコンタクトホール89を介して半導体層84のソース領域84aおよびドレイン領域84cと電気的に接続されている。図15において、ソース領域84aおよびドレイン領域84cには、コンタクトホールがそれぞれ4つずつ形成されている。
An
従来例に係るTFT80のゲート電極87に電圧が印加されると、半導体層84のチャネル領域84bでは、ゲート絶縁膜86との境界付近に電荷層(反転層)が形成される。このとき、半導体層84のソース領域84aおよびドレイン領域84c間に電位差が与えられると、反転層を介してソース領域84aおよびドレイン領域84c間に電流が流れる。なお、n型TFTの場合、実際には反転層に形成された電子が電流の流れと逆方向に移動することによって電流が流れる。
なお、特許文献2については後述する。
このような表示装置においては、周辺回路の集積化による狭額縁化、表示領域の高開口率化、高解像度化が近時においてますます要求されている。このため、薄膜トランジスタのレイアウト面積を縮小化していくことが切望されている。かかる状況下、薄膜トランジスタのレイアウト面積のうち、コンタクトホールの占める面積が無視できない状況となってきた。とりわけ、チャネル幅の広いタイプのものにおいては、コンタクトホールを多数設ける必要があるため、より深刻な問題となる。 In such a display device, a narrower frame by integrating peripheral circuits, a higher aperture ratio of a display area, and higher resolution have been increasingly required in recent years. For this reason, it is desired to reduce the layout area of the thin film transistor. Under such circumstances, the area occupied by the contact hole in the layout area of the thin film transistor cannot be ignored. In particular, in the type having a wide channel width, it is necessary to provide a large number of contact holes, which is a more serious problem.
本発明は、上記事情に鑑みてなされたものであり、コンタクトホールのレイアウト面積を縮小して、周辺回路の集積化が可能な薄膜トランジスタ、この薄膜トランジスタが搭載された表示装置、およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and provides a thin film transistor capable of integrating peripheral circuits by reducing a contact hole layout area, a display device including the thin film transistor, and a method for manufacturing the same. The purpose is to do.
本発明に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極下に形成されたチャネル領域、前記チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、前記導電薄膜上であって、前記ゲート電極とチャネル長方向において対向するように形成されたコンタクトホールを介して、前記ソース領域と接続するソース電極、および前記ドレイン領域と接続するドレイン電極とを備え、前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくしたものである。 The thin film transistor according to the present invention includes a gate electrode, a channel region formed under the gate electrode, a semiconductor layer having a source region and a drain region sandwiching the channel region, and a channel width with respect to the source region and the drain region. A conductive thin film formed so as to be in contact with each other in a direction, and a source connected to the source region via a contact hole formed on the conductive thin film so as to face the gate electrode in a channel length direction. An electrode, and a drain electrode connected to the drain region, wherein the dimension of the conductive thin film in the channel length direction is smaller than at least a portion near the contact hole formation region with respect to the vicinity of the contact hole formation region Is.
本発明に係る薄膜トランジスタによれば、コンタクトホールのレイアウト面積を縮小して、周辺回路の集積化が可能であるという優れた効果を有する。 The thin film transistor according to the present invention has an excellent effect that the layout area of the contact hole can be reduced and the peripheral circuit can be integrated.
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。 Hereinafter, an example of an embodiment to which the present invention is applied will be described. It goes without saying that other embodiments may also belong to the category of the present invention as long as they match the gist of the present invention.
[実施形態1]
本実施形態1に係る表示装置は、スイッチング素子として薄膜トランジスタを有するアクティブマトリクス表示装置である。ここでは、表示装置の一例として透過型のアクティブマトリクス液晶表示装置について説明する。図1は、本実施形態1に係る液晶表示装置100の構成を示す断面図であり、図2は、液晶表示装置100の構成を示す平面図である。なお、説明の便宜上、図2においては対向基板等の図示を省略している。
[Embodiment 1]
The display device according to the first embodiment is an active matrix display device having a thin film transistor as a switching element. Here, a transmissive active matrix liquid crystal display device will be described as an example of the display device. FIG. 1 is a cross-sectional view illustrating the configuration of the liquid
液晶表示装置100は、図1に示すように、液晶表示パネル101とバックライト102を備えている。液晶表示パネル101は、入力される表示信号に基づいて画像表示を行うように構成されている。バックライト102は、液晶表示パネル101の反視認側に配置されており、液晶表示パネル101を介して視認側へ光を照射するように構成されている。
As shown in FIG. 1, the liquid
液晶表示パネル101は、図1および図2に示すように、薄膜トランジスタアレイ基板(以下、「TFTアレイ基板」という)103、対向基板104、シール材105、液晶106、スペーサ107、ゲート線(走査線)108、ソース線(信号線)109、配向膜110、対向電極111、偏光板112、ゲートドライバIC113、ソースドライバIC114等を備えている。
1 and 2, the liquid
TFTアレイ基板103には、図2に示すように、表示領域115と、周辺領域116を有する。表示領域115は、矩形状に形成され、周辺領域116は、表示領域115の周囲を囲むように枠状に形成されている。この周辺領域116において、枠状のシール材105によりTFTアレイ基板103と対向基板が貼り合わされる。
As shown in FIG. 2, the
表示領域115には、複数のゲート線108と複数のソース線109が形成されている。複数のゲート線108は互いに平行に設けられている。このゲート線108の直交する方向には、複数のソース線109が互いに平行に設けられている。ゲート線108と、ソース線109とは、互いに交差するように形成されている。
A plurality of
ゲート線108とソース線109の交差点付近には薄膜トランジスタ(Thin Film Transistor:TFT)118が設けられている。そして、隣接するゲート線108とソース線109とで囲まれた領域には、画素電極(不図示)が形成されている。従って、隣接するゲート線108とソース線109とで囲まれた領域が画素117となる。従って、TFTアレイ基板103上には、画素117がマトリクス状に配列される。
A thin film transistor (TFT) 118 is provided near the intersection of the
TFT118のゲートがゲート線108に、ソースがソース線109に、ドレインが画素電極に、それぞれ接続される。画素電極は、例えば、ITO(Indium Tin Oxide)などの透明導電性薄膜から形成されている。この複数の画素117が形成されている領域が、表示領域115である。
The gate of the TFT 118 is connected to the
液晶表示パネル101は、図1に示すように、互いに対向配置されるTFTアレイ基板103および対向基板104と、両基板を接着するシール材105との間の空間に、液晶106が封入されている。両基板の間は、スペーサ107によって、所定の間隔となるように維持されている。TFTアレイ基板103および対向基板104としては、例えば、光透過性のあるガラス、ポリカーボネート、アクリル樹脂などの絶縁基板が用いられる。
In the liquid
TFTアレイ基板103において、上述した各電極および配線等の上には配向膜110が形成されている。一方、対向基板104のTFTアレイ基板103に対向する面には、カラーフィルタ(不図示)、BM(Black Matrix)(不図示)、対向電極111、配向膜110等が形成されている。なお、対向電極111は、TFTアレイ基板103側に配置される場合もある。また、TFTアレイ基板103および対向基板104の外側の面にはそれぞれ、偏光板112が貼着されている。
In the
TFTアレイ基板103の周辺領域116には、図2に示すように、ゲートドライバIC113およびソースドライバIC114が設けられている。ゲート線108は、表示領域115から周辺領域116まで延設されている。そして、ゲート線108は、TFTアレイ基板103の端部で、ゲートドライバIC113に接続される。ソース線109も同様に表示領域115から周辺領域116まで延設されている。そして、ソース線109は、TFTアレイ基板103の端部で、ソースドライバIC114と接続される。ゲートドライバIC113の近傍には、第1の外部配線119が接続されている。また、ソースドライバIC114の近傍には、第2の外部配線120が接続されている。第1の外部配線119、第2の外部配線120は、例えば、FPC(Flexible Printed Circuit)などの配線基板である。
As shown in FIG. 2, a
外部からの各種信号は、第1の外部配線119を介してゲートドライバIC113に、第2の外部配線120を介してソースドライバIC114に供給される。ゲートドライバIC113は、外部からの制御信号に基づいてゲート信号(走査信号)をゲート線108に供給する。このゲート信号によって、ゲート線108が順次選択されることになる。ソースドライバIC114は、外部からの制御信号や表示データに基づいて、表示信号をソース線109に供給する。これにより、表示データに応じた表示電圧を各画素電極に供給することができる。
Various signals from the outside are supplied to the
なお、ここでは、ゲートドライバIC113とソースドライバIC114は、COG(Chip On Glass)技術を用いて、TFTアレイ基板103上に直接実装したが、この構成に限られるものではない。例えば、TCP(Tape Carrier Package)によりドライバICをTFTアレイ基板103に接続してもよい。
Here, the
液晶表示パネル101の背面には、図1に示すように、バックライト102が備えられている。バックライト102は、液晶表示パネル101の反視認側から、この液晶表示パネル101に対して光を照射する。バックライト102としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
As shown in FIG. 1, a
次に、このように構成されている液晶表示装置100の駆動方法について説明する。各ゲート線108には、前述したようにゲートドライバIC113から走査信号が供給される。各走査信号によって、1つのゲート線108に接続されているすべてのTFT118が同時にオンとなる。そして、ソースドライバIC114から各ソース線109に表示信号が供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極111との電位差に応じて、画素電極と対向電極111間の液晶の配列が変化する。これにより、液晶表示パネル101を透過する光の透過量が変化する。このように、画素117毎に表示電圧を変えることによって、所望の画像を表示することができる。
Next, a driving method of the liquid
次に、TFTアレイ基板103の詳細な構成について詳細に説明する。図3は、TFTアレイ基板103上に形成されたTFT118近傍の構成を示す上面図である。また、図4は、図3のIV−IV'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向(図3中のX方向)に沿って切断した断面構造を示している。TFT118のチャネル活性層としては、結晶性シリコンである低温ポリシリコン(Low Temperature Poly Silicon:LTPS)を用いている。
Next, the detailed configuration of the
TFTアレイ基板103は、図3および図4に示すように、絶縁性基板1、下地膜2、多結晶半導体層4、導電薄膜5、ゲート絶縁膜6、ゲート電極7、第1層間絶縁層8、コンタクトホール9、ソース電極10、ドレイン電極11等を有している。
なお、説明の便宜上、図3においては、多結晶半導体層4の形状を容易に観察することができるようにゲート絶縁膜6、第1層間絶縁層8、ソース電極10、ドレイン電極11の図示を省略し、コンタクトホール9の形成位置のみを記載した。また、多結晶半導体層4のテーパ部も図示を省略している。図3中の多結晶半導体層4中の矢印は、電流の向きを示している。本実施形態1に係る表示装置においては、このTFT118が表示領域115内の画素117中に配置される。
As shown in FIGS. 3 and 4, the
For convenience of explanation, in FIG. 3, the
絶縁基板1は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。絶縁基板1上には、下地膜2が形成されている。下地膜2としては、例えば、透過性絶縁膜であるSiN膜やSiO2膜を用いることができる。下地膜2の上には、島状の多結晶半導体層4が形成されている。
The insulating
多結晶半導体層4は、図4に示すようにソース領域4a、ドレイン領域4c、およびこれらに挟まれたチャネル領域4bから構成される。ソース領域4aおよびドレイン領域4cは、不純物を含む導電性領域である。多結晶半導体層4は、端部がテーパー形状となっている。このため、多結晶半導体層4上に成膜されたゲート絶縁膜6が良好に被覆されている。従って、絶縁破壊等の不良を十分抑制することができ、TFT118の信頼性の向上に寄与している。
As shown in FIG. 4, the
ソース領域4aおよびドレイン領域4cの上層には、それぞれ導電薄膜5がチャネル幅方向(図3中Y方向)に亘って積層されている。導電薄膜5は、例えば、Moを用い、20nmの膜厚、2μmの幅等とすることができる。導電薄膜5は、ソース領域4aおよびドレイン領域4cのチャネル幅方向(図3中Y方向)に亘って積層されていればよく、チャネル長方向(図3中X方向)の積層領域は任意である。本実施形態1のように、多結晶半導体層4の端部側にのみ配設してもよいし、全領域に配設してもよい。但し、一様に電圧を印加する観点から、チャネル層との対向距離を一定に保つことが好ましい。
Conductive
導電薄膜5は、図3に示すように、第1コンタクトホール9の形成領域非近傍A2のチャネル長方向の寸法D2を、第1コンタクトホール9の形成領域近傍A1のチャネル長方向の寸法D1よりも小さくなるように構成している。
As shown in FIG. 3, the conductive
多結晶半導体層4および導電薄膜5の上層には、これらと接し、かつ覆うように絶縁層であるゲート絶縁膜6が形成されている。ゲート絶縁膜6上には、チャネル領域4bと対向する位置にゲート電極7が形成されている。そして、ゲート絶縁膜6、ゲート電極7を覆うように第1層間絶縁膜8が形成されている。第1層間絶縁膜8、ゲート絶縁膜6には、第1層間絶縁膜8表面から、ゲート電極7と対向する位置に導電薄膜5まで貫通する第1コンタクトホール9が配設されている。そして、第1コンタクトホール9に第1電極が配設されている。第1電極のうち、導電薄膜5を介してそれぞれソース領域4aと電気的に接続されるものがソース電極10、ドレイン領域4cと電気的に接続されるものがドレイン電極11として機能する。本実施形態1においては、ソース領域4a側、ドレイン領域4c側にそれぞれコンタクトホールが1つ形成されている。
A
従来例に係るTFTにおいては、図15に示すように、ソース領域84aおよびドレイン84c領域上に導電薄膜が形成されていなかった。すなわち、ソース領域およびドレイン領域は、多結晶半導体層に不純物を含む導電性領域のみで形成されていた。そのため、シート抵抗が数kΩと高くなってしまうため、均一な電圧を印加し難く、チャネル幅方向に対して電圧降下が発生しやすかった。すなわち、チャネル幅方向にほぼ均一に電流を流すためには、図14に示すように、ソース/ドレイン領域に均等にコンタクトホールを配置する必要があった。このため、チャネル幅の広いものに関してはコンタクトホールを多数形成しなければならなかった。
In the TFT according to the conventional example, as shown in FIG. 15, the conductive thin film was not formed on the
本実施形態1に係るTFTアレイ基板103によれば、ソース領域4aおよびドレイン領域4cのチャネル幅方向に亘って低抵抗な導電薄膜5を積層している。導電薄膜は、5〜50Ω/□程度の低抵抗な材料から構成されているため、第1コンタクトホール9を介してソース領域4aおよびドレイン領域4cに供給される電圧をチャネル幅方向に対してほぼ一様にすることが可能となる。従って、チャネル幅の広いTFTにおいても、第1コンタクトホール9をチャネル幅方向に均等に配置せずにTFTの性能を維持しつつ、第1コンタクトホール9の個数を低減することが可能となる。
In the
このため、第1コンタクトホールのレイアウト領域の占める面積を縮小することができる。具体的には、図3に示すように、ソース領域4aにおいて、第1コンタクトホール9の形成領域非近傍A2のチャネル長方向の寸法D4を、第1コンタクトホール9の形成領域近傍A1のチャネル長方向の寸法D3よりも小さくすることができる。ドレイン領域4cにおいても同様である。また、導電薄膜5の場合には、第1コンタクトホール9の形成領域非近傍A2のチャネル長方向の寸法D2を、第1コンタクトホール9の形成領域近傍A1のチャネル長方向の寸法D1よりも小さくすることができる。その結果、周辺回路の集積化を達成し、狭額縁化、表示領域の高開口率化、高解像度化に寄与することが可能となる。
For this reason, the area occupied by the layout region of the first contact hole can be reduced. Specifically, as shown in FIG. 3, in the
なお、上記特許文献2には、MOSFETの半導体装置において、コンタクトホールの形成位置がゲート電極から遠ざかるように、具体的には、チャネル長方向においてゲート電極とコンタクトホールが対向しないように配置エリアを規定する例が開示されている。また、ソース領域およびドレイン領域にシリサイド層を形成する例が開示されている。しかしながら、コンタクトホールの配置エリアが規定されるので、設計自由度が高いとは言えなかった。また、シリサイド層の形成位置は、半導体層の上層に限定される点も設計自由度が高いとは言えなかった。
In
次に、上記のように構成されたTFT118の製造方法について説明する。図5および図6は、TFT118の製造方法を説明するための製造工程図である。はじめに、図5(a)に示すように、絶縁基板1上に下地膜2を形成する。本実施形態1においては、絶縁基板1上にCVD(CVD:Chemical Vapor Deposition)法により、SiN膜2aを成膜し、その上にSiO2膜2bを成膜する。SiN膜2aの膜厚は、例えば、40〜60nm、SiO2膜2bの膜厚は例えば、180〜220nmとすることができる。なお、下地膜2は、主にガラス基板からのNaなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではない。
Next, a manufacturing method of the
次に、下地膜2の上層に非晶質半導体膜3をCVD法により形成する。本実施形態1においては、非晶質半導体膜3としてシリコン(Si)膜を用いた。シリコン膜は、好ましくは30〜100nm、より好ましくは60〜80nmの膜厚に成膜する(図5a参照)。これら下地膜2および非晶質半導体膜3は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロン(B)などの汚染物質が各膜の界面に取り込まれることを防止することができる。
Next, an
なお、非晶質半導体膜3の成膜後に、高温中でアニールを行うことが好ましい。これは、CVD法によって成膜した非晶質半導体膜3の膜中に、多量に含有された水素を低減するためである。本実施形態1では、窒素雰囲気の低真空状態で保持したチャンバ内を480℃程度に加熱し、非晶質半導体膜3を成膜した基板を45分間保持した。このような処理により、非晶質半導体膜3を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体膜3表面の荒れを抑制することが可能となる。以上の工程により、図5(a)に示す構成となる。
Note that it is preferable to perform annealing at a high temperature after the
続いて、非晶質半導体膜3表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体膜3に対して窒素などのガスを吹き付けながら、図5(b)に示すように、非晶質半導体膜3の上からレーザー光12を照射する。レーザー光12は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜3に照射される。本実施形態1では、レーザー光12としてYAGレーザーの第2高調波(発振波長:532nm)を用いた。YAGレーザーの第2高調波の代わりに、エキシマレーザーを用いることもできる。レーザー光照射は、非晶質半導体膜3に窒素を吹き付けながら行う。これにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態1においては、結晶表面の平均粗さRaを3nm以下にまで小さくしている。非晶質半導体膜3にレーザー光を照射することにより多結晶半導体層4が形成される。
Subsequently, the natural oxide film formed on the surface of the
多結晶半導体層4上に、感光性樹脂であるレジストをスピンコートによって塗布する。そしてこの塗布したレジストを露光、現像等、公知の写真製版法を行う。これにより、フォトレジストが所望の形状にパターニングされる。その後、多結晶半導体層4をエッチングし、フォトレジストパターンを除去する。これにより、多結晶半導体層4が所望の形状にパターニングされる。本実施形態1では、CF4とO2を混合したガスを用いたドライエッチング法により、多結晶半導体層4を島状に形成した。エッチングに用いられるガスにO2が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、多結晶半導体層4は、端部にテーパー形状を有する構造とすることができる。以上の工程により、図6(a)に示す構成となる。
A resist that is a photosensitive resin is applied onto the
次いで、導電薄膜を成膜する。導電薄膜としては、Cr、Mo,W,Ti,Taあるいはこれらを主成分とする合金膜等とすることができる。本実施形態1では、Mo膜をおよそ20nmの膜厚とし、DCマグネトロンを用いたスパッタリング法により形成した。ここで、導電薄膜の膜厚を20nmとしたが、25nm以下であればよい。導電薄膜の膜厚が25nmを超えると、その後の工程で行う不純物イオンドーピングの際にマスクとして機能してしまう。すなわち、導電薄膜の下層に位置する多結晶半導体層4に不純物イオンが十分に到達できず、導電薄膜5と多結晶半導体層4とのオーミック性コンタクトが得られなくなってしまう。一方、導電薄膜の膜厚の下限は、特に限定されない。導電薄膜のシート抵抗は、多結晶半導体膜のシート抵抗(数kΩ/□)よりも二桁程度小さいので、導電薄膜が僅かにでも成膜されていればソース領域およびドレイン領域に所望の電圧を確実に印加することができる。但し、導電薄膜としてMo、W若しくはTi等を用いた場合、コンタクトホール形成時に用いられるドライエッチングのガス(例えば、CF4/O2やCHF3/O2/Arガス)により導電薄膜が少なからずエッチングされてしまう。コンタクトホール底部の導電薄膜が除去されてしまうと、ソース領域およびドレイン領域に所望の電圧を確実に印加することができなくなってしまう。このため、導電薄膜の膜厚は、上記オーバーエッチングによる削れ量を見越した膜厚とする必要がある。かかる観点からエッチング選択性を考慮して、導電薄膜5の膜厚を10nm以上とすることが好ましい。
Next, a conductive thin film is formed. As the conductive thin film, Cr, Mo, W, Ti, Ta, or an alloy film containing these as main components can be used. In the first embodiment, the Mo film has a thickness of about 20 nm and is formed by a sputtering method using a DC magnetron. Here, although the film thickness of the conductive thin film is 20 nm, it may be 25 nm or less. When the film thickness of the conductive thin film exceeds 25 nm, it functions as a mask in impurity ion doping performed in the subsequent process. That is, the impurity ions cannot sufficiently reach the
続いて、導電薄膜5上に感光性樹脂であるレジストをスピンコート等により塗布し、塗布したレジストを露光・現像等の一連の写真製版法により所望の形状にパターニングする。続いて、導電薄膜5をエッチングし、フォトレジストパターンを除去する。一連の工程により、導電薄膜5が所望の形状にパターニングされる。本実施形態1においては、燐酸および硝酸を混合した薬液を用いてウエットエッチング法により、導電薄膜5を図3に示す構成となるように加工した。
Subsequently, a resist, which is a photosensitive resin, is applied onto the conductive
なお、多結晶半導体層4と導電薄膜5は、公知のハーフトーンマスクを用いることにより、1回の写真製版工程で形成することも可能である。すなわち、所望の多結晶半導体層形状部分のフォトレジストをハーフ露光して膜厚を薄く形成し、所望の導電薄膜形状部分のフォトレジスト膜厚を厚く形成すればよい。このようなレジストパターンを用いて、まず、導電薄膜5および多結晶半導体層4をパターニングする。そして、アッシング処理によって、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の導電薄膜形状部分のフォトレジストパターンのみを残存させる。残したフォトレジストパターンを用いて、再度導電薄膜5をパターニングすればよい。
The
次に、多結晶半導体層4および導電薄膜5の上の基板表面全体を覆うようにゲート絶縁膜6を成膜する。ゲート絶縁膜6としては、SiN膜、SiO2膜等が用いられる。本実施形態1では、ゲート絶縁膜6として、SiO2膜を用い、CVD法によって50〜100nmの膜厚に成膜した。また、多結晶半導体層4の表面平均粗さをRa≦3nmとし、多結晶半導体層4パターンの端部をテーパー形状とした。従って、ゲート絶縁膜6の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図6(b)に示す構成となる。
Next, a
次に、ゲート電極7および配線を形成するための層を成膜する。この層は、Mo、Cr、W、Taやこれらを主成分とする合金膜により構成することができる。本実施形態では、Moを膜厚200〜400nmとして、DCマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極7および配線(不図示)を形成する。本実施形態1では、ゲート電極7のエッチングは、燐酸と硝酸を混合した薬液を用いたウェットエッチング法により行った。これに代えて、SF6とO2を混合したガスを用いたドライエッチング法により行うことも可能である。
Next, a layer for forming the
次に、形成したゲート電極7をマスクとして、多結晶半導体層4のソース・ドレイン領域に不純物元素を導入する。ここで導入する不純物元素としてP、Bを用いることができる。Pを導入すればn型のTFT118を形成することができ、Bを導入すればp型のTFT118を形成することができる。また、ゲート電極7の加工をn型TFT用ゲート電極とp型TFT用ゲート電極の2回に分けて行えば、n型とp型のTFT118を同一基板上に作り分けることができる。PやBの不純物元素の導入は、イオンドーピング法を用いて行った。以上の工程により、ゲート電極7、ソース領域4a、ドレイン領域4cが形成され、図6(c)に示す構成となる。
Next, an impurity element is introduced into the source / drain regions of the
次に、ゲート電極7の上の基板表面全体を覆うように、第1の層間絶縁膜8を成膜する。本実施形態1では、SiO2膜を膜厚500〜1000nmとして、CVD法により第1の層間絶縁膜8を成膜した。そして、窒素雰囲気中で450℃に加熱したアニール炉に1時間程度保持した。これにより、多結晶半導体層4のソース・ドレイン領域に導入した不純物元素がさらに活性化する。以上の工程により、図6(d)に示す構成となる。
Next, a first
次に、形成したゲート絶縁膜6および第1の層間絶縁膜8を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体層4のソース領域4aおよびドレイン領域4cの上層に形成された導電薄膜5に到達するコンタクトホール9をそれぞれ形成する。つまり、コンタクトホール9では、ゲート絶縁膜6および第1の層間絶縁膜8が除去され、導電薄膜5が露出している。本実施形態1では、コンタクトホール9のエッチングは、CHF3、O2とArの混合ガスを用いたドライエッチング法により行った。以上の工程により、図6(e)に示す構成となる。
Next, the formed
次に、ソース電極10、ドレイン電極11および配線(不図示)を形成するための第1電極層を成膜する。第1電極層は、Mo、Cr、W、Al、Taやこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施形態では、Mo/Al/Moの積層させた構造とし、膜厚はAl膜が200〜400nm、Al下層および上層のMo膜が50〜150nmとした。これらは、DCマグネトロンを用いたスパッタリング法により形成した。
Next, a first electrode layer for forming the
次に、形成した第1電極層を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極10、ドレイン電極11および配線(不図示)を形成する。本実施形態1では、これらを形成する手段として、SF6とO2の混合ガスおよびCl2とArの混合ガスを用いたドライエッチング法を用いた。以上の工程により、ソース領域4a上では、導電薄膜5に接続されるソース電極10が、ドレイン領域4c上では、導電薄膜5に接続されるドレイン電極11が形成される。これにより、図6(f)に示す構成となる。
Next, the formed first electrode layer is patterned into a desired shape using a known photoengraving method to form a
これらの一連の工程を経ることで、TFT118を製造することができる。続いて、ソース電極およびドレイン電極を覆うように、第2層間絶縁膜15を成膜し、一連の写真製版工程によりパターニングした後にエッチング処理を行う(図7参照)。本実施形態1においては、SiN膜をCVD法により、膜厚が200〜300nmとなるように成膜した。また、第2層間絶縁膜15の表面からは、ドレイン電極11に到達する第2コンタクトホール16を形成する。すなわち、第2コンタクトホール16においては、第2層間絶縁膜15が除去され、ドレイン電極11が露出している。第2コンタクトホール15のエッチングは、CF4とO2の混合ガスを用いたドライエッチング法により行った。
Through these series of steps, the
次いで、画素電極等を形成するための第2電極層を成膜する。第2電極層17としては、ITOやIZOなどの透明性を有する導電性の薄膜を用いる。本実施形態1においては、ITOをDCマグネトロンを用いたスパッタリング法により、膜厚が80〜120nmとなるように形成した。スパッタリングには、Arガス、O2ガス、H2Oガスを混合したものを用いた。これにより、加工性が容易である非晶質性の透明性導電薄膜が得られる。
Next, a second electrode layer for forming a pixel electrode or the like is formed. As the
その後、形成した第2電極層を公知の写真製版法を用いて、所望の形状にパターニングし画素電極17を形成した。エッチング工程は、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。そして、非晶質性透明導電薄膜を結晶化するためのアニールを実施する。
Thereafter, the formed second electrode layer was patterned into a desired shape using a known photoengraving method to form a
ここで製造されるTFTアレイ基板を液晶表示装置に用いる場合、第2層間絶縁膜15上に、1画素単位に透明導電薄膜にはITOが一般的に用いられる。画素電極17は、コンタクトホールによってドレイン電極11に接続される。以上の工程によりTFTアレイ基板が形成される。
When the TFT array substrate manufactured here is used for a liquid crystal display device, ITO is generally used for the transparent conductive thin film on the second
本実施形態1によれば、TFTのソース領域およびドレイン領域を形成する多結晶半導体層4上には導電薄膜5が形成されている。このように低抵抗な導電薄膜5をソース領域4aおよびドレイン領域4cとなる多結晶半導体層4に積層することにより、ソース領域およびドレイン領域には所望の電圧を確実に印加することが可能となる。コンタクトホールをチャネル幅方向に均等に配置する必要はなく、コンタクトホールの個数を低減できるという効果を奏する。従って、コンタクトホールを配置するための面積を低減することができる。
さらに、多結晶半導体層の端部をテーパー形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。また、本実施形態1に係る多結晶半導体層4は、膜厚が30〜100nmと非常に薄くてゲート絶縁膜/多結晶半導体層の選択比が小さいため、ゲート絶縁膜を除去する際に多結晶半導体層を安定的に残すことが難しかった。本実施形態によれば、導電薄膜5を積層しているので、この問題を改善することができる。
According to the first embodiment, the conductive
Furthermore, since the end portion of the polycrystalline semiconductor layer is tapered, the gate insulating film formed on the polycrystalline semiconductor layer is satisfactorily covered, and defects such as dielectric breakdown can be sufficiently suppressed. In addition, the
[実施形態2]
次に、上記実施形態とは異なるTFTの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
[Embodiment 2]
Next, an example of a TFT different from the above embodiment will be described. In the following description, the same elements as those in the above embodiment are denoted by the same reference numerals, and the description thereof is omitted as appropriate.
図8は、本実施形態2に係るTFTアレイ基板上に形成されたTFT218近傍の構成を示す上面図である。また、図9(a)は、図8のIXa−IXa'切断部断面図であり、図9(b)は、図8のIXb−IXb'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向(図8中のX方向)に沿って切断した断面構造を示している。
FIG. 8 is a top view showing a configuration in the vicinity of the
本実施形態2に係るTFT218は、以下の点を除いて上記実施形態1のTFTと同様の構成となっている。すなわち、上記実施形態1においては、ソース領域およびドレイン領域において、コンタクトホールの形成領域近傍A1のチャネル長方向の寸法よりも、コンタクトホールの形成領域非近傍A2のチャネル長方向の寸法を小さく構成していたが、本実施形態2においては、全チャネル幅方向に亘って、ソース領域24a、ドレイン領域24cのチャネル長方向の寸法を一定とした。具体的には、ソース領域24aおよびドレイン領域24cそれぞれにおいて、コンタクトホール9形成領域近傍A1のチャネル長方向の寸法と、コンタクトホール9形成領域非近傍A2のチャネル長方向の寸法が共にD6の幅で同じとなるように構成した。
The
また、上記実施形態1においては、導電薄膜5を多結晶半導体層4の上層に形成しているのに対し、本実施形態2においては、図9(a)に示すように、多結晶半導体層4の上層のみならず、その側壁部および絶縁基板1上であって多結晶半導体層4の近傍に亘る領域に形成されている点が異なる。より具体的には、コンタクトホール9形成領域非近傍A2においては、導電薄膜5は多結晶半導体層4の上層にのみ形成されている。一方、コンタクトホール9の形成領域近傍A1においては、上述のように半導体層の側壁部、および半導体層の近傍に亘って導電薄膜5が形成されている(図8中のD5で示す領域)。
In the first embodiment, the conductive
さらに、上記実施形態2においては、多結晶半導体層4と導電薄膜5が積層されていない非積層領域D5にコンタクトホール9が形成されている点も異なる。また、多結晶半導体層4の端部をテーパー形状としていない点も異なる。
Further, the second embodiment is different in that the
本実施形態2によれば、TFTのソース領域およびドレイン領域を形成する多結晶半導体層の上層から周辺近傍に亘って導電薄膜25が形成されている。低抵抗な導電薄膜25をソース領域24aおよびドレイン領域24cとなる多結晶半導体層24と接触させることにより、ソース領域およびドレイン領域には所望の電圧を確実に印加することが可能となる。コンタクトホールをチャネル幅方向に均等に配置する必要はなく、コンタクトホールの個数を低減できるので、コンタクトホールを配置するための面積を低減することができる。また、コンタクトホール9を多結晶半導体層24の非積層領域に形成することにより、設計自由度を高めることができる。なお、本実施形態2においても、多結晶半導体層24の端部をテーパー形状とすることができる。テーパー形状とすることにより、導電薄膜の被覆率を良好に保ち、断線等の不具合を十分に抑制することができる。また、その上に積層されるゲート絶縁膜の被覆性も良好となり、絶縁破壊などの不良を十分に抑制することができる。
According to the second embodiment, the conductive
[実施形態3]
図10は、本実施形態3に係るTFTアレイ基板上に形成されたTFT318近傍の構成を示す上面図である。また、図11(a)は、図10のXIa−XIa'切断部断面図、図11(b)は、図10のXIb−XIb'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向(X方向)に沿って切断した断面構造を示している。
[Embodiment 3]
FIG. 10 is a top view showing a configuration in the vicinity of the
本実施形態3に係るTFT318は、以下の点を除いて上記実施形態2のTFTと同様の構成となっている。すなわち、上記実施形態2において導電薄膜25は、図9(a)に示すように、多結晶半導体層24の上層のみならず、その側壁部および絶縁基板1上であって多結晶半導体層24の近傍に亘る領域に形成されているが、本実施形態3においては、下地膜2の上層であって、かつ多結晶半導体層24の下層に導電薄膜35が形成されている点が異なる。より具体的には、コンタクトホール9の形成領域非近傍A2においては、導電薄膜35と多結晶半導体層24は積層構造となっており、導電薄膜35は多結晶半導体層24の下層に形成されている。一方、コンタクトホール9の形成領域近傍A1においては、導電薄膜35と多結晶半導体層24との積層領域と非積層領域がある。すなわち、導電薄膜35の上層に多結晶半導体層24が形成されていない領域がある。
The
本実施形態3によれば、TFTのソース領域およびドレイン領域を形成する多結晶半導体層の下層のチャネル幅方向に亘って導電薄膜35が形成されている。低抵抗な導電薄膜35をソース領域およびドレイン領域となる多結晶半導体層と接触させることにより、ソース領域およびドレイン領域には所望の電圧を確実に印加することが可能となる。これにより、コンタクトホールをチャネル幅方向に均等に配置する必要はなく、コンタクトホールの個数を低減できる。その結果、コンタクトホールを配置するための面積を低減することができる。また、コンタクトホール9を半導体層との非積層領域上の導電薄膜35に形成することにより、設計自由度を高めることができる。
According to the third embodiment, the conductive
[実施形態4]
図12は、本実施形態4に係るTFTアレイ基板上に形成されたTFT418近傍の構成を示す上面図である。また、図13は、図12のXIII−XIII'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向(図12中のX方向)に沿って切断した断面構造を示している。
[Embodiment 4]
FIG. 12 is a top view showing a configuration in the vicinity of the
本実施形態4に係るTFT418は、以下の点を除いて上記実施形態1のTFTと同様の構成となっている。すなわち、上記実施形態1において図7に示すように、第1層間絶縁膜8の表面から第1コンタクトホール9を介して、ソース領域4a上の導電薄膜5とソース電極10が接続され、かつドレイン領域4c上の導電薄膜5とドレイン電極11が接続されている。また、ドレイン電極11は、第2層間絶縁膜15の表面に形成された第2コンタクトホール16を介して、ドレイン電極11と画素電極17が接続されている。一方、本実施形態4においては、図13に示すように第2層間絶縁膜15の表面からソース領域4aの上層にある導電薄膜5まで貫通する導電薄膜接続用コンタクトホール42と、第1層間絶縁膜8上に形成された第1電極層41と接続される第1電極接続用コンタクトホール43を備えている。
The
従来、ソース領域4a、ドレイン領域4cと画素電極とは、画素電極が透明導電性酸化膜であるために、これらを直接コンタクトさせて良好なコンタクト抵抗を得ることは困難であった。これは、画素電極と多結晶半導体層との界面において、多結晶半導体層が酸化されて、界面に絶縁性の酸化物が形成されてしまうためである。
Conventionally, since the pixel electrode is a transparent conductive oxide film, it has been difficult to obtain a good contact resistance by directly contacting the
本実施形態4によれば、多結晶半導体層4上に導電性薄膜を形成しているため、画素電極と導電薄膜を、直接コンタクトホールを介して接続した場合においても、良好なコンタクト抵抗を得ることができる。
According to the fourth embodiment, since the conductive thin film is formed on the
上記従来例においては、画素電極は、金属性の導電膜であるソース・ドレイン電極を介してコンタクトさせていた。このため、以下のような工程により製造していた。すなわち、まず、第1層間絶縁膜を形成した後にコンタクトホールを形成して、ソース電極およびドレイン電極を形成する。次いで、ソース電極およびドレイン電極の上層に第2層間絶縁膜を形成し、画素電極とドレイン電極を接続するためのコンタクトホールを接続する、という工程により製造していた。 In the above conventional example, the pixel electrode is contacted via the source / drain electrodes which are metallic conductive films. For this reason, it manufactured by the following processes. That is, first, after forming the first interlayer insulating film, contact holes are formed to form a source electrode and a drain electrode. Next, a second interlayer insulating film is formed on the source electrode and the drain electrode, and a contact hole for connecting the pixel electrode and the drain electrode is connected.
本実施形態4によれば、第1層間絶縁膜と第2層間絶縁膜を形成した後に、コンタクトホールを同時にパターニングして、配線間を画素電極に用いる透明性導電膜で接続することが可能となる。その結果、写真製版工程数を削減することが可能となり、生産性を向上させることができる。 According to the fourth embodiment, after forming the first interlayer insulating film and the second interlayer insulating film, it is possible to pattern the contact holes at the same time and connect the wirings with the transparent conductive film used for the pixel electrodes. Become. As a result, the number of photoengraving steps can be reduced, and productivity can be improved.
なお、多結晶半導体層に対する導電薄膜の接触形態としては、上記構成の他に例えば上記実施形態2や3のように構成することができる。また、導電薄膜接続用コンタクトホール42の形成位置は、上記実施形態2や3のように多結晶半導体層との非積層領域上に設けることもできる。
In addition to the above configuration, the contact form of the conductive thin film with respect to the polycrystalline semiconductor layer can be configured, for example, as in
本発明に係るTFTを、有機EL表示装置等に搭載することも可能である。有機EL表示装置の場合、TFT118のドレイン電極11上にコンタクトホールを有する平坦化膜が設けられる。そして、アノード電極が平坦化膜上に形成され、コンタクトホールを介してドレイン電極と接続する。
It is also possible to mount the TFT according to the present invention on an organic EL display device or the like. In the case of an organic EL display device, a planarizing film having a contact hole is provided on the
1 絶縁性基板
2 下地膜
3 非晶質半導体膜
4、24、 多結晶半導体層
4a、24a ソース領域
4b、24b チャネル領域
4c、24c ドレイン領域
5、25、35 導電薄膜
6 ゲート絶縁膜
7 ゲート電極
8 層間絶縁層
9 コンタクトホール
10 ソース電極
11 ドレイン電極
12 レーザー光
42 導電薄膜接続用コンタクトホール
43 電極接続用コンタクトホール
100 液晶表示装置
101 液晶表示パネル
102 バックライト
103 アレイ基板
104 対向基板
105 シール材
106 液晶
107 スペーサ
108 ゲート線
109 ソース線
110 配向膜
111 対向電極
112 偏光板
115 表示領域
116 周辺領域
117 画素
119 第1の外部配線
120 第2の外部配線
DESCRIPTION OF
Claims (11)
前記ゲート電極下に形成されたチャネル領域、前記チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、
前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、
前記導電薄膜上であって、前記ゲート電極とチャネル長方向において対向するように形成されたコンタクトホールを介して、前記ソース領域と接続するソース電極、および前記ドレイン領域と接続するドレイン電極とを備え、
前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくした薄膜トランジスタ。 A gate electrode;
A semiconductor layer having a channel region formed under the gate electrode, a source region and a drain region sandwiching the channel region;
A conductive thin film formed so as to be in contact with the source region and the drain region over the channel width direction;
A source electrode connected to the source region and a drain electrode connected to the drain region through a contact hole formed on the conductive thin film so as to face the gate electrode in the channel length direction. ,
A thin film transistor in which the dimension of the conductive thin film in the channel length direction is smaller than at least a portion near the contact hole formation region with respect to the vicinity of the contact hole formation region.
前記ゲート電極下に形成されたチャネル領域、前記チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、
前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、
前記導電薄膜上に形成されたコンタクトホールを介して、前記ソース領域と接続するソース電極、および前記ドレイン領域と接続するドレイン電極とを備え、
前記コンタクトホールは、前記導電薄膜上のうちの前記半導体層との非積層領域に形成され、
前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくした薄膜トランジスタ。 A gate electrode;
A semiconductor layer having a channel region formed under the gate electrode, a source region and a drain region sandwiching the channel region;
A conductive thin film formed so as to be in contact with the source region and the drain region over the channel width direction;
Via a contact hole formed on the conductive thin film, a source electrode connected to the source region, and a drain electrode connected to the drain region,
The contact hole is formed in a non-stacked region with the semiconductor layer on the conductive thin film,
A thin film transistor in which the dimension of the conductive thin film in the channel length direction is smaller than at least a portion near the contact hole formation region with respect to the vicinity of the contact hole formation region.
前記ソース領域およびドレイン領域それぞれに対して、チャネル幅方向に亘って接するように形成された導電薄膜と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、
前記ゲート電極および前記ゲート絶縁膜を覆う第1層間絶縁膜と、
前記第1層間絶縁膜上に形成された第1電極層と、
前記第1電極層上に形成された第2層間絶縁膜と、
前記第2層間絶縁膜上に形成され、導電薄膜接続用コンタクトホールを介して前記導電薄膜に接続されると共に、第1電極層接続用コンタクトホールを介して前記第1電極層に接続された第2電極層とを備え、
前記導電薄膜のチャネル長方向の寸法を、前記導電薄膜接続用コンタクトホール形成領域近傍に対して、前記導電薄膜接続用コンタクトホール形成領域非近傍の少なくとも一部を小さくした表示装置。 A semiconductor layer formed on a substrate and having a source / drain region and a channel region disposed between the source / drain regions;
A conductive thin film formed so as to be in contact with each of the source region and the drain region over the channel width direction;
A gate insulating film formed on the semiconductor layer;
A gate electrode disposed on the opposite side of the channel region via the gate insulating film;
A first interlayer insulating film covering the gate electrode and the gate insulating film;
A first electrode layer formed on the first interlayer insulating film;
A second interlayer insulating film formed on the first electrode layer;
Formed on the second interlayer insulating film, connected to the conductive thin film via a conductive thin film connecting contact hole, and connected to the first electrode layer via a first electrode layer connecting contact hole; Two electrode layers,
A display device in which the dimension of the conductive thin film in the channel length direction is smaller than at least a portion of the conductive thin film connecting contact hole forming region in the vicinity of the conductive thin film connecting contact hole forming region.
前記基板上に導電薄膜を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜上に第1電極層を形成する工程と、
前記第1電極層上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜の表面から前記導電薄膜に達する導電薄膜接続用コンタクトホールと、前記第2層間絶縁膜の表面から前記第1電極層に達する第1電極層接続用コンタクトホールを形成する工程と、
前記導電薄膜接続用コンタクトホールおよび前記第1電極層接続用コンタクトホールを覆うように第2電極層を形成する工程とを備え、
前記導電薄膜のチャネル長方向の寸法を、前記導電薄膜接続用コンタクトホール形成領域近傍に対して、前記導電薄膜接続用コンタクトホール形成領域非近傍の少なくとも一部が小さくなるように形成する表示装置の製造方法。 Forming a semiconductor layer having a source / drain region and a channel region disposed between the source / drain regions on a substrate;
Forming a conductive thin film on the substrate;
Forming a gate insulating film on the semiconductor layer;
Forming a gate electrode layer on the gate insulating film;
Forming a first interlayer insulating film on the gate electrode layer;
Forming a first electrode layer on the first interlayer insulating film;
Forming a second interlayer insulating film on the first electrode layer;
Forming a conductive thin film connecting contact hole reaching the conductive thin film from the surface of the second interlayer insulating film and a first electrode layer connecting contact hole reaching the first electrode layer from the surface of the second interlayer insulating film; When,
Forming a second electrode layer so as to cover the conductive thin film connecting contact hole and the first electrode layer connecting contact hole,
In a display device, the dimension of the conductive thin film in the channel length direction is formed so that at least a part of the conductive thin film connecting contact hole forming region is not near the conductive thin film connecting contact hole forming region. Production method.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007149609A JP5324758B2 (en) | 2007-06-05 | 2007-06-05 | Thin film transistor, display device, and manufacturing method thereof |
KR1020080050006A KR20080107266A (en) | 2007-06-05 | 2008-05-29 | Thin film transistor, display device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007149609A JP5324758B2 (en) | 2007-06-05 | 2007-06-05 | Thin film transistor, display device, and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008305860A true JP2008305860A (en) | 2008-12-18 |
JP5324758B2 JP5324758B2 (en) | 2013-10-23 |
Family
ID=40234339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007149609A Active JP5324758B2 (en) | 2007-06-05 | 2007-06-05 | Thin film transistor, display device, and manufacturing method thereof |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5324758B2 (en) |
KR (1) | KR20080107266A (en) |
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