JP2008305263A - 不揮発性半導体記憶装置及びメモリ管理方法 - Google Patents

Abstract

【課題】 不揮発性メモリに対するデータ更新処理及び電源断等に対する異常対応処理の処理手順の簡略化及び処理時間の短縮を図ることができる不揮発性半導体記憶装置を提供する。
【解決手段】 複数アドレスからなるメモリセルブロックを複数備える不揮発性メモリと、メモリセルブロック単位での一括消去処理、所定アドレス数の記憶領域単位またはビット単位での書き込み処理、メモリセルブロック単位でのデータ更新処理の制御を行うメモリ制御手段を備え、データ更新処理が複数の要素処理を含み、メモリセルブロックが、データ領域と実行中の要素処理を特定可能なステータス情報を記憶するステータス情報記憶領域を備え、ステータス情報の夫々が、上書き込み処理の実行のみでステータス情報記憶領域を次に実行する要素処理のステータス情報に更新可能なデータ構成を有する。
【選択図】 図９

Description

本発明は、不揮発性メモリを備える不揮発性半導体記憶装置、不揮発性メモリのデータ更新処理の電源断等による異常終了時の不揮発性メモリのメモリ管理方法に関する。

従来、例えば、クレジットカードやキャッシュカード等の用途で、磁気を利用して各種情報を記憶した磁気カードが広く普及している。また、近年は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ（半導体集積回路）を埋め込んだＩＣカードが普及しつつある。ＩＣカードは、磁気カードと比較して、記憶容量が大きく、複製や偽造等が難しいため、セキュリティ性が高い。このため、高いセキュリティ性が必要とされる電子マネー機能等の用途で普及しつつある。

ＩＣカードでは、一般的に、電源を切っても記憶内容を保持することができる不揮発性メモリが用いられることが多い。このような不揮発性メモリには、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ／Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュＥＥＰＲＯＭ、ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等がある。尚、特に、ＥＥＰＲＯＭ（以下、フラッシュメモリと称する）は、大容量化が容易に、且つ、低コストで実現できる。

ところで、フラッシュメモリ等の不揮発性メモリは、原理上、アドレス単位或いはビット単位で、消去状態（例えば、‘１’）を書き込み状態（例えば、‘０’）にすることはできるが、アドレス単位或いはビット単位で、書き込み状態を消去状態にすることはできない。つまり、消去状態を書き込み状態にする書き込み処理は、アドレス単位或いはビット単位で実行できるが、書き込み状態を消去状態にする消去処理については、メモリセルブロック単位（セクタ単位）で一括して行われ、アドレス単位或いはビット単位で実行することはできない。

このため、不揮発性半導体記憶装置では、一般的に、所定のメモリセルブロックに既に書き込まれているデータの全部または一部を更新する場合、更新後のデータを一括消去処理済みのメモリセルブロック（更新先ブロック）に書き込む書き込み処理を実行した後、更新前のデータが記憶されたメモリセルブロック（更新元ブロック）を一括消去する一括消去処理を実行するデータ更新処理を実行している。尚、更新元ブロック及び更新先ブロックには同じ論理アドレス（仮想アドレス）が割り当てられる。

ところで、フラッシュメモリ等の不揮発性メモリでは、一括消去処理や書き込み処理の実行中に、何らかの原因により、電源断が発生する場合がある。一括消去処理の実行中に電源断が発生した場合には、例えば、メモリセルブロック内に書き込み状態のビットが残存する、或いは、消去状態及び書き込み状態の何れにも該当しない不定状態のビットが発生する等の問題が生じる。また、書き込み処理の実行中に電源断が発生すると、例えば、記憶すべきデータの一部が欠落した状態となる等の問題が発生する。この場合には、問題が発生したメモリセルブロックが使用できなくなる、或いは、当該フラッシュメモリを搭載したＩＣカード等の不揮発性半導体記憶装置が正常に動作しない等の不具合が発生する可能性がある。このため、一括消去処理や書き込み処理の実行中に電源断が発生した場合には、問題が発生したメモリセルブロックを特定して正常な状態にする異常対応処理を実行する必要がある。

尚、フラッシュメモリでは、製造プロセス等の条件によるが、通常、１ワード分のデータを書き込む書き込み処理にかかる時間は、約数１０μ秒である。これに対し、１つのメモリセルブロックを一括消去する一括消去処理にかかる時間は、約数１００ミリ秒〜数秒である。このため、特に、処理時間の比較的長い一括消去処理では、実行中に、電源断等が発生する可能性が高くなるという問題があった。

更に、電力供給やデータ通信のための接点を持たない非接触式ＩＣカードの場合、非接触式ＩＣカードとのデータ通信及び非接触式ＩＣカードへの電源供給を行うリーダライタ装置とのデータ通信を、電磁誘導等の方式を採用することにより、非接触で行う。これにより、非接触式ＩＣカードでは、データ通信時に非接触式ＩＣカードが固定されていないことにより、非接触式ＩＣカードが動作中にリーダライタ装置の通信可能圏内からはずれる等して、リーダライタ装置から電源供給を受けられなくなり、電源断が発生する可能性が比較的高い。尚、リーダライタ装置との通信時に固定されている接触式ＩＣカードであっても、外部からの振動等により接続不良等が発生し、動作中に電源断が発生する可能性がある。

このため、フラッシュメモリ等の不揮発性メモリを搭載した不揮発性半導体記憶装置において、書き込み処理や一括消去処理等の実行中に発生した電源断による不具合に対する様々な技術が提案されている。

ところで、フラッシュメモリには、フラッシュメモリの信頼性の観点から、一括消去処理の実行回数（消去回数）が所定の制限回数を超えないように制限している。このため、消去回数をメモリセルブロック毎に記憶しておき、メモリセルブロック全体で消去処理の実行回数が平準化されるように管理する場合がある。従って、このような管理が必要な場合には、電源断等による不具合に対する異常対応処理では、このような一括消去処理の実行回数等を含むブロック固有情報が消失しないようにする必要がある。

不揮発性半導体記憶装置における一括消去処理やデータ更新処理（書き込み処理及び一括消去処理を含む）等の実行中に電源断が発生したときの復旧処理に係る技術として、例えば、データ更新処理における更新元ブロックの一括消去処理の実行前に、消去処理対象のメモリセルブロックの識別情報、一括消去処理の実行回数、ステータス情報等のブロック固有情報を退避ブロックに記憶し、一括消去処理の実行後に消去処理対象のメモリセルブロックにブロック固有情報を書き戻しすると共に、システムの初期化前に、ブロック固有情報に基づいて電源断の発生の有無を検出し、電源断が発生していると判断した場合には、更新先ブロックの復旧処理等を実行する不揮発性半導体記憶装置がある（例えば、特許文献１参照）。

以下、フラッシュメモリにおけるデータ更新処理、及び、電源断発生時の異常対応処理について、図１４及び図１５を基に簡単に説明する。ここで、図１４は、データ更新処理における更新元ブロックＡと更新先ブロックＢの記憶内容の遷移を示しており、図１５は、異常対応処理における更新元ブロックＡと更新先ブロックＢの記憶内容の遷移を示している。

尚、ここでは、フラッシュメモリが、複数アドレスからなるメモリセルブロックを複数備え、各メモリセルブロックが、図１４及び図１５に示すように、所定のデータを記憶するデータ領域と、ブロック固有情報を記憶する管理情報領域とを備えて構成されている場合を想定して説明する。

先ず、データ更新処理について図１４を基に説明する。データ更新処理では、先ず、更新後のデータを記憶するための更新先ブロックＢを選択する（状態Ｊ１０１）。続いて、電源断等の異常終了の対応のため、更新元ブロックＡのブロック固有情報を、更新先ブロックＢの管理情報領域内の所定の領域に書き込む書き込み処理を実行する（状態Ｊ１０２）。続いて、更新先ブロックＢのデータ領域に、更新後のデータを書き込む書き込み処理を実行する（状態Ｊ１０３）。引き続き、更新元ブロックＡに対し一括消去処理を実行し（状態Ｊ１０４）、管理情報領域の所定の位置に、更新先ブロックＢに退避させた更新元ブロックＡのブロック固有情報を書き込む（状態Ｊ１０５）。

続いて、電源断発生時の異常対応処理について図１５を基に説明する。尚、ここでは、データ更新処理において、更新先ブロックＢのデータ領域に、更新後のデータを書き込む書き込み処理の実行中に電源断が発生した場合を想定して説明する。

システム初期化後、更新先ブロックＢには、更新後のデータが途中まで書き込まれた状態となる（状態Ｊ１１１）。この状態では、更新先ブロックＢを利用できないことから、更新先ブロックＢをデータ更新処理の実行前の状態に戻す復旧処理を実行する必要がある。復旧処理では、先ず、更新先ブロックＢのブロック固有情報を更新元ブロックＡに書き込み、一時退避させる（状態Ｊ１１２）。続いて、更新先ブロックＢに対する一括消去処理を実行し（状態Ｊ１１３）、更新元ブロックＡに退避させた更新先ブロックＢのブロック固有情報を更新先ブロックＢの管理情報領域の所定の位置に書き込む（状態Ｊ１１４）。これにより、更新先ブロックＢについては、データ更新処理の実行前の状態（状態Ｊ１０１）に復旧させることができる。

尚、電源断発生による異常対応処理を実行した後は、更新元ブロックＡに、復旧処理のためのブロックＢのブロック固有情報が書き込まれている状態となる。この状態で、ブロックＣを用いてブロックＡのデータを更新するデータ更新処理を実行しようとし、当該データ更新処理の実行途中で更に電源断が発生した場合、ブロックＣの復旧処理を実行する必要が生じる。しかし、ブロックＡには、復旧処理のための記憶領域には既にブロックＢのブロック固有情報が記憶されていることから、ブロックＣの固有情報を記憶することができず、ブロックＣに対する復旧処理を実行することができなくなるという問題があった。これを回避するためには、復旧処理のために、複数のブロック固有情報が記憶可能な記憶領域を確保する、或いは、外部装置で管理する等する必要がある。

特開平１０−４０１７５号公報

従来の異常対応処理は、上述した特許文献１に記載の不揮発性半導体記憶装置では、ブロック固有情報の管理のためにメモリセルブロック内にブロック固有情報が記憶されていることから、消去処理の実行毎に、消去処理の対象となるメモリセルブロックのブロック固有情報を退避させる書き込み処理を実行しなければならない。これによって、データ更新処理及び異常対応処理の処理手順の煩雑化及び処理時間の増大を招いていた。

しかしながら、例えば、携帯電話機のアドレス帳等、不揮発性メモリに記憶したデータの書き換えが頻発せず、また、当該不揮発性メモリを搭載した不揮発性半導体記憶装置の寿命までに、不揮発性メモリの消去処理の実行回数が制限回数に達する可能性が無い場合には、必ずしも消去処理の実行回数を管理する必要は無く、ブロック固有情報をメモリセルブロック内に記憶する必要はないと考えられる。また、消去処理の実行回数を管理する必要がある不揮発性メモリにおいても、メモリセルブロックの消去処理の実行回数を、外部装置や内蔵の管理用メモリ領域等によりメモリセルブロックを使用せずに管理可能である場合には、必ずしもブロック固有情報をメモリセルブロック内に記憶する必要はないと考えられる。

尚、ブロック固有情報を管理しない場合は、異常対応処理において、上述した復旧処理中の電源断の発生に対応するための復旧処理が実行できなくなる問題を回避でき、データ更新処理において、ブロック固有情報の退避に係る処理を省いて処理時間を短縮できる。しかし、ブロック固有情報を管理しない場合、異常対応処理において、異常終了の発生の判定が困難となり、該判定に係る処理が複雑化する。更に、ブロック固有情報を管理しない場合は、データ更新処理のどの段階で電源断等が発生したかを特定することができず、更新元ブロック及び更新先ブロックの状態を、データ更新処理の実行開始前の状態に戻す必要があり、異常対応処理における処理手順の簡略化や処理時間の短縮を図ることは困難であった。

このため、不揮発性メモリを搭載した不揮発性半導体記憶装置において、データ更新処理及び異常対応処理について、メモリセルブロックに電源断等による異常終了が発生したか否かの判定や、異常終了発生時における異常対応処理に係る処理手順の簡略化及び処理時間の短縮を図ることができる技術が求められている。

本発明は上記の問題に鑑みてなされたものであり、その目的は、不揮発性メモリに対するデータ更新処理及び電源断等に対する異常対応処理の処理手順の簡略化及び処理時間の短縮を図ることができる不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、複数アドレスからなるメモリセルブロックを複数備える不揮発性メモリと、前記不揮発性メモリに対し、メモリセルブロック単位での一括消去処理、所定アドレス数の記憶領域単位またはビット単位での書き込み処理、及び、前記メモリセルブロック単位でのデータ更新処理の制御を行うメモリ制御手段と、を備えた不揮発性半導体記憶装置であって、前記データ更新処理が、更新対象の前記データが記憶された前記メモリセルブロックの内の更新元ブロック、及び、更新後の前記データを記憶するための前記メモリセルブロックである更新先ブロックに対する複数の要素処理を含んで構成され、前記メモリセルブロックが、所定のデータを記憶するデータ領域と、前記データ更新処理の実行中に、実行中の前記データ更新処理の内の前記要素処理を特定可能なステータス情報を記憶するためのステータス情報記憶領域を備えて構成され、前記ステータス情報の夫々が、直前に実行された前記要素処理の前記ステータス情報が記憶されている前記更新先ブロックの前記ステータス情報記憶領域に対する前記書き込み処理の実行のみで、前記ステータス情報記憶領域を次に実行する前記要素処理のステータス情報に更新可能なデータ構成を有することを第１の特徴とする。

上記特徴の本発明に係る不揮発性半導体記憶装置は、前記データ更新処理が、前記要素処理として、前記更新先ブロックに更新後の前記データを書き込む第１要素処理を含んで構成され、前記制御手段が、前記第１要素処理の実行開始時に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第１要素処理の実行中であることを示す前記ステータス情報を書き込むことを第２の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記データ更新処理が、前記要素処理として、前記更新元ブロックを一括消去する第２要素処理を含んで構成され、前記制御手段が、前記第２要素処理の実行開始時に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第２要素処理の実行中であることを示す前記ステータス情報を書き込むことを第３の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御手段が、前記データ更新処理の終了時に、前記更新先ブロックの前記ステータス情報記憶領域に、前記データ更新処理が正常に終了したことを示す前記ステータス情報を書き込むことを第４の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記メモリセルブロックが、前記更新元ブロックを特定するための更新元ブロック特定情報を記憶するためのブロック特定情報記憶領域を備えて構成されることを第５の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、メモリセルブロックが、前記更新元ブロックの論理アドレスを記憶するための論理アドレス記憶領域を備えて構成されることを第６の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記制御手段が、システム初期化時に、前記メモリセルブロックの夫々について、前記ステータス情報記憶領域に前記データ更新処理が正常に終了したことを示す前記ステータス情報が記憶されていない前記メモリセルブロックを検索し、前記メモリセルブロックが検索された場合に、前記データ更新処理が異常終了したと判定し、前記ステータス情報が示す前記要素処理を特定し、特定された前記要素処理が、前記更新先ブロックに更新後の前記データを書き込む第１要素処理である場合に、前記更新先ブロックを一括消去して前記第１要素処理を再開可能な状態にする復旧処理を実行し、特定された前記要素処理から前記データ更新処理を再開することを第７の特徴とする。

上記目的を達成するための本発明に係るメモリ管理方法は、上記第１の特徴の不揮発性半導体記憶装置におけるメモリ管理方法であって、前記データ更新処理において、前記メモリセルブロックから前記更新元ブロックを検索すると共に、前記メモリセルブロックから前記更新先ブロックを選択する前処理工程と、前記前処理工程の実行後に、前記更新先ブロックに対し、更新後の前記データを書き込む第１要素処理を実行する第１要素工程と、前記第１要素工程の実行後に、前記更新元ブロックを一括消去する第２要素処理を実行する第２要素工程と、を備え、前記前処理工程の実行後、前記第１要素工程の実行開始前に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第１要素処理の実行中であることを示す第１要素処理情報を書き込む第１ステータス情報書き込み工程と、前記第１要素工程の実行後、前記第２要素工程の実行開始前に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第２要素処理の実行中であることを示す第２要素処理情報を書き込む第２ステータス情報書き込み工程と、前記データ更新処理の完了後に、前記データ更新処理が正常に終了したことを示す完了情報を書き込む第３ステータス情報書き込み工程と、を実行することを第１の特徴とする。

上記特徴の本発明に係るメモリ管理方法は、前記不揮発性半導体記憶装置のシステム初期化時に、前記メモリセルブロックの夫々について、前記ステータス情報記憶領域に前記データ更新処理が正常に終了したことを示す前記ステータス情報が記憶されていない前記メモリセルブロックを検索し、前記メモリセルブロックが検索された場合に、前記データ更新処理が異常終了したと判定する異常終了判定工程と、前記異常終了判定工程において異常終了が判定された場合に、前記更新先ブロックの前記ステータス情報から前記要素処理を特定する要素処理特定工程と、特定された前記要素処理が、前記更新先ブロックに更新後の前記データを書き込む第１要素処理である場合に、前記更新先ブロックを一括消去して前記第１要素処理を再開可能な状態にする復旧処理を実行する復旧工程と、を備え、特定された前記要素処理から前記データ更新処理を再開することを第２の特徴とする。

上記特徴の不揮発性半導体記憶装置によれば、データ更新処理において、実行中のデータ更新処理の内の要素処理を特定可能なステータス情報を更新先ブロックのステータス情報記憶領域に記憶する構成にしたので、例えば、電源断による異常終了発生後におけるシステム初期化時等に、ステータス情報を確認するだけで、データ更新処理のどの段階（要素処理）で電源断が発生したかを特定することが可能になる。

更に、上記特徴の不揮発性半導体記憶装置によれば、ステータス情報の夫々が、直前に実行された要素処理のステータス情報が記憶されている更新先ブロックのステータス情報記憶領域に対する書き込み処理の実行のみで、ステータス情報記憶領域を次に実行する要素処理のステータス情報に更新可能なデータ構成を有するので、容易に且つ迅速に、消去処理を実行する必要なく要素処理毎のステータス情報の記憶が可能になる。つまり、上記特徴の不揮発性半導体記憶装置によれば、ステータス情報の更新を、比較的処理時間の短いアドレス単位やビット単位での書き込み処理の実行のみで実現できるので、ステータス情報の更新中に電源断が発生し、ステータス情報が不定となる可能性を低く抑えることができる。

また、上記特徴の不揮発性半導体記憶装置では、中断された要素処理を、ステータス情報を確認するのみで容易に特定可能であることから、複雑な処理を実行することなく、中断された要素処理の内容に応じて、中断された要素処理前の状態に戻す復旧処理の実行の可否の設定や、再開する要素処理の設定等、中断されたデータ更新処理を正常に終了させるための異常対応処理の設定を、より柔軟に行うことが可能になる。

そして、上記第２の特徴の不揮発性半導体記憶装置のように、更新先ブロックに更新後のデータを書き込む書き込み処理を要素処理として設定すれば、当該書き込み処理が中断された場合には、更新先ブロックを書き込み処理の実行前の状態に戻す復旧処理の実行後に、更新後のデータを書き込むための書き込み処理を最初から実行することで、より少ない処理工数で、データ更新処理を完遂するための異常対応処理を実行することが可能になる。同様に、上記第３の特徴の不揮発性半導体記憶装置のように、更新元ブロックの一括消去処理を要素処理として設定すれば、当該一括消去処理が中断された場合には、当該一括処理を再開することで、より少ない処理工数で、データ更新処理を完遂するための異常対応処理を実行することが可能になる。従って、上記特徴の不揮発性半導体記憶装置によれば、中断された要素処理の内容に応じた異常対応処理が可能になることから、一律にデータ更新処理の実行前の状態に復旧させる場合に比べ、より効果的に異常対応処理の工数を低減することが可能になる。

上記第４の特徴の不揮発性半導体記憶装置によれば、データ更新処理の終了時に、更新先ブロックのステータス情報記憶領域に、データ更新処理が正常に終了したことを示すステータス情報を書き込むように構成したので、ステータス情報の確認のみで、データ更新処理が正常に終了したか否かを確認することができる。これにより、上記第４の特徴の不揮発性半導体記憶装置は、従来技術に係る不揮発性半導体記憶装置のように、例えば、更新先ブロックのデータ領域の状態を判定する等の煩雑な処理を実行することなく、電源断の発生の有無の診断を容易に行うことができる。

尚、上記特徴の不揮発性半導体記憶装置を、消去処理の実行回数を管理する必要が無い用途で用いる場合、若しくは、メモリセルブロックを使用せずに消去処理の実行回数を管理する場合に適用すれば、個々のメモリセルブロック内に消去処理の実行回数等のブロック固有情報を記憶する必要が無くなるので、データ更新処理や一括消去処理等の実行時に、ブロック固有情報の退避のための書き込み処理が不要になり、該書き込み処理にかかる処理時間の短縮を図ることが可能になる。

以下、本発明に係る不揮発性半導体記憶装置及びメモリ管理方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。

〈本発明に係る不揮発性半導体記憶装置の装置構成〉
先ず、本発明装置の構成について、図１〜図５を基に説明する。尚、本実施形態では、本発明装置１がＩＣカード１に構築されている場合について説明する。ここで、図１は、本実施形態におけるＩＣカード１の概略構成例を部分的に示している。

ＩＣカード１は、図１に示すように、複数アドレスからなるメモリセルブロックＭＢを複数備えるフラッシュメモリ１１（不揮発性メモリに相当）と、各種制御プログラムを実行することによりＩＣカード１の各種機能を実現するＣＰＵ１０（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、メモリ制御手段に相当）と、ＩＣカード１の各種機能を実現する各種制御プログラム等が格納されたＲＯＭ１３（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と、ＣＰＵ１０による制御プログラムの実行において生成される各種データを一時的に記憶するためのＲＡＭ１２（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、リーダライタ装置と物理的に接続してデータ通信を行うための接触式用通信Ｉ／Ｆ１４と、リーダライタ装置と物理的に接続せずにデータ通信を行うための非接触式用通信Ｉ／Ｆ１５を備えて構成されている。本実施形態では、ＩＣカード１は、接触式用通信Ｉ／Ｆ１４または非接触式用通信Ｉ／Ｆ１５を介して、リーダライタ装置から電源供給を受けるように構成されている。

ＣＰＵ１０は、ＩＣカード１の各種機能を実現するために、フラッシュメモリ１１に対し、メモリセルブロック単位での一括消去処理、所定アドレス数の記憶領域単位またはビット単位での書き込み処理、及び、メモリセルブロック単位でのデータ更新処理等の制御を行う。

ここで、ＣＰＵ１０によるデータ更新処理は、更新対象のデータが記憶されたメモリセルブロックの内の更新元ブロック、及び、更新後のデータを記憶するためのメモリセルブロックである更新先ブロックに対する複数の要素処理を含んで構成されている。より詳細には、本実施形態では、要素処理として、更新先ブロックに更新後のデータを書き込む第１要素処理と、更新元ブロックを一括消去する第２要素処理を想定している。

更に、ＣＰＵ１０は、本発明装置及び本発明方法に係る機能として、データ更新処理の制御と共に、データ更新処理を構成する要素処理夫々の実行開始時に、後述する更新先ブロックのステータス情報記憶領域に対し、実行中の要素処理を特定可能なステータス情報を書き込む書き込み処理の制御を行う。

より具体的には、ＣＰＵ１０は、第１要素処理の実行開始時に、後述する更新先ブロックのステータス情報記憶領域に、第１要素処理の実行中であることを示すステータス情報を書き込むための書き込み処理を実行する。同様に、ＣＰＵ１０は、第２要素処理の実行開始時に、更新先ブロックのステータス情報記憶領域に、第２要素処理の実行中であることを示すステータス情報を書き込むための書き込み処理を実行する。更に、ＣＰＵ１０は、データ更新処理の終了時に、更新先ブロックのステータス情報記憶領域に、データ更新処理が正常に終了したことを示すステータス情報を書き込むための書き込み処理を実行する。

また、ＣＰＵ１０は、本発明装置及び本発明方法に係る機能を実現するために、ＩＣカード１のシステム初期化時に、メモリセルブロックの夫々について、後述するステータス情報記憶領域にデータ更新処理が正常に終了したことを示すステータス情報が記憶されていないメモリセルブロックを検索し、メモリセルブロックが検索された場合に、データ更新処理が異常終了したと判定し、ステータス情報が示す要素処理を特定し、特定された要素処理が、更新先ブロックに更新後のデータを書き込む第１要素処理である場合に、更新先ブロックを一括消去して第１要素処理を再開可能な状態にする復旧処理を実行し、特定された要素処理からデータ更新処理を再開するように構成されている。

フラッシュメモリ１１は、図２に示すように、複数のメモリセルブロックＭＢ１〜ＭＢｎ（ｎは２以上の整数）を備えている。尚、ここでは、メモリブロックＭＢ１が物理アドレスの下位側、メモリセルブロックＭＢｎが物理アドレスの上位側となるように構成されている。また、このメモリセルブロック単位で一括消去処理を実行可能に構成されている。

各メモリセルブロックＭＢは、図３に示すように、所定のデータを記憶するデータ領域Ｒｄと、後述する本発明装置及び本発明方法のデータ更新処理におけるステータス情報、更新元ブロック特定情報、更新元ブロックの論理アドレスを記憶する管理情報領域Ｒａを備えて構成されている。ここで、図４は、管理情報領域Ｒａの一構成例を示しており、メモリセルブロックＭＢの論理アドレスを記憶する論理アドレス記憶領域Ｔ１、更新先ブロックのステータス情報を記憶するステータス情報記憶領域Ｔ２、更新元ブロックを特定するための更新元ブロック特定情報を記憶するブロック特定情報記憶領域Ｔ３、更新元ブロックのステータス情報を記憶するステータス情報記憶領域Ｔ４を備えて構成されている。

より具体的には、ステータス情報記憶領域Ｔ２に記憶されるステータス情報の夫々は、直前に実行された要素処理のステータス情報が記憶されている更新先ブロックのステータス情報記憶領域に対する書き込み処理の実行のみで、ステータス情報記憶領域を次に実行する要素処理のステータス情報に更新可能なデータ構成を有している。

ここで、図５は、要素処理とそのステータス情報の一例を示している。ここでは、更新先ブロックに対し更新後のデータを書き込む書き込み処理（第１要素処理）の実行中であることを示す第１要素処理情報として、ステータス情報ＦＥｈ（ｈは１６進数であることを示す記号）が割り当てられている。同様に、更新元ブロックに対する一括消去処理（第２要素処理）の実行中であることを示す第２要素処理情報として、ステータス情報ＦＣｈが割り当てられている。また、データ更新処理が正常に終了したことを示す完了情報として、ステータス情報Ｆ８ｈが割り当てられている。言い換えると、第１要素処理情報は“１１１１ １１１０”が、第２要素処理情報は“１１１１ １１００”が、データ更新処理の完了情報は“１１１１ １０００”が、夫々割り当てられている。

つまり、第２要素処理のステータス情報の記憶は、第１要素処理のステータス情報に対し“１１１１ １１００”を上書きする、或いは、先頭から７ビット目を消去状態‘１’から書き込み状態‘０’に書き込むことで実行可能である。同様に、データ更新処理の正常終了を示すステータス情報の記憶は、第２要素処理のステータス情報に対し、“１１１１ １０００”を上書きする、或いは、先頭から６ビット目を消去状態‘１’から書き込み状態‘０’に書き込むことで実行可能である。これにより、ステータス情報の記憶には、上書き処理またはビット単位での書き込み処理以外の複雑な処理を必要としない。

〈本発明に係るメモリ管理方法の処理手順１：データ更新処理〉
本発明方法におけるデータ更新処理の処理手順について、図６〜図８を基に説明する。ここで、図６は、本発明方法におけるデータ更新処理の処理手順の一例を示している。また、図７は、データ更新処理において、更新元ブロック及び更新先ブロックにおける管理情報領域Ｒａの記憶内容の一例を表形式で示しており、図８は、データ更新処理において、更新元ブロック及び更新先ブロックにおけるメモリセルブロックＭＢの記憶内容の一例を模式的に示している。

尚、本実施形態では、図８において、物理アドレス０１ｈのメモリセルブロックＭＢが更新元ブロックを示しており、物理アドレス０２ｈのメモリセルブロックＭＢが更新先ブロックを示している。また、論理アドレスは、０３ｈである。

データ更新処理の開始時、ＣＰＵ１０は、先ず、外部入力された論理アドレスに基づいて更新元ブロックを特定し、未使用のメモリセルブロックＭＢから更新先ブロックを選択する（ステップＳ１０１、状態Ｊ１１、前処理工程）。

ここで、ＣＰＵ１０は、第１要素処理の実行のために、更新先ブロックのステータス情報記憶領域Ｔ２に、第１要素処理情報を記憶する（ステップＳ１０２、状態Ｊ１２、第１ステータス情報書き込み工程）。ここでは、図５に示すように、第１要素処理情報としてＦＥｈを書き込む。

引き続き、ＣＰＵ１０は、第１要素処理を実行する。ＣＰＵ１０は、第１要素処理において、先ず、更新先ブロックの論理アドレス記憶領域Ｔ１に論理アドレス０３ｈを、ブロック特定情報記憶領域Ｔ３に、更新元ブロックの物理アドレス０１ｈを書き込む書き込み処理を実行する（ステップＳ１０３、状態Ｊ１３）。引き続き、ＣＰＵ１０は、更新先ブロックのデータ領域Ｒｄに、更新後のデータを書き込む書き込み処理を行う（ステップＳ１０４、状態Ｊ１４、第１要素工程）。ここで、更新前のデータは、図８に示すように、データＤ１、データＤ２、データＤ３で構成されており、更新後のデータは、データＤ１、データＤ２’、データＤ３で構成されている。本実施形態では、データ領域Ｒｄに記憶されたデータの内のデータＤ２が更新される。

ここで、ＣＰＵ１０は、第２要素処理の実行のために、更新先ブロックのステータス情報記憶領域Ｔ２に、第２要素処理情報を記憶する（ステップＳ１０５、状態Ｊ１５、第２ステータス情報書き込み工程）。ここでは、図５に示すように、第２要素処理情報としてＦＣｈを書き込む。

引き続き、ＣＰＵ１０は、データ更新処理の第２要素処理を実行する。ＣＰＵ１０は、第２要素処理において、更新元ブロックを消去する一括消去処理を行う（ステップＳ０１６、状態Ｊ１６、Ｊ１７）。尚、図７に示す状態Ｊ１６は、一括消去処理の実行途中の状態を、状態Ｊ１７は、一括消去処理の実行終了段階での状態を示している。その後、ＣＰＵ１０は、図６及び図７に示すように、更新先ブロックのステータス情報記憶領域Ｔ４に、更新先ブロックの一括消去処理が正常に終了したことを示す消去完了情報５Ｆｈを書き込む（ステップＳ１０７、状態Ｊ１８）。

更に、ＣＰＵ１０は、第２要素処理の実行後、即ち、データ更新処理の完了後に、前記データ更新処理が正常に終了したことを示す完了情報を書き込む（ステップＳ１０８、状態Ｊ１９、第３ステータス情報書き込み工程）。ここでは、図５に示すように、完了情報としてＦ８ｈを書き込む。

〈本発明に係るメモリ管理方法の処理手順２：異常対応処理（データ更新処理時）〉
本発明方法におけるデータ更新処理の実行中の電源断等に対する異常対応処理の処理手順について、図９〜図１２を基に説明する。

ここで、図９は、本発明方法におけるデータ更新処理時の異常終了に対する異常対応処理の処理手順の一例を示しており、図１０は、異常対応処理における復旧処理の処理手順の一例を示している。また、図１１は、異常対応処理において、更新元ブロック及び更新先ブロックにおける管理情報領域Ｒａの記憶内容の一例を表形式で示しており、図１２は、異常対応処理において、更新元ブロック及び更新先ブロックにおけるメモリセルブロックＭＢの記憶内容の一例を模式的に示している。

システム初期化時、ＣＰＵ１０は、メモリセルブロックＭＢの夫々について、データ更新処理の実行中に電源断等による異常終了が発生したか否かを判定する。具体的には、ＣＰＵ１０は、確認対象のメモリセルブロックＭＢを選択し（ステップＳ２０１）、ステータス情報記憶領域Ｔ２に記憶されたステータス情報を確認する。ステータス情報記憶領域Ｔ２に、データ更新処理が正常に終了したことを示すステータス情報Ｆ８ｈが記憶されていない場合には、ＣＰＵ１０は、当該メモリセルブロックＭＢについて、データ更新処理が異常終了したと判定する（異常終了判定工程）。

より具体的には、ＣＰＵ１０は、ステータス情報がＦＥｈであるか否かを確認し（要素処理特定工程）、ステータス情報がＦＥｈの場合は（ステップＳ２０２でＹＥＳ分岐、状態Ｊ２１）、更新先ブロックに更新後のデータを書き込む第１要素処理において電源断が発生したと判定する。この場合、ＣＰＵ１０は、更新先ブロックの状態を第１要素処理の実行前の状態に戻す復旧処理を実行する（ステップＳ２１０、復旧工程）。ＣＰＵ１０は、その後、データ更新処理を実行する。

復旧処理では、ＣＰＵ１０は、図１０に示すように、更新先ブロックのステータス情報記憶領域Ｔ４に、復旧処理の実行を示すステータス情報５Ａｈを書き込む（ステップＳ２１１、状態Ｊ２２）。続いて、ＣＰＵ１０は、更新先ブロックを一括消去して、第１要素処理を再開可能な状態にする（ステップＳ２１２、状態Ｊ２３、２４）。尚、図１１に示す状態Ｊ２３は、一括消去処理の実行途中の状態を、状態Ｊ２４は、一括消去処理の実行終了段階での状態を示している。最後に、ＣＰＵ１０は、図１０に示すように、更新先ブロックのステータス情報記憶領域Ｔ４に、復旧処理が正常に終了したことを示すステータス情報５Ｆｈを書き込み（ステップＳ２１３）、復旧処理及び異常対応処理を終了する。

ＣＰＵ１０は、ステップＳ２０２においてステータス情報がＦＥｈでないと確認された場合は（ステップＳ２０２でＮＯ分岐）、ステータス情報がＦＣｈであるか否かを確認し（要素処理特定工程）、ステータス情報がＦＣｈの場合は（ステップＳ２０３でＹＥＳ分岐）、更新元ブロックに対する一括消去を行う第２要素処理において電源断が発生したと判定し、第２要素処理（図６、ステップＳ１０６）からデータ更新処理を再開し、異常対応処理を終了する。

ＣＰＵ１０は、ステップＳ２０３においてステータス情報がＦＣｈでないと確認された場合は、確認対象のメモリセルブロックＭＢについてデータ更新処理時に異常終了が発生していないと判断し、未確認のメモリセルブロックＭＢが在る場合には（ステップＳ２０４でＹＥＳ分岐）、未確認のメモリセルブロックＭＢから確認対象のメモリセルブロックＭＢを選択し、異常終了判定工程（ステップＳ２０２、Ｓ２０３）を実行する。ＣＰＵ１０は、ステップＳ２０４において未確認のメモリセルブロックＭＢが無い場合（ステップＳ２０４でＮＯ分岐）、異常対応処理を終了する。

〈本発明に係るメモリ管理方法の処理手順３：異常対応処理（復旧処理時）〉
本発明方法における復旧処理（ステップＳ２１０）の実行中の電源断等に対する異常対応処理の処理手順について、図１３を基に説明する。

ここで、図１３は、本発明方法における復旧処理時の異常終了に対する異常対応処理の処理手順の一例を示している。尚、本実施形態では、図１３に示す復旧処理時の異常終了に対する異常対応処理は、説明のために、図９及び図１０に示すデータ更新処理時の異常終了に対する異常対応処理の終了後に実行する場合を想定して説明する。

システム初期化時、ＣＰＵ１０は、図１３に示すように、メモリセルブロックＭＢの夫々について、復旧処理の実行中に電源断等による異常終了が発生したか否かを判定する。具体的には、ＣＰＵ１０は、確認対象のメモリセルブロックＭＢを選択し（ステップＳ３０１）、ステータス情報記憶領域Ｔ４に記憶されたステータス情報を確認する。

ステータス情報記憶領域Ｔ４に、一括消去処理が正常に終了したことを示す５Ｆｈが記憶されていない場合（ステップＳ３０２でＮＯ分岐）、ＣＰＵ１０は、当該メモリセルブロックＭＢについて、一括消去処理が異常終了したと判定する。

ここで、ステータス情報記憶領域Ｔ４に５Ｆｈ以外の値が記憶されている場合としては、図６に示すデータ更新処理の第２要素工程（ステップＳ１０６）の実行中における電源断等による異常終了、または、図１０に示す復旧処理における更新先ブロックに対する一括消去処理（ステップＳ２１２）の実行中に電源断等による異常終了が発生した場合が考えられる。尚、既に、図９及び図１０に示すデータ更新処理時の異常終了に対する異常対応処理が終了している場合には、図６に示すデータ更新処理の第２要素工程（ステップＳ１０６）の実行中における異常終了に対する異常対応処理は既に実行されているため、ステップＳ３０２で検出される異常終了は、復旧処理中の一括消去処理における異常終了となる。この場合、ＣＰＵ１０は、図１０に示す復旧処理のステップＳ２１２から復旧処理を再開する（ステップＳ３１０）。

ＣＰＵ１０は、ステップＳ３０２において、ステータス情報記憶領域Ｔ４に５Ｆｈが記憶されている場合（ステップＳ３０２でＹＥＳ分岐）は、確認対象のメモリセルブロックＭＢについて復旧処理時に異常終了が発生していないと判断し、未確認のメモリセルブロックＭＢが在る場合には（ステップＳ２０４でＹＥＳ分岐）、未確認のメモリセルブロックＭＢから確認対象のメモリセルブロックＭＢを選択し、復旧処理時の異常終了の判定（ステップＳ３０２）を行う。ＣＰＵ１０は、ステップＳ３０３において未確認のメモリセルブロックＭＢが無い場合（ステップＳ３０３でＮＯ分岐）、異常対応処理を終了する。

〈別実施形態〉
〈１〉上記実施形態では、本発明装置及び本発明方法を、フラッシュメモリ１１を備えたＩＣカード１に適用する場合について説明したが、これに限るものではない。フラッシュメモリ１１以外の他の不揮発性メモリを用いたＩＣカードであっても良いし、ＩＣカード以外の不揮発性半導体記憶装置に適用しても良い。

〈２〉上記実施形態では、要素処理として、更新先ブロックに更新後のデータを書き込む第１要素処理と、更新元ブロックを一括消去する第２要素処理とを想定したが、これに限るものではない。

また、各要素処理やデータ更新処理の完了情報に割り当てるステータス情報の値は、上記実施形態に限られるものではない。各ステータス情報は、直前に実行された要素処理のステータス情報が記憶されている更新先ブロックのステータス情報記憶領域に対する書き込み処理の実行のみで、ステータス情報記憶領域を次に実行する要素処理のステータス情報に更新可能なデータ構成を有していれば良い。

〈３〉上記実施形態では、説明のために、データ更新処理時の異常終了に対する異常対応処理の実行後に、復旧処理時の異常終了に対する異常対応処理を実行する場合について説明したが、これに限るものではない。例えば、ステータス情報記憶領域Ｔ２及びＴ４の両方を用い、データ更新処理及び復旧処理における異常終了の判定をまとめて同時に実行し、判定結果から、復旧処理の実行可否や、データ更新処理の再開設定を行うように構成しても良い。

〈４〉上記実施形態では、図３に示すように、各メモリセルブロック内に、データ領域Ｒｄとステータス情報を記憶するステータス情報記憶領域Ｔ２、Ｔ４に加え、更新元ブロックの論理アドレスを記憶する論理アドレス記憶領域Ｔ１と、更新元ブロック特定情報を記憶するブロック特定情報記憶領域Ｔ３を設けたが、メモリセルブロックの構成はこれに限るものではなく、他の情報を記憶する記憶領域を別途構成する等しても良い。

また、上記実施形態では、ステータス情報を記憶するために、２つのステータス情報記憶領域Ｔ２、Ｔ４を設けたが、これに限るものではない。１つのステータス情報記憶領域を設ける構成にしても良いし、更に複数のステータス情報記憶領域を設ける構成にしても良い。

〈５〉上記実施形態では、システム初期化時に、電源断等の発生の有無を判定するように構成したが、これに限るものではなく、システム初期化時以外にも電源断等の発生の有無を判定し、システムの初期化や異常対応処理を実行するように構成しても良い。

本発明に係る不揮発性半導体記憶装置の概略構成例を示す部分概略ブロック図 不揮発性メモリのブロック構成例を示す部分概略ブロック図 本発明に係る不揮発性半導体記憶装置におけるメモリセルブロックの一構成例を示す部分概略ブロック図 本発明に係る不揮発性半導体記憶装置におけるメモリセルブロックの管理情報領域の一構成例を示す部分概略ブロック図 本発明に係る不揮発性半導体記憶装置におけるデータ更新処理とステータス情報の一例を示す表 本発明に係るメモリ管理方法におけるデータ更新処理の処理手順の一例を示すフローチャート 本発明に係るメモリ管理方法のデータ更新処理における管理情報領域の記憶内容の一例を示す表 本発明に係るメモリ管理方法のデータ更新処理におけるメモリセルブロックの記憶内容の一例を示す概略ブロック図 本発明に係るメモリ管理方法における異常対応処理（データ更新処理時）の処理手順の一例を示すフローチャート 本発明に係るメモリ管理方法における復旧処理の処理手順の一例を示すフローチャート 本発明に係るメモリ管理方法の異常対応処理における管理情報領域の記憶内容の一例を示す表 本発明に係るメモリ管理方法の異常対応処理におけるメモリセルブロックの記憶内容の一例を示す概略ブロック図 本発明に係るメモリ管理方法における異常対応処理（復旧処理時）の処理手順の一例を示すフローチャート 従来技術に係る不揮発性半導体記憶装置の通常のデータ更新処理におけるメモリセルブロックの記憶内容を模式的に示す概略ブロック図 従来技術に係る不揮発性半導体記憶装置のデータ更新処理の修復処理におけるメモリセルブロックの記憶内容を模式的に示す概略ブロック図

符号の説明

１ 本発明に係る不揮発性半導体記憶装置（ＩＣカード）
１０ ＣＰＵ（メモリ制御手段）
１１ フラッシュメモリ（不揮発性メモリ）
１２ ＲＡＭ
１３ ＲＯＭ
１４ 接触式用通信Ｉ／Ｆ
１５ 非接触式用通信Ｉ／Ｆ
ＭＢ メモリセルブロック
Ｒｄ データ領域
Ｒａ 管理情報領域
Ｔ１ 論理アドレス記憶領域
Ｔ２、Ｔ４ ステータス情報記憶領域
Ｔ３ ブロック特定情報記憶領域

Claims (9)

1. 複数アドレスからなるメモリセルブロックを複数備える不揮発性メモリと、
   前記不揮発性メモリに対し、メモリセルブロック単位での一括消去処理、所定アドレス数の記憶領域単位またはビット単位での書き込み処理、及び、前記メモリセルブロック単位でのデータ更新処理の制御を行うメモリ制御手段と、を備えた不揮発性半導体記憶装置であって、
   前記データ更新処理が、更新対象の前記データが記憶された前記メモリセルブロックの内の更新元ブロック、及び、更新後の前記データを記憶するための前記メモリセルブロックである更新先ブロックに対する複数の要素処理を含んで構成され、
   前記メモリセルブロックが、所定のデータを記憶するデータ領域と、前記データ更新処理の実行中に、実行中の前記データ更新処理の内の前記要素処理を特定可能なステータス情報を記憶するためのステータス情報記憶領域を備えて構成され、
   前記ステータス情報の夫々が、直前に実行された前記要素処理の前記ステータス情報が記憶されている前記更新先ブロックの前記ステータス情報記憶領域に対する前記書き込み処理の実行のみで、前記ステータス情報記憶領域を次に実行する前記要素処理のステータス情報に更新可能なデータ構成を有することを特徴とする不揮発性半導体記憶装置。
2. 前記データ更新処理が、前記要素処理として、前記更新先ブロックに更新後の前記データを書き込む第１要素処理を含んで構成され、
   前記制御手段が、前記第１要素処理の実行開始時に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第１要素処理の実行中であることを示す前記ステータス情報を書き込むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記データ更新処理が、前記要素処理として、前記更新元ブロックを一括消去する第２要素処理を含んで構成され、
   前記制御手段が、前記第２要素処理の実行開始時に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第２要素処理の実行中であることを示す前記ステータス情報を書き込むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記制御手段が、前記データ更新処理の終了時に、前記更新先ブロックの前記ステータス情報記憶領域に、前記データ更新処理が正常に終了したことを示す前記ステータス情報を書き込むことを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
5. 前記メモリセルブロックが、前記更新元ブロックを特定するための更新元ブロック特定情報を記憶するためのブロック特定情報記憶領域を備えて構成されることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
6. 前記メモリセルブロックが、前記更新元ブロックの論理アドレスを記憶するための論理アドレス記憶領域を備えて構成されることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
7. 前記制御手段が、
   システム初期化時に、前記メモリセルブロックの夫々について、前記ステータス情報記憶領域に前記データ更新処理が正常に終了したことを示す前記ステータス情報が記憶されていない前記メモリセルブロックを検索し、
   前記メモリセルブロックが検索された場合に、前記データ更新処理が異常終了したと判定し、
   前記ステータス情報が示す前記要素処理を特定し、
   特定された前記要素処理が、前記更新先ブロックに更新後の前記データを書き込む第１要素処理である場合に、前記更新先ブロックを一括消去して前記第１要素処理を再開可能な状態にする復旧処理を実行し、
   特定された前記要素処理から前記データ更新処理を再開することを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
8. 請求項１に記載の不揮発性半導体記憶装置におけるメモリ管理方法であって、
   前記データ更新処理において、前記メモリセルブロックから前記更新元ブロックを検索すると共に、前記メモリセルブロックから前記更新先ブロックを選択する前処理工程と、
   前記前処理工程の実行後に、前記更新先ブロックに対し、更新後の前記データを書き込む第１要素処理を実行する第１要素工程と、
   前記第１要素工程の実行後に、前記更新元ブロックを一括消去する第２要素処理を実行する第２要素工程と、を備え、
   前記前処理工程の実行後、前記第１要素工程の実行開始前に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第１要素処理の実行中であることを示す第１要素処理情報を書き込む第１ステータス情報書き込み工程と、
   前記第１要素工程の実行後、前記第２要素工程の実行開始前に、前記更新先ブロックの前記ステータス情報記憶領域に、前記第２要素処理の実行中であることを示す第２要素処理情報を書き込む第２ステータス情報書き込み工程と、
   前記データ更新処理の完了後に、前記データ更新処理が正常に終了したことを示す完了情報を書き込む第３ステータス情報書き込み工程と、を実行することを特徴とするメモリ管理方法。
9. 前記不揮発性半導体記憶装置のシステム初期化時に、前記メモリセルブロックの夫々について、前記ステータス情報記憶領域に前記データ更新処理が正常に終了したことを示す前記ステータス情報が記憶されていない前記メモリセルブロックを検索し、前記メモリセルブロックが検索された場合に、前記データ更新処理が異常終了したと判定する異常終了判定工程と、
   前記異常終了判定工程において異常終了が判定された場合に、前記更新先ブロックの前記ステータス情報から前記要素処理を特定する要素処理特定工程と、
   特定された前記要素処理が、前記更新先ブロックに更新後の前記データを書き込む第１要素処理である場合に、前記更新先ブロックを一括消去して前記第１要素処理を再開可能な状態にする復旧処理を実行する復旧工程と、を備え、
   特定された前記要素処理から前記データ更新処理を再開することを特徴とする請求項９に記載のメモリ管理方法。

Images