JP2008301146A - Frame synchronization method and device in imaging apparatus - Google Patents
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Abstract
Description
本発明は、ビルや工場の監視カメラなどとして用いられる撮像装置におけるフレーム同期方法および装置に関する。 The present invention relates to a frame synchronization method and apparatus in an imaging apparatus used as a surveillance camera for a building or factory.
従来より、ビル、工場、百貨店、スーパーマーケット、または地下街などにおいて、監視または防犯のために監視カメラ(撮像装置)を複数箇所に設置し、撮像された映像(画像)を管理室や中央監視センタなどのモニタ装置で観察しまたは録画装置に記録する監視システムが用いられている。 Conventionally, in buildings, factories, department stores, supermarkets, underground malls, etc., surveillance cameras (imaging devices) are installed at multiple locations for monitoring or crime prevention, and the captured images (images) are managed in a management room or central monitoring center. A monitoring system for observing or recording in a recording device is used.
このような監視システムにおいて、記録された映像を再生する際には、それら複数の監視カメラからの映像を同期させて再生可能とする必要があることから、録画装置への記録の際に複数の監視カメラからの映像を同期して記録しておく必要がある。 In such a monitoring system, when the recorded video is played back, it is necessary to be able to play back the video from the plurality of monitoring cameras in synchronization with each other. It is necessary to record the video from the surveillance camera in synchronization.
このような監視システムにおいて、複数の監視カメラからの映像の同期をとるために、映像信号の基準となる同期信号発生器(SYNC GENERATOR)を設けることが多い。その場合に、各監視カメラは、同期信号発生器から出力される同期信号に周波数および位相を合わせてゲンロックする。また、同期信号発生器を設けない場合には、他の監視カメラから出力される映像信号から同期信号を抽出し、これに同期させてフレームを出力する。 In such a monitoring system, in order to synchronize images from a plurality of monitoring cameras, a synchronization signal generator (SYNC GENERATOR) serving as a reference for the image signal is often provided. In that case, each surveillance camera genlocks the frequency and phase in synchronization with the synchronization signal output from the synchronization signal generator. When no synchronization signal generator is provided, a synchronization signal is extracted from a video signal output from another surveillance camera, and a frame is output in synchronization with this.
従来において、監視カメラの外部から入力される同期信号に当該監視カメラのフレームを同期させるために、種々の方法が提案されている。 Conventionally, various methods have been proposed in order to synchronize the frame of the surveillance camera with a synchronization signal input from the outside of the surveillance camera.
例えば、特許文献1では、外部から入力された外部クロックと内部で生成される内部クロックとの位相差に基づいて内部クロックの周波数を変え、外部クロックを分周したフレーム信号と内部クロックを分周したフレーム信号とを同期させる。
For example, in
また、特許文献2では、外部から供給される映像信号の同期信号である外部同期信号と、内部で生成した同期信号である内部同期信号との一致検出を行い、一致検出信号に基づいて、内部同期信号をカウントして所定値となったときに外部同期信号の選択を指示する。
しかし、従来においては、外部から入力される映像信号の外部フレーム同期信号と監視カメラの内部で生成した内部フレーム同期信号との位相差を、1ライン(1−TVライン)にまとめて補正を行っていたため、外部から入力される映像信号のフレーム周波数が揺らいだ場合や、同一の映像規格の信号であっても監視カメラの内部で生成した内部フレーム同期信号の周波数との偏差が大きい場合には、同期乱れが発生し、これによって映像が歪むという問題があった。 However, conventionally, the phase difference between the external frame synchronization signal of the video signal input from the outside and the internal frame synchronization signal generated inside the surveillance camera is collectively corrected to one line (1-TV line). Therefore, when the frame frequency of the video signal input from the outside fluctuates, or when the deviation from the frequency of the internal frame synchronization signal generated inside the surveillance camera is large even for the same video standard signal There is a problem that synchronization disturbance occurs and the video is distorted.
また、外部から入力される映像信号が、白黒テレビの映像信号規格であるRS170(フレーム周波数:30Hz)とカラーテレビの映像信号規格であるRS170A(フレーム周波数:29.97Hz)というように、フレーム周波数が僅かに異なる映像信号が入力されるシステムにおいては、それぞれのフレーム周波数に対応する2個の水晶発振器を設け、入力映像信号に応じて水晶発振器を切り換えて使用していた。この場合には回路規模が大きくなるという問題がある。 Also, the video signal input from the outside has a frame frequency such as RS170 (frame frequency: 30 Hz) which is a video signal standard for monochrome television and RS170A (frame frequency: 29.97 Hz) which is a video signal standard for color television. In a system in which video signals that are slightly different from each other are input, two crystal oscillators corresponding to the respective frame frequencies are provided, and the crystal oscillators are switched according to the input video signal. In this case, there is a problem that the circuit scale becomes large.
本発明は、上述の問題に鑑みてなされたもので、撮像装置から出力されるフレームを外部から入力される外部フレーム同期信号に同期させるに当たり、同期乱れの発生を抑え映像の歪みも極力抑えることを目的とする。 The present invention has been made in view of the above-described problems. In synchronizing a frame output from an imaging apparatus with an external frame synchronization signal input from the outside, occurrence of synchronization disturbance is suppressed and image distortion is suppressed as much as possible. With the goal.
本発明に係る方法は、撮像装置から出力されるフレームを外部から入力される外部フレーム同期信号と同期させる方法であって、前記撮像装置で生成される内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出し、検出された前記位相差に相当する時間を、1つのフレームを構成する各ラインの走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する。 A method according to the present invention is a method of synchronizing a frame output from an imaging device with an external frame synchronization signal input from the outside, and includes an internal frame synchronization signal generated by the imaging device and the external frame synchronization signal. The time difference corresponding to the detected phase difference is distributed so that the time corresponding to the detected phase difference is uniformly distributed with respect to the scanning time of each line constituting one frame, and the scanning time of each line is adjusted. To do.
位相差に相当する時間を各ラインに対して一様に配分されるように振り分けることにより、同期乱れが抑えられ、画像の歪みも抑えられる。 By distributing the time corresponding to the phase difference so as to be uniformly distributed to each line, synchronization disturbance is suppressed and image distortion is also suppressed.
また、内部フレーム同期信号を、前記撮像装置の内部で発生させたクロック信号を分周することによって生成するとともに、前記各ラインの走査時間を前記クロック信号の分周比を可変することにより調整する。 Further, the internal frame synchronization signal is generated by dividing the clock signal generated inside the imaging apparatus, and the scanning time of each line is adjusted by changing the division ratio of the clock signal. .
これにより、単一の周波数のクロック信号を用いて、フレーム同期信号の周波数の種々異なる映像信号に対応して同期化を実現できる。 Thus, synchronization can be realized using a single frequency clock signal in response to video signals having different frequencies of the frame synchronization signal.
本発明によると、撮像装置から出力されるフレームを外部から入力される外部フレーム同期信号に同期させるに当たり、同期乱れの発生を抑え映像の歪みも極力抑えることができる。 According to the present invention, when synchronizing the frame output from the imaging apparatus with the external frame synchronization signal input from the outside, it is possible to suppress the occurrence of synchronization disturbance and to suppress the distortion of the video as much as possible.
図1は本発明の一実施形態の監視システム1の全体の構成の例を示すブロック図である。
FIG. 1 is a block diagram showing an example of the overall configuration of a
図1において、監視システム1は、複数のカメラ2a,2b,2c、コントローラ3、および管理装置4などによって構成される。カメラ2a,2b,2cは、毎秒30フレーム程度の動画の画像(画像データ)DTを出力するものであり、ビルや工場などにおいて監視カメラとして設置されている。なお、本実施形態では3台のカメラ2a,2b,2cを示したが、2台、または4台以上であってもよい。
In FIG. 1, the
なお、カメラ2a,2b,2cの全部または一部を「カメラ2」と記載することがある。他の要素についても同様である。
Note that all or part of the
コントローラ3は、カメラ2a,2b,2c、の動作や向きなどをコントロールする。また、カメラ2a,2b,2cから出力される画像DTを管理装置4に送る。
The
管理装置4は、装置本体4aおよび表示装置4bを有する。装置本体4aには、処理装置4c、記憶装置4d、図示しない入力装置や指示装置、および通信インタフェースなどが設けられている。各カメラ2a,2b,2cから出力された画像DTは、表示装置4bの画面に表示され、また記憶装置4dに記録(録画)される。管理装置4はコンピュータなどによって構成することが可能である。
The
カメラ2a,2b,2cのうち、1つのカメラ2aは親カメラとして設定されている。親カメラ2aは、それ以外のカメラ(子カメラ)2b,2cが親カメラ2aに対して同期をとるために、カメラ2b,2cに対して画像DTaを出力する。各カメラ2b,2cは、親カメラ2aから送られた画像DTaからフレーム同期信号を抽出し、これを用いてフレーム同期をとる。
Of the
次に、カメラ2bについて、フレーム同期のための回路およびその動作を中心に説明する。
Next, the
カメラ2bは、親カメラ2aから出力される画像DTaからフレーム同期信号(外部フレーム同期信号)を抽出し、この外部フレーム同期信号と、カメラ2bの内部で生成した内部フレーム同期信号とが同期するように処理を行う。つまり、内部フレーム同期信号と外部フレーム同期信号との位相差を検出し、検出された位相差に相当する時間を、1つのフレームを構成する各ライン(走査線)の走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する。
The
その際に、内部フレーム同期信号を、カメラ2bの内部で発生させたクロック信号を分周することによって生成するとともに、各ラインの走査時間をクロック信号の分周比を可変することにより調整する。
At this time, the internal frame synchronization signal is generated by dividing the clock signal generated inside the
より詳しくは、位相差に相当する時間で生成されるクロック信号のクロック数を1つのフレームを構成するラインの数で除算してその商および余りを算出した場合に、1つのフレームを構成するラインの内、余りの値に相当する数のラインについては、当該ラインごとに、商の値に1を加算した値に相当する数の各画素についてその走査を行う時間を短縮しまたは延長し、残りのラインについては、当該ラインごとに、商の値に相当する数の各画素についてその走査を行う時間を短縮しまたは延長する。 More specifically, when the number of clocks of the clock signal generated in the time corresponding to the phase difference is divided by the number of lines constituting one frame and the quotient and the remainder are calculated, the lines constituting one frame For the number of lines corresponding to the remainder value, the scanning time is shortened or extended for each pixel corresponding to the value obtained by adding 1 to the quotient value for each line, and the remaining lines For each line, the scanning time for each pixel corresponding to the quotient value is shortened or extended for each line.
また、本実施形態では、外部フレーム同期信号と内部フレーム同期信号との位相差に基づいて、クロック信号を分周して再生クロック信号を生成する際の分周比を可変してその周波数を制御することにより、画像の同期乱れをなくした。 Also, in this embodiment, based on the phase difference between the external frame synchronization signal and the internal frame synchronization signal, the frequency is controlled by varying the frequency division ratio when generating the recovered clock signal by dividing the clock signal. By doing so, the image synchronization disturbance was eliminated.
なお、外部フレーム同期信号は、親カメラ2aから出力される画像DTaから抽出するのではなく、コントローラ3に同期信号発生器を設けてこれから得るようにしてもよい。以下、図面を参照して説明する。
The external frame synchronization signal may be obtained from a synchronization signal generator provided in the
図2はカメラ2bにおけるフレーム同期装置FSの回路を示す図、図3はクロック発生器の回路の例を示す図、図4は映像信号S1の例を示す図、図5はフレーム同期装置FSにおける各部の信号の状態を示す図、図6は各クロック位置における周波数制御の様子を説明する図である。
2 is a diagram showing a circuit of the frame synchronizer FS in the
図2において、カメラ2bには、フレーム同期装置FSとして、同期分離部11、エッジ検出部12、エッジ検出部13、間隔期間生成部14、補正画素数カウンタ15、補正ライン数カウンタ16、画素数レジスタ17、減算器18、ライン数レジスタ19、減算器20、位相判定部21、可変分周器22、画素カウンタ23、ラインカウンタ24、フレームカウンタ25、およびクロック発生器26などが設けられている。
In FIG. 2, the
同期分離部11は、カメラ2aから出力される映像信号(画像信号)S1から、それに含まれるフレーム同期信号(外部フレーム同期信号)S2を分離し抽出する。
The
図4に示すように、映像信号S1は、例えば、1フレームは2フィールドで構成され、各フィールドには、垂直同期信号、および262.5本のライン分の水平同期信号と映像信号が含まれる。1フレームを構成するラインの数は525本である。1フレームの走査時間は30分の1秒であるので、フレーム同期信号S2の周波数は30Hzであり、30分の1秒ごとに立ち上がり、それぞれの60分の1秒後に立ち下がる。 As shown in FIG. 4, in the video signal S1, for example, one frame is composed of two fields, and each field includes a vertical synchronizing signal, a horizontal synchronizing signal for 262.5 lines, and a video signal. . The number of lines composing one frame is 525. Since the scanning time of one frame is 1/30 second, the frequency of the frame synchronization signal S2 is 30 Hz, and rises every 1/30 second and falls after 1/60 second of each.
エッジ検出部12は、同期分離部11によって抽出されたフレーム同期信号S2の立ち上がり(図4に示す前縁)を検出し、立ち上がりに同期したエッジ信号(エッジパルス)S3を出力する。
The
エッジ検出部13は、カメラ2bの内部で生成したフレーム同期信号(内部フレーム同期信号)S18の立ち上がり(図4に示す前縁)を検出し、立ち上がりに同期したエッジ信号(エッジパルス)S4を出力する。
The
間隔期間生成部14は、これら2つのエッジ信号S3、S4に基づいて、その位相差を検出する。つまり、エッジ信号S3、S4のうちの先に入力される信号の入力時点から後に入力される信号の入力時点までの時間を示す時間幅T1を検出し、時間幅T1の間においてオン(「H」レベル)となる位相差間隔期間信号S5を出力する。
The
補正画素数カウンタ15は、位相差間隔期間信号S5がオンしている間において、クロック発生器26の出力するクロック信号CLKをカウントし、1フレーム当たりのライン数(ここでは「525」)をカウントするごとにキャリー信号S6を出力する。つまり、補正画素数カウンタ15は、カウント値が1フレーム当たりのライン数に達するとカウント値を0にクリアするとともに、その度にキャリー信号S6を出力する。位相差間隔期間信号S5がオフした時点でのカウント値を、そのままカウント値S7として出力する。
The correction pixel number counter 15 counts the clock signal CLK output from the
したがって、補正画素数カウンタ15は、位相差に相当する時間で生成されるクロック信号CLKのクロック数を、1つのフレームを構成するラインの数で除算し、その商に相当する個数のキャリー信号S6と、余りに相当するカウント値S7とを出力することとなる。
Therefore, the correction
補正ライン数カウンタ16は、補正画素数カウンタ15から出力されるキャリー信号S6をカウントし、そのカウント値S8を出力する。
The correction
例えば、位相差間隔期間信号S5がオンの間におけるクロック信号CLKの個数が「1200」であったとすると、1200÷525=2余り150であるから、カウント値S8は「2」、カウント値S7は「150」となる。
For example, if the number of clock signals CLK while the phase difference interval signal S5 is ON is “1200”, 1200 ÷ 525 = 2
カウント値S8の「2」は、位相差を補正するための周波数制御を全ラインに対して行うべき画素数、カウント値S7の「150」は、さらに追加で1画素の周波数制御を行うべきライン数を示す。 “2” of the count value S8 is the number of pixels on which frequency control for correcting the phase difference is to be performed on all lines, and “150” of the count value S7 is a line on which frequency control of one pixel is additionally performed. Indicates a number.
なお、補正画素数カウンタ15および補正ライン数カウンタ16のカウント値S7,S8は、1フレームごとにクリアされる。
The count values S7 and S8 of the correction
画素数レジスタ17には、1ラインあたりの画素数が記憶されており、ライン数レジスタ19には1フレーム当たりのライン数が記憶されている。ここの例では、1ラインあたりの画素数として「780」が記憶され、1フレーム当たりのライン数として「525」が記憶されている。
The pixel number register 17 stores the number of pixels per line, and the
減算器18は、画素数レジスタ17に記憶されている画素数から補正ライン数カウンタ16のカウント値S8を減算し、その結果である減算値S9を出力する。減算値S9は、周波数制御を開始する各ラインの画素番号(以下「制御開始画素番号」と記載することがある)である。
The
ここの例では、780−2=778であるから、全てのラインについて、第778番およびと第779番の画素について周波数制御が行われる。なお、ここでは、780個の画素に対して、0〜779の番号が付されたものとする。
In this example, since 780-2 = 778, frequency control is performed on the 778th and 779th pixels for all lines. Here, it is assumed that
減算器20は、ライン数レジスタ19に記憶されているライン数から補正画素数カウンタ15のカウント値S7を減算し、その結果である減算値S10を出力する。減算値S10は、全ラインの2画素の周波数制御に加えて、1画素の周波数制御を追加で行うライン番号(以下「追加制御開始ライン番号」と記載することがある)である。
The
ここの例では、525−150=375であるから、第375番以降のラインについては、さらに1画素について周波数制御が行われる。つまり、第375番以降のラインについては、合計3画素について周波数制御が行われることとなる。 In this example, since 525-150 = 375, the frequency control is further performed for one pixel for the 375th and subsequent lines. That is, for the 375th and subsequent lines, frequency control is performed for a total of three pixels.
位相判定部21は、エッジ信号S3とエッジ信号S4とを比較し、進み位相であるか遅れ位相であるかを判定する。つまり、フレーム同期信号S2に対してフレーム同期信号S18が進んでいれば進み位相であることを示すPLUS信号S11を出力し、遅れていれば遅れ位相であることを示すMINUS信号S12を出力する。なお、位相差がゼロ、つまり位相が一致している場合には出力しない。その場合には、可変分周器22は元のカウンタデコード値を維持し、分周比を変更しない。
The phase determination unit 21 compares the edge signal S3 and the edge signal S4 to determine whether the phase is a leading phase or a lagging phase. That is, if the frame synchronization signal S18 is advanced with respect to the frame synchronization signal S2, the PLUS signal S11 indicating the advance phase is output, and if it is delayed, the MINUS signal S12 indicating the delay phase is output. When the phase difference is zero, that is, when the phases match, no output is made. In that case, the
可変分周器22は、クロック信号CLKを可変分周比によって分周し、再生クロック信号S13を出力する。可変分周器22は、位相判定部21からPLUS信号S11が出力された場合には、走査時間を延長するために、カウンタデコード値を大きくすることによって分周比を大きくし、再生クロック信号S13の周波数を低くする。例えば、定常時のカウンタデコード値が「10」、つまり分周比が1/10である場合に、カウンタデコード値をプラス1して分周比を1/11とする。これと逆に、MINUS信号S12が出力された場合には、走査時間を短縮するために、カウンタデコード値を小さくすることによって分周比を小さくし、再生クロック信号S13の周波数を高くする。例えば、カウンタデコード値をマイナス1して分周比を1/9とする。
The
但し、可変分周器22における分周比の可変制御は、減算値S9および減算値S10によって特定されるライン番号および画素番号に対応する再生クロック信号S13のみに対して行われる。なお、1フレーム内における画素位置と再生クロック信号S13のクロック位置とは一致する。
However, the variable control of the frequency division ratio in the
例えば、ここでの例では、全てのラインの第778番およびと第779番の画素、および第375番以降のラインの第1番の画素に対してのみ、分周比を1/9とし、これによって各ラインの該当画素の周波数を高くし、ライン全体として走査時間を短縮する。図5においては、最下欄に記載の可変分周器の各ラインにおける斜線で示されたクロック位置(画素位置)において周波数制御を行うこととなる。 For example, in this example, the division ratio is set to 1/9 only for the 778th and 779th pixels of all lines and the 1st pixel of the 375th and subsequent lines, As a result, the frequency of the corresponding pixel in each line is increased, and the scanning time for the entire line is shortened. In FIG. 5, frequency control is performed at clock positions (pixel positions) indicated by diagonal lines in each line of the variable frequency divider described in the bottom column.
すなわち、図6に示すように、位相差がない場合は、CL1で示すように分周比は全て1/10であるが、上のように位相差が生じた場合には、斜線を入れて示したクロック位置(画素位置)に対応する再生クロック信号S13に対して、CL2で示すように分周比を1/9に変更する。 That is, as shown in FIG. 6, when there is no phase difference, the frequency division ratios are all 1/10 as shown by CL1, but when the phase difference occurs as shown above, a diagonal line is put. For the reproduction clock signal S13 corresponding to the indicated clock position (pixel position), the frequency division ratio is changed to 1/9 as indicated by CL2.
その結果、フレーム同期信号S18の周期が短縮され、フレーム同期信号S2に対して前縁での立ち上がりが遅れていたにもかかわらず、最後はフレーム同期信号S2の最後とほぼ一致することとなる。これによって、フレーム同期信号S2に対する位相差が解消され、フレーム同期がとれることとなる。しかも、1つのフレームを構成する各ラインの走査時間が一様にまたは均等に調整されるので、同期乱れなどが発生することなく、映像の歪みも抑えることができる。 As a result, the period of the frame synchronization signal S18 is shortened, and the end of the frame synchronization signal S18 almost coincides with the end of the frame synchronization signal S2 although the rising edge at the leading edge is delayed with respect to the frame synchronization signal S2. As a result, the phase difference with respect to the frame synchronization signal S2 is eliminated, and frame synchronization is achieved. In addition, since the scanning time of each line constituting one frame is adjusted uniformly or evenly, the distortion of the image can be suppressed without causing the synchronization disturbance.
画素カウンタ23は、再生クロック信号S13をカウントし、各ラインにおける画素番号を示すカウント値S14を出力する。つまり、画素カウンタ23は、再生クロック信号S13をカウントし、1ライン当たりの画素数に達するとカウンタをクリアする。そして、カウンタを1回クリアするごとにキャリー信号S15を出力する。 The pixel counter 23 counts the reproduction clock signal S13 and outputs a count value S14 indicating the pixel number in each line. That is, the pixel counter 23 counts the reproduction clock signal S13, and clears the counter when the number of pixels per line is reached. A carry signal S15 is output every time the counter is cleared once.
ラインカウンタ24は、画素カウンタ23から出力されるキャリー信号S15をカウントし、ライン番号を示すカウント値S16を出力する。ラインカウンタ24は、カウント値S16が1フレーム当たりのライン数に達すると、カウンタをクリアする。
The line counter 24 counts the carry signal S15 output from the
フレームカウンタ25は、再生クロック信号S13をカウントし、フレーム同期信号S18を出力する。フレーム同期信号S18は、例えば、2分の1フレーム当たりの画素数に達する毎に「H」と「L」を反転させることによって生成される。また、ラインカウンタ24から出力されるキャリー信号S17を用いてフレーム同期信号S18を生成してもよい。
The
カウント値S14,S16、およびフレーム同期信号S18を得るために、これら画素カウンタ23、ラインカウンタ24、およびフレームカウンタ25などを上に述べた以外に種々組み合わせて構成することが可能である。
In order to obtain the count values S14 and S16 and the frame synchronization signal S18, the
クロック発生器26は、再生クロック信号S13よりも周波数の高いクロック信号CLKを発生する。クロック信号CLKは、可変分周器22で分周されることにより、映像信号の画素に対応した再生クロック信号S13となる。
The
図3に示すように、クロック発生器26は、水晶発振器31および逓倍器32から構成される。この例では、水晶発振器31によって12.2727MHzの周波数のクロック信号を発生させ、逓倍器32によって10倍し、122.727MHzの周波数のクロック信号CLKを出力する。
As shown in FIG. 3, the
このように、ここの例では、可変分周器22のカウンタデコード値を「10」とし、再生クロック信号S13の10倍の周波数のクロック信号CLKを発生する。そして、再生クロック信号S13の10倍のクロック信号CLKを補正画素数カウンタ15がカウントすることにより、補正画素数カウンタ15によりカウントされるクロック数は再生クロック信号S13の場合の10倍となる。したがって、それに対応した画素の再生クロック信号S13の分周比を1/11または1/9とし、これにより再生クロック信号S13の周波数を約1割変化させることにより、フレーム同期信号S18の全体の周期が調整されてフレーム同期信号S2との位相差が解消されるのである。
Thus, in this example, the counter decode value of the
なお、可変分周器22における分周比が離散的であるので、1つのフレーム同期信号S18の周波数制御によって常に完全に同期がとれるわけではないが、そのような周波数制御を各フレームに連続的に実施することにより、フレーム同期信号S18とフレーム同期信号S2との位相差が累積することがなくなり、親カメラ2aの画像DTaと子カメラ2bの画像DTbとのフレーム同期をとることができるのである。
Since the frequency division ratio in the
カメラ2bでは、再生クロック信号S13、または、画素カウンタ23、ラインカウンタ24、フレームカウンタ25から出力される信号を用いて、映像信号を出力するように構成すればよい。
The
上に述べた実施形態において、クロック発生器26の出力するクロック信号CLKに対して、可変分周器22を用いて分周比を可変し、これによってフレーム同期信号S18を生成するので、種々の周波数のフレーム同期信号S18を容易に生成することができる。したがって、フレーム同期信号の周波数が異なる映像信号が入力されるシステムにおいても、単一の水晶発振器(クリスタル)を用いたクロック発生器26によって同期化を実現できる。したがって、複数の水晶発振器を設けた場合のように回路規模が大きくなることがない。
In the embodiment described above, the frequency dividing ratio is varied using the
なお、上に述べた実施形態において、フレーム同期信号S2とフレーム同期信号S18との位相差が1ラインの走査時間の規格値を越える場合には、規格値を越えない範囲で各ラインに振り分けるようにすればよい。 In the embodiment described above, when the phase difference between the frame synchronization signal S2 and the frame synchronization signal S18 exceeds the standard value of the scanning time of one line, it is distributed to each line within the range not exceeding the standard value. You can do it.
上に述べた実施形態において、追加の周波数制御を行うラインについての画素番号を第1番としたが、他の画素番号、例えば上の例では第777番としてもよい。また、全ラインに対して周波数制御を行う画素番号についても、他の番号の画素に対して周波数制御を行ってもよい。
In the embodiment described above, the pixel number for the line on which additional frequency control is performed is the first number. However, other pixel numbers, for example, the
また、上の実施形態では、可変分周器22の分周比のカウンタデコード値を「10」としたが、これ以外の値、例えば、「8」「12」「16」「32」など、適当な値とし、それに応じてクロック発生器26のクロック信号CLKの周波数を設定すればよい。また、分周比を可変する場合に、カウンタデコード値をプラス1またはマイナス1としたが、プラス2、3、4、またはマイナス2、3、4などとしてもよい。また、位相差の大きさに応じて分周比を異ならせてもよい。またクロック位置(画素位置)に応じて分周比を異ならせてもよい。
In the above embodiment, the counter decode value of the frequency division ratio of the
上の実施形態において、エッジ検出部12、エッジ検出部13、間隔期間生成部14、および位相判定部21が、本発明における「位相差を検出する手段」または「位相差検出部」に相当する。また、補正画素数カウンタ15、補正ライン数カウンタ16、画素数レジスタ17、減算器18、ライン数レジスタ19、減算器20、位相判定部21、および可変分周器22が、本発明の「位相差に相当する時間を1つのフレームを構成する各ラインの走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する手段」または「制御部」に相当する。位相判定部21が、本発明における「位相進み遅れ判断部」に相当する。また、減算値S9および減算値S10が、本発明における「クロック位置指定信号」に相当する。
In the above embodiment, the
上の実施形態において、フレーム同期装置FSは、回路素子を用いてハードウエア的に、またはメモリに格納したプログラムをCPUやDSPが実行することによってソフトウエア的に、またはそれらの組み合わせによって、実現することが可能である。 In the above embodiment, the frame synchronizer FS is realized by hardware using circuit elements, by software executed by a CPU or DSP executing a program stored in a memory, or by a combination thereof. It is possible.
上の実施形態において、フレームの周期、1フレームのライン数、1ラインの画素数、その他の定数や値は、上に述べたものに限られることはない。その他、フレーム同期装置FS、カメラ2b、または監視システム1の全体または各部の構造、構成、形状、個数、処理の内容などは、本発明の趣旨に沿って適宜変更することができる。
In the above embodiment, the frame period, the number of lines in one frame, the number of pixels in one line, and other constants and values are not limited to those described above. In addition, the structure, configuration, shape, number, processing contents, etc. of the whole or each part of the frame synchronization device FS, the
本実施形態には次に記載する形態も含まれる。
(付記1)
撮像装置から出力されるフレームを外部から入力される外部フレーム同期信号と同期させる方法であって、
前記撮像装置で生成される内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出し、
検出された前記位相差に相当する時間を、1つのフレームを構成する各ラインの走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する、
ことを特徴とする撮像装置におけるフレーム同期方法。
(付記2)
前記内部フレーム同期信号を、前記撮像装置の内部で発生させたクロック信号を分周することによって生成するとともに、
前記各ラインの走査時間を前記クロック信号の分周比を可変することにより調整する、
付記1記載の撮像装置におけるフレーム同期方法。
(付記3)
前記位相差に相当する時間で生成される前記クロック信号のクロック数を1つのフレームを構成するラインの数で除算してその商および余りを算出した場合に、1つのフレームを構成するラインの内、前記余りの値に相当する数のラインについては、当該ラインごとに、前記商の値に1を加算した値に相当する数の各画素についてその走査を行う時間を短縮しまたは延長し、残りのラインについては、当該ラインごとに、前記商の値に相当する数の各画素についてその走査を行う時間を短縮しまたは延長する、
付記2記載の撮像装置におけるフレーム同期方法。
(付記4)
撮像装置から出力されるフレームを外部から入力される外部フレーム同期信号と同期させるための、撮像装置におけるフレーム同期装置であって、
前記撮像装置で生成される内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出する手段と、
検出された前記位相差に相当する時間を、1つのフレームを構成する各ラインの走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する手段と、
を有することを特徴とする撮像装置におけるフレーム同期装置。
(付記5)
撮像装置から出力されるフレームを外部から入力される外部フレーム同期信号と同期させるための、撮像装置におけるフレーム同期装置であって、
クロック信号発生部と、
前記クロック信号を可変分周比によって分周する可変分周部と、
前記可変分周部の出力する再生クロック信号を分周して内部フレーム同期信号を生成するフレームカウンタと、
前記内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出する位相差検出部と、
前記位相差に相当する時間で生成される前記クロック信号のクロック数に基づいて、前記可変分周部の分周比を可変し、1つのフレームを構成する各ラインにそれぞれ含まれる1ライン分の前記再生クロック信号の周期を可変して各ラインの走査時間を調整する制御部と、
を有することを特徴とする撮像装置におけるフレーム同期装置。
(付記6)
前記制御部は、前記位相差に相当する時間で生成される前記クロック信号のクロック数に基づいて、1つのフレームを構成する各ラインにおいて調整すべきクロック位置を指定するクロック位置指定信号を出力し、
前記可変分周部は、前記再生クロック信号に基づいた1つのフレーム内における各ラインにおけるクロック位置が前記クロック位置指定信号のクロック位置と一致したときに、その分周比を小さくまたは大きく可変して各ラインの走査時間を調整するように制御されている、
付記5記載の撮像装置におけるフレーム同期装置。
(付記7)
前記制御部は、
前記位相差に相当する時間で生成される前記クロック信号をカウントし、1つのフレームを構成するラインの数で除した商および余りを取得し、取得した商および余りに基づいて、前記可変分周部の分周比を可変すべき1つのフレーム内における各ラインにおけるクロック位置を前記可変分周部に対して出力する、
付記6記載の撮像装置におけるフレーム同期装置。
(付記8)
前記内部フレーム同期信号と前記外部フレーム同期信号とにおける位相の進みまたは遅れを判断する位相進み遅れ判断部が設けられ、
前記可変分周部は、前記制御部によって分周比を可変する際に、前記位相進み遅れ判断部からの出力に基づいて、当該分周比を小さくまたは大きく可変する、
付記7記載の撮像装置におけるフレーム同期装置。
The embodiment described below is also included in this embodiment.
(Appendix 1)
A method of synchronizing a frame output from an imaging device with an external frame synchronization signal input from the outside,
Detecting a phase difference between the internal frame synchronization signal generated by the imaging device and the external frame synchronization signal;
The time corresponding to the detected phase difference is distributed so as to be uniformly distributed with respect to the scanning time of each line constituting one frame, and the scanning time of each line is adjusted.
A frame synchronization method in an imaging apparatus.
(Appendix 2)
The internal frame synchronization signal is generated by dividing the clock signal generated inside the imaging device,
Adjusting the scanning time of each line by varying the frequency division ratio of the clock signal;
A frame synchronization method in the imaging apparatus according to
(Appendix 3)
When the quotient and the remainder are calculated by dividing the number of clocks of the clock signal generated in the time corresponding to the phase difference by the number of lines constituting one frame, the line of the lines constituting one frame For the number of lines corresponding to the remainder value, the scanning time is shortened or extended for each number of pixels corresponding to the value obtained by adding 1 to the quotient value for each line, and the rest For each of the lines, for each line, the time for performing scanning for each number of pixels corresponding to the value of the quotient is shortened or extended.
A frame synchronization method in the imaging apparatus according to
(Appendix 4)
A frame synchronization device in an imaging device for synchronizing a frame output from the imaging device with an external frame synchronization signal input from the outside,
Means for detecting a phase difference between the internal frame synchronization signal generated by the imaging apparatus and the external frame synchronization signal;
Means for distributing the time corresponding to the detected phase difference so as to be uniformly distributed with respect to the scanning time of each line constituting one frame, and adjusting the scanning time of each line;
A frame synchronization apparatus in an imaging apparatus, comprising:
(Appendix 5)
A frame synchronization device in an imaging device for synchronizing a frame output from the imaging device with an external frame synchronization signal input from the outside,
A clock signal generator;
A variable divider for dividing the clock signal by a variable dividing ratio;
A frame counter that divides the recovered clock signal output from the variable frequency divider to generate an internal frame synchronization signal;
A phase difference detector that detects a phase difference between the internal frame synchronization signal and the external frame synchronization signal;
Based on the number of clocks of the clock signal generated in the time corresponding to the phase difference, the frequency dividing ratio of the variable frequency dividing unit is varied, and one line included in each line constituting one frame. A control unit that adjusts the scanning time of each line by varying the period of the reproduction clock signal;
A frame synchronization apparatus in an imaging apparatus, comprising:
(Appendix 6)
The control unit outputs a clock position designation signal that designates a clock position to be adjusted in each line constituting one frame based on the number of clocks of the clock signal generated in a time corresponding to the phase difference. ,
The variable frequency dividing unit may change the frequency dividing ratio to be small or large when the clock position in each line in one frame based on the reproduced clock signal coincides with the clock position of the clock position designation signal. Controlled to adjust the scanning time of each line,
The frame synchronization apparatus in the imaging apparatus according to appendix 5.
(Appendix 7)
The controller is
Counting the clock signal generated at a time corresponding to the phase difference, obtaining a quotient and a remainder divided by the number of lines constituting one frame, and based on the obtained quotient and remainder, the variable frequency dividing unit Output the clock position in each line in one frame in which the frequency division ratio is variable to the variable frequency divider.
The frame synchronization apparatus in the imaging apparatus according to appendix 6.
(Appendix 8)
A phase advance / delay determination unit for determining a phase advance or delay in the internal frame synchronization signal and the external frame synchronization signal is provided;
The variable frequency dividing unit varies the frequency dividing ratio to be small or large based on the output from the phase advance / delay determining unit when the control unit varies the frequency dividing ratio.
The frame synchronization apparatus in the imaging apparatus according to appendix 7.
1 監視システム
2b,2c カメラ(撮像装置)
12 エッジ検出部
13 エッジ検出部
14 間隔期間生成部
15 補正画素数カウンタ
16 補正ライン数カウンタ
21 位相判定部
22 可変分周器
23 画素カウンタ
24 ラインカウンタ
25 フレームカウンタ
26 クロック発生器
FS フレーム同期装置
S2 フレーム同期信号(外部フレーム同期信号)
S9 減算値(クロック位置指定信号)
S10 減算値(クロック位置指定信号)
S18 フレーム同期信号S(内部フレーム同期信号)
1
12
S9 Subtraction value (clock position designation signal)
S10 Subtraction value (clock position designation signal)
S18 Frame synchronization signal S (internal frame synchronization signal)
Claims (5)
前記撮像装置で生成される内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出し、
検出された前記位相差に相当する時間を、1つのフレームを構成する各ラインの走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する、
ことを特徴とする撮像装置におけるフレーム同期方法。 A method of synchronizing a frame output from an imaging device with an external frame synchronization signal input from the outside,
Detecting a phase difference between the internal frame synchronization signal generated by the imaging device and the external frame synchronization signal;
The time corresponding to the detected phase difference is distributed so as to be uniformly distributed with respect to the scanning time of each line constituting one frame, and the scanning time of each line is adjusted.
A frame synchronization method in an imaging apparatus.
前記撮像装置で生成される内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出する手段と、
検出された前記位相差に相当する時間を、1つのフレームを構成する各ラインの走査時間に対して一様に配分されるように振り分けて各ラインの走査時間を調整する手段と、
を有することを特徴とする撮像装置におけるフレーム同期装置。 A frame synchronization device in an imaging device for synchronizing a frame output from the imaging device with an external frame synchronization signal input from the outside,
Means for detecting a phase difference between the internal frame synchronization signal generated by the imaging apparatus and the external frame synchronization signal;
Means for distributing the time corresponding to the detected phase difference so as to be uniformly distributed with respect to the scanning time of each line constituting one frame, and adjusting the scanning time of each line;
A frame synchronization apparatus in an imaging apparatus, comprising:
クロック信号発生部と、
前記クロック信号を可変分周比によって分周する可変分周部と、
前記可変分周部の出力する再生クロック信号を分周して内部フレーム同期信号を生成するフレームカウンタと、
前記内部フレーム同期信号と前記外部フレーム同期信号との位相差を検出する位相差検出部と、
前記位相差に相当する時間で生成される前記クロック信号のクロック数に基づいて、前記可変分周部の分周比を可変し、1つのフレームを構成する各ラインにそれぞれ含まれる1ライン分の前記再生クロック信号の周期を可変して各ラインの走査時間を調整する制御部と、
を有することを特徴とする撮像装置におけるフレーム同期装置。 A frame synchronization device in an imaging device for synchronizing a frame output from the imaging device with an external frame synchronization signal input from the outside,
A clock signal generator;
A variable divider for dividing the clock signal by a variable dividing ratio;
A frame counter that divides the recovered clock signal output from the variable frequency divider to generate an internal frame synchronization signal;
A phase difference detector that detects a phase difference between the internal frame synchronization signal and the external frame synchronization signal;
Based on the number of clocks of the clock signal generated in the time corresponding to the phase difference, the frequency dividing ratio of the variable frequency dividing unit is varied, and one line included in each line constituting one frame. A control unit that adjusts the scanning time of each line by varying the period of the reproduction clock signal;
A frame synchronization apparatus in an imaging apparatus, comprising:
前記可変分周部は、前記再生クロック信号に基づいた1つのフレーム内における各ラインにおけるクロック位置が前記クロック位置指定信号のクロック位置と一致したときに、その分周比を小さくまたは大きく可変して各ラインの走査時間を調整するように制御されている、
請求項3記載の撮像装置におけるフレーム同期装置。 The control unit outputs a clock position designation signal that designates a clock position to be adjusted in each line constituting one frame based on the number of clocks of the clock signal generated in a time corresponding to the phase difference. ,
The variable frequency dividing unit may change the frequency dividing ratio to be small or large when the clock position in each line in one frame based on the reproduced clock signal coincides with the clock position of the clock position designation signal. Controlled to adjust the scanning time of each line,
The frame synchronization apparatus in the imaging device according to claim 3.
前記位相差に相当する時間で生成される前記クロック信号をカウントし、1つのフレームを構成するラインの数で除した商および余りを取得し、取得した商および余りに基づいて、前記可変分周部の分周比を可変すべき1つのフレーム内における各ラインにおけるクロック位置を前記可変分周部に対して出力する、
請求項4記載の撮像装置におけるフレーム同期装置。 The controller is
Counting the clock signal generated at a time corresponding to the phase difference, obtaining a quotient and a remainder divided by the number of lines constituting one frame, and based on the obtained quotient and remainder, the variable frequency dividing unit Output the clock position in each line in one frame in which the frequency division ratio is variable to the variable frequency divider.
The frame synchronization apparatus in the imaging device according to claim 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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Country Status (1)
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