JP2008294463A

JP2008294463A - Semiconductor device

Info

Publication number: JP2008294463A
Application number: JP2008189806A
Authority: JP
Inventors: Yoshitaka Kimura; 吉孝木村
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2008-07-23
Filing date: 2008-07-23
Publication date: 2008-12-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device using an SOI substrate without the damage of a semiconductor element during a plasma process. <P>SOLUTION: The semiconductor device includes: an MOS transistor whose drain region is an impurity diffusion region formed in the first region of the SOI substrate with an active layer insulated and separated from a support substrate by a buried oxide film and separated into a plurality of regions including the first and the second regions by a field oxide film having a thickness reaching the buried oxide film; and a first wiring layer. In this case, the first wiring layer has at least one wiring connected to the impurity diffusion region directly or through the wiring of the wiring layer which is the layer lower than the first wiring layer, and a dummy impurity diffusion region formed in the second region of the active layer is connected to the impurity diffusion region through the wiring of the first wiring layer or the wiring of the wiring layer which is the layer lower than the first wiring layer. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＳＯＩ（Silicon-On-Insulator）基板を用いる半導体装置に関するものである。 The present invention relates to a semiconductor device using an SOI (Silicon-On-Insulator) substrate.

半導体装置の製造工程では、例えばプラズマエッチング、スパッタリング、プラズマＣＶＤ（化学気相成長）、イオン注入など様々なプラズマプロセスが使用されている。 In the manufacturing process of a semiconductor device, various plasma processes such as plasma etching, sputtering, plasma CVD (chemical vapor deposition), and ion implantation are used.

このプラズマプロセス中に、その表面上に金属配線やその他の構造が形成された半導体基板に、荷電粒子（イオン、電子）が入射すると、半導体基板に接続されていない浮遊状態の金属配線に電荷が蓄積され、チャージアップ現象が発生する。この金属配線にＭＯＳ（Metal-Oxide Semiconductor）型半導体素子（ＭＯＳ型トランジスタ）のゲート電極が接続されていると、ゲート電極の下のゲート絶縁膜にプラズマダメージが発生する場合がある。すなわち、高電圧が印加されて、その品質が劣化したり、さらには絶縁破壊を起こす場合がある。 During this plasma process, when charged particles (ions, electrons) are incident on a semiconductor substrate on which metal wiring or other structures are formed on its surface, charges are applied to the floating metal wiring that is not connected to the semiconductor substrate. Accumulated and a charge-up phenomenon occurs. If a gate electrode of a MOS (Metal-Oxide Semiconductor) type semiconductor element (MOS type transistor) is connected to the metal wiring, plasma damage may occur in the gate insulating film under the gate electrode. That is, when a high voltage is applied, the quality may deteriorate or dielectric breakdown may occur.

以下、具体例を挙げて説明する。 Hereinafter, a specific example will be described.

図８〜１０は、いずれもゲート酸化膜でプラズマダメージが発生する原理を表す一例の断面図である。ここで、図８は、第１金属配線のプラズマエッチング工程、図９は、図８に続く第２コンタクトホールのプラズマエッチング工程、図１０は、図９に続くパッシベーション膜のプラズマエッチング工程であり、プラズマダメージにより、それぞれＭＯＳ型トランジスタのゲート電極が破壊される様子を概念的に表している。 8 to 10 are cross-sectional views showing examples of the principle that plasma damage occurs in the gate oxide film. 8 is a plasma etching process of the first metal wiring, FIG. 9 is a plasma etching process of the second contact hole following FIG. 8, and FIG. 10 is a plasma etching process of the passivation film following FIG. FIG. 2 conceptually illustrates how a gate electrode of a MOS transistor is destroyed due to plasma damage.

まず、図８において、シリコン基板（半導体基板）６４の表面上には、フィールド酸化膜６６を介して分離された２つのＭＯＳ型トランジスタ６８，７０が形成されている。 First, in FIG. 8, two MOS transistors 68 and 70 separated by a field oxide film 66 are formed on the surface of a silicon substrate (semiconductor substrate) 64.

図中右側のＭＯＳ型トランジスタ６８は、シリコン基板６４の表面近傍に、ソース領域およびドレイン領域となる２つの不純物拡散領域７２，７４が形成され、これら２つの不純物拡散領域７２，７４の間のシリコン基板６４の上に、ゲート絶縁膜７６を介して、紙面に対して垂直方向に延在するゲート電極７８が形成されている。左側のＭＯＳ型トランジスタ７０は、右側のＭＯＳトランジスタ６８を９０゜回転したもので、ゲート電極２８は、図中左右方向に延在している。 In the MOS type transistor 68 on the right side in the figure, two impurity diffusion regions 72 and 74 to be a source region and a drain region are formed in the vicinity of the surface of the silicon substrate 64, and the silicon between these two impurity diffusion regions 72 and 74 is formed. A gate electrode 78 extending in a direction perpendicular to the paper surface is formed on the substrate 64 via a gate insulating film 76. The left MOS transistor 70 is obtained by rotating the right MOS transistor 68 by 90 °, and the gate electrode 28 extends in the horizontal direction in the drawing.

これらの２つのＭＯＳ型トランジスタ６８，７０が形成されたシリコン基板６４の上に第１層間絶縁膜４８が形成され、この第１層間絶縁膜４８に開孔された第１コンタクトホール２６を介して、左側のＭＯＳ型トランジスタ７０のゲート電極２８は、第１層間絶縁膜４８の上に形成された第１金属配線１６と接続されている。 A first interlayer insulating film 48 is formed on the silicon substrate 64 on which these two MOS transistors 68 and 70 are formed, and the first contact hole 26 opened in the first interlayer insulating film 48 is interposed. The gate electrode 28 of the left MOS transistor 70 is connected to the first metal wiring 16 formed on the first interlayer insulating film 48.

図８は、第１金属配線１６を形成するための金属膜を堆積し、その上にフォトレジスト３４を形成し、このフォトレジスト３４をマスクとしてプラズマエッチングしているところである。 In FIG. 8, a metal film for forming the first metal wiring 16 is deposited, a photoresist 34 is formed thereon, and plasma etching is performed using the photoresist 34 as a mask.

この場合、プラズマ雰囲気中の荷電粒子は、エッチングされた後の第１金属配線１６の側面から入射し、この第１金属配線１６の側面積に応じて、第１の金属配線１６、第１コンタクトホール２６および左側のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が蓄積される。そして、その蓄積量が限界量を超えると、ゲート電極２８の下のゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７６が破壊される。 In this case, the charged particles in the plasma atmosphere are incident from the side surface of the first metal wiring 16 after being etched, and the first metal wiring 16 and the first contact according to the side area of the first metal wiring 16. Charges are accumulated in the hole 26 and the gate electrode 28 of the left MOS transistor 70. When the accumulated amount exceeds the limit amount, the characteristics of the gate insulating film 76 under the gate electrode 28 deteriorate or the gate insulating film 76 is destroyed.

続いて、図９は、図８の工程で第１金属配線１６が形成された半導体装置の上に第２層間絶縁膜８０を形成し、この第２層間絶縁膜８０の上にフォトレジスト８２を形成し、このフォトレジスト８２をマスクとして、第２層間絶縁膜８０をプラズマエッチングして、複数の第２コンタクトホール８４を開孔しているところである。 Subsequently, in FIG. 9, a second interlayer insulating film 80 is formed on the semiconductor device in which the first metal wiring 16 is formed in the process of FIG. 8, and a photoresist 82 is formed on the second interlayer insulating film 80. Using the photoresist 82 as a mask, the second interlayer insulating film 80 is plasma etched to open a plurality of second contact holes 84.

この場合、荷電粒子は、開孔された複数の第２コンタクトホール８４の穴底に露出した第１金属配線１６の表面から入射し、これら複数の第２コンタクトホール８４の底面積に応じて、第１金属配線１６、第１コンタクトホール２６および左側のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が蓄積される。そして、その蓄積量が限界量を超えると、ゲート電極２８の下のゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７６が破壊される。 In this case, the charged particles are incident from the surface of the first metal wiring 16 exposed at the bottoms of the plurality of second contact holes 84 opened, and according to the bottom areas of the plurality of second contact holes 84, Charges are accumulated in the first metal wiring 16, the first contact hole 26, and the gate electrode 28 of the left MOS transistor 70. When the accumulated amount exceeds the limit amount, the characteristics of the gate insulating film 76 under the gate electrode 28 deteriorate or the gate insulating film 76 is destroyed.

続いて、図１０は、図９の工程で第２層間絶縁膜８０に第２コンタクトホール８４が開孔された半導体装置の上にパッドとなる第２金属配線８６を形成し、この第２金属配線８６が形成された半導体装置の上にパッシベーション膜８８を形成し、このパッシベーション膜８８の上にフォトレジスト９０を形成し、このフォトレジスト９０をマスクとしてパッシベーション膜８８をプラズマエッチングし、パッド開口部９２を開孔しているところである。 Subsequently, in FIG. 10, a second metal wiring 86 serving as a pad is formed on the semiconductor device in which the second contact hole 84 is opened in the second interlayer insulating film 80 in the step of FIG. A passivation film 88 is formed on the semiconductor device on which the wiring 86 is formed, a photoresist 90 is formed on the passivation film 88, the passivation film 88 is plasma-etched using the photoresist 90 as a mask, and a pad opening is formed. 92 is being opened.

この場合、荷電粒子は、開口されたパッド開口部９２の穴底に露出した第２金属配線８６の表面から入射し、このパッド開口部９２の平面積に応じて、第２金属配線８６、第２コンタクトホール８４、第１金属配線１６、第１コンタクトホール２６および左側のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が蓄積される。そして、その蓄積量が限界量を超えると、ゲート電極２８の下のゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７６が破壊される。 In this case, charged particles are incident from the surface of the second metal wiring 86 exposed at the hole bottom of the opened pad opening 92, and the second metal wiring 86, the second metal wiring 86, and the second metal wiring 86 Charges are accumulated in the two contact holes 84, the first metal wiring 16, the first contact holes 26, and the gate electrode 28 of the left MOS transistor 70. When the accumulated amount exceeds the limit amount, the characteristics of the gate insulating film 76 under the gate electrode 28 deteriorate or the gate insulating film 76 is destroyed.

このように、プラズマ雰囲気中に晒された金属配線は荷電粒子を捕獲するアンテナとして作用し、ゲート電極に直接、ないしは下層の配線層の配線を介して接続された金属配線のプラズマエッチング時の平面積（上面積）や側面積、または、この金属配線上のコンタクトホールやパッド開口部の平面積の増加に応じてゲート絶縁膜の劣化は著しくなる。この現象は、一般的にアンテナ効果と呼ばれている。 In this way, the metal wiring exposed to the plasma atmosphere acts as an antenna for capturing charged particles, and the metal wiring connected to the gate electrode directly or via the wiring of the lower wiring layer is flat during plasma etching. As the area (upper area), the side area, or the flat area of the contact hole or pad opening on the metal wiring increases, the gate insulating film deteriorates significantly. This phenomenon is generally called an antenna effect.

前述のアンテナ効果によるプラズマダメージを緩和するためには、例えば特許文献１〜３等に開示されているように、アンテナルールと呼ばれるレイアウト設計上の制限を設けたり、抵抗やダイオード等の保護用素子を設けるのが一般的である。例えば、不純物拡散領域に接続されていない金属配線をゲート電極に接続する場合、従来より、ゲート電極の面積に対する金属配線の面積の比（アンテナ比）を所定の値以下に制限することが行われている。 In order to mitigate plasma damage due to the antenna effect described above, for example, as disclosed in Patent Documents 1 to 3 and the like, there are restrictions on layout design called antenna rules, and protective elements such as resistors and diodes. Is generally provided. For example, when a metal wiring not connected to the impurity diffusion region is connected to the gate electrode, conventionally, the ratio of the area of the metal wiring to the area of the gate electrode (antenna ratio) is limited to a predetermined value or less. ing.

特開平８−９７４１６号JP-A-8-97416 特開平１１−１８６３９４号JP-A-11-186394 特開平１１−２９７８３６号公報Japanese Patent Laid-Open No. 11-297836

従来のアンテナルールは、半導体基板に接続されていない金属配線をゲート電極に接続する場合にのみ適用される。図１１に示すように、金属配線１６の一部が不純物拡散領域７４に接続されていれば、プラズマプロセス中に入射した荷電粒子が不純物拡散領域７４を通してシリコン基板６４中に放出されるため、ゲート電極２８に高電圧が印加されることはなく、ゲート絶縁膜７６の特性が劣化したり、絶縁破壊されるということもない。 The conventional antenna rule is applied only when a metal wiring not connected to the semiconductor substrate is connected to the gate electrode. As shown in FIG. 11, if a part of the metal wiring 16 is connected to the impurity diffusion region 74, the charged particles incident during the plasma process are emitted into the silicon substrate 64 through the impurity diffusion region 74. A high voltage is not applied to the electrode 28, and the characteristics of the gate insulating film 76 are not deteriorated or dielectric breakdown does not occur.

しかしながら、図１２に示すように、ＳＯＩ基板を用いる半導体装置では、不純物拡散領域７２，７４が埋め込み酸化膜３６によりシリコン支持基板３８と絶縁分離されているため、プラズマプロセス中に入射した荷電粒子を放出する経路が遮断される。従って、アンテナ効果により、図中左側のＭＯＳ型トランジスタ７０のゲート絶縁膜７６よりもむしろ右側のＭＯＳ型トランジスタ６８の不純物拡散領域７４の下の埋め込み酸化膜３６が先に絶縁破壊され易い。 However, as shown in FIG. 12, in the semiconductor device using the SOI substrate, since the impurity diffusion regions 72 and 74 are isolated from the silicon support substrate 38 by the buried oxide film 36, the charged particles incident during the plasma process are not separated. The release route is blocked. Therefore, due to the antenna effect, the buried oxide film 36 under the impurity diffusion region 74 of the right MOS type transistor 68 rather than the gate insulating film 76 of the left MOS type transistor 70 in the drawing is likely to break down first.

また、前述のように、不純物拡散領域がＭＯＳ型トランジスタのソースまたはドレインである場合、埋め込み酸化膜には損傷を与えない比較的軽度なチャージアップであっても、ＭＯＳ型トランジスタに損傷を与え、ソース−ドレイン間のリーク電流の増加や、しきい値電圧の変動等の問題を引き起こす場合もある。 Further, as described above, when the impurity diffusion region is the source or drain of the MOS transistor, the MOS transistor is damaged even if it is a relatively slight charge-up that does not damage the buried oxide film. There are cases where problems such as an increase in leakage current between the source and the drain and a fluctuation in threshold voltage may occur.

しかし、従来は、ゲート絶縁膜の破壊を防止するための技術は存在するが、ＳＯＩ基板を用いた半導体装置の埋め込み酸化膜３６の絶縁破壊を防止する技術は何ら提案されていなかった。 However, conventionally, there is a technique for preventing the breakdown of the gate insulating film, but no technique for preventing the dielectric breakdown of the buried oxide film 36 of the semiconductor device using the SOI substrate has been proposed.

本発明の目的は、前記従来技術に基づく問題点を解消し、プラズマプロセス中における半導体素子の損傷のないＳＯＩ基板を用いる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device using an SOI substrate which eliminates the problems based on the prior art and does not damage a semiconductor element during a plasma process.

上記目的を達成するために、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記活性層の第２の領域に形成されたダミー不純物拡散領域が、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置を提供するものである。 In order to achieve the above object, the present invention includes first and second regions by a field oxide film having a thickness reaching the buried oxide film while being isolated from the support substrate by the buried oxide film. In an SOI substrate having an active layer separated into a plurality of regions, a semiconductor device having a MOS transistor having a drain region as an impurity diffusion region formed in the first region, and a first wiring layer,
The first wiring layer has at least one wiring connected to the impurity diffusion region directly or via a wiring of a wiring layer lower than the first wiring layer;
Further, the dummy impurity diffusion region formed in the second region of the active layer is connected to the impurity diffusion region via the wiring of the first wiring layer or the wiring of the wiring layer below the first wiring layer. The semiconductor device is characterized by being connected to each other.

ここで、前記ダミー拡散領域が容量素子として用いられることが好ましい。 Here, the dummy diffusion region is preferably used as a capacitive element.

また、本発明は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、前記埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、前記第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する半導体装置において、
前記第１の配線層が、前記不純物拡散領域に、直接か、または、該第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、
さらに、前記支持基板に形成されたＰ／Ｎ接合ダイオードが、前記不純物拡散領域に、前記第１の配線層の配線もしくは前記第１の配線層より下層の配線層の配線を介して接続されていることを特徴とする半導体装置を提供する。 The present invention also provides an active layer that is isolated from a support substrate by a buried oxide film and separated into a plurality of regions including a first region by a field oxide film having a thickness reaching the buried oxide film. In a semiconductor device having an SOI substrate having a MOS transistor having a drain region as an impurity diffusion region formed in the first region, and a first wiring layer,
The first wiring layer has at least one wiring connected to the impurity diffusion region directly or via a wiring of a wiring layer lower than the first wiring layer;
Further, a P / N junction diode formed on the support substrate is connected to the impurity diffusion region via a wiring of the first wiring layer or a wiring of a wiring layer below the first wiring layer. A semiconductor device is provided.

本発明によれば、ＳＯＩ基板上に形成された不純物拡散領域に接続される配線層の総面積、コンタクトホールの総面積やパッド開口部の面積を所定の値以下に制限することにより、プラズマプロセス中のチャージアップによる半導体素子の破壊を防止することができ、信頼性の高い半導体装置を実現すると共に、半導体装置の製造歩留りを向上させることができる。また、ダミー不純物拡散領域を付加したり、バッファを挿入することにより、また、下層の配線を分割し、かつ分割後の配線を上層の配線を介して接続することにより、アンテナ比を低減することが可能になり、回路設計上の制約を大幅に緩和することができる。 According to the present invention, the plasma process is performed by limiting the total area of the wiring layers connected to the impurity diffusion region formed on the SOI substrate, the total area of the contact holes, and the area of the pad opening to a predetermined value or less. It is possible to prevent destruction of the semiconductor element due to charge-up in the inside, to realize a highly reliable semiconductor device, and to improve the manufacturing yield of the semiconductor device. Also, the antenna ratio can be reduced by adding a dummy impurity diffusion region or inserting a buffer, or by dividing the lower layer wiring and connecting the divided wiring via the upper layer wiring. Therefore, restrictions on circuit design can be greatly eased.

以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体装置を詳細に説明する。 Hereinafter, a semiconductor device of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明に関わるレイアウト方法を適用する半導体装置の一実施例のレイアウト概念図である。同図に示す半導体装置１０は、不純物拡散領域が埋め込み酸化膜によりシリコン支持基板から絶縁分離された、すなわち、ＳＯＩ（Silicon-On-Insulator）基板の活性層内に形成されたものである。そして、このような不純物拡散領域を有する２つのＣＭＯＳ（相補型ＭＯＳ）インバータ１２，１４が所定間隔離れた位置に配置され、第１金属配線１６を介して直列に接続されている。 FIG. 1 is a layout conceptual diagram of an embodiment of a semiconductor device to which a layout method according to the present invention is applied. The semiconductor device 10 shown in the figure has an impurity diffusion region isolated from a silicon support substrate by a buried oxide film, that is, formed in an active layer of an SOI (Silicon-On-Insulator) substrate. Two CMOS (complementary MOS) inverters 12 and 14 having such an impurity diffusion region are arranged at positions spaced apart from each other by a predetermined distance, and are connected in series via a first metal wiring 16.

ここで、それぞれのインバータ１２，１４は、Ｐ型およびＮ型ＭＯＳＦＥＴ（電界効果トランジスタ）１８および２０を備えている。 Here, each of the inverters 12 and 14 includes P-type and N-type MOSFETs (field effect transistors) 18 and 20.

Ｐ型およびＮ型拡散領域（不純物拡散領域）２２，２４のソース領域は、それぞれ第１コンタクトホール（接続孔）２６を介して電源配線およびグランド配線に接続されている。また、Ｐ型およびＮ型拡散領域２２，２４のドレイン領域は、第１コンタクトホール２６を介して共に第１金属配線１６に接続されている。また、Ｐ型およびＮ型拡散領域２２，２４の上を通過し、その左側のソース領域と右側のドレイン領域とを分けるようにゲート電極２８が形成されている。 The source regions of the P-type and N-type diffusion regions (impurity diffusion regions) 22 and 24 are connected to the power supply wiring and the ground wiring through first contact holes (connection holes) 26, respectively. Further, the drain regions of the P-type and N-type diffusion regions 22 and 24 are both connected to the first metal wiring 16 through the first contact hole 26. A gate electrode 28 is formed so as to pass over the P-type and N-type diffusion regions 22 and 24 and to separate the left source region and the right drain region.

図示例の半導体装置１０において、第１金属配線１６の総面積と第１金属配線１６が接続されたＰ型およびＮ型拡散領域２２，２４（ドレイン領域）の面積との比は、第１金属配線１６の加工（パターニング）、もしくは第１金属配線１６を覆う第１層間絶縁膜（絶縁層）（図３参照）４８の堆積のためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、所定の値以下に制限されている。 In the semiconductor device 10 of the illustrated example, the ratio between the total area of the first metal wiring 16 and the areas of the P-type and N-type diffusion regions 22 and 24 (drain regions) to which the first metal wiring 16 is connected is the first metal. Characteristics of the P-type and N-type MOSFETs 18 and 20 in the plasma process for processing the wiring 16 (patterning) or for depositing a first interlayer insulating film (insulating layer) 48 (see FIG. 3) covering the first metal wiring 16 Is limited to a predetermined value or less.

ここで、第１金属配線１６の総面積とは、プラズマプロセス中に、プラズマ雰囲気に晒される第１金属配線１６の合計面積である。第１金属配線１６の加工工程では第１金属配線１６の側面積、第１層間絶縁膜の堆積工程では第１金属配線１６の平面積と側面積の合計である。複数の第１金属層配線が同一の不純物拡散層にコンタクトホールを介して接続されている場合には、その複数の第１金属配線の面積の合計が、第１金属配線の総面積になる。また、Ｐ型およびＮ型拡散領域２２，２４の面積とは、ＳＯＩ基板の活性層内に形成され、第１金属配線１６にコンタクトホール２６を介して接続された不純物拡散領域２２，２４の合計平面積である。 Here, the total area of the first metal wiring 16 is the total area of the first metal wiring 16 exposed to the plasma atmosphere during the plasma process. In the processing process of the first metal wiring 16, the side area of the first metal wiring 16 is the sum of the plane area and the side area of the first metal wiring 16 in the deposition process of the first interlayer insulating film. When a plurality of first metal layer wirings are connected to the same impurity diffusion layer via contact holes, the total area of the plurality of first metal wirings is the total area of the first metal wirings. The area of the P-type and N-type diffusion regions 22 and 24 is the total of the impurity diffusion regions 22 and 24 formed in the active layer of the SOI substrate and connected to the first metal wiring 16 through the contact hole 26. It is a flat area.

本実施例では、第１金属配線１６の総面積（側面積）とインバータ１２，１４のＰ型およびＮ型拡散領域２２，２４の面積との比（アンテナ比）を１００：１に制限する。これにより、例えばインバータ１２，１４のドレイン領域２２，２４の合計面積が４μｍ²である場合、第１金属配線１６の総面積は４００μｍ²が上限となる。第１金属配線の厚さが０．４μｍであるとすると、その配線長は４００÷（０．４×２）＝５００μｍ以下に制限される。 In this embodiment, the ratio (antenna ratio) between the total area (side area) of the first metal wiring 16 and the areas of the P-type and N-type diffusion regions 22 and 24 of the inverters 12 and 14 is limited to 100: 1. Accordingly, for example, when the total area of the drain regions 22 and 24 of the inverters 12 and 14 is 4 μm ² , the upper limit of the total area of the first metal wiring 16 is 400 μm ² . If the thickness of the first metal wiring is 0.4 μm, the wiring length is limited to 400 ÷ (0.4 × 2) = 500 μm or less.

このように、第１金属配線１６の総面積とその金属配線１６に接続される不純物拡散領域の面積との比を所定の値以下に制限することにより、第１金属配線１６および不純物拡散領域２２，２４に蓄積される電荷量を低く抑えることができるため、第１金属配線１６の加工工程や、第１層間絶縁膜の堆積工程でのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性の劣化を防止することができる。 Thus, by limiting the ratio of the total area of the first metal wiring 16 and the area of the impurity diffusion region connected to the metal wiring 16 to a predetermined value or less, the first metal wiring 16 and the impurity diffusion region 22 are reduced. , 24 can be kept low, so that the characteristics of the P-type and N-type MOSFETs 18 and 20 in the plasma process in the processing step of the first metal wiring 16 and the deposition step of the first interlayer insulating film can be suppressed. Can be prevented.

続いて、図２は、本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。同図に示す半導体装置３０は、図１に示す半導体装置１０において、さらに、２つのＭＯＳインバータ１２，１４の間を接続する第１金属配線１６に第１コンタクトホール２６を介してダミーの不純物拡散領域３２を不純物拡散領域２２，２４と並列に接続したものである。これにより、ダミー不純物拡散領域３２は容量素子として用いられる。 Next, FIG. 2 is a layout conceptual diagram of another embodiment of the semiconductor device to which the layout method according to the present invention is applied. The semiconductor device 30 shown in the figure is the same as the semiconductor device 10 shown in FIG. 1 except that dummy impurity diffusion is performed on the first metal wiring 16 connecting the two MOS inverters 12 and 14 via the first contact hole 26. The region 32 is connected in parallel with the impurity diffusion regions 22 and 24. Thereby, the dummy impurity diffusion region 32 is used as a capacitive element.

なお、前述の特許文献１には、従来の半導体装置のゲート絶縁膜に対するプラズマダメージ対策として、金属配線とゲート電極との間にダイオードおよび抵抗を構成するＮ型拡散層を介在させることが提案されている。この従来技術のＮ型拡散層とは異なり、本願発明のダミー不純物拡散領域３２は、埋め込み酸化膜によりシリコン支持基板から絶縁分離されているため、ダイオードとしては機能しない。また、この従来技術では、金属配線を切断し、Ｎ型拡散層を抵抗として直列に接続する。これに対して本発明では、金属配線を切断することなく、ダミー不純物拡散領域３２を不純物拡散領域２２，２４と並列に接続する。 In the above-mentioned Patent Document 1, it is proposed that an N-type diffusion layer constituting a diode and a resistor is interposed between the metal wiring and the gate electrode as a countermeasure against plasma damage to the gate insulating film of the conventional semiconductor device. ing. Unlike the conventional N-type diffusion layer, the dummy impurity diffusion region 32 of the present invention does not function as a diode because it is isolated from the silicon support substrate by the buried oxide film. Moreover, in this prior art, metal wiring is cut | disconnected and an N type diffused layer is connected in series as resistance. On the other hand, in the present invention, the dummy impurity diffusion region 32 is connected in parallel with the impurity diffusion regions 22 and 24 without cutting the metal wiring.

ダミー不純物拡散領域３２は、アンテナ比の制限を満足するように、第１金属配線１６の総面積と不純物拡散領域２２，２４の面積との第１の比か、もしくは、第１金属配線１６上に設けられるコンタクトホールの総面積と不純物拡散領域２２，２４の面積との第２の比が、これら第１および第２の比に対してそれぞれ定められた所定の値を超える場合に接続される。 The dummy impurity diffusion region 32 has a first ratio between the total area of the first metal wiring 16 and the area of the impurity diffusion regions 22 and 24 or on the first metal wiring 16 so as to satisfy the limitation of the antenna ratio. When the second ratio between the total area of the contact holes provided in the area and the area of the impurity diffusion regions 22 and 24 exceeds a predetermined value defined for each of the first and second ratios, the connection is established. .

もしくは、これらの比が所定の値を超える可能性が高い箇所には、実際に超えているかいないかの検証を行うことなく、ダミー不純物拡散領域３２を接続し、もしくはその他の方法による対策を行い、実際に所定の値を超えた場合であってもプラズマダメージによる劣化が起きないようにすることも可能である。例えば、半導体装置内の回路ブロックの出力端子と、同一半導体装置内の他の回路ブロックの入力端子とを接続する配線は、数ｍｍ以上の長さを有する場合が多い。このため、回路ブロックの出力端子を構成するＭＯＳトランジスタの不純物拡散領域と、出力端子に接続される配線の面積との比は、所定の値を超える可能性が高い。 Alternatively, a dummy impurity diffusion region 32 is connected to a portion where these ratios are likely to exceed a predetermined value without verifying whether or not the ratio is actually exceeded, or measures are taken by other methods. Even if the predetermined value is actually exceeded, it is possible to prevent deterioration due to plasma damage. For example, a wiring connecting an output terminal of a circuit block in a semiconductor device and an input terminal of another circuit block in the same semiconductor device often has a length of several mm or more. For this reason, the ratio between the impurity diffusion region of the MOS transistor constituting the output terminal of the circuit block and the area of the wiring connected to the output terminal is likely to exceed a predetermined value.

図３の断面図に示すように、フォトレジスト３４をマスクとする第１金属配線１６の加工工程で、その側面から入射した荷電粒子は、不純物拡散領域２５（２２，２４）／埋め込み酸化膜３６／シリコン支持基板３８により構成されるキャパシタに蓄積され、埋め込み酸化膜３６の両端に電圧が印加される。プラズマプロセスで入射する電荷が一定量であるとすると、キャパシタの容量が大きいほど埋め込み酸化膜３６に印加される電圧は低下し、その絶縁破壊を防止できる。 As shown in the cross-sectional view of FIG. 3, in the processing step of the first metal wiring 16 using the photoresist 34 as a mask, charged particles incident from the side surface of the impurity diffused regions 25 (22, 24) / buried oxide film 36. / A voltage is applied to both ends of the buried oxide film 36, which is stored in a capacitor constituted by the silicon support substrate 38. Assuming that the charge incident in the plasma process is a certain amount, the voltage applied to the buried oxide film 36 decreases as the capacitance of the capacitor increases, and the dielectric breakdown can be prevented.

従って、第１金属配線１６に対して、不純物拡散領域２５（すなわち、ＣＭＯＳインバータ１２のＰ型およびＮ型ドレイン拡散領域２２，２４）と並列にダミー不純物拡散領域３２を付加することにより、合計のキャパシタが増加して、埋め込み酸化膜３６に印加される電圧が低下する。すなわち、アンテナ比を本来の不純物拡散領域２５とダミー不純物拡散領域３２の合計で計算すればよく、アンテナ比を低減することが可能になる。 Therefore, the dummy impurity diffusion region 32 is added to the first metal wiring 16 in parallel with the impurity diffusion region 25 (that is, the P-type and N-type drain diffusion regions 22 and 24 of the CMOS inverter 12). As the capacitor increases, the voltage applied to the buried oxide film 36 decreases. That is, the antenna ratio may be calculated by the sum of the original impurity diffusion region 25 and the dummy impurity diffusion region 32, and the antenna ratio can be reduced.

なお、接続するダミー不純物拡散領域３２の個数は１つに限定されず、必要に応じて、１本の第１金属配線１６に複数個のダミー不純物拡散領域３２を並列に接続してもよい。 The number of dummy impurity diffusion regions 32 to be connected is not limited to one, and a plurality of dummy impurity diffusion regions 32 may be connected in parallel to one first metal wiring 16 as necessary.

不純物拡散領域２２，２４の面積が大きい場合には、別の第１コンタクト孔２６を介して別の第１金属配線１６を不純物拡散領域２２，２４に接続し、その配線にダミー不純物拡散領域３２を接続するようにしてもよい。 When the area of the impurity diffusion regions 22 and 24 is large, another first metal wiring 16 is connected to the impurity diffusion regions 22 and 24 through another first contact hole 26 and the dummy impurity diffusion region 32 is connected to the wiring. May be connected.

ダミー不純物拡散領域３２の代わりに、支持基板３８に形成されるダイオードを接続してもよい。図４には、支持基板３８と、その表面に形成された反対導電型の拡散領域との間に形成されたダイオード（Ｐ／Ｎ接合）を、第１金属配線１６に接続した半導体装置４０の断面図を示す。図では、Ｐ型の支持基板を利用する場合を例に、Ｎ型不純物拡散領域３９を支持基板の表面に形成した例を示した。 Instead of the dummy impurity diffusion region 32, a diode formed on the support substrate 38 may be connected. 4 shows a semiconductor device 40 in which a diode (P / N junction) formed between a support substrate 38 and a diffusion region of an opposite conductivity type formed on the surface of the support substrate 38 is connected to a first metal wiring 16. A cross-sectional view is shown. In the figure, an example in which an N-type impurity diffusion region 39 is formed on the surface of the support substrate is shown by way of example in which a P-type support substrate is used.

このようなＮ型不純物拡散領域３９の形成のためには、例えば、ＭＯＳトランジスタ６８，７０のゲート電極２８およびその側壁のサイドウォール２９を形成した後に、Ｎ型不純物拡散領域３９を形成すべき位置のフィールド酸化膜６６および埋め込み酸化膜３６をエッチングして開口を形成する。そして、ＮチャネルＭＯＳトランジスタのソース、ドレイン領域を構成するＮ型拡散領域２４の形成と同時に、この開口の底面の支持基板３８の表面にＮ型不純物拡散領域３９の形成を行う。その後、ＭＯＳトランジスタ６８，７０を覆うとともに、埋め込み酸化膜３６に形成した開口を埋め込む層間絶縁膜４８を堆積する。そしてこの層間絶縁膜４８に、ＭＯＳトランジスタ６８，７０のソース、ドレイン領域やゲート電極に接続するための第１コンタクト孔２６を形成すると同時に、Ｎ型不純物拡散層３９に接続するための第１コンタクト孔２６を形成し、第１金属配線１６に接続する。 In order to form such an N-type impurity diffusion region 39, for example, after forming the gate electrode 28 of the MOS transistors 68 and 70 and the sidewall 29 on the side wall thereof, a position where the N-type impurity diffusion region 39 is to be formed. The field oxide film 66 and the buried oxide film 36 are etched to form openings. Then, simultaneously with the formation of the N-type diffusion region 24 constituting the source and drain regions of the N-channel MOS transistor, the N-type impurity diffusion region 39 is formed on the surface of the support substrate 38 at the bottom of this opening. Thereafter, an interlayer insulating film 48 that covers the MOS transistors 68 and 70 and fills the opening formed in the buried oxide film 36 is deposited. In the interlayer insulating film 48, first contact holes 26 for connecting to the source and drain regions and gate electrodes of the MOS transistors 68 and 70 are formed, and at the same time, a first contact for connecting to the N-type impurity diffusion layer 39 is formed. A hole 26 is formed and connected to the first metal wiring 16.

この場合、シリコン支持基板３８とＮ型不純物拡散領域３９との間に形成されたＰ／Ｎ接合が、不純物拡散領域２２，２４とシリコン支持基板３８との間のキャパシタに並列に接続される。そして、プラズマプロセスで入射し、蓄積された電荷によって不純物拡散領域２２，２４とシリコン支持基板３８との間のキャパシタに印加される電圧が高くなると、Ｐ／Ｎ接合に電流が流れ、電荷が逃がされる。この結果、埋め込み酸化膜３６に印加される電圧は低下し、その絶縁破壊を防止できる。 In this case, the P / N junction formed between the silicon support substrate 38 and the N-type impurity diffusion region 39 is connected in parallel to the capacitor between the impurity diffusion regions 22 and 24 and the silicon support substrate 38. Then, when the voltage applied to the capacitor between the impurity diffusion regions 22 and 24 and the silicon support substrate 38 is increased by the charge that is incident and accumulated by the plasma process, a current flows through the P / N junction, and the charge is released. It is. As a result, the voltage applied to the buried oxide film 36 decreases, and the breakdown can be prevented.

第１金属配線１６にダミー不純物拡散領域３２やダイオードを接続する代わりに、図５の半導体装置５０のように、第１金属配線１６を途中で分割し、バッファ４２を挿入してもよい。バッファ４２は、２つのＭＯＳインバータ４４，４６を直列に接続したものであり、論理は変化しない。このバッファ４２を挿入することにより、第１金属配線１６が２つに分割され、アンテナ比を低減することができる。 Instead of connecting the dummy impurity diffusion region 32 and the diode to the first metal wiring 16, the first metal wiring 16 may be divided in the middle and the buffer 42 may be inserted as in the semiconductor device 50 of FIG. The buffer 42 has two MOS inverters 44 and 46 connected in series, and the logic does not change. By inserting this buffer 42, the first metal wiring 16 is divided into two, and the antenna ratio can be reduced.

なお、挿入するバッファ４２の個数は１つに限定されず、必要に応じて、１本の第１金属配線１６に複数個のバッファ４２を直列に接続し、第１の金属配線１６を複数に分割してもよい。 The number of buffers 42 to be inserted is not limited to one. If necessary, a plurality of buffers 42 are connected in series to one first metal wiring 16, and a plurality of first metal wirings 16 are connected. It may be divided.

前述のように、第１金属配線１６にダミー不純物拡散領域３２を接続すると、信号の伝搬経路に余分な容量が付加されるため、インバータ１２からインバータ１４への信号の伝搬遅延が増大する。これに対し、バッファ４２を挿入する場合、この遅延の問題が生じないという利点がある。しかし、バッファ４２を挿入する場合、第１金属配線１６にダミー不純物拡散領域３２を接続するよりも大きなレイアウト面積を必要とする。 As described above, when the dummy impurity diffusion region 32 is connected to the first metal wiring 16, extra capacitance is added to the signal propagation path, so that the signal propagation delay from the inverter 12 to the inverter 14 increases. On the other hand, when the buffer 42 is inserted, there is an advantage that this delay problem does not occur. However, when the buffer 42 is inserted, a larger layout area is required than when the dummy impurity diffusion region 32 is connected to the first metal wiring 16.

また、第１金属配線１６にバッファ４２を挿入して第１金属配線１６を分割する代わりに、アンテナ比を満足するように第１金属配線１６を分割し、分割後の配線を第１金属配線１６よりも上層の配線を介して接続してもよい。この場合、第１金属配線１６の加工工程時に上層の配線は存在せず、第１金属配線１６は電気的に分断されているため、バッファ４２を挿入した場合と同様の効果を得ることができる。 Further, instead of inserting the buffer 42 into the first metal wiring 16 and dividing the first metal wiring 16, the first metal wiring 16 is divided so as to satisfy the antenna ratio, and the divided wiring is used as the first metal wiring. You may connect via the wiring of a layer higher than 16. In this case, there is no upper layer wiring during the processing process of the first metal wiring 16, and the first metal wiring 16 is electrically separated, so that the same effect as when the buffer 42 is inserted can be obtained. .

続いて、図６は、本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。同図に示す半導体装置６０は、図１，２および５の場合と同じく、不純物拡散領域が埋め込み酸化膜によりシリコン支持基板から絶縁分離されたＳＯＩ基板（図３参照）を用いて形成されたものであり、ＣＭＯＳインバータ５２が、第１金属配線１６および第２コンタクトホール５４を介してパッド５６に接続されている。 Next, FIG. 6 is a layout conceptual diagram of another embodiment of the semiconductor device to which the layout method according to the present invention is applied. The semiconductor device 60 shown in the figure is formed by using an SOI substrate (see FIG. 3) in which the impurity diffusion region is insulated and separated from the silicon support substrate by the buried oxide film, as in FIGS. The CMOS inverter 52 is connected to the pad 56 via the first metal wiring 16 and the second contact hole 54.

ここで、パッド５６は、信号を半導体装置６０の外部に引き出すための電極であり、第１金属配線１６が形成される第１金属配線層の上層に積層された第２金属配線層で形成されている。また、第２コンタクトホール５４は、パッド５６の外周部に沿って形成されている。半導体装置６０上の全面にはパッシベーション膜があり、パッド５６上部のパッシベーション膜が開孔され、パッド開口部５８が形成されている。なお、インバータ５２の構成は、図１に示すインバータ１２，１４と同じである。 Here, the pad 56 is an electrode for extracting a signal to the outside of the semiconductor device 60, and is formed of a second metal wiring layer laminated on the first metal wiring layer on which the first metal wiring 16 is formed. ing. The second contact hole 54 is formed along the outer periphery of the pad 56. There is a passivation film on the entire surface of the semiconductor device 60, and the passivation film above the pad 56 is opened to form a pad opening 58. The configuration of the inverter 52 is the same as that of the inverters 12 and 14 shown in FIG.

図示例の半導体装置６０において、第１金属配線１６上に設けられる第２コンタクトホール５４の総面積（あるいは、第２コンタクトホール５４の寸法が一定である場合には、その個数）とインバータ５２のＰ型およびＮ型ドレイン拡散領域（不純物拡散領域）２２，２４の面積との比は、第２コンタクトホール５４の形成のためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、所定の値以下に制限されている。 In the semiconductor device 60 of the illustrated example, the total area of the second contact holes 54 provided on the first metal wiring 16 (or the number of the second contact holes 54 when the dimension of the second contact holes 54 is constant) and the inverter 52 The ratio of the area of the P-type and N-type drain diffusion regions (impurity diffusion regions) 22 and 24 does not deteriorate the characteristics of the P-type and N-type MOSFETs 18 and 20 in the plasma process for forming the second contact hole 54. , Limited to a predetermined value or less.

ここで、ダメージを与える可能性のあるプラズマプロセスとしては、第２コンタクトホール５４の開口のためのドライエッチングプロセスや、開口されたコンタクトホール５４内に配線を形成する金属を堆積するためのスパッタプロセスがある。いずれの場合にも、アンテナルールの対象となる第２コンタクトホール５４の総面積とは、プラズマプロセス中に、プラズマ雰囲気に晒される、第１金属配線１６上に設けられた第２コンタクトホール５４の穴底の合計面積である。 Here, examples of the plasma process that may cause damage include a dry etching process for opening the second contact hole 54 and a sputtering process for depositing a metal that forms a wiring in the opened contact hole 54. There is. In any case, the total area of the second contact hole 54 subject to the antenna rule is that of the second contact hole 54 provided on the first metal wiring 16 exposed to the plasma atmosphere during the plasma process. This is the total area of the hole bottom.

また、パッド開口部５８の面積とインバータ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の面積との比も、パッド開口部５８を形成するためのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、所定の値以下に制限されている。 The ratio of the area of the pad opening 58 to the areas of the P-type and N-type drain diffusion regions 22 and 24 of the inverter 52 is also determined in the plasma process for forming the pad opening 58 and the P-type and N-type MOSFETs 18 and It is limited to a predetermined value or less that does not deteriorate the 20 characteristics.

本実施例では、ＭＯＳインバータ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の面積と第２コンタクトホール５６の個数との比を１μｍ²当たり５個に制限し、Ｐ型およびＮ型ドレイン拡散領域２２，２４の面積とパッド開口部５８の面積との比を１：１００に制限する。これにより、例えば不純物拡散領域の面積が２０μｍ²の場合、第２コンタクトホールの個数は１００個が上限となり、パッド開口部５８の面積は２０００μｍ²が上限となる。 In this embodiment, the ratio of the area of the P-type and N-type drain diffusion regions 22 and 24 of the MOS inverter 52 and the number of the second contact holes 56 is limited to 5 per 1 μm ² , and the P-type and N-type drain diffusion The ratio of the area of the regions 22 and 24 to the area of the pad opening 58 is limited to 1: 100. Thus, for example, when the area of the impurity diffusion region is 20 μm ² , the upper limit of the number of second contact holes is 100, and the area of the pad opening 58 is 2000 μm ² .

このように、第１金属配線１６上に設けられる第２コンタクトホール５４の総面積や、パッド開口部５８の面積とインバータ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の面積との比を所定の値以下に制限することにより、第２コンタクトホールやパッド開口部５８の形成工程でのプラズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８および２０の特性の劣化を防止することができる。 In this way, the ratio of the total area of the second contact hole 54 provided on the first metal wiring 16 and the area of the pad opening 58 and the areas of the P-type and N-type drain diffusion regions 22 and 24 of the inverter 52 is determined. By limiting to a predetermined value or less, it is possible to prevent the deterioration of the characteristics of the P-type and N-type MOSFETs 18 and 20 in the plasma process in the process of forming the second contact hole and the pad opening 58.

続いて、図７は、本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。同図に示す半導体装置７０は、図６に示す半導体装置６０において、さらに、パッド５６の下層の同形の第１金属配線１６の下に、第１コンタクトホール２６を介してダミーの不純物拡散領域６２を不純物拡散領域２２，２４と並列に接続したものである。これにより、ダミー不純物拡散領域６２は容量素子として用いられる。 Next, FIG. 7 is a layout conceptual diagram of another embodiment of the semiconductor device to which the layout method according to the present invention is applied. The semiconductor device 70 shown in the figure is the same as the semiconductor device 60 shown in FIG. 6, and further, a dummy impurity diffusion region 62 via the first contact hole 26 below the same-shaped first metal wiring 16 below the pad 56. Is connected in parallel with the impurity diffusion regions 22 and 24. Thereby, the dummy impurity diffusion region 62 is used as a capacitive element.

ダミー不純物拡散領域６２は、アンテナ比の制限を満足するように、第１金属配線１６の総面積と不純物拡散領域２２，２４の面積との第１の比か、もしくは、第１金属配線１６上に設けられる第２コンタクトホール５４の総面積と不純物拡散領域２２，２４の面積との第２の比が、これら第１および第２の比に対してそれぞれ定められた所定の値を超える場合に接続される。なお、ダミー不純物拡散領域６２の代わりに、図４に示されるようなダイオード（Ｐ／Ｎ接合）を接続してもよい。 The dummy impurity diffusion region 62 has the first ratio of the total area of the first metal wiring 16 and the area of the impurity diffusion regions 22 and 24 or the first metal wiring 16 so as to satisfy the limitation of the antenna ratio. When the second ratio of the total area of the second contact holes 54 provided in the area and the area of the impurity diffusion regions 22 and 24 exceeds a predetermined value determined for each of the first and second ratios. Connected. Instead of the dummy impurity diffusion region 62, a diode (P / N junction) as shown in FIG. 4 may be connected.

図２の場合と同様に、第１金属配線１６に対して、Ｐ型およびＮ型拡散領域２２，２４と並列にダミー不純物拡散領域６２を付加することにより、合計のキャパシタが増加されるので、アンテナ比を低減することが可能になる。 As in the case of FIG. 2, by adding the dummy impurity diffusion region 62 in parallel with the P-type and N-type diffusion regions 22 and 24 to the first metal wiring 16, the total capacitor is increased. The antenna ratio can be reduced.

なお、第１金属配線１６の場合を例に挙げて説明したが、本発明はこれに限定されず、第１金属配線１６よりも上層の金属配線の場合にも同様に適用可能である。下層に金属配線がある場合、プラズマ雰囲気に晒される上層の金属配線は、下層の金属配線や下層のコンタクトホールを介して電気的にＭＯＳトランジスタの不純物拡散領域に接続される。また、同一の配線層の複数の金属配線が、下層の金属配線やコンタクトホールを通じて、同一の不純物拡散領域に接続される場合もある。その場合には、アンテナ比は、同一の配線層の複数の金属配線の総面積で評価する。配線の材料も限定されず、アルミ、タングステン等の各種の金属の他、シリサイド、ポリサイド等の従来公知の配線材料が全て利用可能である。 Although the case of the first metal wiring 16 has been described as an example, the present invention is not limited to this, and can be similarly applied to the case of a metal wiring higher than the first metal wiring 16. When there is a metal wiring in the lower layer, the upper metal wiring exposed to the plasma atmosphere is electrically connected to the impurity diffusion region of the MOS transistor through the lower metal wiring and the lower contact hole. In addition, a plurality of metal wirings in the same wiring layer may be connected to the same impurity diffusion region through lower metal wirings or contact holes. In that case, the antenna ratio is evaluated by the total area of a plurality of metal wirings in the same wiring layer. The material of the wiring is not limited, and all known wiring materials such as silicide and polycide can be used in addition to various metals such as aluminum and tungsten.

また、アンテナ比の所定値は、ＳＯＩ基板の仕様、例えば埋め込み酸化膜の膜厚や、プラズマプロセスで使用されている製造装置の種類、製造条件等に強く依存するため、実施例の値に限定されず、埋め込み酸化膜やＭＯＳＥＴに損傷を与えない範囲で、適宜最適な値に設定すればよい。 In addition, the predetermined value of the antenna ratio depends strongly on the specification of the SOI substrate, for example, the thickness of the buried oxide film, the type of manufacturing apparatus used in the plasma process, the manufacturing conditions, etc. However, the optimum value may be set as appropriate as long as the buried oxide film and the MOSET are not damaged.

実際の半導体装置のレイアウトを行う場合には、特許文献２や特許文献３に示されたように、回路ブロック（セル）の配置およびその間の配線を行った段階で、自動レイアウト装置の機能を利用して、アンテナ比の算出および、算出された比が所定の値を超える部分の抽出を自動的に行う。そして、抽出された部分に対して、適切な対策を、やはり自動レイアウト装置の機能を利用して、自動で、もしくは作業者が適切な対策を選択することによって、行う。 When an actual semiconductor device is laid out, as shown in Patent Document 2 and Patent Document 3, the function of the automatic layout device is used at the stage where circuit blocks (cells) are arranged and wired between them. Then, the calculation of the antenna ratio and the extraction of the portion where the calculated ratio exceeds a predetermined value are automatically performed. Then, an appropriate countermeasure is taken for the extracted portion, either automatically using the function of the automatic layout apparatus, or by the operator selecting an appropriate countermeasure.

アンテナ比の算出において対象となる配線の「総面積」は、前述のように、第１金属配線１６の加工工程では第１金属配線の側面積であり、第１金属配線１６上への第１層間絶縁膜堆積工程では、第１金属配線の平面積と側面積との合計である。従って、第１金属配線の側面積と、平面積と側面積の合計とのそれぞれについてアンテナ比を算出し、そのそれぞれに対して定めた所定の値との比較を行うことが好ましい。しかし、金属配線の加工工程と層間絶縁膜の堆積工程とのいずれか一方によるプラズマダメージの方が他方によるダメージに比較して大きい場合には、ダメージの大きい方に対応する総面積のみを求めてアンテナ比を算出し、所定の値との比較を行うようにしてもよい。もしくは、金属配線の平面積と側面積とのそれぞれについてアンテナ比を算出し、加工工程と層間絶縁膜堆積工程との両方におけるプラズマダメージを考慮してそれぞれに対して定めた所定の値との比較を行うようにしてもよい。 As described above, the “total area” of the wirings that are subject to the calculation of the antenna ratio is the side area of the first metal wiring in the processing step of the first metal wiring 16, and the first area on the first metal wiring 16 is the first. In the interlayer insulating film deposition step, it is the sum of the plane area and the side area of the first metal wiring. Therefore, it is preferable that the antenna ratio is calculated for each of the side area of the first metal wiring, the flat area, and the sum of the side areas and compared with a predetermined value determined for each. However, if the plasma damage due to one of the metal wiring processing step and the interlayer insulating film deposition step is greater than the damage due to the other, only the total area corresponding to the larger damage is obtained. An antenna ratio may be calculated and compared with a predetermined value. Alternatively, the antenna ratio is calculated for each of the flat area and the side area of the metal wiring and compared with a predetermined value determined for each in consideration of plasma damage in both the processing process and the interlayer insulating film deposition process. May be performed.

また、それぞれの配線層の厚さは使用する製造プロセスによって決まっているため、配線の周辺長を求めることによって側面積を求めることができる。さらに、配線の長さのみを求めることによっても、側面積を近似的に求めることができる。平面積についても、現実に使用される配線の幅が実質的に一定とみなせる場合には、配線の長さを求めることによって近似的に求めることができる。従って、配線の総面積と不純物拡散領域の面積との比の算出、および算出した比の所定の値との比較は、近似的には、配線の長さと不純物拡散領域との面積比を求め、その比について定めた所定の値と比較することによって行うこともできる。 Further, since the thickness of each wiring layer is determined by the manufacturing process to be used, the side area can be obtained by obtaining the peripheral length of the wiring. Furthermore, the side area can be approximately determined by determining only the length of the wiring. The plane area can also be approximately calculated by determining the length of the wiring when the width of the wiring actually used can be regarded as substantially constant. Therefore, the calculation of the ratio between the total area of the wiring and the area of the impurity diffusion region, and the comparison with the predetermined value of the calculated ratio, approximately, obtain the area ratio between the length of the wiring and the impurity diffusion region, It can also be done by comparing with a predetermined value defined for the ratio.

アンテナ比の算出は、半導体装置の全体に対して行うことも可能であるし、所定の値を超える可能性が高いと予想される部分のみについて行うことも可能である。例えば、前述した回路ブロックの出力端子の場合、出力端子を構成する最終段のＭＯＳトランジスタには、ほぼ同一の寸法のものが使用されることが多い。従って、不純物拡散領域の面積はほぼ一定であると考えられる。このような場合には、出力端子に接続される各配線層の配線の長さのみを調べることによって、アンテナ比を近似的に算出することも可能である。 The calculation of the antenna ratio can be performed on the entire semiconductor device, or can be performed only on a portion that is highly likely to exceed a predetermined value. For example, in the case of the output terminal of the circuit block described above, the MOS transistors at the final stage constituting the output terminal are often used with substantially the same dimensions. Therefore, the area of the impurity diffusion region is considered to be substantially constant. In such a case, it is also possible to approximately calculate the antenna ratio by examining only the wiring length of each wiring layer connected to the output terminal.

以上述べたように、本願発明における配線の総面積、もしくは接続孔の総面積と不純物拡散領域の面積との比の算出は、必ずしも厳密に行う必要はない。結果としてプラズマダメージによる劣化を防止できれば、さまざまな実用的な近似方法によって効率的に算出を行い、その算出方法に合わせた余裕を持って設定した所定の値との比較を行えばよい。 As described above, the calculation of the total area of wiring or the ratio of the total area of connection holes and the area of the impurity diffusion region in the present invention is not necessarily strictly performed. As a result, if deterioration due to plasma damage can be prevented, the calculation can be efficiently performed by various practical approximation methods and compared with a predetermined value set with a margin according to the calculation method.

本発明の半導体装置は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The semiconductor device of the present invention is basically as described above.
Although the semiconductor device of the present invention has been described in detail above, the present invention is not limited to the above-described embodiments, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention. .

図４には、支持基板３８の表面に、支持基板と反対導電型の不純物拡散領域を形成し、第１金属配線１６に接続して、プラズマダメージによる素子劣化防止のためのダイオードとして使用した例を示した。同様の製造工程で、支持基板と同一導電型の不純物拡散領域を支持基板表面に形成することも可能である。このような同一導電型の不純物拡散領域を、第１コンタクト孔２６、第１金属配線１６およびさらに上層の金属配線を介してパッドに接続し、さらに、そのパッドを介して、半導体装置を格納するパッケージの端子に接続することも可能である。そして、接続された端子をグランド端子とすることにより、もしくは、特定の電位を印加する端子とすることにより、支持基板の電位を固定することが可能になる。 FIG. 4 shows an example in which an impurity diffusion region having a conductivity type opposite to that of the support substrate is formed on the surface of the support substrate 38 and connected to the first metal wiring 16 to be used as a diode for preventing element deterioration due to plasma damage. showed that. In the same manufacturing process, an impurity diffusion region having the same conductivity type as that of the support substrate can be formed on the support substrate surface. Such impurity diffusion regions of the same conductivity type are connected to the pad via the first contact hole 26, the first metal wiring 16 and the upper metal wiring, and further the semiconductor device is stored via the pad. It is also possible to connect to the terminals of the package. Then, the potential of the support substrate can be fixed by using the connected terminal as a ground terminal or by applying a specific potential.

従来のＳＯＩ基板を利用した半導体装置においては、フリップチップＢＧＡ（Ball Grid Array）等の、支持基板の裏面がパッケージ端子に接続されない種類のパッケージに格納した場合、支持基板の電位を固定することができなかった。このため、支持基板電位の変動によって半導体装置の動作の不安定性が発生するという問題があった。 In a conventional semiconductor device using an SOI substrate, the potential of the support substrate may be fixed when stored in a package such as a flip chip BGA (Ball Grid Array) where the back surface of the support substrate is not connected to the package terminal. could not. For this reason, there has been a problem that the instability of the operation of the semiconductor device occurs due to the fluctuation of the support substrate potential.

支持基板の表面に支持基板と同一導電型の不純物拡散領域を形成し、パッドを介してパッケージの端子に接続することにより、従来のパッケージ技術をそのまま利用しながら、このような問題を解決することができる。 To solve such problems while using the conventional packaging technology as it is by forming an impurity diffusion region of the same conductivity type as the supporting substrate on the surface of the supporting substrate and connecting it to the terminal of the package through the pad. Can do.

本発明に関わるレイアウト方法を適用する半導体装置の一実施例のレイアウト概念図である。It is a layout conceptual diagram of one Example of the semiconductor device to which the layout method concerning this invention is applied. 本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。It is a layout conceptual diagram of another Example of the semiconductor device to which the layout method concerning this invention is applied. 図２に示す半導体装置の一実施例の断面図である。FIG. 3 is a cross-sectional view of one embodiment of the semiconductor device shown in FIG. 2. 本発明の半導体装置の別の実施例の断面図である。It is sectional drawing of another Example of the semiconductor device of this invention. 本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。It is a layout conceptual diagram of another Example of the semiconductor device to which the layout method concerning this invention is applied. 本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。It is a layout conceptual diagram of another Example of the semiconductor device to which the layout method concerning this invention is applied. 本発明に関わるレイアウト方法を適用する半導体装置の別の実施例のレイアウト概念図である。It is a layout conceptual diagram of another Example of the semiconductor device to which the layout method concerning this invention is applied. ゲート酸化膜でプラズマダメージが発生する原理を表す一例の断面図である。It is sectional drawing of an example showing the principle which a plasma damage generate | occur | produces in a gate oxide film. ゲート酸化膜でプラズマダメージが発生する原理を表す別の例の断面図である。It is sectional drawing of another example showing the principle that a plasma damage generate | occur | produces in a gate oxide film. ゲート酸化膜でプラズマダメージが発生する原理を表す別の例の断面図である。It is sectional drawing of another example showing the principle that a plasma damage generate | occur | produces in a gate oxide film. ゲート酸化膜でプラズマダメージが発生しない場合の原理を表す一例の断面図である。It is sectional drawing of an example showing the principle in case plasma damage does not generate | occur | produce in a gate oxide film. ＳＯＩ基板を用いる半導体装置において、埋め込み酸化膜でプラズマダメージが発生する原理を表す一例の断面図である。1 is a cross-sectional view illustrating an example of a principle that plasma damage occurs in a buried oxide film in a semiconductor device using an SOI substrate.

Explanation of symbols

１０，３０，４０，５０，６０，７０半導体装置
１２，１４，４４，４６，５２インバータ
１６，８６金属配線
１８，２０ＭＯＳＦＥＴ
２２，２４，２５，７２，７４不純物拡散領域
２６，５４，８４コンタクトホール
２８，７８ゲート電極
２９サイドウォール
３２，６２ダミー不純物拡散領域
３６埋め込み酸化膜
３８シリコン支持基板
３９Ｎ型不純物拡散領域
４２バッファ
４８，８０層間絶縁膜
５６パッド
５８パッド開口部
６４シリコン基板
６６フィールド酸化膜
６８，７０ＭＯＳ型トランジスタ
７６ゲート絶縁膜
３４，８２，９０フォトレジスト
８８パッシベーション膜
９２パッド開口部 10, 30, 40, 50, 60, 70 Semiconductor device 12, 14, 44, 46, 52 Inverter 16, 86 Metal wiring 18, 20 MOSFET
22, 24, 25, 72, 74 Impurity diffusion region 26, 54, 84 Contact hole 28, 78 Gate electrode 29 Side wall 32, 62 Dummy impurity diffusion region 36 Buried oxide film 38 Silicon support substrate 39 N-type impurity diffusion region 42 Buffer 48, 80 Interlayer insulating film 56 Pad 58 Pad opening 64 Silicon substrate 66 Field oxide film 68, 70 MOS type transistor 76 Gate insulating film 34, 82, 90 Photo resist 88 Passivation film 92 Pad opening

Claims

An SOI having an active layer isolated from a support substrate by a buried oxide film and separated into a plurality of regions including the first and second regions by a field oxide film having a thickness reaching the buried oxide film In a semiconductor device having a MOS transistor having a drain region as an impurity diffusion region formed in the first region of the substrate, and a first wiring layer,
The first wiring layer has at least one wiring connected to the impurity diffusion region directly or via a wiring of a wiring layer lower than the first wiring layer;
Further, the dummy impurity diffusion region formed in the second region of the active layer is connected to the impurity diffusion region via the wiring of the first wiring layer or the wiring of the wiring layer below the first wiring layer. And a semiconductor device connected to each other.

The semiconductor device according to claim 1, wherein the dummy diffusion region is used as a capacitor element.

An SOI substrate having an active layer isolated from a support substrate by a buried oxide film and having an active layer separated into a plurality of regions including a first region by a field oxide film having a thickness reaching the buried oxide film. In a semiconductor device having a MOS transistor having a drain region as an impurity diffusion region formed in the first region, and a first wiring layer,
The first wiring layer has at least one wiring connected to the impurity diffusion region directly or via a wiring of a wiring layer lower than the first wiring layer;
Further, a P / N junction diode formed on the support substrate is connected to the impurity diffusion region via a wiring of the first wiring layer or a wiring of a wiring layer below the first wiring layer. A semiconductor device characterized by comprising: