JP2008286660A - Semiconductor testing device - Google Patents
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Abstract
Description
本発明は、半導体試験装置に係り、特にディジタル・アナログ混在半導体試験装置などにおけるサンプリング・クロック供給に関する。 The present invention relates to a semiconductor test apparatus, and more particularly to sampling clock supply in a mixed digital / analog semiconductor test apparatus.
従来のディジタル・アナログ混在半導体試験装置では、独立したクロックボードにおいて、クロック原発振器を基準としたPLL周波数シンセサイザによりクロックを発生させ、そのクロックを任意の数のAWG(任意波形発生機能)ボード、DTZ(波形デジタイザ機能)ボードへ伝送し、必要に応じて分周して任意波形発生部、及び波形デジタイザ部のサンプリング・クロックを生成していた。 In the conventional digital / analog mixed semiconductor test apparatus, an independent clock board generates a clock by a PLL frequency synthesizer based on the clock source oscillator, and the clock is generated by an arbitrary number of AWG (arbitrary waveform generation function) boards, DTZ. (Waveform digitizer function) The data is transmitted to the board and divided as necessary to generate a sampling clock for the arbitrary waveform generator and the waveform digitizer.
図3は従来のディジタル・アナログ混在半導体試験装置のサンプリング・クロック供給手段で、1つのPLL周波数シンセサイザの出力をAWG,DTZの両ボードで共用するものの構成を示す構成ブロック図である。クロックボード1において、クロック原発振器5から出力された発振信号は、PLL周波数シンセサイザ6に入力され、PLL周波数シンセサイザ6から発振信号を基準とするクロック信号が出力される。PLL周波数シンセサイザ6から出力されたクロック信号は、クロック伝送路4を介してAWGボード2及びDTZボード3に送られる。AWGボード2に送られたクロック信号は、分周器71で分周されて任意波形発生部8のサンプリング・クロックとなる。DTZボード3に送られたクロック信号は、分周器72で分周されて波形デジタイザ部9のサンプリング・クロックとなる。
FIG. 3 is a block diagram showing the configuration of a sampling clock supply means of a conventional digital / analog mixed semiconductor test apparatus in which the output of one PLL frequency synthesizer is shared by both AWG and DTZ boards. In the clock board 1, the oscillation signal output from the
図4は従来のディジタル・アナログ混在半導体試験装置のサンプリング・クロック供給手段で、AWGボード,DTZボード毎に独立したPLL周波数シンセサイザをクロックボード上に持つものの構成を示す構成ブロック図である。クロックボード11において、クロック原発振器5から出力された発振信号は、PLL周波数シンセサイザ61,62に入力され、それぞれから発振信号を基準とするクロック信号が出力される。これらのクロック信号は、クロック伝送路41,42を介してそれぞれAWGボード2及びDTZボード3に送られる。その後は図3の場合と同じである。
FIG. 4 is a block diagram showing the configuration of a sampling clock supply means of a conventional digital / analog mixed semiconductor test apparatus having an independent PLL frequency synthesizer on the clock board for each AWG board and DTZ board. In the clock board 11, the oscillation signal output from the
また、図3、図4の例では分周器をAWGボード側,DTZボード側に配置したが、クロックボード側に配置する場合もある。 3 and 4, the frequency divider is arranged on the AWG board side and the DTZ board side, but may be arranged on the clock board side.
半導体試験装置のサンプリング・クロック供給に関連する先行技術文献としては次のようなものがある。 Prior art documents related to sampling clock supply for semiconductor test equipment include the following.
従来技術では、PLL周波数シンセサイザを複数のAWGボード及びDTZボードで共用するため、PLL周波数シンセサイザの数が最小限で構成できるという利点はあるが、以下のような問題点があった。 In the prior art, since the PLL frequency synthesizer is shared by a plurality of AWG boards and DTZ boards, there is an advantage that the number of PLL frequency synthesizers can be minimized, but there are the following problems.
すなわち、各AWG,DTZボードは、サンプリング・クロック供給のために分周器のみを持つ構成であるため、クロックボードにおいて、使用する可能性のある最高の周波数を発生させる必要があり、クロックボードからAWG,DTZボードへ高い周波数のクロックを伝送する必要が生じる。このため伝送路の周波数特性を十分高くする必要があり、クロックボードからAWG,DTZボードまでの伝送距離が長い場合には正確な伝送が困難となることがあった。また、高周波特性に優れた高価な伝送ケーブルを使用する必要があり、コストが上昇するという問題があった。 That is, each AWG and DTZ board has a configuration having only a frequency divider for supplying a sampling clock, and therefore, it is necessary to generate the highest frequency that can be used in the clock board. It becomes necessary to transmit a high-frequency clock to the AWG and DTZ boards. For this reason, it is necessary to sufficiently increase the frequency characteristics of the transmission path, and when the transmission distance from the clock board to the AWG / DTZ board is long, accurate transmission may be difficult. In addition, it is necessary to use an expensive transmission cable excellent in high-frequency characteristics, and there is a problem that costs increase.
また、クロックボードで発生したクロックが各AWG,DTZボードに伝送される過程でノイズが混入することがあるので、ノイズ混入を防ぐためにシールド特性のよい高価な伝送ケーブルを使用する必要があった。 In addition, noise may be mixed in the process in which the clock generated by the clock board is transmitted to the AWG and DTZ boards. Therefore, it is necessary to use an expensive transmission cable with good shielding characteristics in order to prevent noise mixing.
本発明はこのような課題を解決しようとするもので、クロックボードからのクロック分配において、高周波特性やノイズ混入防止のために高価な伝送ケーブルを使用する必要がない半導体試験装置を提供することを目的とする。 The present invention is intended to solve such problems, and provides a semiconductor test apparatus that does not require the use of an expensive transmission cable in order to prevent high-frequency characteristics and noise mixing in clock distribution from a clock board. Objective.
このような課題を達成するために、本発明のうち請求項1記載の発明は、
クロックボード上のクロック原発振器からの発振出力に基づいて、PLL周波数シンセサイザが発生するクロック信号に基づくサンプリング・クロックを専用ボード上の専用回路に与える半導体試験装置において、
前記クロックボードは、前記クロック原発振器からの発振出力を基準としてシステムクロックを生成するシステムクロック発生部を備え、
前記専用ボードは、前記システムクロックよりも高い周波数のクロック信号を発生する前記PLL周波数シンセサイザを備え、前記クロック信号に基づくサンプリング・クロックを前記専用回路に与える
ことを特徴とする。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a semiconductor test apparatus that provides a sampling clock based on a clock signal generated by a PLL frequency synthesizer to a dedicated circuit on a dedicated board based on an oscillation output from a clock source oscillator on the clock board,
The clock board includes a system clock generator that generates a system clock based on an oscillation output from the clock source oscillator,
The dedicated board includes the PLL frequency synthesizer that generates a clock signal having a frequency higher than the system clock, and supplies a sampling clock based on the clock signal to the dedicated circuit.
請求項2記載の発明は、
請求項1記載の半導体試験装置において、
前記専用回路として任意波形発生部及びデジタイザ部をそれぞれ対応する前記専用ボード上に設けた
ことを特徴とする。
The invention according to claim 2
The semiconductor test apparatus according to claim 1,
As the dedicated circuit, an arbitrary waveform generating unit and a digitizer unit are provided on the corresponding dedicated boards, respectively.
請求項3記載の発明は、
請求項1記載の半導体試験装置において、
前記専用回路として任意波形発生部及びデジタイザ部を同一の前記専用ボード上に設けた
ことを特徴とする。
The invention described in claim 3
The semiconductor test apparatus according to claim 1,
As the dedicated circuit, an arbitrary waveform generating unit and a digitizer unit are provided on the same dedicated board.
請求項4記載の発明は、
請求項1乃至請求項3のいずれかに記載の半導体試験装置において、
前記専用ボードは前期PLL周波数シンセサイザから出力されるクロック信号を分周してサンプリング・クロックを前記専用回路に出力する分周器を備えた
ことを特徴とする。
The invention according to claim 4
The semiconductor test apparatus according to any one of claims 1 to 3,
The dedicated board includes a frequency divider that divides a clock signal output from a PLL frequency synthesizer in the previous period and outputs a sampling clock to the dedicated circuit.
以上説明したことから明らかなように、本発明によれば、クロックボード上のクロック原発振器からの発振出力に基づいて、PLL周波数シンセサイザが発生するクロック信号に基づくサンプリング・クロックを専用ボード上の専用回路に与える半導体試験装置において、前記クロックボードは、前記クロック原発振器からの発振出力を基準としてシステムクロックを生成するシステムクロック発生部を備え、前記専用ボードは、前記システムクロックよりも高い周波数のクロック信号を発生する前記PLL周波数シンセサイザを備え、前記クロック信号に基づくサンプリング・クロックを前記専用回路に与えることにより、クロックボードからのクロック分配において、高周波特性やノイズ混入防止のために高価な伝送ケーブルを使用する必要がない半導体試験装置を提供することができる。 As is apparent from the above description, according to the present invention, the sampling clock based on the clock signal generated by the PLL frequency synthesizer based on the oscillation output from the clock source oscillator on the clock board is dedicated on the dedicated board. In the semiconductor test apparatus applied to the circuit, the clock board includes a system clock generation unit that generates a system clock based on an oscillation output from the clock source oscillator, and the dedicated board has a clock having a frequency higher than the system clock. The PLL frequency synthesizer for generating a signal is provided, and by supplying a sampling clock based on the clock signal to the dedicated circuit, an expensive transmission cable can be used to prevent high frequency characteristics and noise mixing in clock distribution from the clock board. use It is possible to provide a semiconductor testing device is not needed.
以下本発明の実施の形態について図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図1は本発明の実施の形態に係る半導体試験装置のサンプリング・クロック供給手段の一実施例を示す構成ブロック図である。 FIG. 1 is a configuration block diagram showing an example of sampling clock supply means of the semiconductor test apparatus according to the embodiment of the present invention.
クロックボード21において、クロック原発振器5は基準となる発振信号を出力し、システムクロック発生部10はこれを基準としてシステム全体で使用するシステムクロックを生成する。システムクロック発生部10から出力されたシステムクロックは、クロックボード21からクロック伝送路43を介して複数のAWGボード12及びDTZボード13に送られる。
In the clock board 21, the
PLL周波数シンセサイザ63はAWGボード12に送られたシステムクロックを入力し、これを基準とするクロック信号を出力する。分周器71は、PLL周波数シンセサイザ63から出力されたクロック信号を分周し、任意波形発生部8に向けてサンプリング・クロックを出力する。
The
PLL周波数シンセサイザ64はDTZボード13に送られたシステムクロックを入力し、これを基準とするクロック信号を出力する。分周器72は、PLL周波数シンセサイザ64から出力されたクロック信号を分周し、波形デジタイザ部9に向けてサンプリング・クロックを出力する。
The
なお、上記の説明において、AWGボード12及びDTZボード13はそれぞれ専用ボードを構成し、任意波形発生部8及びデジタイザ部9はそれぞれ専用ボード上の専用回路を構成する。
In the above description, the AWG board 12 and the DTZ board 13 each constitute a dedicated board, and the
図1の装置の動作を以下に説明する。クロックボード21において、クロック原発振器5から発振信号が出力され、これを基準としてシステムクロック発生部10からシステム全体で使用するシステムクロックが出力される。このシステムクロックは、クロック伝送路43を介して複数のAWGボード12及びDTZボード13に送られる。
The operation of the apparatus of FIG. 1 will be described below. In the clock board 21, an oscillation signal is output from the
AWGボード12では、このシステムクロックを基準とし、システムクロックよりも高い周波数のクロック信号がPLL周波数シンセサイザ63から出力される。このクロック信号は分周されて、分周器71から任意波形発生部8にサンプリング・クロックが出力される。
The AWG board 12 outputs a clock signal having a frequency higher than the system clock from the
DTZボード13では、前記システムクロックを基準とし、システムクロックよりも高い周波数のクロック信号がPLL周波数シンセサイザ64から出力される。このクロック信号は分周されて、分周器72から波形デジタイザ部9にサンプリング・クロックが出力される。
In the DTZ board 13, a clock signal having a frequency higher than the system clock is output from the
上記のような構成の半導体試験装置によれば、PLL周波数シンセサイザをAWGボード、あるいはDTZボードに搭載することにより、AWG,DTZボード内部でクロック周波数を高い周波数に変換することが可能となるので、クロックボードから伝送されるクロックの周波数を、使用するサンプリング・クロックの周波数より低い周波数に設定することができる。その結果、伝送路に高性能のケーブルを使用する必要がなくなる。 According to the semiconductor test apparatus configured as described above, by mounting the PLL frequency synthesizer on the AWG board or DTZ board, the clock frequency can be converted to a high frequency inside the AWG and DTZ boards. The frequency of the clock transmitted from the clock board can be set to a frequency lower than the frequency of the sampling clock to be used. As a result, it is not necessary to use a high-performance cable for the transmission path.
また、伝送路が長い場合など、伝送路の周波数特性が制限されることによるクロック信号の減衰量も小さくできる。 Further, when the transmission line is long, the amount of attenuation of the clock signal due to the restriction of the frequency characteristic of the transmission line can be reduced.
さらに、PLL周波数シンセサイザ部のPLL回路によるノイズ除去機能により、特別にシールド特性に優れた高価な伝送ケーブルなどを使用しなくても、伝送路で混入したノイズを除去、あるいは軽減することができる。 Furthermore, the noise removal function by the PLL circuit of the PLL frequency synthesizer unit can remove or reduce noise mixed in the transmission line without using an expensive transmission cable or the like that is particularly excellent in shielding characteristics.
また、個別にPLL周波数シンセサイザを設けているので、任意波形発生部8及びデジタイザ部9のそれぞれの特性に応じてクロック信号の特性を最適化することができる。
In addition, since the PLL frequency synthesizer is individually provided, the characteristics of the clock signal can be optimized according to the characteristics of the
図2は本発明の実施の形態に係る半導体試験装置のサンプリング・クロック供給手段の第2の実施例で、任意波形発生及びデジタイザの機能をまとめて1つのボードにしたものを示す構成ブロック図である。図1と同じ部分は同一の記号を付して重複する説明は省略する。 FIG. 2 is a block diagram showing a second example of the sampling clock supply means of the semiconductor test apparatus according to the embodiment of the present invention, in which the functions of the arbitrary waveform generation and the digitizer are combined into one board. is there. The same parts as those in FIG. 1 are denoted by the same symbols, and redundant description is omitted.
クロックボード21のシステムクロック発生部10から出力されたシステムクロックは、クロック伝送路44を介して複数のAWGDTZボード14に送られる。
The system clock output from the
PLL周波数シンセサイザ63,64はAWGDTZボード14に送られたシステムクロックを入力し、これを基準とするクロック信号をそれぞれ出力する。分周器71,72は、PLL周波数シンセサイザ63,64から出力されたクロック信号をそれぞれ分周してそれぞれ任意波形発生部8,波形デジタイザ部9のサンプリング・クロックを出力する。
The
なお、上記の説明において、AWGDTZボード14は専用ボードを構成し、任意波形発生部8及びデジタイザ部9は専用ボード上の専用回路を構成する。
In the above description, the AWGDTZ board 14 constitutes a dedicated board, and the
上記のような構成の半導体試験装置によれば、図1の装置の場合と同様の効果を生じる。 According to the semiconductor test apparatus configured as described above, the same effects as those of the apparatus of FIG. 1 are produced.
なお、上記の各実施例ではサンプリング・クロックの生成に分周器を用いているが、分周器を用いずにPLL周波数シンセサイザの出力を直接任意波形発生部8及びデジタイザ部9のサンプリング・クロックとしてもよい。
In each of the above embodiments, the frequency divider is used to generate the sampling clock. However, the output of the PLL frequency synthesizer is directly used as the sampling clock of the
5 クロック原発振器
8,9 専用回路
10 システムクロック発生部
12,13,14 専用ボード
21 クロックボード
63,64 PLL周波数シンセサイザ
5 Clock
Claims (4)
前記クロックボードは、前記クロック原発振器からの発振出力を基準としてシステムクロックを生成するシステムクロック発生部を備え、
前記専用ボードは、前記システムクロックよりも高い周波数のクロック信号を発生する前記PLL周波数シンセサイザを備え、前記クロック信号に基づくサンプリング・クロックを前記専用回路に与える
ことを特徴とする半導体試験装置。 In a semiconductor test apparatus that provides a sampling clock based on a clock signal generated by a PLL frequency synthesizer to a dedicated circuit on a dedicated board based on an oscillation output from a clock source oscillator on the clock board,
The clock board includes a system clock generator that generates a system clock based on an oscillation output from the clock source oscillator,
The dedicated board includes the PLL frequency synthesizer that generates a clock signal having a frequency higher than the system clock, and supplies a sampling clock based on the clock signal to the dedicated circuit.
ことを特徴とする請求項1記載の半導体試験装置。 2. The semiconductor test apparatus according to claim 1, wherein an arbitrary waveform generation unit and a digitizer unit are provided on the corresponding dedicated boards as the dedicated circuit.
ことを特徴とする請求項1記載の半導体試験装置。 2. The semiconductor test apparatus according to claim 1, wherein an arbitrary waveform generator and a digitizer are provided on the same dedicated board as the dedicated circuit.
ことを特徴とする請求項1乃至請求項3のいずれかに記載の半導体試験装置。 4. The dedicated board includes a frequency divider that divides a clock signal output from a previous PLL frequency synthesizer and outputs a sampling clock to the dedicated circuit. The semiconductor test apparatus described in 1.
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2007
- 2007-05-18 JP JP2007132423A patent/JP2008286660A/en active Pending
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