JP2008283634A - 復調回路及びrfidシステム - Google Patents
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Abstract
【課題】入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路を提供する。
【解決手段】本発明の一実施形態に係る復調回路20は、RFIDシステムに用いられる復調回路において、入力信号の検波を行うことによって復調信号を生成する検波回路25と、検波回路25からの復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第1のフィルタ22とを備える。
【選択図】図3
【解決手段】本発明の一実施形態に係る復調回路20は、RFIDシステムに用いられる復調回路において、入力信号の検波を行うことによって復調信号を生成する検波回路25と、検波回路25からの復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第1のフィルタ22とを備える。
【選択図】図3
Description
本発明は、RFIDシステムに用いられる復調回路及びこの復調回路を備えたRFIDシステムに関するものである。
RFIDシステムでは、リーダライタ装置によって、RFIDタグに記憶されたデータを読み出したり、RFIDタグにデータを書き込んだりすることができる。このリーダライタ装置は、RFIDタグからの受信信号からデータを復調する復調回路を備えている。この復調回路内には、検波回路が用いられることが知られている(例えば、特許文献1,2)。復調回路では、検波回路を用いてRFIDタグからの受信信号を復調し、その後同期及びデータのスタートビットの判別を行う。
特開平10−242947号公報
特許第3017757号公報
ところで、無線通信規格ISO18000−6TypeCには、RFIDタグからリーダライタ装置へ送信する信号の符号化方式が定められている。この規格では、RFIDタグの送信信号におけるプリアンブル部に、データのスタートビット判別のためのバイオレーションビットを設けることが定められている。
リーダライタ装置における復調回路では、このプリアンブル部のバイオレーションビットを認識して、RFIDタグからのデータのスタートビットを判別する。そのために、リーダライタ装置における復調回路には、プリアンブル部のバイオレーションビットを確実に抽出し、判別することが要求される。
そこで、本発明は、入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路及びRFIDシステムを提供することを目的としている。
本発明の復調回路は、RFIDシステムに用いられる復調回路において、入力信号の検波を行うことによって復調信号を生成する検波回路と、検波回路からの復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第1のフィルタとを備える。
この復調回路によれば、検波回路の後段の第1のフィルタが、復調信号のプリアンブル部を受けるときと復調信号のデータ部を受けるときとでカットオフ周波数を切り替えるので、第1のフィルタの後段のスタートビット判別回路においてプリアンブル部のバイオレーションビットを確実に抽出し、判別することができる。
ここで、入力信号が復調回路における検波回路によって復調されると、復調後のバイオレーションビットの論理構成(すなわちハイ/ロー論理構成)が、復調後のデータの論理構成と異なってしまうことがある。換言すれば、復調後のバイオレーションビットの周波数が、復調後のデータの周波数より高くなってしまうことがある。そのために、復調後のバイオレーションビットは、検波回路の後段のフィルタによって失われてしまうことがある。このように、復調回路では、入力信号におけるプリアンブル部の情報が失われる虞がある。
そこで、上記した第1のフィルタのカットオフ周波数は、復調信号のプリアンブル部を受けるときよりも復調信号のデータ部を受けるときの方が低いことが好ましい。これによれば、復調後のプリアンブル部の周波数が復調後のデータ部の周波数より高くなっても、プリアンブル部の情報を失うことなく後段のスタートビット判別回路へ導くことができる。したがって、プリアンブル部のバイオレーションビットを確実に抽出し、判別することができる。
また、上記した復調回路は、検波回路の前段に接続され、入力信号のプリアンブル部を受けるときと入力信号のデータ部を受けるときとでカットオフ周波数を切り替える第2のフィルタを更に備えていてもよく、この第2のフィルタのカットオフ周波数は、入力信号のプリアンブル部を受けるときよりも入力信号のデータ部を受けるときの方が低くてもよい。
本発明のRFIDシステムは、上記した復調回路を採用したRFIDリーダライタと、RFIDリーダライタからの命令信号に応じて応答信号をRFIDリーダライタへ送信するRFIDタグとを備える。
このRFIDシステムによれば、RFIDリーダライタが上記した復調回路を採用したので、RFIDリーダライタは、プリアンブル部のバイオレーションビットを確実に抽出し、判別することができ、ビットエラー率を低下することが可能となる。
本発明によれば、入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路及びRFIDシステムを得ることができる。
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
[RFIDシステムの実施形態]
[RFIDシステムの実施形態]
まず、本発明の実施形態に係るRFIDシステムについて説明する。図2は、本発明の実施形態に係るRFIDシステムを示す図である。
図2に示すRFIDシステム100は、RFIDタグ(電子タグともいう。)80とリーダライタ装置1とを備える。RFIDタグ80は、メモリなどのデータ記憶部86を有しており、このデータ記憶部86にIDデータ、商品の製品コード、管理コード、入場者の管理番号等のデータを格納することができる。これらのデータは、リーダライタ装置1によって読み出されたり、書き込まれたりする。具体的には、まず、リーダライタ装置1がRFIDタグ80へ命令コマンドを無線で送信し、RFIDタグ80がこの命令コマンドに対する応答コマンドを返信する。リーダライタ装置1は、この応答コマンドを受けて、応答コマンドに対する処理(例えば、上記したデータ読出やデータ書込等)を実施する。
リーダライタ装置1の詳細は後述することとし、RFIDタグ80の詳細を説明する。RFIDタグ80は、アンテナ81、整合回路82、電源回路83、変調・復調回路84、制御部85及びデータ記憶部86を備えている。アンテナ81は、整合回路82を介して電源回路83および変調・復調回路84に接続されている。整合回路82は、電源回路83及び変調・復調回路84とアンテナ81とのインピーダンス整合を調整する整合回路である。電源回路83は、命令コマンドにおける搬送波を整流することによって直流電力を生成し、この直流電力を変調・復調回路84、制御部85、およびデータ記憶部86へ供給する。変調・復調回路84は、変調回路と復調回路とを有している。復調回路は、出力要求信号を復調することによって命令コマンドを再生する。制御部85は、復調された命令コマンドを識別および解析する。
また、制御部85は、解析結果に応じてデータ記憶部86に予め記憶されているデータから応答コマンドを生成する。変調・復調回路84における変調回路は、この応答コマンドに応じて整合回路82のインピーダンスを変化させる。このようにして、リーダライタ装置1からの搬送波に対する整合回路82の反射率を変化させ、負荷変調された応答コマンドをリーダライタ装置1へ返信する。
なお、RFIDタグには、電池等の駆動電源を有するアクティブ型のものと、電池等の駆動電源を有しないパッシブ型のものとがある。パッシブ型RFIDタグは、上記したようにリーダライタ装置からの搬送波より駆動電力を生成する。
日本のUHF帯RFIDシステムでは、電波法で規定されている周波数の範囲内で電波を送信する必要がある。このため、複数のリーダライタ装置を隣接して設置する場合には、同一周波数を使用せざるを得ない状況が生じてしまう。その結果、複数のリーダライタ装置が相互に干渉を与えてしまうことがある。複数のリーダライタ装置の相互干渉を回避するためには、複数のリーダライタ装置が無線チャネルを時分割で使用する必要がある。具体的な解決方法としては、日本の電波法で規定されているキャリアセンス機能がある。
キャリアセンス機能とは、リーダライタ装置が、RFIDタグへ命令コマンドを送信する前に、使用すべき無線チャネルが未使用であるか否かを確認する機能である。リーダライタ装置は、当該周波数の無線チャネルが未使用状態である場合に限り、RFIDタグへの命令コマンドを送信することによって、隣接する複数のリーダライタ装置に対して送信タイミングをずらし、相互干渉を回避することができる。
例えば、リーダライタ装置がキャリアセンス機能を備えている場合、UHF帯RFIDシステムは以下のように動作する。リーダライタ装置は、キャリアセンスを行い、同チャネル内に電波が存在していない場合にRFIDタグへ搬送波を放射する。すると、RFIDタグは、リーダライタ装置からの搬送波から駆動電力を生成し、リーダライタ装置からの命令コマンドを解析する。RFIDタグは、解析した結果、リーダライタ装置から指定された応答信号を返信する。
上記したリーダライタ装置からの命令コマンドやRFIDタグからの応答信号は、無線通信規格によって定められている。現在、UHF帯RFIDシステムにおけるリーダライタ装置とRFIDタグとの間の無線通信規格としては、ISO18000−6TypeCが普及されている。このISO18000−6TypeCでは、RFIDタグからリーダ装置への符号化方式としてFM0方式またはミラーモジュレーションサブキャリア(Miller-Modulation-Subcarrier)方式が採用されている。
図1は、RFIDタグからの応答信号の構成を示す図である。図1には、ISO18000−6TypeCのFM0方式による応答信号の構成が示されている。ここで、データ遷移で始まって1ビット中の論理構成が“HL”又は“LH”であれば論理“0”であり、データ遷移で始まって1ビット中の論理構成が“HH”又は“LL”であれば論理“1”である。また、データ遷移せずに始まり、1ビット中の構成が“HH”又は“LL”であるものがバイオレーションビット(Violation Bit)Vである。
図1に示すように、FM0方式では、応答信号は、データ部D1の前にプリアンブル部P1を設けることが規定されている。プリアンブル部P1は、12リーディングゼロ(パイロットトーン)部Z1と、論理列“1010V1”部S1とを含んでいる。12リーディングゼロ部Z1は、同期信号を生成するためのものである。具体的には、12リーディングゼロ部Z1には論理“0”が配列されており、12リーディングゼロ部Z1はクロック再生回路におけるPLLロックのために用いられる。一方、論理列“1010V1”部S1は、フレーム同期のために設けられている。具体的には、論理列“1010V1”部S1は、プリアンブル部P1の最後尾、すなわちデータ部D1の直前に設けられており、データのスタートビットの判別のために用いられる。
リーダライタ装置は、RFIDタグからの応答信号と同期を取り、この応答信号を復調する。また、リーダライタ装置は、この応答信号から同期及びデータのスタートビットの検知を行う必要がある。具体的には、リーダライタ装置は、バイオレーションビットV及びそれに続く論理“1”を認識して、データ部D1のスタートビットを判別している。リーダライタ装置は、このバイオレーションビットVを認識できないと、データ部D1のスタートビットを認識できないため、バイオレーションビットVを確実に抽出し、判断することが必要不可欠となる。
[リーダライタ装置(RFIDリーダライタ)の実施形態]
[リーダライタ装置(RFIDリーダライタ)の実施形態]
次に、図2を参照して、本実施形態に係るリーダライタ装置1を説明する。図2に示すリーダライタ装置1は、ホスト(例えばPCや携帯電話)60からの指示に基づいて、RFIDタグの情報読取動作やキャリアセンス動作等を行う。そのために、リーダライタ装置1は、アンテナ5と、サーキュレータ6と、受信回路10と、復調回路20と、制御回路30と、変調回路40と、送信回路50とを備えている。
例えば、ホスト60から読み取り動作を指示された場合、制御回路30が、ホスト60からの指示コマンドを解析し、読み取り動作のための制御信号を変調回路40へ出力する。変調回路40は、この制御信号に基づいて変調信号(ベースバンド信号)を生成し、送信回路50へ出力する。送信回路50は、変調信号によって搬送波を変調した命令コマンドを生成する。
例えば、送信回路50は、局部発振器51と、増幅器52,53と、変調器54と、フィルタ(例えば、バンドパスフィルタ)55とを有している。局部発振器51は搬送波を生成し、増幅器52がこの搬送波を増幅して変調器54へ供給する。変調器54は、この搬送波を変調回路40からの変調信号によって変調した命令コマンドを生成し、フィルタ55及び増幅器53を介してサーキュレータ6へ出力する。
サーキュレータ6は、送信回路50からの命令コマンドをアンテナ5へ導く。このようにして、リーダライタ装置1からRFIDタグへ情報読み出しのための命令コマンドが発行される。
一方、リーダライタ装置1がRFIDタグから応答信号をアンテナ5に受けると、サーキュレータ6がこの応答信号を受信回路10へ導く。受信回路10は、この応答信号をベースバンド信号に変換し、復調回路20へ出力する。
例えば、受信回路10は、ダイレクトコンバージョン方式を採用しており、増幅器13と、局部発振器14と、移相器15と、ミキサ16I,16Qと、フィルタ17I,17Qと、増幅器18I,18Qとを有している。
増幅器13は、ローノイズアンプであり、応答信号を増幅してミキサ16I,16Qへ供給する。局部発振器14は、応答信号の周波数と略同一な周波数を有する搬送波を生成し、ミキサ16I及び移相器15へ供給する。移相器15は、搬送波の位相を90度(π/2)ずらして、ミキサ16Qへ出力する。ミキサ16Iは、応答信号と搬送波とをミキシングしたI相ベースバンド信号を生成し、フィルタ17I及び増幅器18Iを介して出力する。同様に、ミキサ16Qは、90度位相がずれた搬送波と応答信号とをミキシングしたQ相ベースバンド信号を生成し、フィルタ17Q及び増幅器18Qを介して出力する。なお、フィルタ17I,17Qは、例えばローパスフィルタである。
復調回路20は、受信回路10からのI相ベースバンド信号とQ相ベースバンド信号とを合成したベースバンド信号を生成し、このベースバンド信号を復調した復調信号を生成して、制御回路30へ出力する。また、復調回路20は、ベースバンド信号から同期信号を生成し、且つデータのスタートビットの判別のために復調信号からスタート判別信号を生成し、制御回路30へ供給する。
制御回路30は、これらの復調信号、同期信号及びスタート判別信号に基づいて、データの同期やエラービットの識別を行い、正常にデータを受信した場合には、復調信号、すなわちRFIDタグから受信したデータをホスト60へ送信する。また、制御回路30は、後述する第1及び第2のフィルタの周波数を切り替えるための切替信号を生成する。具体的には、制御回路30は、ホスト60からRFIDタグの読み取りの指令を受けたときに、第1及び第2のフィルタの周波数を上げるために切替信号を発信する。例えば、この切替信号は、CPUやMPU等から生成される切替用のパルス信号である。つまり、ホスト60からRFIDタグ80の読み取り指令をリーダライタ装置1が受けると、送信モードとなり、送信回路50が動作し、RFIDタグ80を動作させるための命令信号を発行する。RFIDタグ80は、リーダライタ装置1から命令信号を受信すると、その命令信号に応じた応答信号をリーダライタ装置1へと送信する。リーダライタ装置1は、RFIDタグからの応答信号である図1の信号を受信することになる。リーダライタ装置1は、図1のプリアンブル部P1を受信し、プリアンブル部P1のスタートビットを正常に判別した場合、制御回路30からフィルタ周波数を下げるための切替信号を発行する。つまり、制御回路30は、スタートビットを判別すると、切替信号として新たなパルスを発信することになる。
[復調回路の実施形態]
[復調回路の実施形態]
次に、本発明の実施形態に係る復調回路20についてより詳細に説明する。図3は、本発明の実施形態に係る復調回路を示す回路図である。図3に示す復調回路20は、合成回路21と、第1及び第2のフィルタ22,23と、クロック再生回路24と、検波回路25と、フレーム判別回路26と、ゲート回路27,28と、2値化回路29とを有している。
合成回路21は、受信回路10からのI相ベースバンド信号とQ相ベースバンド信号とを合成したベースバンド信号を生成し、第2のフィルタ23へ出力する。合成回路21としては、例えば、加算器が用いられる。
また、I相ベースバンド信号とQ相ベースバンド信号とを独立に検出する場合は加算器にて合成せず、I相復調回路とQ相復調回路を設け、RFIDタグの応答信号に含まれている誤り検出符号を用いて、エラーチェックを行い、エラーが発生していないいずれか一方の復調回路を選択すればよい。共にエラーが発生していない場合はどちらを選択してもよい。
第2のフィルタ23は、合成回路21からのベースバンド信号の波形を成形する。第2のフィルタ23は、制御回路30からの切替信号に基づいてカットオフ周波数を切り替える。具体的には、第2のフィルタ23は、ベースバンド信号のプリアンブル部P1を受ける時にはカットオフ周波数を上げ、ベースバンド信号のデータ部D1を受ける時にはカットオフ周波数を下げる。第2のフィルタ23は、例えばローパスフィルタである。なお、第2のフィルタ23は無くてもよい。しかしながら、ベースバンド信号の高周波ノイズを取り除く目的で、第2のフィルタ23が設けられることが好ましい。第2のフィルタ23は、2値化回路29に接続されている。2値化回路29は、I相ベースバンド信号とQ相ベースバンド信号との合成波形を2値化し、HレベルとLレベルとに分ける。この2値化回路29は、クロック再生回路24及び検波回路25に接続されている。
クロック再生回路24は、ベースバンド信号のプリアンブル部P1における12リーディングゼロ部Z1に基づいて、データに同期したクロックを同期信号として生成する。クロック再生回路24は、例えば、PLL回路を含んでいる。クロック再生回路24は、このクロックを検波回路25及びゲート回路28へ出力する。
検波回路25は、例えば遅延検波回路であり、EXORと1ビット遅延回路とを有している。図4は、遅延回路の動作を示すタイミングチャートである。図4に示すように、検波回路25は、1ビット遅延回路によってベースバンド信号を1ビット遅延させ、遅延信号とベースバンド信号との排他的論理和をEXORによって求めることによって、復調信号を生成する。ここで、復調信号では、1ビット中の論理構成が“LL”であれば論理“0”であり、1ビット中の論理構成が“HH”であれば論理“1”である。また、1ビット中の構成が“LH”であるものが復調後のバイオレーションビットvである。この復調後のバイオレーションビットvの周期は、論理“0”の周期及び論理“1”の周期の1/2倍である。すなわち、復調後のバイオレーションビットvの周波数は、論理“0”の周波数及び論理“1”の周波数の2倍である。検波回路25は、この復調信号を第1のフィルタ22へ出力する。
ベースバンド信号のプリアンブル部P1及びデータ部D1は、復調後、それぞれプリアンブル部P2、データ部D2に変換され、プリアンブル部P1における12リーディングゼロ部Z1及び論理列“1010V1”部S1は、復調後、それぞれ12リーディングゼロ部Z2、論理列“101vv1”部S2に変換される。
第1のフィルタ22は、検波回路25からの復調信号の波形を成形する。第1のフィルタ22は、制御回路30からの切替信号に基づいてカットオフ周波数を切り替える。具体的には、第1のフィルタ22は、復調信号のプリアンブル部P2を受ける時にはカットオフ周波数を上げ、復調信号のデータ部D2を受ける時にはカットオフ周波数を下げる。第1のフィルタ22は、例えばローパスフィルタである。第1のフィルタ22は、フレーム判別回路26及びゲート回路27に接続されている。
フレーム判別回路26は、復調信号のプリアンブル部P2に含まれるバイオレーションビットvを検出することによってデータ部D2のスタートビットを判別する。フレーム判別回路26は、バイオレーションビットvを検出すると、スタート判別信号DETを制御回路30へ出力すると共に、ゲート回路27,28へ供給する。
ゲート回路27,28は、スタート判別信号DETに同期して、それぞれ復調信号Data、クロックCLKを制御回路30へ出力する。つまり、スタート判別信号DET、復調信号Dats及びクロックCLKを生成する各回路でかかる処理時間が異なるため、ゲート回路27,28は、これらの処理時間を調整し、スタート判別信号DET、データ信号Dats及びクロック信号CLKの同期を取っている。制御回路30は、復調回路20からのスタート判別信号DETに基づいて変調信号のデータ部D2のスタートビットを判別することができる。
次に、第1及び第2のフィルタ22,23についてより詳細に説明する。第1及び第2のフィルタ22,23には、例えばFIRフィルタが用いられる。FIRフィルタは、ディジタルフィルタであるので、DSPやFPGAで構成することが可能となる。そのため、回路規模は、実質、DSPやFPGAのサイズで決定される。また、DSPやFPGA内部でのスイッチ動作で、簡単に周波数特性を切り替えることも可能となる。
図5(a)は、FIRフィルタの構成を示す回路図である。図5(a)には、最も一般的な構成の一つである直線型構成のFIRフィルタを示している。図5(a)に示すFIRフィルタは、複数の遅延回路71a〜71gと、複数の乗算回路72a〜72hと、加算回路73とを有している。
遅延回路71a〜71gは、順に直列に接続されており、単に入力された信号を1サンプル遅延させて順送りにする。すなわち、遅延回路71a〜71gは、それぞれ、1クロック分だけ遅延させて次段に渡す。これによって、入力された信号は、1クロック又は1ワード単位で処理が行われる。乗算回路72a〜72hは乗算器である。乗算回路72aには、FIRフィルタの入力信号が入力され、乗算回路72b〜72hには、それぞれ遅延回路71a〜71gの出力信号が入力される。乗算回路72a〜72hは、それぞれ、入力される信号に重み付けを行う。加算回路73は、加算器であり、乗算回路72a〜72hからの出力信号の総和を求めて出力する。
この構成では、遅延回路71a〜71gの前後のデータ取り出し部を「タップ」と呼び、そのデータ取り出し部に接続された乗算回路72a〜72hの並んでいる数を「タップ数」と呼ぶ。したがって、このFIRフィルタは、8タップ構成のFIRフィルタである。
図5(b)は、第1及び第2のフィルタの構成の一例を示す図である。図5(b)に示すように、第1及び第2のフィルタ22,23は、それぞれ、カットオフ周波数が異なる2つのFIRフィルタ22a,22bとスイッチ22cとを備え、制御回路30からの切替信号に基づいてスイッチ22cの接続を切り替えて、FIRフィルタ22a,22bのうち何れか一方のFIRフィルタを選択接続する。
FIRフィルタは各タップに重み付けのパラメータがあり、この値を色々変更することで周波数特性を変更することができる。重み付けのパラメータを各タップにて調整することで、リップルの大きさを設定している。なお、タップ数も周波数特性に大きく関わっている。そのため、重み付けのパラメータやタップ数が所望の周波数特性によって異なるため、周波数を切り替えるためには二つのFIRフィルタを設置する必要がある。よって、図5(b)に示すように、第1及び第2フィルタ22,23はそれぞれ内部で2つのFIRフィルタ22a,22bを持ち、切替信号によって、スイッチ22cを制御する。例えば、スイッチ22cは、切替信号がハイレベルのパルスである場合に、周波数が高いFIRフィルタ22aに接続される。一方、切替信号がローレベルのパルスである場合に、スイッチ22cは、周波数が低いFIRフィルタ22bに接続される。
FIRフィルタ22a,22bの重み付けのパラメータが周波数特性に大きく関わると上記で述べたが、この重み付けパラメータを利用して周波数特性のみを変更することも可能である。図5(b)では、FIRフィルタ22a,22bをスイッチ22cで切り換えている。つまり、ハードウェアにで切り換えている構造となる。FIRフィルタ22a,22bの周波数特性を変更する際に、タップ数を変更せずに、重み付けパラメータのみ変更することで、周波数特性を調整することも可能である。つまり、本発明のリーダライタ装置1では、図1のプリアンブル部P1を受信し、プリアンブル部P1のスタートビットを正常に判別した場合、制御回路30からフィルタ周波数を下げるための切替信号を発行する。この切替信号を受信すると、FIRフィルタ22a,22bの重み付けパラメータのみを変更することで、周波数特性を下げることでFIRフィルタ22a,22bの周波数特性を可変することも可能である。図5(b)では、ハードウェアでFIRフィルタの切り換えを実現しているが、ソフト的に重み付けパラメータのみを切り換える手法も考えられる。
次に、リーダライタ装置1の動作、特に復調回路20の動作を説明する。図6は、リーダライタ装置、特に復調回路の動作を示すフローチャートである。例えば、ホスト60からRFIDタグの読み取りの指示がなされると、制御回路30によって制御信号が出力され、変調回路40によって変調信号が生成される。すると、送信回路50によって搬送波が変調信号で変調された命令コマンドが生成され、サーキュレータ6及びアンテナ5を介してRFIDタグへ発行される(ステップS01)。その後、制御回路30によって切替信号が出力され、第1及び第2のフィルタ22,23のカットオフ周波数がプリアンブル部P1を受けるための周波数に切り替えられる(ステップS02)。
次に、RFIDタグからの応答信号がアンテナ5によって受信されると(ステップS03)、サーキュレータ6によって受信回路10へ導かれ、I相ベースバンド信号とQ相ベースバンド信号とに変換されて、復調回路20に供給される。すると、合成回路21によってI相ベースバンド信号とQ相ベースバンド信号とが合成され、ベースバンド信号が生成されて、第2のフィルタ23によって波形成形される。その後、プリアンブル部P1における12リーディングゼロ部Z1を用いて、クロック再生回路24によってクロック信号が同期信号として再生される。次に検波回路25によってデータ信号が生成される。検波回路25を通すとプリアンブル部P2のデータ信号が生成される。フレーム判別回路26ではプリアンブル部P2の論理列“101vv1”部S2を用いて、スタートビット判別信号を生成する。クロック信号とデータ信号は、それぞれ、第1及び第2のゲート回路27,28によってスタート判別信号に同期され、スタート判別信号と共に制御回路30へ供給される。供給されたデータ信号、クロック信号、スタートビット判別信号の3つを用いて、制御回路30ではプリアンブル部P1の検出が行われる(ステップS04)。
制御回路30がプリアンブル部P1を検出できた場合、リーダライタ装置1はデータ部D1の受信を続ける(ステップS05へ進む)。制御回路30がプリアンブル部P1を検出できなかった場合、リーダライタ装置1はデータ部D1の受信を行えない為、初期状態へ戻る(ステップS01へ戻る)。なお、ステップS04において、プリアンブル部P1の検出が正常に行われなかった場合、フレーム判別回路26によるデータのスタートビット判別が正常に行われず、制御回路30がスタートビットの判別を正常に行うことができない。一般に、リーダライタ装置1では、命令コマンド送信から応答信号受信までの時間が規定されており、この時間内に判別できなかった場合には、ステップS01に戻り、再トライする。
データ部D2のスタートビットの判別が正常に行われると、制御回路30によって切替信号が出力され、第1及び第2のフィルタ22,23のカットオフ周波数がデータ部D2を受けるための周波数に切り替えられる(ステップS05)。すると、制御回路30によって、これらの復調信号、同期信号及びスタート判別信号に基づいて、データの同期やエラービットの識別が行われる(ステップS06)。制御回路30はホスト60へ読み取ったデータを送信し、ホスト60からの読み取り指令を終了する。もし、制御回路30がデータを認識できなかった場合にはステップS01に戻り、読み取りを再トライしてもよい。
例えば、図4に示すように、変調信号における論理“1”及び論理“0”の周波数が20kHzである場合、プリアンブル部P2におけるバイオレーションビットvは40kHzの波形となる。データ部D2は論理“1”及び論理“0”のみで構成されているので、データ部D2を受けるときには、第1及び第2のフィルタ22,23は、論理“1”及び論理“0”の周波数のみ通せればよい。また、後述するように、ビットエラー率低減のためには、第1及び第2のフィルタ22,23は高周波ノイズを積極的に除去することが好ましい。すなわち、雑音のレベルは帯域幅に比例するので、第1及び第2のフィルタ22,23は通常必要最小限の帯域にすることが好ましい。
したがって、データ部D2を受けるときには、第1及び第2のフィルタ22,23は、0〜20kHzの通過帯域を持ち、20kHzを超える周波数は遮断帯域となることが好ましい。すなわち、データ部D2を受けるときには、第1及び第2のフィルタ22,23のカットオフ周波数は20kHzに切り替えられる。
一方、プリアンブル部P2では、12リーディングゼロ部Z2は常にローレベルであり、論理列“101vv1”部S2におけるバイオレーションビットvは論理“1”及び論理“0”の半周期のパルスである。すなわち、バイオレーションビットvの周波数は40kHzであり、プリアンブル部P2を受けるときには、第1及び第2のフィルタ22,23は、バイオレーションビットvを通せなければならない。また、後述するように、ビットエラー率低減のためには、第1及び第2のフィルタ22,23は高周波ノイズを積極的に除去することが好ましい。すなわち、雑音のレベルは帯域幅に比例するので、第1及び第2のフィルタ22,23は通常必要最小限の帯域にすることが好ましい。
したがって、プリアンブル部P2を受けるときには、第1及び第2のフィルタ22,23は、0〜40kHzの通過帯域を持ち、40kHzを超える周波数は遮断帯域となることが好ましい。すなわち、プリアンブル部P2を受けるときには、第1及び第2のフィルタ22,23のカットオフ周波数は40kHzに切り替えられる。
なお、第1及び第2のフィルタ22,23では、確実にバイオレーションビットvを捕らえる為に、例えば、プリアンブル部P2までのフィルタ特性を通過帯域0〜40kHzで、遮断周波数を45kHzにしてもよい。同様に、第1及び第2のフィルタ22,23では、データ部D2のフィルタ特性は、例えば、通過帯域0〜20kHzで、遮断周波数は、25kHzとしてもよい。なお、このような第1及び第2のフィルタ22,23は、例えば、タップ数31、サンプリング周波数1MHz程度のFIRフィルタで実現可能である。
以上のように、本実施形態の復調回路20によれば、少なくとも検波回路25の後段の第1のフィルタ22が、復調信号のプリアンブル部P2を受けるときに、復調信号のデータ部D2を受けるときよりカットオフ周波数を高くするので、復調後のプリアンブル部P2におけるバイオレーションビットvの周波数が復調後のデータ部D2の周波数より高くなっても、プリアンブル部P2の情報、すなわちデータ部D2のスタートビットを判別するためのバイオレーションビットvを失うことがない。
したがって、本実施形態の復調回路20によれば、プリアンブル部のバイオレーションビットを確実に抽出し、判別することができ、RFIDタグからの応答信号を正確に復調して制御回路30へ導くことができる。その結果、本実施形態のリーダライタ装置1によれば、ビットエラー率を低下することが可能となる。
また、本実施形態の復調回路20によれば、プリアンブル部P2を受けるとき、及びデータ部D2を受けるときに、第1のフィルタ22の帯域をそれぞれ必要最小限の帯域に切り替えるので、高周波ノイズを適切に除去することができる。したがって、本実施形態のリーダライタ装置1によれば、リーダライタ装置1のビットエラー率をより低下させることが可能となる。
また、本実施形態の復調回路20によれば、検波回路25の前段の第2のフィルタ23のカットオフ周波数も第1のフィルタ22と同様に切り替えるので、検波回路25の入力信号の高周波ノイズを適切に除去することができ、リーダライタ装置1のビットエラー率をより低下させることが可能となる。
また、本実施形態のRFIDシステム100によれば、RFIDリーダライタ1が上記した復調回路20を採用したので、RFIDリーダライタ1は、プリアンブル部P2のバイオレーションビットvを確実に抽出し、判別することができ、ビットエラー率を低下することが可能となる。
以下に、その理由を説明する。検波回路25の入力信号(図4におけるベースバンド信号)Y1は、下式(1)のように表される。
ここで、aは振幅、ω0は搬送波の角周波数、tは時刻、θ(t)は位相変調成分である。
ここで、aは振幅、ω0は搬送波の角周波数、tは時刻、θ(t)は位相変調成分である。
一方、Y1を一定時間dだけ遅延させた信号をY2(図4における1ビット遅延ベースバンド信号)とすると、遅延信号Y2は下式(2)のように表される。
ここで、ω0d=2nπ(nは正整数)と選べば、上記(2)式は、下式(3)と書き替えることが出来る。
ここで、ω0d=2nπ(nは正整数)と選べば、上記(2)式は、下式(3)と書き替えることが出来る。
上記(4)式において、第1項は不要成分であり、搬送波の2倍の周波数成分を中心とし、第2項は検波した必要な信号出力成分である。すなわち、第1項は、EXORによって生じた搬送波の2倍の周波数成分とその他高周波ノイズである。
これより、上記したように、本実施形態の復調回路20では、検波回路25の後段の第1のフィルタ22の帯域を必要最小限の帯域に切り替えるので、高周波ノイズ、例えば上記(4)式における第1項の不要成分を適切に除去できることがわかる。
[変形例]
[変形例]
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
RFIDシステムにおいて、RFIDタグの電源はリーダライタ装置から送信される搬送波から電源を作り出している。そのため、ノイズ・反射波等の影響により、搬送波が揺らぐことで、RFIDタグの電源が揺らいでしまうといった問題が生じる。この電源の揺らぎによって、RFIDタグの応答信号は常に同一の送信速度を保てなくなり、徐々にタグの応答信号の位相がずれてしまうといった問題がある。
そこで、上記したリーダライタ装置は、この位相ずれ信号を追従できる機能を備えるクロック再生回路を用いることが好ましい。これによって、再生クロックのジッタを抑制することができ、この再生クロックを用いて復調されたデータのエラービットを低減することが可能となる。以下に、遅延した信号を追従できる機能を備えるディジタルPLL装置の一例を示す。このディジタルPLL装置をリーダライタ装置におけるクロック再生回路として用いることができる。
図7は、本変形例のディジタルPLL装置を示す回路図である。ディジタルPLL装置130は、位相検出器131、ランダムウォークフィルタ部(以下、「RWF部」という)132、周波数検出器134、加算器135、および制御分周部136を備えている。
位相検出器131の第1の入力端子には、上述したように、RFIDタグから受ける応答信号が入力信号として入力される。位相検出器131の第2の入力端子には、ディジタルPLL装置130の出力クロックである再生クロックが入力される。位相検出器131は、入力信号に対する再生クロックの位相遅れ、位相進みを検出する。位相検出器131の出力端子は、RWF部132の入力端子に接続されている。
RWF部132は、位相検出器131からの出力信号を積分し、積分値に応じて位相ずれ信号を発生する。そのために、RWF部132は、ランダムウォークフィルタ(以下、「RWF」という)132a、リセットホールド部132b、およびリセット制御部132cを有している。
RWF132aの入力端子は、位相検出器131の出力端子に接続されている。RWF132aは、位相検出器131からの出力信号のパルスをカウントし、カウント値が予め記憶されている所定値に達する場合に、入力信号に対する再生クロックの位相ずれ(位相遅れまたは位相進み)を表す値を有する位相ずれ信号を発生する。例えば、RWF132aは、カウント値が位相遅れのための所定値に達する場合に位相遅れを表す値−aを有する位相ずれ信号を発生し、カウント値が位相進みのための所定値に達する場合に位相進みを表す値+aを有する位相ずれ信号を発生する。
RWF132aの出力端子は、リセットホールド部132bの入力端子に接続されている。リセットホールド部132bは、位相ずれ信号を受けると、この位相ずれ信号を出力する。また、リセットホールド部132bのリセット端子は、リセット制御部132cの出力端子に接続されており、リセット制御部132cからのリセット信号に基づいて位相ずれ信号の出力を停止する。リセットホールド部132bの出力端子は、加算器135の第1の入力端子およびRWF132aの制御端子に接続されている。なお、リセット制御部132cについては後述する。
RWF132aの制御端子は、リセットホールド部132bの出力端子に接続されている。RWF132aは、リセットホールド部132bから位相ずれ信号が出力されたら、位相ずれ信号、カウント値をリセットする。
ここで、RWF部132によって生成される位相ずれ信号の値は、制御分周部136における分周比の変更量+aまたは−a(aは自然数)を定める。例えば、位相検出器131が位相遅れを検出し、RWF132aの積分値が予め定められたカウント値に達したとすると、リセットホールド部132bは現在の位相が遅れた状態であると判断し、再生クロックの周波数を上げるために制御分周部136における制御分周器136aの分周数を−a減少する。一方、位相検出器131が位相進みを検出した時には、リセットホールド部132bは現在の位相が進んだ状態にあると判断し、再生クロックの周波数を下げるために制御分周部136における制御分周器136aの分周数を+a増加する。制御分周器136aとして、プログラマブルカウンタを使用した場合、リセットホールド部132bの制御に基づき、プログラマブルカウンタの分周比が逐次、変化されることになる。なお、再生クロックにおけるジッタを低減するためには、位相ずれ信号の絶対値aは小さい値であることが好ましく、1であることが好ましい。
周波数検出器134の入力端子には入力信号が入力される。周波数検出器134は、入力信号の周波数値に応じた値を有する周波数信号を生成する。ここで、周波数信号の値は、制御分周部136における分周比の中心値N(Nは自然数)を定める。この分周比の中心値Nの中心値は16であることが好ましい。例えば、入力信号が標準周波数である場合にN=16が選択されるとすると、入力信号が標準周波数より高く、標準周波数の1.15倍である場合、N=14(16/1.15)が選択される。一方、入力信号が標準周波数より低く、標準周波数の0.85倍である場合、N=19(16/0.85)が選択される。周波数検出器134の詳細は後述する。周波数検出器134の出力端子は、加算器135の第2の入力端子に接続されている。
加算器135は、位相ずれ信号と周波数信号とを加算した値を有する制御信号を生成する。すなわち、加算器135は、制御分周部136における制御分周器136aのための分周比の中心値Nと分周比の変更量±aとから、制御分周器136aにおける分周比N±aを定める。例えば、入力信号が標準周波数である場合に16分周され、変更量の絶対値a=1であるとすると、入力信号が標準周波数より高く、標準周波数の1.15倍である場合、1/14分周を中心に1/13分周または1/15分周で位相制御される。一方、入力信号が標準周波数より低く、標準周波数の0.85倍である場合、1/19分周を中心に1/18分周または1/20分周で位相制御される。加算器135の出力端子は、制御分周部136の制御端子に接続されている。
制御分周部136は、制御分周器136aおよび固定分周器136bから構成されている。制御分周器136aの入力端子にはマスタークロックが入力されており、制御分周器136aの制御端子は加算器135の出力端子に接続されている。制御分周器136aは、制御信号の値を分周比として、マスタークロックを分周した分周クロックを生成する。制御分周器136aの出力端子は、固定分周器136bの入力端子およびリセット制御部132cの第1の入力端子に接続されている。
固定分周器136bは、分周クロックを固定の分周値で分周した再生クロックを生成する。固定分周器136bの出力端子は、位相検出器131の第2の入力端子およびリセット制御部132cの第2の入力端子に接続されている。
リセット制御部132cは、第2の入力端子に入力される再生クロックに基づいて、第1の入力端子に入力される分周クロックの周期数のカウントを開始し、このカウント値が予め設定された回数(J回)に達したときにリセット信号を発生する。すなわち、リセット制御部132cは、再生クロックに基づき、制御分周器136aにおいて行われる位相修正を可変量化させる回路で、制御分周器136aにおけるN−a分周またはN+a分周を何回行わせるかを制御する。リセット制御部132cは、予め設定された回数(J回)に、制御分周器136aの位相修正回数が達したとき、位相修正終了の指令信号(リセット信号)をリセットホールド部に与え、位相修正操作を終了させる。このとき、上記したリセットホールド部132bは、指令信号を受けて位相ずれ信号の出力を停止し、制御分周器136aの制御を解除し、制御分周器136aの分周比をNにもどす。
次に、周波数検出器134について詳細に説明する。図8は、周波数検出器を示す回路図である。図8に示す周波数検出器134は、入力信号における周波数情報を検出し、この周波数情報に応じた周波数信号を生成する。そのために、周波数検出器134は、Pビットカウンタ141、1/2割算器142、スイッチ143、Pビットラッチ部144,145,146、加算器147、1/4割算器148、判定部149、コンパレータ150,151,152,153、およびAND演算部154を備えている。
Pビットカウンタ141の入力端子には入力信号が入力される。Pビットカウンタ(Pは例えば32)141のクロック端子には基準クロックが入力され、Pビットカウンタ141のリセット端子にはリセット信号が入力される。なお、基準クロックは入力信号より十分に早いクロックであればよく、基準クロックにはマスタークロックもしくはマスタークロックを分周したクロックが適用可能である。基準クロックとして、マスタークロックを固定分周器136bの分周比nで割ったものを使用した場合には、本周波数検出器の出力そのものが中心値Nとなる。Pビットカウンタ141は、基準クロックのタイミングで入力信号の周期長をカウントし、カウント値に応じたディジタル値の出力信号を生成する。具体的には、Pビットカウンタ141は、入力信号の立ち上がりから次の立ち上がりまでの時間において、基準クロックのクロック数をカウントすることによって入力信号の周期長を測定する。Pビットカウンタ141は、リセット信号に基づいて、入力信号の次の立ち上がりでカウント数をリセットし、新たにカウントを始める。したがって、Pビットカウンタ141の出力信号は入力信号の周波数情報を表している。Pビットカウンタ141の出力端子は、スイッチ143の第1の端子および1/2割算器142の入力端子に接続されている。
1/2割算器142は、Pビットカウンタ141からの出力信号のディジタル値を半分にした出力信号を生成する。1/2割算器142の出力端子はスイッチ143の第2の端子に接続されている。
スイッチ143には、リーダライタ装置1における制御回路30内の識別器から応答信号判別情報、すなわち入力信号識別情報が入力されている。スイッチ143は、この入力信号識別情報に基づいて、第1の端子と第2の端子とのいずれかを第3の端子に接続するか選択する。具体的には、スイッチ143は、入力信号の論理が「1」である場合に第1の端子と第3の端子を接続し、入力信号の論理が「0」である場合に第2の端子と第3の端子を接続する。
図9は、入力信号の波形を示す図である。この入力信号はサブキャリアFSKと呼ばれている。図9に示されるように、1ビットが短い周期の「10」を2サイクル含む波形である場合、論理は「1」であり、1ビットが長い周期(短い周期のちょうど2倍)の「10」を1サイクル含む波形である場合、論理は「0」である。したがって、入力信号の論理が「0」である場合には、論理が「1」である場合に比べて時間が2倍になるので、Pビットカウンタ141の出力信号のディジタル値を1/2倍にしている。なお、図9におけるm−i(例えば、i=−1〜6)は、Pビットカウンタ141における入力信号の測定区間番号を表している。
スイッチ143の第3の端子は、Pビットラッチ部144の入力端子、加算器147の第1の入力端子、およびコンパレータ150の入力端子に接続されている。同様に、Pビットラッチ部144の出力端子は、Pビットラッチ部145の入力端子、加算器147の第2の入力端子、およびコンパレータ151の入力端子に接続されており、Pビットラッチ部145の出力端子は、Pビットラッチ部146の入力端子、加算器147の第3の入力端子、およびコンパレータ152の入力端子に接続されている。また、Pビットラッチ部146の出力端子は、加算器147の第4の入力端子、およびコンパレータ153の入力端子に接続されている。Pビットラッチ部144〜146は、Pビットカウンタ141からの出力信号を順次にラッチする。
図10は、周波数検出器における各部信号波形を示す図である。図10(a)〜(f)には、入力信号波形、Pビットカウンタ141の出力信号波形、スイッチ143の出力信号波形、およびPビットラッチ部144,145,146の出力信号波形それぞれの時間変化が順に示されている。なお、それぞれの信号波形のタイミングは一致している。図10におけるNn−i(例えば、i=−1〜6:iは図9に対応している)は、Pビットカウンタ141の測定区間ごとの出力信号を表している。また、Nn±iの各iは、測定区間番号m−iの各iに対応している。上述したように、区間番号m,m+1の論理は「0」であるので、(c)のNn+1,Nnのディジタル値は、Pビットカウンタ141の出力信号のディジタル値の1/2倍となっている。このように、Pビットラッチ部144の出力信号、Pビットラッチ部145の出力信号、およびPビットラッチ部146の出力信号は、Pビットカウンタ141の出力信号を基準として、1測定区間ずつ順に遅れている。
加算器147は、スイッチ143の出力信号およびPビットラッチ部144,145,146の出力信号を加算する。加算器147の出力端子は、1/4割算器148の入力端子に接続されている。1/4割算器148は、加算器147の出力信号のディジタル値を1/4倍にする。1/4割算器148の出力端子は、判定部149の入力端子に接続されている。すなわち、加算器147および1/4割算器148によって、Pビットカウンタ141の測定区間における先行4つの周波数情報の平均値が得られる。Pビットカウンタ141の測定区間における先行4つの周波数情報は、入力信号における2ビット(論理「1」が連続した場合)〜4ビット(論理「0」が連続した場合)の周波数情報に相当する。
コンパレータ150は、スイッチ143の出力信号の値と予め設定された上限値および下限値とを比較することによって、スイッチ143の出力信号が上限値および下限値の間の値を有する場合に論理「1」の出力信号を生成し、スイッチ143の出力信号が上限値および下限値の間の値を有さない場合に論理「0」の出力信号を生成する。同様に、コンパレータ151〜153は、それぞれ、Pビットラッチ部144〜146の出力信号の値と予め設定された上限値および下限値とを比較することによって、Pビットラッチ部144〜146の出力信号が上限値および下限値の間の値を有する場合に論理「1」の出力信号を生成し、Pビットラッチ部144〜146の出力信号が上限値および下限値の間の値を有さない場合に論理「0」の出力信号を生成する。コンパレータ150〜153の各々の出力端子は、AND演算部154の4つの入力端子に接続されている。
AND演算部154は、コンパレータ150〜153からの出力信号の論理が全て「1」である場合に論理「1」を有する出力信号を出力し、コンパレータ150〜153からの出力信号のいずれかの論理が「0」である場合に論理「0」を有する出力信号を出力する。AND演算部154の出力端子は、判定部149の制御端子に接続されている。
判定部149は、AND演算部154からの出力信号に基づいて、1/4割算器148から受ける周波数情報の平均値を値Nとして有する周波数信号を出力する。例えば、AND演算部154からの出力信号の値が「1」である場合に、1/4割算器148からの周波数情報の平均値を値Nとして有する周波数信号を出力し、AND演算部154からの出力信号の値が「0」である場合には、この周波数信号を出力しない。
すなわち、コンパレータ150〜153は、測定した周波数情報が予め設定された上限値と下限値の間の値を有するか否かを判定し、AND演算部154に入力する。これによって、測定区間における先行する4つの周波数情報がすべて異常でないかを判定し、周波数情報を使うか否かを判定部149で決定する。このように、周波数検出器134は、入力信号の立ち上がりから次の立ち上がりまでの時間を測定し、測定区間における先行する4つの周波数情報がすべて異常でないことを判断した上で周波数情報として使用する。すなわち、加算器135に入力される周波数信号の値Nは、Pビットカウンタ141にて入力信号の周期をカウントした数である。そのため、判定部149の後段において周波数情報を変換する必要性なく、カウントした値が正しいか否かをPビットカウンタ141の後段において判断する構成となっている。
次に、ディジタルPLL装置130の動作を説明する。入力信号が入力されると、周波数検出器134におけるPビットカウンタ141によって、基準クロックのタイミングで入力信号の周期長がカウントされ、このカウント値に応じたディジタル値の出力信号が生成される。リーダライタ装置1内の識別器の指令に基づくスイッチ143によって、入力信号の論理が「1」である場合にはPビットカウンタ141の出力信号が出力され、入力信号の論理が「0」である場合には1/2割算器142によってPビットカウンタ141の出力信号のディジタル値が半分にされた出力信号が出力される。すると、Pビットラッチ部144,145,146によって、それぞれPビットカウンタ141の測定区間における1つ前の出力信号、2つ前の出力信号、3つ前の出力信号が出力され、これらの出力信号は、加算器147によってPビットカウンタ141の測定区間における現在の出力信号と加算され、1/4割算器148によって平均化される。
コンパレータ150,151,152,153では、Pビットカウンタ141の測定区間における現在の出力信号の値、1つ前の出力信号の値、2つ前の出力信号の値、3つ前の出力信号の値がそれぞれ所定の範囲内である場合には論理「1」の出力信号が出力され、AND演算部154によって論理「1」の出力信号が出力される。すると、判定部149によって、1/4割算器148からの出力信号の値を値Nとして有する周波数信号が加算器135へ出力される。すなわち、コンパレータ150〜153、AND演算部154、および判定部149によって、Pビットカウンタ141にてカウントされた周波数情報が正常であることが判定され、この周波数情報が周波数信号として加算器135へ出力される。
一方、コンパレータ150,151,152,153では、Pビットカウンタ141の測定区間における現在の出力信号の値、1つ前の出力信号の値、2つ前の出力信号の値、3つ前の出力信号の値のうち何れかが所定の範囲外である場合には、対応のコンパレータによって論理「0」の出力信号が出力され、AND演算部154によって論理「0」の出力信号が出力される。すると、判定部149によって周波数信号が加算器135へ出力されない。すなわち、コンパレータ150〜153、AND演算部154、および判定部149によって、Pビットカウンタ141にてカウントされた周波数情報が異常であることが判定され、周波数信号が加算器135へ出力されない。このような場合は、例えば直近の正しい値を保持させ、本変形例のディジタルPLL装置130の安定動作に寄与する。
また、位相検出器131によって入力信号に対する再生クロックの位相遅れ、位相進みを検出され、RWF132aによって位相検出器131からの出力信号のパルスがカウントされる。
(i)再生クロックの位相が入力信号の位相付近である場合
RWF132aによってカウントされた値が所定の値に達しないので、位相ずれ信号がRWF132aおよびリセットホールド部132bから出力されない。
RWF132aによってカウントされた値が所定の値に達しないので、位相ずれ信号がRWF132aおよびリセットホールド部132bから出力されない。
すると、加算器135によって値Nを有する制御信号が生成される。制御分周器136aでは、この制御信号の値Nに基づいてマスタークロックをN分周した分周クロックが生成され、更に固定分周器136bによって分周されて再生クロックが生成される。このように、再生クロックの位相が入力信号の位相付近である場合には、制御分周器136aによるN分周が継続される。
(ii)次に、再生クロックの位相が入力信号の位相より遅れている場合
RWF132aによってカウントされた値が所定の値に達し、位相遅れを表す値−aを有する位相ずれ信号がRWF132aおよびリセットホールド部132bから出力されると共に、リセットホールド部132bがロックされ、値−aを有する位相ずれ信号が出力され続ける。
RWF132aによってカウントされた値が所定の値に達し、位相遅れを表す値−aを有する位相ずれ信号がRWF132aおよびリセットホールド部132bから出力されると共に、リセットホールド部132bがロックされ、値−aを有する位相ずれ信号が出力され続ける。
すると、位相ずれ信号の値−aと周波数信号の値Nとは加算器135によって加算され、値N−aを有する制御信号が生成される。制御分周器136aでは、この制御信号の値N−aに基づいてマスタークロックをN−a分周した分周クロックが生成され、更に固定分周器136bによって分周されて再生クロックが生成される。制御分周器136aにおいてN−1分周がJ回行われると、リセット制御部132cからリセット信号が出力され、リセットホールド部132bからの位相ずれ信号が停止されて、加算器135によって制御信号の値がN−aからNに戻る。すると、制御分周器136aにおけるN−a分周がN分周に戻る。このように、再生クロックの位相が入力信号の位相より遅れている場合には、制御分周器136aによるJ回のN−a分周によって再生クロックの位相が進められる。
(iii)再生クロックの位相が入力信号の位相より進んでいる場合
RWF132aによってカウントされた値が所定の値に達し、位相進みを表す値+aを有する位相ずれ信号がRWF132aおよびリセットホールド部132bから出力されると共に、リセットホールド部132bがロックされ、値+aを有する位相ずれ信号が出力され続ける。
RWF132aによってカウントされた値が所定の値に達し、位相進みを表す値+aを有する位相ずれ信号がRWF132aおよびリセットホールド部132bから出力されると共に、リセットホールド部132bがロックされ、値+aを有する位相ずれ信号が出力され続ける。
すると、位相ずれ信号の値+aと周波数信号の値Nとは加算器によって加算され、値N+aを有する制御信号が生成される。制御分周器136aでは、この制御信号の値N+aに基づいてマスタークロックをN+a分周した分周クロックが生成され、更に固定分周器136bによって分周されて再生クロックが生成される。制御分周器136aにおいてN+a分周がJ回行われると、リセット制御部132cからリセット信号が出力され、リセットホールド部132bからの位相ずれ信号が停止されて、加算器135によって制御信号の値がN+aからNに戻る。すると、制御分周器136aにおけるN+a分周がN分周に戻る。このように、再生クロックの位相が入力信号の位相より進んでいる場合には、制御分周器136aによるJ回のN+a分周によって再生クロックの位相が遅らせされる。
ところで、上述したように、RFIDシステムにおけるRFIDタグ内のPLL装置のフリーラン動作によって、RFIDタグから出力される応答信号の周波数が変動することがある。RFIDシステムでは、RFIDタグから出力される応答信号の周波数が中心周波数に対して最大±25%(0.8倍〜1.33倍)まで変動することが許容されている。すなわち、リーダライタ装置1におけるディジタルPLL装置130の入力信号の周波数が中心周波数に対して最大±25%まで変動することがある。この周波数変動±25%を位相変動に換算すると、±90度に相当する。
しかしながら、本変形例のディジタルPLL装置130によれば、制御分周部136内の制御分周器136aにおける分周比を定める制御信号の値には、周波数検出器134から出力される周波数信号の値が加算器135によって加算される。この周波数信号の値は入力信号の周波数値に応じた値であり、制御分周部136内の制御分周器136aにおける分周比の中心値Nは周波数信号の値によって定められるので、分周比の中心値Nによって定まる再生クロックと入力信号との周波数差が低減される。したがって、このディジタルPLL装置130によれば、入力信号の周波数が大きく変動しても、再生クロックのジッタを低減することが可能である。
例えば、入力信号が中心周波数である場合に16分周され、a=1であるとすると、1/16分周を中心に1/15分周または、1/17分周で位相制御される。入力信号が中心周波数より高く、中心周波数の1.15倍である場合、1/14分周を中心に1/13分周または1/15分周で位相制御され、周波数差から換算されるジッタは±15度に抑えることができる。一方、入力信号が中心周波数より低く、中心周波数の0.85倍である場合、1/19分周を中心に1/18分周または1/20分周で位相制御され、周波数差から換算されるジッタは±15度に抑えることができる。
ところで、一般にカウンタは、2、4、8、16、32など2のべき乗の回数をカウントする毎に出力パルスを出力するように構成すれば、回路の簡素化が図れる。
そのため、制御分周器136aとしてプログラマブルカウンタが用いられる場合、制御分周器136aの分周比の中心値Nは2のべき乗の値であることが好ましい。ここで、分周比の中心値Nは周波数検出器134から出力される周波数信号の値Nであり、この周波数信号の値NはPビットカウンタ141のカウント数Nに相当する。したがって、Pビットカウンタ141では、2のべき乗の回数で入力信号をカウントすることが望ましい。また、Pビットカウンタ141のカウント数Nは、図9に示す入力信号の波形とPビットカウンタ141のカウント数との関係を考慮し、論理「1」の区間と論理「0」の区間とをともに把握できるカウント数にする必要性がある。
具体的には、Pビットカウンタ141のカウント数がN=8である場合、Pビットカウンタ141では、入力信号における論理「1」の区間の一つのパルスのカウント数が2回であるので、入力信号におけるパルスの立ち上がりを確実に把握することができない可能性がある。一方、Pビットカウンタ141のカウント数がN=32である場合、Pビットカウンタ141では、入力信号における論理「1」の区間の一つのパルスのカウント数が8回であるので、入力信号におけるパルスの立ち上がりを確実に把握することができるが、カウント数が多くなることによって、周波数検出器134および制御分周器136aにおける消費電力が増大し、ディジタルPLL装置130全体としての消費電力が増大する可能性がある。
そこで、本実施形態では、Pビットカウンタ141のカウント数N、すなわち制御分周器136aにおける分周比の中心値Nの中心値を16とすることによって、Pビットカウンタ141では、入力信号における論理「1」の区間の一つのパルスのカウント数が4回となり、入力信号におけるパルスの立ち上がりを確実に捕らえることができ、更に最小限のカウント数で入力信号の周期をカウントすることができ、ディジタルPLL装置130における消費電力が低減される。
1…リーダライタ装置、5…アンテナ、6…サーキュレータ、10…受信回路、13…増幅器、14…局部発振器、15…移相器、16I,16Q…ミキサ、17I,17Q…フィルタ、18I,18Q…増幅器、20…復調回路、21…合成回路、22,23…第1及び第2のフィルタ、24…クロック再生回路、25…検波回路、26…フレーム判別回路、27,28…ゲート回路、30…制御回路、40…変調回路、50…送信回路、51…局部発振器、52,53…増幅器、54…変調器、55…フィルタ、60…ホスト、71a〜71g…遅延回路、72a〜72h…乗算回路、73…加算回路。
Claims (5)
- RFIDシステムに用いられる復調回路において、
入力信号の検波を行うことによって復調信号を生成する検波回路と、
前記検波回路からの前記復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第1のフィルタと、
を備える、復調回路。 - 前記第1のフィルタのカットオフ周波数は、前記復調信号のプリアンブル部を受けるときよりも前記復調信号のデータ部を受けるときの方が低い、
請求項1に記載の復調回路。 - 前記検波回路の前段に接続され、前記入力信号のプリアンブル部を受けるときと前記入力信号のデータ部を受けるときとでカットオフ周波数を切り替える第2のフィルタを更に備える、請求項1又は2に記載の復調回路。
- 前記第2のフィルタのカットオフ周波数は、前記入力信号のプリアンブル部を受けるときよりも前記入力信号のデータ部を受けるときの方が低い、
請求項3に記載の復調回路。 - 請求項1〜4の何れか1項に記載の復調回路を採用したRFIDリーダライタと、
前記RFIDリーダライタからの命令信号に応じて応答信号を前記RFIDリーダライタへ送信するRFIDタグと、
を備える、RFIDシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007128313A JP2008283634A (ja) | 2007-05-14 | 2007-05-14 | 復調回路及びrfidシステム |
Applications Claiming Priority (1)
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JP2007128313A JP2008283634A (ja) | 2007-05-14 | 2007-05-14 | 復調回路及びrfidシステム |
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Publication Number | Publication Date |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011521602A (ja) * | 2008-05-30 | 2011-07-21 | 電子部品研究院 | マルチノード同時受信復調装置及び方法 |
WO2015092846A1 (ja) * | 2013-12-16 | 2015-06-25 | 株式会社日立製作所 | 電池システム、電池セル管理装置 |
-
2007
- 2007-05-14 JP JP2007128313A patent/JP2008283634A/ja not_active Withdrawn
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JPWO2015092846A1 (ja) * | 2013-12-16 | 2017-03-16 | 株式会社日立製作所 | 電池システム、電池セル管理装置 |
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