JP2008281854A

JP2008281854A - Liquid crystal display driving integrated circuit

Info

Publication number: JP2008281854A
Application number: JP2007127031A
Authority: JP
Inventors: Hideyuki Tomizuka; 英之冨塚; Toshio Kakiuchi; 俊雄垣内
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2008-11-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display driving integrated circuit connected to a common electrode of a liquid crystal display panel, which outputs a voltage at an output terminal of the circuit for setting the common electrode in a selected or non-selected state without inputting a clock signal. <P>SOLUTION: The liquid crystal display driving integrated circuit for driving a common electrode includes: an input terminal receiving a signal in a predetermined period; a control terminal receiving a control signal; an output terminal connected to the common electrode; and an electrode driving circuit to output a predetermined voltage from the output terminal on the basis of the signal in a predetermined period from the input terminal. The electrode driving circuit outputs a predetermined voltage from the output terminal when a control signal in one logic level is input to the control terminal. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、液晶表示駆動集積回路に関する。 The present invention relates to a liquid crystal display driving integrated circuit.

ドットマトリックス方式の液晶表示パネルを駆動する液晶表示駆動集積回路では、一般的に時分割駆動方式が採用されている。時分割駆動方式では、液晶表示パネルにおける縦方向の複数のセグメント電極と横方向の複数のコモン電極のうち、各コモン電極が順次選択され駆動されている（例えば特許文献１及び２）。図４に、コモン電極を駆動するコモン電極駆動回路４００のブロック図の一例を示す。コモン電極駆動回路４００はシフトレジスタ５００、駆動回路５０１、出力端子５０２〜５０４から構成される。シフトレジスタ５００に、外部のコントローラ等から液晶表示パネルを表示すべくスタート信号が入力されると、所定周波数のクロックがＬレベル（ローレベル）となるタイミングでシフトレジスタ５００のＬＳＢ（Least Significant Bit）がＬレベルからＨレベル（ハイレベル）へ変化する。駆動回路５０１は、シフトレジスタ５００においてＨレベルとなるビットに対応する出力端子のみ選択して駆動する回路である。シフトレジスタ５００のＬＳＢがＨレベルになると、駆動回路５０１は出力端子５０２に接続されたコモン電極を選択し駆動する。一方、シフトレジスタ５００におけるＬＳＢ以外のビットは全てＬレベルである為、出力端子５０３，５０４に接続されたコモン電極は非選択状態となる。また、シフトレジスタ５００はクロックのパルスに応じて１ビットずつスタート信号をシフトする為、シフトレジスタ５００においてＨレベルが出力されるビットは順次ＬＳＢからＭＳＢ（Most Significant Bit）へと移動する。従って、出力端子５０２〜５０４に夫々接続されたコモン電極はクロックに基づいて順次選択され、駆動される。なお、駆動回路５０１は出力端子から所定の電圧が出力することにより、コモン電極を選択または非選択状態としている（例えば特許文献３）。
特開２００５−１９５９８６号公報特開２００７−３３７４９号公報特開２００７−５７８８１号公報 In a liquid crystal display driving integrated circuit for driving a dot matrix type liquid crystal display panel, a time-division driving method is generally employed. In the time-division drive method, each common electrode is sequentially selected and driven among a plurality of vertical segment electrodes and a plurality of horizontal common electrodes in a liquid crystal display panel (for example, Patent Documents 1 and 2). FIG. 4 shows an example of a block diagram of a common electrode driving circuit 400 that drives the common electrode. The common electrode driving circuit 400 includes a shift register 500, a driving circuit 501, and output terminals 502 to 504. When a start signal is input to the shift register 500 to display the liquid crystal display panel from an external controller or the like, the LSB (Least Significant Bit) of the shift register 500 is reached at a timing when the clock having a predetermined frequency becomes L level (low level). Changes from L level to H level (high level). The drive circuit 501 is a circuit that selects and drives only the output terminal corresponding to the bit that is at the H level in the shift register 500. When the LSB of the shift register 500 becomes H level, the drive circuit 501 selects and drives the common electrode connected to the output terminal 502. On the other hand, since all the bits other than the LSB in the shift register 500 are at the L level, the common electrodes connected to the output terminals 503 and 504 are not selected. Further, since the shift register 500 shifts the start signal bit by bit in accordance with the clock pulse, the bit at which the H level is output in the shift register 500 sequentially moves from LSB to MSB (Most Significant Bit). Accordingly, the common electrodes respectively connected to the output terminals 502 to 504 are sequentially selected and driven based on the clock. Note that the drive circuit 501 outputs a predetermined voltage from the output terminal, thereby selecting or deselecting the common electrode (for example, Patent Document 3).
JP 2005-195986 A JP 2007-33749 A JP 2007-57881 A

ところで、液晶表示駆動集積回路を液晶表示パネルに実装する前に、コモン電極が接続される液晶表示駆動集積回路の出力端子から、コモン電極を選択または非選択状態とする電圧が正常に出力されることを確認される必要がある。しかしながら、図４に示す様な一般的な液晶表示駆動集積回路においては、例えば出力端子から順次電圧を出力する必要がないテスト時であっても、駆動回路５０１は、クロックに基づいて出力端子５０２〜５０４から電圧を順次出力する必要があった。 By the way, before mounting the liquid crystal display driving integrated circuit on the liquid crystal display panel, the voltage for selecting or deselecting the common electrode is normally output from the output terminal of the liquid crystal display driving integrated circuit to which the common electrode is connected. It needs to be confirmed. However, in a general liquid crystal display driving integrated circuit as shown in FIG. 4, for example, the driving circuit 501 outputs the output terminal 502 based on the clock even when it is not necessary to sequentially output voltages from the output terminal. It was necessary to sequentially output voltages from ˜504.

本発明は上記課題を鑑みてなされたものであり、クロックを入力させることなく、コモン電極が接続された出力端子から、コモン電極を選択または非選択状態とする電圧を出力可能な液晶表示駆動集積回路を提供することを目的とする。 The present invention has been made in view of the above problems, and is a liquid crystal display driving integrated circuit capable of outputting a voltage for selecting or deselecting a common electrode from an output terminal connected to the common electrode without inputting a clock. An object is to provide a circuit.

コモン電極を駆動する液晶表示駆動集積回路において、所定周期の信号が入力される入力端子と、制御信号が入力される制御端子と、前記コモン電極が接続される出力端子と、前記入力端子からの前記所定周期の信号に基づいて前記出力端子から所定電圧を出力する電極駆動回路と、を備え、前記電極駆動回路は、前記制御端子に一方の論理レベルの前記制御信号が入力されると、前記所定電圧を前記出力端子から出力する。 In a liquid crystal display driving integrated circuit that drives a common electrode, an input terminal to which a signal having a predetermined period is input, a control terminal to which a control signal is input, an output terminal to which the common electrode is connected, and an input terminal from the input terminal An electrode driving circuit that outputs a predetermined voltage from the output terminal based on the signal of the predetermined period, and the electrode driving circuit, when the control signal of one logic level is input to the control terminal, A predetermined voltage is output from the output terminal.

クロックを入力させることなく、コモン電極が接続された出力端子から、コモン電極を選択または非選択状態とする電圧が出力可能な液晶表示駆動集積回路を提供することができる。 A liquid crystal display driving integrated circuit capable of outputting a voltage for selecting or deselecting the common electrode from an output terminal to which the common electrode is connected without inputting a clock can be provided.

本明細書および添付図面の記載の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will become apparent from the description of the present specification and the accompanying drawings.

図１は、本発明の実施形態である液晶表示駆動集積回路の構成を示す図である。液晶表示駆動集積回路は、シフトレジスタ１０、制御論理回路１１（論理回路）、電圧出力回路１２、ＥＩＯ端子２０、ＬＰ端子２１（入力端子）、ＤＩＳＰＣＬＲ端子２２、ＤＩＳＰ端子２３、ＦＲ端子２４、テスト端子２５（制御端子）、出力端子２６，２７を含んで構成される。なお、シフトレジスタ１０、制御論理回路１１、電圧出力回路１２が本発明の電極駆動回路である。 FIG. 1 is a diagram showing a configuration of a liquid crystal display driving integrated circuit according to an embodiment of the present invention. The liquid crystal display driving integrated circuit includes a shift register 10, a control logic circuit 11 (logic circuit), a voltage output circuit 12, an EIO terminal 20, an LP terminal 21 (input terminal), a DISPCLR terminal 22, a DISP terminal 23, an FR terminal 24, a test. A terminal 25 (control terminal) and output terminals 26 and 27 are included. The shift register 10, the control logic circuit 11, and the voltage output circuit 12 are the electrode drive circuit of the present invention.

シフトレジスタ１０は外部コントローラからＥＩＯ端子２０に入力されるスタート信号をＬＰ端子２１に入力されるＬＰ（Latch Pulse）信号（所定周期の信号）に基づいて順次シフトする回路であり、Ｄフリップフロップ１５（第１ラッチ回路）及びＤフリップフロップ１６（第２ラッチ回路）を含んで構成される。 The shift register 10 is a circuit that sequentially shifts a start signal input from the external controller to the EIO terminal 20 based on an LP (Latch Pulse) signal (a signal having a predetermined cycle) input to the LP terminal 21. (First latch circuit) and D flip-flop 16 (second latch circuit).

制御論理回路１１は外部コントローラよりＤＩＳＰＣＬＲ端子２２、ＤＩＳＰ端子２３、ＦＲ端子２４の夫々に入力される制御信号１〜３及びテスト端子２５に入力されるテスト信号（制御信号）に基づいて、シフトレジスタ１０と電圧出力回路１２の出力を制御する回路であり、インバータ３０〜３８、ＮＡＮＤ回路４０〜４２、ＮＯＲ回路４３を含んで構成される。 The control logic circuit 11 is a shift register based on the control signals 1 to 3 input to the DISPLR terminal 22, the DISP terminal 23, and the FR terminal 24 from the external controller, and the test signal (control signal) input to the test terminal 25. 10 and the output of the voltage output circuit 12, and includes inverters 30 to 38, NAND circuits 40 to 42, and a NOR circuit 43.

電圧出力回路１２は制御論理回路１１からの出力を受けて出力端子２６，２７に接続されたコモン電極を選択または非選択状態とする電圧を出力する回路であり、レベルシフト回路５０〜５２、ＮＡＮＤ回路６０〜６３、ＮＯＲ回路７０〜７３、ＰＭＯＳトランジスタ８０〜８３、ＮＭＯＳトランジスタ９０〜９３を含んで構成される。なお、レベルシフト回路５０，５２、ＮＡＮＤ回路６０，６１、ＮＯＲ回路７０，７１、ＰＭＯＳトランジスタ８０，８１、ＮＭＯＳトランジスタ９０，９１は出力端子２６から電圧を出力する回路である。また、レベルシフト回路５１，５２、ＮＡＮＤ回路６２，６３、ＮＯＲ回路７２，７３、ＰＭＯＳトランジスタ８２，８３、ＮＭＯＳトランジスタ９２，９３は出力端子２７から電圧を出力する回路である。 The voltage output circuit 12 is a circuit that receives an output from the control logic circuit 11 and outputs a voltage for selecting or deselecting the common electrode connected to the output terminals 26 and 27, and includes level shift circuits 50 to 52, NAND Circuits 60 to 63, NOR circuits 70 to 73, PMOS transistors 80 to 83, and NMOS transistors 90 to 93 are configured. The level shift circuits 50 and 52, NAND circuits 60 and 61, NOR circuits 70 and 71, PMOS transistors 80 and 81, and NMOS transistors 90 and 91 are circuits that output a voltage from the output terminal 26. The level shift circuits 51 and 52, NAND circuits 62 and 63, NOR circuits 72 and 73, PMOS transistors 82 and 83, and NMOS transistors 92 and 93 are circuits that output a voltage from the output terminal 27.

ＥＩＯ端子２０には、外部コントローラから液晶パネルの表示をスタートさせるべく、パルス信号であるスタート信号が入力される。
ＬＰ端子２１には、外部コントローラからスタート信号をシフトレジスタ１０でシフトすべく、所定周期のＬＰ信号が入力される。
ＤＩＳＰＣＬＲ端子２２には、外部コントローラからシフトレジスタ１０の出力をリセットすべく、デジタル信号である制御信号１が入力される。
ＤＩＳＰ端子２３には、外部コントローラから液晶パネルの表示のオン、オフを設定すべく、デジタル信号である制御信号２が入力される。
ＦＲ端子２４には、外部コントローラからコモン電極を駆動する電圧を反転させるべく、デジタル信号である制御信号３が入力される。
テスト端子２５には、外部コントローラから、コモン電極が接続される出力端子２６，２７から出力される電圧を制御すべく、デジタル信号であるテスト信号が入力される。 A start signal, which is a pulse signal, is input to the EIO terminal 20 in order to start display on the liquid crystal panel from an external controller.
An LP signal having a predetermined period is input to the LP terminal 21 in order to shift the start signal from the external controller by the shift register 10.
A control signal 1 which is a digital signal is input to the DISPCLR terminal 22 in order to reset the output of the shift register 10 from an external controller.
A control signal 2 that is a digital signal is input to the DISP terminal 23 in order to turn on / off the display of the liquid crystal panel from an external controller.
A control signal 3 that is a digital signal is input to the FR terminal 24 in order to invert the voltage for driving the common electrode from an external controller.
A test signal, which is a digital signal, is input to the test terminal 25 in order to control the voltage output from the output terminals 26 and 27 to which the common electrode is connected, from an external controller.

前述の様に、コントローラから液晶表示駆動集積回路に入力される信号はスタート信号、ＬＰ信号、制御信号１〜３、テスト信号があり、上記夫々の信号はＨレベル、Ｌレベルのいずれかの状態となる。本明細書において例えばスタート信号、ＬＰ信号が共にＨレベルの場合、（スタート信号，ＬＰ信号）＝（Ｈ，Ｈ）と記載する。 As described above, the signals input from the controller to the liquid crystal display driving integrated circuit include the start signal, the LP signal, the control signals 1 to 3 and the test signal. Each of the above signals is in the H level or L level state. It becomes. In this specification, for example, when both the start signal and the LP signal are at the H level, (start signal, LP signal) = (H, H) is described.

液晶表示パネルをコントローラからの信号に基づいて表示すべく、コモン電極を時分割駆動する場合における液晶表示駆動集積回路の動作について説明する。なお図２は、時分割駆動する場合における本実施形態のスタート信号、ＬＰ信号、Ｄフリップフロップ１５，１６のそれぞれのＱＮ出力であるＱＮ１，ＱＮ２、出力端子２６，２７から夫々出力される電圧のタイミングチャートであり適宜参照する。 The operation of the liquid crystal display driving integrated circuit when the common electrode is driven in a time-sharing manner to display the liquid crystal display panel based on a signal from the controller will be described. FIG. 2 shows the voltages output from the start signal, the LP signal, the QN outputs QN1 and QN2 of the D flip-flops 15 and 16 and the output terminals 26 and 27, respectively, in the case of time division driving. It is a timing chart and is referred to as appropriate.

まず、時分割駆動する場合においては液晶パネルの表示はオンで、シフトレジスタの出力をリセットする必要及びテスト信号を入力する必要は無い為、（制御信号１，制御信号２，テスト信号）＝（Ｈ，Ｈ，Ｌ）となる。また、制御信号３は時分割駆動する場合には１フレームおきに論理レベルが反転する為、まず一方の論理レベルであるＬレベルとして説明する。 First, in the case of time-division driving, since the display of the liquid crystal panel is on and it is not necessary to reset the output of the shift register and to input a test signal, (control signal 1, control signal 2, test signal) = ( H, H, L). Further, since the logic level of the control signal 3 is inverted every other frame when time-division driving is performed, the control signal 3 will be described as an L level which is one of the logic levels.

時刻Ｔ１においてスタート信号がコントローラより入力された場合のシフトレジスタ１０の動作を説明する。スタート信号はＤフリップフロップ１５のＤ入力に入力されることから、ＬＰ信号の立下り時の時刻Ｔ２にＤフリップフロップ１５のＱ出力はＨレベルを出力し、ＱＮ１はＬレベルとなる。時刻Ｔ２におけるＬＰ信号の立下りから、次のＬＰ信号の立下り時である時刻Ｔ３までの期間においてＤフリップフロップ１５のＱ出力はＨレベルを、ＱＮ１はＬレベルを夫々保持する。Ｄフリップフロップ１５のＱ出力はＤフリップフロップ１６のＤ入力に入力される為、スタート信号はＬＰ信号に基づいてＤフリップフロップ１５からＤフリップフロップ１６へシフトされる。従って、時刻Ｔ３から次のＬＰ信号の立下り時である時刻Ｔ４までの期間において、ＱＮ２はＬレベルとなる。 The operation of the shift register 10 when a start signal is input from the controller at time T1 will be described. Since the start signal is input to the D input of the D flip-flop 15, the Q output of the D flip-flop 15 outputs the H level and QN1 becomes the L level at time T2 when the LP signal falls. In the period from the fall of the LP signal at time T2 to time T3 when the next LP signal falls, the Q output of the D flip-flop 15 holds the H level, and QN1 holds the L level. Since the Q output of the D flip-flop 15 is input to the D input of the D flip-flop 16, the start signal is shifted from the D flip-flop 15 to the D flip-flop 16 based on the LP signal. Accordingly, QN2 is at the L level during a period from time T3 to time T4 when the next LP signal falls.

またスタート信号に応じて変化するＱＮ１が制御論理回路１１に入力された時の制御論理回路１１の動作を説明する。なお、制御論理回路１１において、インバータ３１は、制御信号１が入力されることにより、同じ論理状態のデジタル信号ＬＯ１をＤフリップフロップ１５，１６の夫々のリセットＲとＮＡＮＤ回路４２へ出力する。インバータ３７は、ＮＡＮＤ回路４２からの出力を反転したデジタル信号ＬＯ２をＮＡＮＤ回路４０，４１へ出力する。インバータ３８は、ＮＯＲ回路４３からの出力を反転したデジタル信号ＬＯ３を電圧出力回路１２へ出力する。ＮＡＮＤ回路４０，４１は、ＱＮ１及びＬＯ２、ＱＮ２及びＬＯ２の入力を受けて、ＬＯ４とＬＯ５を夫々電圧出力回路１２へ出力する。制御論理回路１１に入力されるデジタル信号を考えると、（制御信号１，制御信号２，制御信号３，テスト信号，ＱＮ１，ＱＮ２）＝（Ｈ，Ｈ，Ｌ，Ｌ，Ｌ，Ｈ）となる。この時（ＬＯ１，ＬＯ２，ＬＯ３）＝（Ｈ，Ｈ，Ｌ）となる。従って、ＱＮ１とＬＯ２とから決定されるＬＯ４と、ＱＮ２とＬＯ２とから決定されるＬＯ５は（ＬＯ４，ＬＯ５）＝（Ｈ，Ｌ）となる。 The operation of the control logic circuit 11 when QN1 that changes according to the start signal is input to the control logic circuit 11 will be described. In the control logic circuit 11, the inverter 31 outputs the digital signal LO 1 in the same logic state to the reset R of each of the D flip-flops 15 and 16 and the NAND circuit 42 when the control signal 1 is input. The inverter 37 outputs a digital signal LO2 obtained by inverting the output from the NAND circuit 42 to the NAND circuits 40 and 41. The inverter 38 outputs a digital signal LO3 obtained by inverting the output from the NOR circuit 43 to the voltage output circuit 12. The NAND circuits 40 and 41 receive the inputs of QN1 and LO2, QN2 and LO2, and output LO4 and LO5 to the voltage output circuit 12, respectively. Considering the digital signal input to the control logic circuit 11, (control signal 1, control signal 2, control signal 3, test signal, QN1, QN2) = (H, H, L, L, L, H). . At this time, (LO1, LO2, LO3) = (H, H, L). Therefore, LO4 determined from QN1 and LO2 and LO5 determined from QN2 and LO2 are (LO4, LO5) = (H, L).

またＱＮ１に応じて変化するＬＯ４がレベルシフト回路５０に入力された時の電圧出力回路１２の動作を説明する。電圧出力回路１２においては、夫々の出力端子から電圧を出力する回路の構成は同じである為、出力端子２６から電圧を出力する回路についてのみ説明する。レベルシフト回路５０はＮＡＮＤ回路４０からのＬＯ４をレベルシフトしたデジタル信号ＬＳ１と、デジタル信号ＬＳ１を反転させたデジタル信号ＬＳ２とを出力する回路である。レベルシフト回路５２はインバータ３８からのＬＯ３をレベルシフトしたデジタル信号ＬＳ３と、デジタル信号ＬＳ３を反転させたデジタル信号ＬＳ４とを出力する回路である。また、ＮＡＮＤ回路６０はＬＳ１，ＬＳ４が入力されることによりＮ１を出力する。ＮＡＮＤ回路６１は、ＬＳ２，ＬＳ３が入力されることによりＮ２を出力する。ＮＯＲ回路７０は、ＬＳ１，ＬＳ３が入力されることによりＮ３を出力する。ＮＯＲ回路７１は、ＬＳ２，ＬＳ４が入力されることによりＮ４を出力する。 The operation of the voltage output circuit 12 when LO4 that changes according to QN1 is input to the level shift circuit 50 will be described. In the voltage output circuit 12, the configuration of the circuit that outputs the voltage from each output terminal is the same, so only the circuit that outputs the voltage from the output terminal 26 will be described. The level shift circuit 50 is a circuit that outputs a digital signal LS1 obtained by level-shifting LO4 from the NAND circuit 40 and a digital signal LS2 obtained by inverting the digital signal LS1. The level shift circuit 52 is a circuit that outputs a digital signal LS3 obtained by level shifting LO3 from the inverter 38 and a digital signal LS4 obtained by inverting the digital signal LS3. The NAND circuit 60 outputs N1 when LS1 and LS4 are input. The NAND circuit 61 outputs N2 when LS2 and LS3 are input. The NOR circuit 70 outputs N3 when LS1 and LS3 are input. The NOR circuit 71 outputs N4 when LS2 and LS4 are input.

ＰＭＯＳトランジスタ８０，８１及びＮＭＯＳトランジスタ９０，９１は夫々のソース電極に電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３が印加されており、夫々のゲート電極に入力されるＮ１〜Ｎ４のレベルによりＰＭＯＳトランジスタ８０，８１及びＮＭＯＳトランジスタ９０，９１のオンとオフが切り替わる。ここで、電圧Ｖ０，Ｖ２はコモン電極を選択する電圧であり、電圧Ｖ１，Ｖ３はコモン電極を非選択状態とする電圧である。 In the PMOS transistors 80 and 81 and the NMOS transistors 90 and 91, voltages V0, V1, V2 and V3 are applied to the respective source electrodes, and the PMOS transistors 80 and 81 are controlled according to the levels of N1 to N4 input to the respective gate electrodes. The NMOS transistors 90 and 91 are turned on and off. Here, the voltages V0 and V2 are voltages for selecting the common electrode, and the voltages V1 and V3 are voltages for deselecting the common electrode.

電圧出力回路１２における出力端子２６から電圧を出力する回路は、制御論理回路１１から（ＬＯ３，ＬＯ４）＝（Ｌ，Ｈ）が入力されると（ＬＳ１，ＬＳ２，ＬＳ３，ＬＳ４）＝（Ｈ，Ｌ，Ｌ，Ｈ）となる。この時（Ｎ１，Ｎ２，Ｎ３、Ｎ４）＝（Ｌ，Ｈ，Ｌ，Ｌ）となる為、ＰＭＯＳトランジスタ８０のみオンする。従って、出力端子２６からはコモン電極を選択する電圧Ｖ０が出力される。また時刻Ｔ３から時刻Ｔ４までの間は、（ＱＮ１，ＱＮ２）＝（Ｈ，Ｌ）である為、電圧出力回路１２には（ＬＯ３，ＬＯ４）＝（Ｌ，Ｌ）が入力される。従って、（ＬＳ１，ＬＳ２，ＬＳ３，ＬＳ４）＝（Ｌ，Ｈ，Ｌ，Ｈ）となる。この時（Ｎ１，Ｎ２，Ｎ３、Ｎ４）＝（Ｈ，Ｈ，Ｈ，Ｌ）となる為、ＮＭＯＳトランジスタ９１のみオンする。従って、出力端子２６からはコモン電極を非選択状態とする電圧Ｖ３が出力される。つまり、出力端子２６に接続されたコモン電極は、スタート信号及びＬＰ信号に応じて選択または非選択状態とされる。 A circuit that outputs a voltage from the output terminal 26 in the voltage output circuit 12 receives (LO1, LO4) = (L, H) from the control logic circuit 11 (LS1, LS2, LS3, LS4) = (H, L, L, H). At this time, since (N1, N2, N3, N4) = (L, H, L, L), only the PMOS transistor 80 is turned on. Therefore, the voltage V0 for selecting the common electrode is output from the output terminal 26. In addition, since (QN1, QN2) = (H, L) from time T3 to time T4, (LO3, LO4) = (L, L) is input to the voltage output circuit 12. Therefore, (LS1, LS2, LS3, LS4) = (L, H, L, H). At this time, since (N1, N2, N3, N4) = (H, H, H, L), only the NMOS transistor 91 is turned on. Therefore, the output terminal 26 outputs the voltage V3 that makes the common electrode non-selected. That is, the common electrode connected to the output terminal 26 is selected or not selected according to the start signal and the LP signal.

ところで、前述の説明はＦＲ端子２４に入力される制御信号３をＬレベルとしたが、制御信号３をＨレベルとすると、時刻Ｔ２から時刻Ｔ３までの期間では（ＬＯ３，ＬＯ４）＝（Ｈ，Ｈ）となる。この時（Ｎ１，Ｎ２，Ｎ３、Ｎ４）＝（Ｈ，Ｈ，Ｌ，Ｈ）となる為、ＮＭＯＳトランジスタ９０のみオンする。従って、出力端子２６からはコモン電極を選択する電圧Ｖ２が出力される。また、制御信号３がＨレベルで、時刻Ｔ３から時刻Ｔ４までの期間では（ＬＯ３，ＬＯ４）＝（Ｈ，Ｌ）となる。この時（Ｎ１，Ｎ２，Ｎ３、Ｎ４）＝（Ｈ，Ｌ，Ｌ，Ｌ）となる為、ＰＭＯＳトランジスタ８１のみオンする。従って、出力端子２６からはコモン電極を非選択状態とする電圧Ｖ１が出力される。 In the above description, the control signal 3 input to the FR terminal 24 is set to the L level. However, if the control signal 3 is set to the H level, during the period from the time T2 to the time T3, (LO3, LO4) = (H, H). At this time, since (N1, N2, N3, N4) = (H, H, L, H), only the NMOS transistor 90 is turned on. Accordingly, the output terminal 26 outputs a voltage V2 for selecting the common electrode. Further, the control signal 3 is at the H level, and (LO3, LO4) = (H, L) in the period from the time T3 to the time T4. At this time, since (N1, N2, N3, N4) = (H, L, L, L), only the PMOS transistor 81 is turned on. Therefore, the output terminal 26 outputs a voltage V1 that makes the common electrode non-selected.

なお、シフトレジスタ１０はＱＮ１をＬＰ信号に基づいてＱＮ２にシフトする為、制御信号３がＬレベルの時、時刻Ｔ３から時刻Ｔ４までの期間において出力端子２７からは電圧Ｖ０が出力され、時刻Ｔ４以降は電圧Ｖ３が出力される。さらに制御信号３がＨレベルの時、時刻Ｔ３から時刻Ｔ４までの期間において出力端子２７からは電圧Ｖ２が出力され、時刻Ｔ４以降は電圧Ｖ１が出力される。時分割駆動する場合において、ＱＮ１及びＱＮ２出力、制御信号１〜３、テスト信号の夫々の論理レベルに対応するＬＯ３，ＬＯ４、出力端子２６，２７から出力される電圧を纏めると図３の様になる。図３は出力端子から出力される電圧の真理値表である。以上、液晶表示パネルをコントローラからの信号に基づいて液晶パネルを表示すべく、コモン電極を時分割駆動する場合における液晶表示駆動集積回路の動作について説明した。 Since the shift register 10 shifts QN1 to QN2 based on the LP signal, when the control signal 3 is at L level, the voltage V0 is output from the output terminal 27 during the period from time T3 to time T4, and time T4 Thereafter, the voltage V3 is output. Further, when the control signal 3 is at the H level, the voltage V2 is output from the output terminal 27 during the period from the time T3 to the time T4, and the voltage V1 is output after the time T4. In the case of time-division driving, the voltages output from the LO3 and LO4 and the output terminals 26 and 27 corresponding to the logic levels of the QN1 and QN2 outputs, the control signals 1 to 3, and the test signal are summarized as shown in FIG. Become. FIG. 3 is a truth table of the voltage output from the output terminal. The operation of the liquid crystal display driving integrated circuit when the common electrode is time-division driven to display the liquid crystal panel based on the signal from the controller has been described above.

次に、コモン電極が接続される出力端子２６，２７にコモン電極を選択する電圧Ｖ０，Ｖ２及び非選択状態とする電圧Ｖ１，Ｖ３が正常に出力されること確認する場合（以下テストモードとする）の動作について述べる。テストモードにおいて各電圧Ｖ０〜Ｖ３が出力される条件を検討するにあたり、図３を参照して説明する。なお、時分割駆動する場合と同様に、ＤＩＳＰ端子２３に入力される液晶表示パネルをオンとする制御信号２は、Ｈレベルとし、Ｄフリップフロップ１５，１６は制御信号１によりリセットされているものとする。 Next, when confirming that the voltages V0 and V2 for selecting the common electrode and the voltages V1 and V3 for selecting the non-selected state are normally output to the output terminals 26 and 27 to which the common electrode is connected (hereinafter referred to as test mode). ) Will be described. In examining the conditions under which the voltages V0 to V3 are output in the test mode, a description will be given with reference to FIG. As in the case of time-division driving, the control signal 2 for turning on the liquid crystal display panel input to the DISP terminal 23 is set to H level, and the D flip-flops 15 and 16 are reset by the control signal 1 And

出力端子２６，２７からコモン電極を非選択状態とする電圧Ｖ１が出力される為には、（ＬＯ３，ＬＯ４）＝（Ｈ，Ｌ）とする必要があり、この条件は（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）＝（Ｈ，Ｈ，Ｈ，Ｈ，Ｌ）（状態Ａ）から得られる。この状態Ａを得る為に、液晶表示駆動集積回路におけるシフトレジスタ１０には、例えば共にＬレベルのスタート信号及びＬＰ信号を入力すれば良い。 In order to output the voltage V1 that deselects the common electrode from the output terminals 26 and 27, it is necessary to set (LO3, LO4) = (H, L), and this condition is (QN1 (QN2), Control signal 1, control signal 2, control signal 3, test signal) = (H, H, H, H, L) (state A). In order to obtain this state A, for example, an L level start signal and an LP signal may be input to the shift register 10 in the liquid crystal display driving integrated circuit.

出力端子２６，２７からコモン電極を非選択状態とする電圧Ｖ３が出力される為には、（ＬＯ３，ＬＯ４）＝（Ｌ，Ｌ）とする必要があり、この条件は（（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）＝（Ｈ，Ｈ，Ｈ，Ｌ，Ｌ）（状態Ｂ）から得られる。この状態Ｂを得る為に、液晶表示駆動集積回路におけるシフトレジスタ１０には、例えば共にＬレベルのスタート信号及びＬＰ信号を入力すれば良い。 In order to output the voltage V3 that deselects the common electrode from the output terminals 26 and 27, it is necessary to set (LO3, LO4) = (L, L), and this condition is ((QN1 (QN2) , Control signal 1, control signal 2, control signal 3, test signal) = (H, H, H, L, L) (state B) In order to obtain this state B, in the liquid crystal display driving integrated circuit For example, both the L level start signal and the LP signal may be input to the shift register 10.

出力端子２６，２７からコモン電極を選択状態とする電圧Ｖ２が出力される為には、（ＬＯ３，ＬＯ４）＝（Ｈ，Ｈ）する必要があり、この条件は（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）＝（Ｌ，Ｈ，Ｈ，Ｈ，Ｌ）（状態Ｃ）から得られる。但し状態ＣにおけるＱＮ１及びＱＮ２を共にＬレベルとする為には、例えばＨレベルのスタート信号と所定周期のＬＰ信号とを入力する必要がある。所定周期のＬＰ信号を入力せず（ＬＯ３，ＬＯ４）＝（Ｈ，Ｈ）とするには、（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）＝（Ｈ，Ｌ，Ｈ，Ｈ，Ｌ）（状態Ｄ）とすれば良い。この状態Ｄを得る為に、液晶表示駆動集積回路におけるシフトレジスタ１０には、例えば共にＬレベルのスタート信号及びＬＰ信号を入力すれば良い。 In order to output the voltage V2 for selecting the common electrode from the output terminals 26 and 27, it is necessary to (LO3, LO4) = (H, H). This condition is (QN1 (QN2), control signal 1, control signal 2, control signal 3, test signal) = (L, H, H, H, L) (state C). However, in order to set both QN1 and QN2 in the state C to the L level, for example, it is necessary to input an H level start signal and an LP signal having a predetermined cycle. In order to set (LO3, LO4) = (H, H) without inputting an LP signal of a predetermined period, (QN1 (QN2), control signal 1, control signal 2, control signal 3, test signal) = (H, L, H, H, L) (state D). In order to obtain this state D, for example, both the L level start signal and the LP signal may be input to the shift register 10 in the liquid crystal display driving integrated circuit.

出力端子２６，２７からコモン電極を選択状態にする電圧Ｖ０が出力される為には、（ＬＯ３，ＬＯ４）＝（Ｌ，Ｈ）とすれば良く、この条件は（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）＝（Ｌ，Ｈ，Ｈ，Ｌ，Ｌ）（状態Ｅ）から得られる。但し状態Ｅにおいて、ＱＮ１及びＱＮ２を共にＬレベルとする為には、例えばＨレベルのスタート信号と所定周期のＬＰ信号とを入力する必要がある。従って所定周期のＬＰ信号を入力せず、（ＬＯ３，ＬＯ４）＝（Ｌ，Ｈ）とする場合を検討する。まずＬＯ４をＨレベルとするにはＮＡＮＤ回路４２に入力される制御信号１，２、テスト信号のうちいずれかひとつがＬレベルであれば良い。制御信号１は前述の様に液晶パネルをオンする為の信号であり、テストモードにおいてもＨレベルである。また、制御信号１をＬレベルとした場合であっても、制御信号１はＮＯＲ回路４３に入力される為、ＬＯ３がＬレベルにならず（ＬＯ３，ＬＯ４）＝（Ｌ，Ｈ）とできない。同様に制御信号２もＮＯＲ回路４３に入力される為、制御信号２をＬレベルとできない。従って、（ＱＮ１，ＱＮ２）＝（Ｈ，Ｈ）の状態でＬＯ４をＨレベルとするにはテスト信号をＨレベルにする必要がある。つまり、（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）＝（Ｈ，Ｈ，Ｈ，Ｌ，Ｈ）（状態Ｆ）とすれば良い。この状態Ｆを得る為に、液晶表示駆動集積回路におけるシフトレジスタ１０には、例えば共にＬレベルのスタート信号及びＬＰ信号を入力すれば良い。 In order to output the voltage V0 for selecting the common electrode from the output terminals 26 and 27, it is only necessary to set (LO3, LO4) = (L, H). This condition is (QN1 (QN2), control signal 1, control signal 2, control signal 3, test signal) = (L, H, H, L, L) (state E). However, in the state E, in order to set both QN1 and QN2 to the L level, it is necessary to input, for example, an H level start signal and an LP signal having a predetermined period. Therefore, consider the case where (LO3, LO4) = (L, H) without inputting an LP signal of a predetermined period. First, in order to set LO4 to H level, any one of the control signals 1 and 2 and the test signal input to the NAND circuit 42 may be L level. The control signal 1 is a signal for turning on the liquid crystal panel as described above, and is also at the H level in the test mode. Even when the control signal 1 is set to the L level, the control signal 1 is input to the NOR circuit 43. Therefore, the LO3 does not become the L level and cannot be (LO3, LO4) = (L, H). Similarly, since the control signal 2 is also input to the NOR circuit 43, the control signal 2 cannot be set to the L level. Therefore, in order to set LO4 to H level in the state of (QN1, QN2) = (H, H), it is necessary to set the test signal to H level. That is, (QN1 (QN2), control signal 1, control signal 2, control signal 3, test signal) = (H, H, H, L, H) (state F) may be used. In order to obtain this state F, for example, both an L level start signal and an LP signal may be input to the shift register 10 in the liquid crystal display driving integrated circuit.

以上に説明した構成からなる本実施形態の液晶表示駆動集積回路は、テストモードにおいて、スタート信号、ＬＰ信号、制御信号１〜３、テスト信号をＨレベルもしくはＬレベルの何れかを選択することにより（ＱＮ１（ＱＮ２），制御信号１，制御信号２，制御信号３，テスト信号）の論理レベルを状態Ａ，Ｂ，Ｄ，Ｆとしている。従って、所定周期のＬＰ信号を入力することなく、出力端子２６，２７には状態Ａ，Ｂ，Ｄ，Ｆに基づいた電圧Ｖ１，Ｖ３，Ｖ２，Ｖ０が夫々得られる。 In the test mode, the liquid crystal display driving integrated circuit of the present embodiment having the above-described configuration is selected by selecting either the H level or the L level for the start signal, the LP signal, the control signals 1 to 3 and the test signal. The logic levels of (QN1 (QN2), control signal 1, control signal 2, control signal 3, test signal) are states A, B, D, and F. Therefore, the voltages V1, V3, V2, and V0 based on the states A, B, D, and F are obtained at the output terminals 26 and 27 without inputting the LP signal having a predetermined period, respectively.

また、スタート信号をＬＰ信号に基づいて出力するＤフリップフロップ１５と、Ｄフリップフロップ１５からの出力ＱＮ１がＬレベルとなるか、テスト端子に入力されるテスト信号がＨレベルとなるとＮＡＮＤ回路４０の出力ＬＯ４をＨレベルとする論理回路１１と、（ＬＯ３，ＬＯ４）＝（Ｌ，Ｈ）の場合に出力端子２６から電圧Ｖ０が出力される電圧出力回路とを用いることにより、液晶表示駆動集積回路を構成することができる。 Further, when the D flip-flop 15 that outputs the start signal based on the LP signal and the output QN1 from the D flip-flop 15 become L level or the test signal input to the test terminal becomes H level, the NAND circuit 40 By using the logic circuit 11 that sets the output LO4 to the H level and the voltage output circuit that outputs the voltage V0 from the output terminal 26 when (LO3, LO4) = (L, H), a liquid crystal display driving integrated circuit Can be configured.

本実施形態における時分割駆動の場合では、出力端子２７からは、出力端子２６に比べて所定周期のＬＰ信号の１パルス分だけ遅れて、電圧Ｖ０またはＶ２が出力される。一方テストモードでは所定周期のＬＰ信号を用いることなく、出力端子２６，２７に電圧Ｖ０〜Ｖ３を出力すること可能である為、出力端子から電圧Ｖ０〜Ｖ３が出力されていることを確認する時間を短くすることができる。なお。本実施形態では出力端子２６，２７の二つとしたが、一般に近年の液晶パネルにおいては、高画質化する為コモン電極数が増加しており、それに伴い液晶表示駆動集積回路の出力数も増加している。本実施形態を３つ以上の出力端子にも適応することで、特に出力端子数の多い場合であっても、出力端子からの電圧をテストする時間が短縮できる。 In the case of time-division driving in this embodiment, the voltage V0 or V2 is output from the output terminal 27 with a delay of one pulse of the LP signal having a predetermined period as compared with the output terminal 26. On the other hand, in the test mode, it is possible to output the voltages V0 to V3 to the output terminals 26 and 27 without using the LP signal of a predetermined period, and therefore it is time to confirm that the voltages V0 to V3 are output from the output terminals. Can be shortened. Note that. In the present embodiment, two output terminals 26 and 27 are used. However, in recent liquid crystal panels, the number of common electrodes is increased in order to improve the image quality, and accordingly, the number of outputs of the liquid crystal display driving integrated circuit is also increased. ing. By applying this embodiment to three or more output terminals, the time for testing the voltage from the output terminals can be shortened even when the number of output terminals is particularly large.

また、液晶パネルにおけるコモン電極を選択する電圧は一般的に数十Ｖ（ボルト）であり、出力端子から電圧を出力する電圧出力回路１２には、高耐圧のＭＯＳトランジスタ等のデバイスを用いる必要がある。本実施形態ではテスト信号をレイアウト面積の大きい高耐圧デバイスを用いた電圧出力回路１２に入力せず、制御論理回路１１に入力している為、液晶表示駆動集積回路のチップ面積を小さくできる。 Further, the voltage for selecting the common electrode in the liquid crystal panel is generally several tens of volts (volts), and it is necessary to use a device such as a high voltage MOS transistor for the voltage output circuit 12 that outputs the voltage from the output terminal. is there. In this embodiment, since the test signal is not input to the voltage output circuit 12 using a high breakdown voltage device having a large layout area but is input to the control logic circuit 11, the chip area of the liquid crystal display driving integrated circuit can be reduced.

また、前述の様に出力端子が複数ある場合においても、テスト信号を電圧出力回路１２に入力せず、制御論理回路１１に入力することで液晶表示駆動集積回路のチップ面積を小さくできる。 Further, even when there are a plurality of output terminals as described above, the chip area of the liquid crystal display driving integrated circuit can be reduced by inputting the test signal to the control logic circuit 11 without inputting it to the voltage output circuit 12.

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。 In addition, the said Example is for making an understanding of this invention easy, and is not for limiting and interpreting this invention. The present invention can be changed and improved without departing from the gist thereof, and the present invention includes equivalents thereof.

本発明の実施形態である液晶表示駆動集積回路の構成を示す図である。It is a figure which shows the structure of the liquid crystal display drive integrated circuit which is embodiment of this invention. 時分割駆動する場合におけるスタート信号、ＬＰ信号、ＱＮ１，ＱＮ２、ＬＯ３，ＬＯ４、出力端子２６，２７から出力される電圧のタイミングチャートである。4 is a timing chart of voltages output from start signals, LP signals, QN1, QN2, LO3, LO4, and output terminals 26, 27 in the case of time-division driving. 出力端子２６，２７から出力される電圧の真理値表である。3 is a truth table of voltages output from output terminals 26 and 27; コモン電極を駆動するコモン電極駆動回路のブロック図の一例を表す図である。It is a figure showing an example of the block diagram of the common electrode drive circuit which drives a common electrode.

Explanation of symbols

１０シフトレジスタ
１１制御論理回路
１２電圧出力回路
１５，１６Ｄフリップフロップ
２０ＥＩＯ端子
２１ＬＰ端子
２２ＤＩＳＰＣＬＲ端子
２３ＤＩＳＰ端子
２４ＦＲ端子
２５テスト端子
２６，２７出力端子
３０〜３８インバータ
４０〜４２，６０〜６３ＮＡＮＤ回路
５０〜５２レベルシフト回路
４３，７０〜７３ＮＯＲ回路
８０〜８３ＰＭＯＳトランジスタ
９０〜９３ＮＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 10 Shift register 11 Control logic circuit 12 Voltage output circuit 15, 16 D flip-flop 20 EIO terminal 21 LP terminal 22 DISPCLR terminal 23 DISP terminal 24 FR terminal 25 Test terminal 26, 27 Output terminal 30-38 Inverters 40-42, 60- 63 NAND circuit 50-52 Level shift circuit 43, 70-73 NOR circuit 80-83 PMOS transistor 90-93 NMOS transistor

Claims

In a liquid crystal display driving integrated circuit that drives a common electrode,
An input terminal for inputting a signal of a predetermined period;
A control terminal to which a control signal is input;
An output terminal to which the common electrode is connected;
An electrode driving circuit that outputs a predetermined voltage from the output terminal based on the signal of the predetermined period from the input terminal;
With
The liquid crystal display driving integrated circuit, wherein the electrode driving circuit outputs the predetermined voltage from the output terminal when the control signal of one logic level is input to the control terminal.

The electrode driving circuit includes:
A latch circuit that outputs an output signal corresponding to the input signal based on the signal of the predetermined period from the input terminal;
A logic circuit that outputs a logic signal of one level when the output signal of one logic level is output from the latch circuit or the control signal of one logic level is input to the control terminal;
A voltage output circuit that outputs the predetermined voltage from the output terminal when the logic signal of the one level is output from the logic circuit;
The liquid crystal driving integrated circuit according to claim 1, further comprising:

The output terminal is
Including a first output terminal and a second output terminal;
The electrode driving circuit includes:
A first latch circuit that outputs a first output signal corresponding to the first input signal based on the signal of the predetermined period from the input terminal;
A second latch circuit that outputs a second output signal corresponding to the first output signal based on the signal of the predetermined period from the input terminal;
When the first output signal at one logic level is output from the first latch circuit or the control signal at one logic level is input to the control terminal, the first logic signal at one level is output. When the second output signal having one logic level is output from the second latch circuit or the control signal having one logic level is input to the control terminal, the second signal having one level is output. A logic circuit that outputs a logic signal;
When the first logic signal at the one level is output from the logic circuit, the predetermined voltage is output from the first output terminal, and the second logic signal at the one level is output from the logic circuit. And a voltage output circuit for outputting the predetermined voltage from the second output terminal,
The liquid crystal driving integrated circuit according to claim 1, further comprising:

The voltage output circuit is
The one level logic signal from the logic circuit is converted to a first level logic signal so that the predetermined voltage is output from the output terminal, and the predetermined voltage is not output from the output terminal. Including a level shift circuit for converting the logic signal at the other level from the logic circuit to a logic signal at the second level;
The liquid crystal display driving integrated circuit according to claim 2.

The voltage output circuit is
The one-level first logic signal from the logic circuit is converted into a first-level logic signal so that the predetermined voltage is output from the first output terminal, and the predetermined voltage is output from the first output terminal. A first level shift circuit that converts the first logic signal of the other level from the logic circuit into a second level logic signal,
The second logic signal of the one level from the logic circuit is converted into the logic signal of the first level so that a predetermined voltage is output from the second output terminal, and the predetermined voltage is output from the second output terminal. A second level shift circuit that converts the second logic signal of the other level from the logic circuit into the logic signal of the second level,
The liquid crystal display driving integrated circuit according to claim 3, comprising: