JP2008278120A - トランシーバーおよびそれを使用した無線システム - Google Patents

Abstract

【課題】高価な外部部品の省略が可能であり、キャリブレーションのためのハードウェアと消費電力とが小さなトランシーバーを提供すること。
【解決手段】無線ＬＡＮシステムは、トランシーバー４００とベースバンドＬＳＩ５００を含む。トランシーバーは、ダイレクト・コンバージョン・アーキテクチャーで構成されている。ベースバンドＬＳＩは、無線ＬＡＮのＯＦＤＭのための高速フーリェ変換ＦＦＴ・逆高速フーリェ変換ＩＦＦＴの機能を持つ。キャリブレーション回路４０１、４０２の差動ＤＣ電圧負帰還回路は、差動ベースバンド受信信号と差動ベースバンド送信信号のＤＣオフセット電圧とを低減する。ＲＦ送信信号に含まれる不所望なサイドバンド成分はキャリブレーション・ループＬｏｏｐを介して高速フーリェ変換ＦＦＴで解析される。サイドバンド成分が最小となるように回路４０２はトランスミッターでＩ／Ｑ位相不均衡とＩ／Ｑゲイン不均衡とを低減する。
【選択図】図６

Description

本発明はトランシーバーおよびそれを使用した無線システムに関する。本発明は、特に高価な外部部品の省略が可能であり、キャリブレーションのためのハードウェアと消費電力とを削減するのに有益な技術に関する。

広帯域無線通信への要求のため、現行のＩＥＥＥ８０２．１１ｂ／ｇの無線ＬＡＮシステムと比較して、直交周波数分割多重（ＯＦＤＭ）に基づく新規な無線ＬＡＮの規格としてＩＥＥＥ８０２．１１ａは略５倍のデータレートと少なくとも２０倍のオーバーオールシステム容量とを提供するものである。５ＧＨｚ周波数帯域は、高いデータレートの利点により、無線ＬＡＮは２．４ＧＨｚから５ＧＨｚにシフトしている。尚、ＯＦＤＭは、Orthogonal Frequency Division Multiplexの略である。また、ＬＡＮは、Local Area Networkの略である。

下記非特許文献１には、８０２．１１ａ無線ＬＡＮシステムが物理層（ＰＨＹ）とメディアアクセス層（ＭＡＣ）とで構成され、この物理層は直交周波数分割多重（ＯＦＤＭ）に基づいていることが記載されている。多重キャリアを使用した変調技術はマルチパスの効果を緩和して、ＯＦＤＭは正確な周波数で分離された多重キャリアにデータを分散するものである。この下記非特許文献１には、８０２．１１ａ無線ＬＡＮシステムをＣＭＯＳ ＲＦトランシーバーチップとディジタルベースバンドチップとで構成することが記載されている。このＲＦトランシーバーのレシーバーとトランスミッターのアーキテクチャーとでは、ダイレクトコンバージョンではなく、デュアルコンバージョンが採用されている。レシーバーでダウンコンバートされた受信ベースバンド信号Ｉ、Ｑは、オフチップ受動ＬＣチャンネル選択フィルターを介してプログラマブルゲインアンプ（ＰＧＡ）で増幅される。２個のプログラマブルゲインアンプの出力のＤＣオフセットは、２個の６ビットＤ／Ａ変換器によりキャンセルされる。ＤＣオフセットのキャンセルは、ベースバンドチップのディジタルアルゴリズムにより実現される。ディジタルベースバンドチップでは、ＲＦトランシーバーのレシーバーからの受信ベースバンド信号Ｉ、ＱはＡ／Ｄ変換器に供給される。Ａ／Ｄ変換器の出力のディジタル信号は２個のＦＩＲフィルターを介して自動相関器に供給される。Ａ／Ｄ変換器の出力と自動相関器の出力とは信号検出・ＡＧＣユニットに供給され、このユニットの出力によりアナログレシーバーのＤＣオフセットとゲインとのキャリブレーションが実行される。信号検出と周波数オフセット評価とシンボルタイミングとは、プリアンブルに供給される周期トレーニングシンボルの自動相関に全て依存している。Ａ／Ｄ変換器の出力のディジタル信号は、１個のＦＩＲフィルター、ＤＣオフセット除去ユニット、周波数ローテータ、高速フーリェ変換器（ＦＦＴ）、チャンネル選択フィルター、ビダビデコーダに供給される。ビダビデコーダの出力から、メディアアクセス層（ＭＡＣ）への受信データが生成される。また、高速フーリェ変換器（ＦＦＴ）は、トランスミッターのための逆高速フーリェ変換器（ＩＦＦＴ）とハードウェアを共有している。

下記非特許文献２には、携帯電話のＷＣＤＭＡ方式のトランスミッターとして、高価な外部部品の省略による高集積の送信機の有力な候補として、ダイレクトアップコンバージョン（ＤＵＣ）アーキテクチャーが紹介されている。尚、ＷＣＤＭＡは、Wideband Code Division Multiple Accessの略である。このＤＵＣ送信機アーキテクチャーでは、Ｉ、Ｑ送信ベースバンド信号は、ベースバンドフィルターを介してＩ／Ｑ変調器に供給される。Ｉ／Ｑ変調器は、送信ベースバンド信号を無線周波数（ＲＦ）に変換する。この無線周波数では、Ｉ、Ｑ信号が合成され、増幅されている。外部フィルターリングと更なる増幅の後、信号はアンテナから送信される前にデュプレクサに供給される。電力増幅器（ＰＡ）の出力による発振器引き込みを低減するため、ローカル発振器（ＬＯ）はキャリア周波数の２倍の４ＧＨｚに設定されている。２ＧＨｚの正確なクォドラチャーローカル信号を生成するために、ディジタル分周器が使用される。また、下記非特許文献２には、ＤＵＣアーキテクチャーの深刻な欠点はキャリア漏洩であることが記載されている。このキャリア漏洩は、１．８９５〜１．９０５ＧＨｚのＷＣＤＭＡ信号の周波数帯域の内部の略１．９ＧＨｚの妨害信号となっている。このキャリア漏洩は、ＥＶＭ（エラーベクトルマグニチュード）やＡＣＰＲ（隣接チャンネル電力レシオ）が仕様を越える原因となるものである。下記非特許文献２では、キャリア漏洩の抑圧のために、ベースバンドフィルターの２つのオペアンプで６ビット電流源を使用したオフセットキャリブレーションが採用されている。また、下記非特許文献２では、キャリア漏洩の抑圧のために、Ｉ／Ｑ変調器に５ビットバイナリ重み付けの電流源を使用したキャリア漏洩キャリブレーションが採用されている。送信信号が無い状態でのキャリア漏洩電力がオンチップパワー検出器で検出され、この検出器のアナログ出力電圧は自動ディジタルキャリブレーションアルゴリズムを使用することでディジタル信号に変換される。このアルゴリズムは、測定キャリア漏洩が最小となるように、変調器とベースバンドフィルターの校正回路を制御するものである。

また下記非特許文献３には、２．４ＧＨｚ無線ＬＡＮに対応するトランシーバーが記載され、ツーステップダウンコンバージョンのレシーバーとツーステップアップコンバージョンのトランスミッターと周波数シンセサイザーとベースバンド・ＭＡＣユニットとを含むシングルチップ・インプリメンテーションのＳｏＣ（システム・オン・チップ）が採用されている。シングルチップ・インプリメンテーションはＲＦトランシーバーとディジタルベースバンドとの間のワイドビット幅インターフェースを可能とし、このワイドビット幅インターフェースは種々のアナログ／ＲＦ非ペア性のキャリブレーションに使用できる。ＲＦループバックパスが送信ＲＦミキサーの出力と受信ＲＦミキサーの入力との間に接続され、キャリブレーションの間に所定のディジタルシーケンスがレシーバーにループバック転送される。受信されたディジタルコードは、ＤＣオフセット、Ｉ／ＱミスマッチのようなＲＦ非ペア性とＲＦリャリアリークとの補正に使用される。

一方、下記特許文献１には、ダイレクトコンバージョントランスミッターのクォドラチャー変調器の出力に振幅変調（ＡＭ）検出ブロックを接続することが記載されている。クォドラチャー変調器の２個の入力には、ディジタル・プレディストーション・ブロックが接続されている。ディジタル・プレディストーション・ブロックの２個の入力には、ディジタルベースバンド送信信号Ｉ、Ｑが供給される。ディジタル・プレディストーション・ブロックでディジタルベースバンド送信信号Ｉ、Ｑのゲイン不均衡、位相不均衡、ＤＣオフセットが補償された後、２個のＤ／Ａ変換器によりアナログベースバンド送信信号Ｉ、Ｑが生成される。アナログベースバンド送信信号Ｉ、Ｑは、クォドラチャー変調器の２個の入力に供給される。このＡＭ検出ブロックのＡＭ検出器は、入力信号を自乗する。ＡＭ検出ブロックのＡＭ検出器の出力は、パラメータ決定ブロックに供給される。パラメータ決定ブロックは、ローパスフィルター、Ｄ／Ａ変換器、高速フーリェ変換器（ＦＦＴ）、二次多項最小化（ＱＰＭ）計算機を含んでいる。トランスミッターのキャリブレーションモードでは、ディジタル・プレディストーション・ブロックの入力には周波数ｆｃａｌに設定されたディジタイズド・サイン波形が供給され、クォドラチャー変調器の２個のミキサーにはローカル発振信号が供給される。ＤＣ不均衡に起因してＡＭ検出ブロックの入力に生じるローカル発振リーケージ成分は、パラメータ決定ブロックの入力に供給される。ＡＭ検出ブロックの入力に生じる相互変調非線形性に起因する３倍高調波のエネルギー成分はパラメータ決定ブロックの入力で周波数ｆｃａｌに設定されている。高速フーリェ変換器（ＦＦＴ）は信号のディジタルスペクトラル表現を生成して、二次多項最小化（ＱＰＭ）計算機はＱＰＭアルゴリズムを実行して、ディジタル・プレディストーション・ブロックでのプレディストーション・パラメータが計算されることができる。

また、下記特許文献２には、ダイレクトコンバージョントランシーバーのトランスミッターとレシーバーとに使用されるＲＦキャリアをフラクショナルフェーズロックドループで生成すると伴にトランスミッターとレシーバーでのＩ／Ｑ位相と振幅との誤差訂正に第２のパイロット・トーンフラクショナルフェーズロックドループを使用することが記載されている。レシーバーの２個のダウンコンバージョンミキサーのＲＦ入力端子には、第１のカップラーを介して第２のパイロット・トーンフラクショナルフェーズロックドループのパイロットトーン電圧制御発振器の発振出力信号が供給される。２個のダウンコンバージョンミキサーの出力の受信ベースバンド信号Ｉ／Ｑはベースバンド・ディジタル信号処理回路に供給され、レシーバーの２個の可変アッテネータと２個の制御可能な位相シフターとでの誤差補正値が計算される。トランスミッター２個のダウンコンバージョンミキサーの合成ＲＦ出力は、第２のカップラーを介して第２のパイロット・トーンフラクショナルフェーズロックドループの送信Ｉ／Ｑミスマッチモニター用ミキサーの一方の入力端子に供給される。送信Ｉ／Ｑミスマッチモニター用ミキサーの他方の入力端子には、第２のパイロット・トーンフラクショナルフェーズロックドループのパイロットトーン電圧制御発振器の発振出力信号が供給される。送信Ｉ／Ｑミスマッチモニター用ミキサーの出力信号は、ローパスフィルターを介して対数検出器の入力に供給される。対数検出器の出力から、トランスミッターの２個の可変アッテネータと２個の制御可能な位相シフターとでの誤差補正値が計算される。

Ｔｅｒｅｓａ Ｈ． Ｍｅｎｇ ｅｔ ａｌ， "Ｄｅｓｉｇｎ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｉｏｎ ｏｆ ａｎ Ａｌｌ−ＣＭＯＳ ８０２．１１ａ Ｗｉｒｅｌｅｓｓ ＬＡＮ Ｃｈｉｐｓｅｔｓ"， ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｍａｇａｚｉｎｅ， Ａｕｇｕｓｔ ２００３， ＰＰ．１６０−１６８． Ｇａｂｒｉｅｌ Ｂｒｅｎｎａ ｅｔ ａｌ， "Ａ ２−ＧＨｚ Ｃａｒｒｉｅｒ Ｌｅａｋａｇｅ Ｃａｌｉｂｒａｔｅｄ Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ ＷＣＤＭＡ Ｔｒａｎｓｍｉｔｔｅｒ ｉｎ ０．１３−μｍ ＣＭＯＳ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９， ＮＯ．８， ＡＵＧＵＳＴ ２００４， ＰＰ．１２５３−１２６２． Ｍａｓｏｕｄ Ｚａｒｇａｒｉ ｅｔ ａｌ， "Ｃｈａｌｌｅｎｇｅ ｉｎ Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ ＣＭＯＳ Ｔｒａｎｓｃｅｉｖｅｒｓ ｆｏｒ ｔｈｅ ＩＥＥＥ ８０２．１１ Ｗｉｒｅｌｅｓｓ ＬＡＮｓ； Ｐａｓｔ， Ｐｒｅｓｅｎｔ ａｎｄ Ｆｕｔｕｒｅ"， ２００５ ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ， ＰＰ．３５３−３５６． 米国特許第６、２９８、０９６ Ｂ１号 明細書 米国特許第６、７６０、５７７ Ｂ２号 明細書

本発明者等は、本発明に先立って２．４ＧＨｚと５ＧＨｚの２つのＲＦ周波数の無線ＬＡＮ通信を可能とするトランスミッターＲＦ ＩＣの開発に従事した。この開発の初期において、本発明者等は背景技術の検討を行った。その検討の結果は、下記の通りである
まず前記非特許文献１に記載された無線ＬＡＮチップセットシステムではデュアルコンバージョンシステムが採用されているため、高価な外部部品の省略が困難となっている。

また、前記非特許文献２に記載されたＷＣＤＭＡトランスミッターではダイレクトアップコンバージョンアーキテクチャーが採用されているので高価な外部部品の省略が可能となっている。しかし、前記非特許文献２では、キャリア漏洩の抑圧のためのオンチップパワー検出器、自動ディジタルキャリブレーションアルゴリズム、ベースバンドフィルターのオペアンプに接続された６ビット電流源を使用したオフセットキャリブレーション回路、Ｉ／Ｑ変調器に接続された５ビットバイナリ重み付けの電流源を使用したキャリア漏洩キャリブレーション回路のハードウェアと消費電力が大きいと言う問題が明らかとされた。

更に、前記非特許文献３に記載された２．４ＧＨｚ無線ＬＡＮに対応するトランシーバーはツーステップダウンコンバージョンのレシーバーとツーステップアップコンバージョンのトランスミッターで構成されているので、高価な外部部品の省略が困難となっている。

また、前記特許文献１ではダイレクトコンバージョントランスミッターが採用されているので高価な外部部品の省略が可能となっている。しかし、前記特許文献１では、ローパスフィルター、Ｄ／Ａ変換器、高速フーリェ変換器（ＦＦＴ）、二次多項最小化（ＱＰＭ）計算機により構成されたパラメータ決定ブロックのハードウェアと消費電力が大きいと言う問題が明らかとされた。

更に、前記特許文献２ではダイレクトコンバージョントランシーバーのトランスミッターとレシーバーとが採用されているので高価な外部部品の省略が可能となっている。しかし、前記特許文献２では、第２のパイロット・トーンフラクショナルフェーズロックドループのハードウェアと消費電力が大きいと言う問題が明らかとされた。

本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、高価な外部部品の省略が可能であり、キャリブレーションのためのハードウェアと消費電力とが小さなトランシーバーを提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。

すなわち、本発明の１つの代表的なトランシーバーのレシーバーとトランスミッターとは、ダイレクト・ダウンコンバージョン・アーキテクチャーで構成されている。

キャリブレーション回路のレシーバー差動ＤＣ電圧負帰還回路とトランスミッター差動ＤＣ電圧負帰還回路とは前記ベースバンド処理ユニットから供給される前記第１の命令に応答して、前記レシーバーの差動ベースバンド受信信号のＤＣオフセット電圧と前記トランスミッターの差動ベースバンド送信信号のＤＣオフセット電圧とを低減する。

前記ベースバンド処理ユニットから供給される第２の命令に応答して、前記ベースバンド処理ユニットの高速フーリェ変換の機能は、サイドバンド成分のレベルを解析する。前記キャリブレーション回路の位相コントローラは、前記サイドバンド成分の第１の解析結果に応答して、前記トランスミッターの送信ミキサーのＲＦ送信信号のＩ／Ｑ位相不均衡を低減するように動作する。

前記ベースバンド処理ユニットから供給される第３の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、サイドバンド成分のレベルを解析する。前記キャリブレーション回路のゲイン補正回路は、前記サイドバンド成分の第２の解析結果に応答して、前記トランスミッターのベースバンド送信信号のＩ／Ｑゲイン不均衡を低減するように動作する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、本発明によれば、高価な外部部品の省略が可能であり、キャリブレーションのためのハードウェアと消費電力とが小さなトランシーバーを提供することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態に係る本発明の代表的なトランシーバー（４００）は、レシーバー（ＲＦ Ｒｘ／ＢＢ Ｒｘ）とトランスミッター（ＲＦ Ｔｘ／ＢＢ Ｔｘ）とを具備する。

前記レシーバーは、直交周波数分割多重に基づく信号処理のための高速フーリェ変換・逆高速フーリェ変換の機能を有するベースバンド処理ユニット（５００）と接続可能に構成されている。

前記レシーバーは、ダイレクト・ダウンコンバージョン・レシーバーで構成されている。

前記トランスミッターは、ダイレクト・アップコンバージョン・トランスミッターで構成されている。

前記トランシーバーは、前記ベースバンド処理ユニットから供給される命令が供給されるインターフェースユニット（１９）を含む。

前記トランシーバーは、前記インターフェースユニットと前記レシーバーと前記トランスミッターとに接続されたキャリブレーション回路（４０１、４０２）を含む。

前記トランシーバーは、前記トランスミッターのＲＦ送信出力信号に含まれるサイドバンド成分（ＳＢ）を前記レシーバーに伝達するキャリブレーション・ループ（Ｌｏｏｐ）を含む（図２、図６参照）。その結果、前記トランスミッターの前記ＲＦ送信出力信号に含まれる前記サイドバンド成分は、前記キャリブレーション・ループと前記レシーバーとを介して前記ベースバンド処理ユニットの前記高速フーリェ変換に伝達可能である。

前記キャリブレーション回路は、前記レシーバーの差動ベースバンド受信信号（ＲｘＡＢＩ、Ｑ、／ＲｘＡＢＩ、Ｑ）のＤＣオフセット電圧を低減するレシーバー差動ＤＣ電圧負帰還回路（ＣＯＭ＿Ｒｘ＿Ｉ、Ｑ、ＤＡＣ＿Ｒｘ＿Ｉ、Ｑ）を含む。

前記キャリブレーション回路は、前記トランスミッターの差動ベースバンド送信信号（ＴｘＡＢＩ、Ｑ、／ＴｘＡＢＩ、Ｑ）のＤＣオフセット電圧を低減するトランスミッター差動ＤＣ電圧負帰還回路（ＣＯＭ＿Ｔｘ＿Ｉ、Ｑ、ＤＡＣ＿Ｔｘ＿Ｉ、Ｑ）を含む。

前記キャリブレーション回路は、前記トランスミッターの送信ミキサー（３３Ａ）のＲＦ送信信号のＩ／Ｑ位相不均衡を低減する位相コントローラ（θ＿Ｃｎｔ）を含む。

前記キャリブレーション回路は、前記トランスミッターのベースバンド送信信号のＩ／Ｑゲイン不均衡を低減するゲイン補正回路（ＧｖＴｘＩ、ＧｖＴｘＱ）を含む（図２）。

前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ベースバンド処理ユニットから供給される第１の命令（図３のＳｔｅｐ３３）に応答してＤＣオフセット電圧を低減するように動作する。

前記ベースバンド処理ユニットから供給される第２の命令（図５のＳｔｅｐ３５Ｇ）に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析する。前記サイドバンド成分の第１の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記位相コントローラに供給される。その結果、前記位相コントローラは、前記サイドバンド成分の前記第１の解析結果に応答して、前記トランスミッターの前記送信ミキサーの前記ＲＦ送信信号の前記Ｉ／Ｑ位相不均衡を低減するように動作する。

前記ベースバンド処理ユニットから供給される第３の命令（図５のＳｔｅｐ３５Ｋ）に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析する。前記サイドバンド成分の第２の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記ゲイン補正回路に供給される。その結果、前記ゲイン補正回路は、前記サイドバンド成分の前記第２の解析結果に応答して、前記トランスミッターの前記ベースバンド送信信号の前記Ｉ／Ｑゲイン不均衡を低減するように動作する。

前記実施の形態の手段の手段によれば、前記レシーバーと前記トランスミッターとは、ダイレクト・ダウンコンバージョン・アーキテクチャーで構成されている。従って、オフチップ受動フィルターのような高価な外部部品の省略が可能である。また、前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ベースバンド処理ユニットから供給される前記第１の命令に応答して、前記高速フーリェ変換の機能とは無関係にＤＣオフセット電圧を低減するので、ハードウェアと消費電力とを削減することができる。また、ベースバンド処理ユニットの直交周波数分割多重に基づく信号処理のための高速フーリェ変換・逆高速フーリェ変換の機能を活用してサイドバンド成分の解析を行っているので、ハードウェアを削減することができる。

好適な実施の形態として、前記レシーバーはダイレクト・ダウンコンバージョンに使用する受信ミキサー（２５Ａ）を含み、前記トランスミッターはダイレクト・アップコンバージョンに使用する前記送信ミキサー（３３Ａ）を含む。前記トランシーバーは、前記受信ミキサーに供給される受信用ローカル信号と前記送信ミキサーに供給される送信用ローカル信号とを生成するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器の発振周波数を制御する周波数シンセサイザー（Ｓｙｎｔｈ）とを含む。

前記第１の命令に応答して前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ＤＣオフセット電圧の低減の動作を実行した後、前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとがウォームアップされる（図３のＳｔｅｐ３４参照）。

前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとのウォームアップの後、前記ベースバンド処理ユニットから供給される第４の命令（図５のＳｔｅｐ３５Ｃ）に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達される前記トランスミッターのＲＦ送信信号に含まれるキャリアリーク成分（ＣＬ）のレベルを解析する。前記キャリアリーク成分の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記トランスミッター差動ＤＣ電圧負帰還回路に供給される。その結果、前記トランスミッター差動ＤＣ電圧負帰還回路は、前記キャリアリーク成分の前記解析結果に応答して、前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の制御を更新する。

前記好適な実施の形態の手段によれば、前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとのウォームアップによる温度変動による前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の変動に対応することが可能となる。

より好適な実施の形態として、前記キャリブレーション回路は、前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路と前記位相コントローラと前記ゲイン補正回路のための制御パラメータを格納する複数のレジスタを含む。前記第１の命令に応答した前記トランスミッター差動ＤＣ電圧負帰還回路による前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の低減の動作による制御パラメータは、前記複数のレジスタの１つのレジスタに格納される。前記第４の命令に応答した前記トランスミッター差動ＤＣ電圧負帰還回路による前記ＤＣオフセット電圧の制御の更新は、前記１つのレジスタに格納された制御パラメータのディジタル値の更新により実行される。

更に好適な実施の形態として、前記第１の命令に応答して前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記レシーバーの前記差動ベースバンド受信信号の前記ＤＣオフセット電圧を低減する動作と前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧を低減する動作とを並列に実行するものである。

前期更に好適な実施の形態の手段によれば、キャリブレーションの動作期間を短縮することができる。

具体的な実施の形態として、前記レシーバーと前記ベースバンド処理ユニットとはＩＥＥＥ ８０２．１１無線ＬＡＮ通信を行うものである。
〔２〕本発明の別の観点の代表的な実施の形態に係る本発明の代表的な無線システムは、トランシーバー（４００）とベースバンド処理ユニット（５００）とを有する。

前記トランシーバーは、レシーバー（ＲＦ Ｒｘ／ＢＢ Ｒｘ）とトランスミッター（ＲＦ Ｔｘ／ＢＢ Ｔｘ）とを具備する。

前記ベースバンド処理ユニットは、直交周波数分割多重に基づく信号処理のための高速フーリェ変換・逆高速フーリェ変換の機能を有する。

前記レシーバーは、ダイレクト・ダウンコンバージョン・レシーバーで構成されている。

前記トランスミッターは、ダイレクト・アップコンバージョン・トランスミッターで構成されている。

前記トランシーバーは、前記ベースバンド処理ユニットから供給される命令が供給されるインターフェースユニット（１９）を含む。

前記トランシーバーは、前記インターフェースユニットと前記レシーバーと前記トランスミッターとに接続されたキャリブレーション回路（４０１、４０２）を含む。

前記トランシーバーは、前記トランスミッターのＲＦ送信出力信号に含まれるサイドバンド成分（ＳＢ）を前記レシーバーに伝達するキャリブレーション・ループ（Ｌｏｏｐ）を含む（図２、図６参照）。その結果、前記トランスミッターの前記ＲＦ送信出力信号に含まれる前記サイドバンド成分は、前記キャリブレーション・ループと前記レシーバーとを介して前記ベースバンド処理ユニットの前記高速フーリェ変換に伝達可能である。

前記キャリブレーション回路は、前記レシーバーの差動ベースバンド受信信号（ＲｘＡＢＩ、Ｑ、／ＲｘＡＢＩ、Ｑ）のＤＣオフセット電圧を低減するレシーバー差動ＤＣ電圧負帰還回路（ＣＯＭ＿Ｒｘ＿Ｉ、Ｑ、ＤＡＣ＿Ｒｘ＿Ｉ、Ｑ）を含む。

前記キャリブレーション回路は、前記トランスミッターの差動ベースバンド送信信号（ＴｘＡＢＩ、Ｑ、／ＴｘＡＢＩ、Ｑ）のＤＣオフセット電圧を低減するトランスミッター差動ＤＣ電圧負帰還回路（ＣＯＭ＿Ｔｘ＿Ｉ、Ｑ、ＤＡＣ＿Ｔｘ＿Ｉ、Ｑ）を含む。

前記キャリブレーション回路は、前記トランスミッターの送信ミキサー（３３Ａ）のＲＦ送信信号のＩ／Ｑ位相不均衡を低減する位相コントローラ（θ＿Ｃｎｔ）を含む。

前記キャリブレーション回路は、前記トランスミッターのベースバンド送信信号のＩ／Ｑゲイン不均衡を低減するゲイン補正回路（ＧｖＴｘＩ、ＧｖＴｘＱ）を含む（図２）。

前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ベースバンド処理ユニットから供給される第１の命令（図３のＳｔｅｐ３３）に応答してＤＣオフセット電圧を低減するように動作する。

前記ベースバンド処理ユニットから供給される第２の命令（図５のＳｔｅｐ３５Ｇ）に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析する。前記サイドバンド成分の第１の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記位相コントローラに供給される。その結果、前記位相コントローラは、前記サイドバンド成分の前記第１の解析結果に応答して、前記トランスミッターの前記送信ミキサーの前記ＲＦ送信信号の前記Ｉ／Ｑ位相不均衡を低減するように動作する。

前記ベースバンド処理ユニットから供給される第３の命令（図５のＳｔｅｐ３５Ｋ）に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析する。前記サイドバンド成分の第２の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記ゲイン補正回路に供給される。その結果、前記ゲイン補正回路は、前記サイドバンド成分の前記第２の解析結果に応答して、前記トランスミッターの前記ベースバンド送信信号の前記Ｉ／Ｑゲイン不均衡を低減するように動作する。

《実施の形態の説明》
次に、実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

《ワイヤレスＬＡＮに使用されるＲＦアナログ半導体集積回路とベースバンド処理ＬＳＩ》
図１は、本発明の１つの実施の形態によるＲＦアナログ回路４００である半導体集積回路とベースバンド処理ユニットＬＳＩ５００とを含む無線ＬＡＮシステムを示す図である。図１の無線ＬＡＮシステムは、ワイヤレスＬＡＮの子機（ＬＡＮ端末）と親機（アクセスポイントハブ）とに共通に使用可能である。アンテナスイッチ２がアンテナ１に接続され、アンテナ１からレシーバーシステムへのＲＦ受信入力信号の供給とトランスミッターシステムからアンテナ１へのＲＦ送信出力信号の供給とを時分割多重アクセス方式（ＴＤＭＡ）で行う。

《ＲＦアナログ半導体集積回路》
図１のＲＦアナログ半導体集積回路４００の第１ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿１は、ＩＥＥＥ８０２．１１ｂ／ｇの規格の２．４ＧＨｚの周波数帯域に対応するため、ローノイズアンプ２４Ａ、受信ミキサー２５Ａ、プログラマブルゲインアンプ２６Ａ、２８Ａ、ローパスフィルター２７Ａで構成されている。ＲＦアナログ半導体集積回路４００の第２ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿２は、ＩＥＥＥ８０２．１１ａ規格の約５ＧＨｚ（５．１５ＧＨｚ〜５．３５ＧＨｚ）および５．８ＧＨｚの周波数帯域に対応するため、ローノイズアンプ２４Ｂ、受信ミキサー２５Ｂ、プログラマブルゲインアンプ２６Ｂ、２８Ｂ、ローパスフィルター２７Ｂで構成されている。第１および第２ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿１、２で生成されたアナログ受信ベースバンド信号Ｉ、Ｑは、Ａ／Ｄ変換器２９によりディジタル受信ベースバンド信号Ｒx＿Ｉ、Ｒｘ＿Ｑに変換されて、ベースバンド処理ユニット５００であるＬＳＩに供給される。尚、Ａ／Ｄ変換器２９は、ＲＦアナログ半導体集積回路４００ではなく、ベースバンド処理ユニットＬＳＩ５００のチップに形成されることもできる。また、ＲＦアナログ半導体集積回路４００は、ベースバンド処理ユニットＬＳＩ５００のディジタルＲＦインターフェースユニット５０と３線外部配線を介して接続されたインターフェースユニット（ＩＮＴ）１９を含んでいる。インターフェースユニット１９には、ディジタルＲＦインターフェースユニット５０からイネーブル信号ＥＮ、クロック信号ＣＬＫ、データＤａｔａ（制御コマンド、制御データ）が供給される。

ベースバンド処理ユニットＬＳＩ５００から生成されるディジタル送信ベースバンド信号Ｔx＿Ｉ、Ｔｘ＿Ｑは、Ｄ／Ａ変換器３１によりアナログ送信ベースバンド信号に変換される。尚、Ｄ／Ａ変換器３１は、ＲＦアナログ半導体集積回路４００ではなく、ベースバンド処理ユニットＬＳＩ５００のチップに形成されることもできる。図１のＲＦアナログ半導体集積回路４００の第１ダイレクト・アップコンバージョン・トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿１は、ＩＥＥＥ８０２．１１ｂ／ｇの規格の２．４ＧＨｚの周波数帯域に対応するため、ローパスフィルター３２、送信ミキサー３３Ａ、ドライバアンプ３５Ａで構成されている。図１のＲＦアナログ半導体集積回路４００の第２ダイレクト・アップコンバージョン・トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿２は、ＩＥＥＥ８０２．１１ａ規格の約５ＧＨｚおよび５．８ＧＨｚの周波数帯域に対応するため、ローパスフィルター３２、送信ミキサー３３Ｂ、ドライバアンプ３５Ｂで構成されている。ＲＦアナログ半導体集積回路４００の外部では、ドライバアンプ３５Ａの出力にはＲＦパワー増幅器３６ＡとバンドパスフィルターＢＰＦ４Ａとが接続され、ドライバアンプ３５Ｂの出力にはＲＦパワー増幅器３６ＢとバンドパスフィルターＢＰＦ４Ｂとが接続されている。また、ＲＦアナログ半導体集積回路４００の外部では、ローノイズアンプ２４Ａの入力に表面弾性波フィルター３Ａが接続され、ローノイズアンプ２４Ｂの入力に表面弾性波フィルター３Ｂが接続されている。

ＲＦアナログ半導体集積回路４００の受信ミキサー２５Ａ、Ｂに供給される受信用ローカル信号と送信ミキサー３３Ａ、Ｂに供給される送信用ローカル信号とは、ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０から生成される。ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０には、システム基準周波数発振器（ＴＣＸＯ）３９が接続され、ＲＦアナログ半導体集積回路４００の外部でシステム基準周波数発振器３９には水晶振動子４０が接続されている。

尚、システム基準周波数発振器（ＴＣＸＯ）３９をＲＦアナログ半導体集積回路４００の外部に形成して、ＲＦアナログ半導体集積回路４００の内部にクロックバッファを形成してもよい。集積回路内部のクロックバッファは、外部のシステム基準周波数発振器（ＴＣＸＯ）３９から形成されたシステム基準周波数クロック信号を受信して、集積回路内部のΣΔフラクショナルＰＬＬ周波数シンセサイザー３０にクロック信号を供給する。

《ベースバンド処理ＬＳＩ》
ＲＦアナログ半導体集積回路４００には、ベースバンド処理ユニットＬＳＩ５００が接続されている。ベースバンド処理ユニットＬＳＩ５００は、ディジタルＲＦインターフェースユニット５０、送受信ベースバンド処理ユニット５１、ＤＭＡ転送ユニット５６、ＨＩＵユニット５７、バス、ＣＰＵ５８、ＲＡＭ５９を含んでいる。送受信ベースバンド処理ユニット５１は、復調器（Ｄｅｍｏｄ）５２、高速フーリェ変換器（ＦＦＴ）・逆高速フーリェ変換器（ＩＦＦＴ）５３、変調器（Ｍｏｄ）５４、ビタビ復調器５５を含んでいる。復調器（Ｄｅｍｏｄ）５２にはＲＦアナログ半導体集積回路４００からのディジタル受信ベースバンド信号Ｒx＿Ｉ、Ｒｘ＿Ｑが供給され、変調器（Ｍｏｄ）５４からＲＦアナログ半導体集積回路４００へのディジタル送信ベースバンド信号Ｔx＿Ｉ、Ｔｘ＿Ｑが生成される。パーソナルコンピュータ（ＰＣ）のようなホスト６００には、ＰＣＩバスを介してホストインターフェースユニット５７が接続される。ホスト６００は、ＣＰＵ６１、メモリコントローラ／ＰＣＩバスフリッジ６２、ＲＡＭ６３を含んでいる。ホストインターフェースユニット５７と送受信ベースバンド処理ユニット５１との間の送受信データは、ＤＭＡ転送ユニット５６により転送される。尚、ＰＣＩはPeripheral Component Interconnectの略であり、ＤＭＡはDirect Memory Accessの略である。また、ベースバンド処理ユニットＬＳＩ５００のバスには、外部のフラッシュ不揮発性メモリ７００が接続される。外部のフラッシュ不揮発性メモリ７００には、ＲＦアナログ半導体集積回路４００とベースバンド処理ユニットＬＳＩ５００とのための制御プログラムが格納されることができる。ベースバンド処理ユニットＬＳＩ５００からＲＦアナログ半導体集積回路４００への制御は、ディジタルＲＦインターフェースユニット５０とインターフェースユニット１９との間の３線外部配線を介して行われる。

《ＯＦＤＭ送受信のための高速フーリェ変換・逆高速フーリェ変換》
無線ＬＡＮのＯＦＤＭに基づくデータ受信信号処理は、主としてＲＦアナログ半導体集積回路４００のダイレクトダウンコンバージョンレシーバー、Ａ／Ｄ変換器２９、ベースバンド処理ユニットＬＳＩ５００の復調器５２と、高速フーリェ変換器５３、ビタビ復調器５５によって制御される。無線ＬＡＮのＯＦＤＭに基づくデータ送信信号処理は、主としてベースバンド処理ユニットＬＳＩ５００の変調器５４、逆高速フーリェ変換器５３、ＲＦアナログ半導体集積回路４００のＤ／Ａ変換器３１、ダイレクトアップコンバージョントランスミッターによって制御される。

《ＲＦアナログ半導体集積回路での好適なキャリブレーションを可能とするアーキテクチャー》
《キャリブレーション回路》
図２は、本発明の１つの実施の形態である図１に示したＲＦアナログ半導体集積回路４００での好適なキャリブレーションを可能とするアーキテクチャーを説明する図である。図２に示したＲＦアナログ半導体集積回路４００は、特にレシーバー・キャリブレーション回路４０１とトランスミッター・キャリブレーション回路４０２とを含んでいる。このレシーバー・キャリブレーション回路４０１は、図１に示した２．４ＧＨｚの周波数帯域に対応する第１レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿１と約５ＧＨｚおよび５．８ＧＨｚの周波数帯域に対応する第２レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿２のキャリブレーションを行う。このトランスミッター・キャリブレーション回路４０２は、図１に示した２．４ＧＨｚの周波数帯域に対応する第１トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿１と約５ＧＨｚおよび５．８ＧＨｚの周波数帯域に対応する第２トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿２のキャリブレーションを行う。

《キャリブレーション回路によるＤＣオフセットの高速キャリブレーション》
レシーバー・キャリブレーション回路４０１は、キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑを含む。キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑは、差動アナログベースバンド受信信号ＲｘＡＢＩ、／ＲｘＡＢＩ、ＲｘＡＢＱ、／ＲｘＡＢＱのＤＣオフセットを高速でキャリブレーションする。

トランスミッター・キャリブレーション回路４０２もキャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑを含む。キャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑは、差動アナログベースバンド送信信号ＴｘＡＢＩ、／ＴｘＡＢＩ、ＴｘＡＢＱ、／ＴｘＡＢＱのＤＣオフセットを高速でキャリブレーションする。

すなわち、レシーバー・キャリブレーション回路４０１は、レシーバー・キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑ、比較器ＣＯＭ＿Ｒｘ＿Ｉ、Ｑ、キャリブレーションＤ／Ａ変換器ＤＡＣ＿Ｒｘ＿Ｉ、Ｑ、キャリブレーショ加算器Ａｄｄ＿Ｒｘ＿Ｉ、Ｑを含んでいる。比較器ＣＯＭ＿Ｒｘ＿Ｉは差動アナログベースバンド受信信号ＲｘＡＢＩ、／ＲｘＡＢＩのＤＣレベルを比較して、比較結果をコントローラＣａｌｌ＿Ｒｘ＿Ｉ／ＱのレジスタＲｅｇ（Ｎ−１）に格納する。また、比較器ＣＯＭ＿Ｒｘ＿Ｑは差動アナログベースバンド受信信号ＲｘＡＢＱ、／ＲｘＡＢＱのＤＣレベルを比較して、比較結果をコントローラＣａｌｌ＿Ｒｘ＿Ｉ／ＱのレジスタＲｅｇＮに格納する。レシーバー・キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／ＱはレジスタＲｅｇ（Ｎ−１）、ＲｅｇＮに格納されたＤＣレベルの比較結果に応答してレジスタＲｅｇ１、Ｒｅｇ２にＤＣレベルディジタル補正値を格納する。レジスタＲｅｇ１、Ｒｅｇ２に格納されたＤＣレベルディジタル補正値に応答してキャリブレーションＤ／Ａ変換器ＤＡＣ＿Ｒｘ＿Ｉ、Ｑは、ＤＣレベルアナログ補正値をキャリブレーショ加算器Ａｄｄ＿Ｒｘ＿Ｉ、Ｑに供給する。このようにして、差動アナログベースバンド受信信号ＲｘＡＢＩ、／ＲｘＡＢＩ、ＲｘＡＢＱ、／ＲｘＡＢＱのＤＣオフセットの高速キャリブレーションが可能となる。また、レシーバー・キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／ＱのレジスタＲｅｇ３、Ｒｅｇ４に格納されたディジタルゲイン値に応答して、プログラマブルゲインアンプ２６Ａの２個のアンプＧｖＲｘＩ、ＧｖＲｘＱのアナログゲインがそれぞれ制御可能となっている。レシーバー・キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑの他の２個のレジスタに格納されたディジタル周波数値に応答して、ローパスフィルター２７Ａの２個のローパスフィルターのフィルター特性がそれぞれ制御可能となっている。

同様に、トランスミッター・キャリブレーション回路４０２は、トランスミッター・キャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑ、比較器ＣＯＭ＿Ｔｘ＿Ｉ、Ｑ、キャリブレーションＤ／Ａ変換器ＤＡＣ＿Ｔｘ＿Ｉ、Ｑ、キャリブレーショ加算器Ａｄｄ＿Ｔｘ＿Ｉ、Ｑを含んでいる。比較器ＣＯＭ＿Ｔｘ＿Ｉは差動アナログベースバンド送信信号ＴｘＡＢＩ、／ＴｘＡＢＩのＤＣレベルを比較して、比較結果をコントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ（Ｎ−１）に格納する。また、比較器ＣＯＭ＿Ｔｘ＿Ｑは差動アナログベースバンド送信信号ＴｘＡＢＱ、／ＴｘＡＢＱのＤＣレベルを比較して、比較結果をコントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇＮに格納する。トランスミッター・キャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱはレジスタＲｅｇ（Ｎ−１）、ＲｅｇＮに格納されたＤＣレベルの比較結果に応答してレジスタＲｅｇ１、Ｒｅｇ２にＤＣレベルディジタル補正値を格納する。レジスタＲｅｇ１、Ｒｅｇ２に格納されたＤＣレベルディジタル補正値に応答してキャリブレーションＤ／Ａ変換器ＤＡＣ＿Ｔｘ＿Ｉ、Ｑは、ＤＣレベルアナログ補正値をキャリブレーショ加算器Ａｄｄ＿Ｔｘ＿Ｉ、Ｑに供給する。このようにして、差動アナログベースバンド送信信号ＴｘＡＢＩ、／ＴｘＡＢＩ、ＴｘＡＢＱ、／ＴｘＡＢＱのＤＣオフセットの高速キャリブレーションが可能となる。

《トランスミッター・キャリブレーション回路による他のキャリブレーション》
また、トランスミッター・キャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ３、Ｒｅｇ４に格納されたディジタルゲイン値に応答して、２個のプログラマブルゲインアンプＧｖＴｘＩ、ＴｖＲｘＱのアナログゲインがそれぞれ制御可能となっている。トランスミッター・キャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑの他の２個のレジスタに格納されたディジタル周波数値に応答して、ローパスフィルター３２の２個のローパスフィルターのフィルター特性がそれぞれ制御可能となっている。

更に、トランスミッター・キャリブレーション・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ（Ｎ＋１）に格納されたディジタル位相値に応答して、トランスミッターのＲＦ送信キャリアローカル信号のための位相コントローラθ＿Ｃｎｔでの位相オフセット値が制御可能となっている。位相コントローラθ＿Ｃｎｔは例えば可変容量のような可変リアクタンスを含み、後で詳述するようにトランスミッターからのＲＦ送信信号に含まれるサイドバンドＳＢのレベルが最小となるように位相オフセット値が制御される。

《キャリブレーション・ループによるキャリアリークとサイドバンドのキャリブレーション》
また、ＲＦアナログ半導体集積回路４００は、第１および第２トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿１、２のＲＦ送信出力信号に含まれるキャリアリーク成分ＣＬとサイドバンド成分ＳＢとを第１および第２レシーバー・システムの受信ベースバンド入力に伝達するためのキャリブレーション・ループＬｏｏｐとループスイッチＳＷ＿Ｒｘ＿Ｉ、ＳＷ＿Ｒｘ＿Ｑとを含んでいる。キャリブレーション・ループＬｏｏｐは、例えば自乗検波を行う検出ミキサー回路Ｄｅｔ＿Ｍｉｘと検出スイッチＤｅｔ＿Ｓｗとを含んでいる。

ループスイッチＳＷ＿Ｒｘ＿Ｉ、ＳＷ＿Ｒｘ＿Ｑは、キャリブレーションモードで、キャリブレーション・ループＬｏｏｐからのキャリアリーク成分ＣＬとサイドバンド成分ＳＢとを第１および第２レシーバー・システムの受信ベースバンド入力に伝達する。伝達されたキャリアリーク成分ＣＬとサイドバンド成分ＳＢは、ＲＦアナログ半導体集積回路４００からベースバンド処理ユニットＬＳＩ５００の復調器５２を介して高速フーリェ変換器（ＦＦＴ）５３に供給される。キャリアリーク成分ＣＬとサイドバンド成分ＳＢとは、高速フーリェ変換器（ＦＦＴ）５３によって周波数解析される。良く知られているように、歪波形は、フーリェ変換により基本周波数信号成分と２次、３次等の高調波信号成分とに分解されることができる。キャリアリーク成分ＣＬとサイドバンド成分ＳＢとは歪波形成分と考えられるので、キャリアリーク成分ＣＬとサイドバンド成分ＳＢとはフーリェ変換により周波数解析されることができる。

周波数解析の結果は、ディジタルインターフェースユニット５０とインターフェースユニット１９とを介してレシーバー・キャリブレーション回路４０１のコントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑとトランスミッター・キャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑとに供給される。キャリアリーク成分ＣＬとサイドバンド成分ＳＢとがそれぞれ最小となるように、第１および第２レシーバー・システムと第１および第２トランスミッター・システムとがキャリブレーションされる。

《差動アナログベースバンド信号と差動ローカル信号》
ＲＦアナログ半導体集積回路４００では差動アナログベースバンド信号と差動ローカル信号のアーキテクチャーを採用することにより、同相成分の影響を低減することができる。

すなわち、ＲＦアナログ半導体集積回路４００では、２．４ＧＨｚの周波数帯域に対応する第１ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿１のローノイズアンプ２４Ａ、受信ミキサー２５ＡのＲＦ受信信号は、非反転ＲＦ受信信号と反転ＲＦ受信信号との差動信号となっている。また、ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから受信ミキサー２５Ａの一方のミキサーに供給される受信用ローカル信号も、非反転受信用ローカル信号ＬｏＲｘＩと反転受信用ローカル信号／ＬｏＲｘＩとの差動信号となっている。従って、受信ミキサー２５Ａの一方のミキサーの出力からのベースバンド受信信号Ｉは、非反転アナログベースバンド受信信号ＲｘＡＢＩと反転アナログベースバンド受信信号／ＲｘＡＢＩとの差動信号となっている。一方、ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから受信ミキサー２５Ａの他方のミキサーに供給される受信用ローカル信号も、非反転受信用ローカル信号ＬｏＲｘＱと反転受信用ローカル信号／ＬｏＲｘＱとの差動信号となっている。また、受信ミキサー２５Ａの他方のミキサーの出力からのベースバンド受信信号Ｑは、非反転アナログベースバンド受信信号ＲｘＡＢＱと反転アナログベースバンド受信信号／ＲｘＡＢＱとの差動信号となっている。更に、受信ミキサー２５Ａの一方のミキサーに供給される一方の非反転受信用ローカル信号ＬｏＲｘＩと受信ミキサー２５Ａの他方のミキサーに供給される他方の非反転受信用ローカル信号ＬｏＲｘＱとは、９０度位相シフター９０Ｄｅｇ＿Ｓｈｉｆｔにより９０度の位相差に設定されている。尚、受信ミキサー２５Ａは、一方と他方とのミキサーを含むクォドラチャー復調器である。

また、ＲＦアナログ半導体集積回路４００では、２．４ＧＨｚの周波数帯域に対応する第１ダイレクト・アップコンバージョン・トランシーバー・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿１のプログラマブルゲインアンプＧｖＴｘＩ、ＧｖＴｘＱと送信ミキサー３３Ａの入力までのＲＦ送信信号は、非反転ＲＦ送信信号と反転ＲＦ送信信号との差動信号となっている。また、周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから位相コントローラθ＿Ｃｎｔを介して送信ミキサー３３Ａの一方のミキサーに供給される送信用ローカル信号も、非反転送信用ローカル信号ＬｏＴｘＩと反転送信用ローカル信号／ＬｏＴｘＩとの差動信号となっている。従って、送信ミキサー３３Ａの一方のミキサーの出力からのＲＦ送信信号Ｉは、非反転ＲＦ送信信号ＲＦＴｘＩと反転ＲＦ送信信号／ＲＦＴｘＩとの差動信号となっている。一方、周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから位相コントローラθ＿Ｃｎｔを介して送信ミキサー３３Ａの他方のミキサーに供給される送信用ローカル信号も、非反転送信用ローカル信号ＬｏＴｘＱと反転送信用ローカル信号／ＬｏＴｘＱとの差動信号となっている。また、送信ミキサー３３Ａの他方のミキサーの出力からのＲＦ送信信号Ｑは、非反転ＲＦ送信信号ＲＦＴｘＱと反転ＲＦ送信信号／ＲＦＴｘＱとの差動信号となっている。更に、位相コントローラθ＿Ｃｎｔでの位相オフセットがゼロの場合には、送信ミキサー３３Ａの一方のミキサーと他方のミキサーとにそれぞれ供給される一方の非反転送信用ローカル信号ＬｏＴｘＩと他方の非反転送信用ローカル信号ＬｏＴｘＱとは９０度の位相差に設定されている。位相コントローラθ＿Ｃｎｔでの位相オフセットがゼロと異なる値の場合には、その値に応答して一方の非反転送信用ローカル信号ＬｏＴｘＩと他方の非反転送信用ローカル信号ＬｏＴｘＱとの位相差は９０度から増加もしくは減少する。尚、送信ミキサー３３Ａは、一方と他方とのミキサーを含むクォドラチャー変調器である。

図２には図示されていないが、約５ＧＨｚおよび５．８ＧＨｚの周波数帯域に対応する第２レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿２のローノイズアンプ２４Ｂ、受信ミキサー２５ＢのＲＦ受信信号は、非反転ＲＦ受信信号と反転ＲＦ受信信号との差動信号となっている。また、ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから受信ミキサー２５Ｂの一方のミキサーに供給される受信用ローカル信号も、非反転受信用ローカル信号ＬｏＲｘＩと反転受信用ローカル信号／ＬｏＲｘＩとの差動信号となっている。従って、受信ミキサー２５Ｂの一方のミキサーの出力からのベースバンド受信信号Ｉは、非反転アナログベースバンド受信信号ＲｘＡＢＩと反転アナログベースバンド受信信号／ＲｘＡＢＩとの差動信号となっている。一方、ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから受信ミキサー２５Ｂの他方のミキサーに供給される受信用ローカル信号も、非反転受信用ローカル信号ＬｏＲｘＱと反転受信用ローカル信号／ＬｏＲｘＱとの差動信号となっている。また、受信ミキサー２５Ｂの他方のミキサーの出力からのベースバンド受信信号Ｑは、非反転アナログベースバンド受信信号ＲｘＡＢＱと反転アナログベースバンド受信信号／ＲｘＡＢＱとの差動信号となっている。更に、受信ミキサー２５Ｂの一方のミキサーに供給される一方の非反転受信用ローカル信号ＬｏＲｘＩと受信ミキサー２５Ｂの他方のミキサーに供給される他方の非反転受信用ローカル信号ＬｏＲｘＱとは、９０度位相シフター９０Ｄｅｇ＿Ｓｈｉｆｔにより９０度の位相差に設定されている。

図２には図示されていないが、約５ＧＨｚおよび５．８ＧＨｚの周波数帯域に対応する第２トランシーバー・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿２のプログラマブルゲインアンプＧｖＴｘＩ、ＧｖＴｘＱと送信ミキサー３３Ｂの入力までのＲＦ送信信号は、非反転ＲＦ送信信号と反転ＲＦ送信信号との差動信号となっている。また、周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから位相コントローラθ＿Ｃｎｔを介して送信ミキサー３３Ｂの一方のミキサーに供給される送信用ローカル信号も、非反転送信用ローカル信号ＬｏＴｘＩと反転送信用ローカル信号／ＬｏＴｘＩとの差動信号となっている。従って、送信ミキサー３３Ｂの一方のミキサーの出力からのＲＦ送信信号Ｉは、非反転ＲＦ送信信号ＲＦＴｘＩと反転ＲＦ送信信号／ＲＦＴｘＩとの差動信号となっている。一方、周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから位相コントローラθ＿Ｃｎｔを介して送信ミキサー３３Ｂの他方のミキサーに供給される送信用ローカル信号も、非反転送信用ローカル信号ＬｏＴｘＱと反転送信用ローカル信号／ＬｏＴｘＱとの差動信号となっている。また、送信ミキサー３３Ｂの他方のミキサーの出力からのＲＦ送信信号Ｑは、非反転ＲＦ送信信号ＲＦＴｘＱと反転ＲＦ送信信号／ＲＦＴｘＱとの差動信号となっている。更に、位相コントローラθ＿Ｃｎｔでの位相オフセットがゼロの場合には、送信ミキサー３３Ｂの一方のミキサーと他方のミキサーとにそれぞれ供給される一方の非反転送信用ローカル信号ＬｏＴｘＩと他方の非反転送信用ローカル信号ＬｏＴｘＱとは９０度の位相差に設定されている。位相コントローラθ＿Ｃｎｔでの位相オフセットがゼロと異なる値の場合には、その値に応答して一方の非反転送信用ローカル信号ＬｏＴｘＩと他方の非反転送信用ローカル信号ＬｏＴｘＱとの位相差は９０度から増加もしくは減少する。

《ＲＦアナログ半導体集積回路の動作の制御》
図１と図２とで説明したＲＦアナログ集積回路４００の受信動作、送信動作、キャリブレーション動作等の全ての動作の制御は、命令により制御される。この命令は、ディジタルインターフェースユニット５０とインターフェースユニット１９とを介してベースバンド処理ユニットＬＳＩ５００からＲＦアナログ集積回路４００に供給される。この命令は、図１に示したシステムの外部フラッシュ不揮発性メモリ７００に制御プログラムとして格納されている。尚、複数の命令は、命令コードの相違で区別されることができる。ベースバンド処理ユニットＬＳＩ５００からＲＦアナログ集積回路４００に供給された命令は図示しない命令レジスタに格納され、図示しない内部制御ロジックの命令デコーダでデコードされることにより、種々の命令が実行されることができる。

図３は、ＲＦアナログ集積回路４００とベースバンド処理ユニットＬＳＩ５００とを利用した図２の無線ＬＡＮシステムの送受信動作とそれに先行するキャリブレーション動作の動作シーケンスを説明する図である。

《パワーオンによる初期化シーケンス》
まず、最初のステップ３１でパワーオン命令がＲＦアナログ集積回路４００に供給された後、３〜４ミリ秒経過するとＲＦアナログ集積回路４００の動作は第１アイドル状態ＩＤＬＥ１に推移する。インターフェースユニット１９が動作を開始して、ＲＦアナログ集積回路４００の内部制御ロジックの初期化動作が開始される。すなわち、内部制御ロジックの全ての制御レジスタの内容が、イニシャライズ（オール“ゼロ”）される。例えば、レシーバー・キャリブレーション回路４０１のコントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑの全てのレジスタＲｅｇ１〜ＲｅｇＮとトランスミッター・キャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑの全てのレジスタＲｅｇ１〜Ｒｅｇ（Ｎ＋１）の内容が、イニシャライズされる。

《システム基準発振活性化シーケンス》
次に、ステップ３２でシステム基準発振活性化命令がＲＦアナログ集積回路４００に供給された後、３０マイクロ秒経過するとＲＦアナログ集積回路４００の動作は第２アイドル状態ＩＤＬＥ２に推移する。システム基準周波数発振器（ＴＣＸＯ）とΣΔフラクショナルＰＬＬ周波数シンセサイザー３０の動作が安定化されて、シンセサイザー３０から内部制御ロジックへの安定なシステムクロックへの供給が開始される。

《ＤＣオフセット高速キャリブレーション》
ステップ３３でレシーバー・トランスミッターＤＣオフセット・キャリブレーション命令がＲＦアナログ集積回路４００に供給される。すると、レシーバー・キャリブレーション回路４０１によるダイレクト・ダウンコンバージョン・レシーバー・システムでの差動アナログベースバンド受信信号のＤＣオフセットの高速キャリブレーションが開始される。これと略同時に、トランスミッター・キャリブレーション回路４０２によるダイレクト・アップコンバージョン・トランスミッター・システムでの差動アナログベースバンド送信信号のＤＣオフセットの高速キャリブレーションが開始される。

《ＤＣオフセット高速キャリブレーションのサブルーチン》
図４は、図３の動作シーケンスのステップ３３でのＤＣオフセット・キャリブレーション命令を実行するためのサブルーチン動作を説明する図である。

図４に示すように、ステップ３３１でレシーバー・トランスミッター・ローパスフィルター・キャリブレーション命令がＲＦアナログ集積回路４００に供給される。すると、レシーバー・キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑの他の２個のレジスタに格納されたディジタル周波数値に応答して、レシーバーのローパスフィルター２７Ａの２個のローパスフィルターのフィルター特性がそれぞれ制御される。また、トランスミッター・キャリブレーション・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑの他の２個のレジスタに格納されたディジタル周波数値に応答して、トランスミッターのローパスフィルター３２の２個のローパスフィルターのフィルター特性がそれぞれ制御可能とされる。

ステップ３３２でレシーバー・トランスミッター・ＤＣオフセット・高速キャリブレーション命令がＲＦアナログ集積回路４００に供給される。すると、レシーバー・キャリブレーション回路４０１では、コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑ、比較器ＣＯＭ＿Ｒｘ＿Ｉ、Ｑ、キャリブレーションＤ／Ａ変換器ＤＡＣ＿Ｒｘ＿Ｉ、Ｑ、キャリブレーショ加算器Ａｄｄ＿Ｒｘ＿Ｉ、Ｑを使用した差動アナログベースバンド受信信号のＤＣオフセットの高速キャリブレーションが開始される。また、トランスミッター・キャリブレーション回路４０２では、コントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑ、比較器ＣＯＭ＿Ｔｘ＿Ｉ、Ｑ、キャリブレーションＤ／Ａ変換器ＤＡＣ＿Ｔｘ＿Ｉ、Ｑ、キャリブレーショ加算器Ａｄｄ＿Ｔｘ＿Ｉ、Ｑを使用した差動アナログベースバンド送信信号のＤＣオフセットの高速キャリブレーションが開始される。

ステップ３３３の比較命令により、レシーバーの比較器ＣＯＭ＿Ｒｘ＿Ｉ、Ｑを使用して差動アナログベースバンド受信信号のＤＣオフセットの大小関係が検出される。また、トランスミッターの比較器ＣＯＭ＿Ｔｘ＿Ｉ、Ｑを使用して差動アナログベースバンド送信信号のＤＣオフセットの大小関係が検出される。

ステップ３３４の判定命令により、レシーバーの差動アナログベースバンド受信信号のＤＣオフセットの絶対値が所定値（例えば、５ミリボルト）より小さいか否かが判定される。また、トランスミッターの差動アナログベースバンド送信信号のＤＣオフセットの絶対値が所定値（例えば、５ミリボルト）より小さいか否かが判定される。

判定結果が否の場合には、ステップ３３５の更新命令によって、レシーバーのキャリブレーション回路４０１のコントローラＣａｌｌ＿Ｒｘ＿Ｉ／ＱのレジスタＲｅｇ１、Ｒｅｇ２に格納されたＤＣレベルディジタル補正値を更新する。また、トランスミッターのキャリブレーション回路４０２コントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ１、Ｒｅｇ２に格納されたＤＣレベルディジタル補正値を更新する。

ステップ３３４の判定命令による判定結果が是の場合には、サブルーチンによる処理を終了する。

図６は、ベースバンド処理ユニットＬＳＩ５００から命令によってＲＦアナログ集積回路４００で実行されるキャリブレーション動作の様子を説明する図である。

図３の動作シーケンスのステップ３３でのＤＣオフセット・キャリブレーション命令もしくは図４に示したサブルーチン動作は、図６の右のＬＳＩ５００から発行された命令をＲＦアナログ集積回路４００が受信した後は図６の左のＲＦアナログ集積回路４００の内部で全て実行される。すなわち、ベースバンド処理ユニットＬＳＩ５００から命令は、インターフェースユニット５０、１９を介してレシーバー・キャリブレーション回路４０１のコントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑとトランスミッター・キャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑとに供給される。すると、レシーバー・コントローラＣａｌｌ＿Ｒｘ＿Ｉ／Ｑは、供給された命令に応答して、ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘ／ＢＢ ＲｘのＤＣオフセットの高速キャリブレーションを実行する。同様に、トランスミッター・コントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑは、供給された命令に応答して、ダイレクト・アップコンバージョン・トランスミッター・システムＲＦ Ｔｘ／ＢＢ ＴｘのＤＣオフセットの高速キャリブレーションを実行する。

《周波数バンド選択》
図３の動作シーケンスのステップ３３でのＤＣオフセット・キャリブレーション命令の実行の後、ステップ３４で周波数バンド選択命令がＲＦアナログ集積回路４００に供給される。この周波数バンド選択命令によって、送受信のＲＦ信号の周波数をＩＥＥＥ８０２．１１ｂ／ｇの規格に対応する２．４ＧＨｚの周波数帯域に設定することができる。また、この周波数バンド選択命令によって、送受信のＲＦ信号の周波数をＩＥＥＥ８０２．１１ａ規格に対応する約５ＧＨｚまたは５．８ＧＨｚの周波数帯域に設定することもできる。

このようにして、周波数バンド選択が実行されると、ΣΔフラクショナルＰＬＬ周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯからの受信用ローカル信号と送信用ローカル信号とのローカル信号周波数が決定される。従って、周波数シンセサイザー３０とＲＦ電圧制御発振器ＲＦＶＣＯとは目標のローカル信号周波数に向かいウォームアップされる。

《キャリアリーク・サイドバンド・キャリブレーション》
周波数シンセサイザー３０とＲＦ電圧制御発振器ＲＦＶＣＯのウォームアップが完了すると、図３のステップ３５でキャリアリーク・サイドバンド・キャリブレーション命令がＲＦアナログ集積回路４００に供給される。

すると、供給された命令に応答してＲＦアナログ半導体集積回路４００は、キャリブレーション・ループＬｏｏｐの検出ミキサー回路Ｄｅｔ＿Ｍｉｘと検出スイッチＤｅｔ＿ＳｗとループスイッチＳＷ＿Ｒｘ＿Ｉ、ＳＷ＿Ｒｘ＿Ｑとを制御する。その結果、第１および第２トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘ＿１、２のＲＦ送信出力信号に含まれるキャリアリーク成分ＣＬとサイドバンド成分ＳＢとは、第１および第２レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｒｘ＿１、２の受信ベースバンド入力に伝達されるようになる。伝達されたキャリアリーク成分ＣＬとサイドバンド成分ＳＢはＲＦアナログ半導体集積回路４００からベースバンド処理ユニットＬＳＩ５００の復調器５２を介して高速フーリェ変換器（ＦＦＴ）５３に供給される。供給されたキャリアリーク成分ＣＬとサイドバンド成分ＳＢとは、高速フーリェ変換器（ＦＦＴ）５３によって周波数解析される。キャリアリーク成分ＣＬとサイドバンド成分ＳＢとがそれぞれ最小となるように、第１および第２レシーバー・システムと第１および第２トランスミッター・システムとがキャリブレーションされる。

《キャリアリーク・サイドバンド・キャリブレーションのサブルーチン》
図５は、図３の動作シーケンスのステップ３５でのキャリアリーク・サイドバンド・キャリブレーション命令を実行するためのサブルーチン動作を説明する図である。

図５に示すように、最初のステップ３５Ａでレシーバーのプログラマブルゲインアンプ２６Ａの２個のアンプＧｖＲｘＩ、ＧｖＲｘＱのアナログゲインがそれぞれ所定の値に設定される。また、トランスミッターの２個のプログラマブルゲインアンプＧｖＴｘＩ、ＴｖＲｘＱのアナログゲインも適切な値に設定される。

次に図５のステップ３５Ｂで、送信テスト信号がベースバンド信号処理ＬＳＩ５００からＲＦアナログ半導体集積回路４００に供給される。図６に示すように、ベースバンド信号処理ＬＳＩ５００の逆高速フーリェ変換器（ＩＦＦＴ）５３と変調器（Ｍｏｄ）５４とを使用して、図７（Ａ）に示すようにベースバンド周波数信号ｆｂｂのみの純粋な信号成分を持ち低歪の送信テストディジタルベースバンド信号が生成される。

尚、図７は図６のＲＦアナログ集積回路４００とベースバンド信号処理ＬＳＩ５００とからなる無線ＬＡＮシステム内部の信号の様子を示す図である。

ベースバンド信号処理ＬＳＩ５００で生成された送信テストディジタルベースバンド信号は、ＲＦアナログ集積回路４００のＤ／Ａ変換器３１により送信テストアナログベースバンド信号に変換される。ベースバンド周波数ｆｂｂを持つ送信テストアナログベースバンド信号が、ダイレクト・アップコンバージョン・トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘに供給される。トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘには、ＲＦローカルキャリア周波数ｆｃを持つＲＦ送信ローカルキャリア信号も周波数シンセサイザー３０のＲＦ電圧制御発振器ＲＦＶＣＯから供給されている。トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘの送信ミキサー３３Ａ、３３Ｂでは、周波数ｆｃのＲＦ送信ローカルキャリア信号と周波数ｆｂｂの送信テストアナログベースバンド信号とのミキシングが実行される。

図７（Ｂ）はトランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘの送信出力から得られる種々のＲＦ信号成分を示している。周波数ｆｃ−ｆｂｂの信号成分は所望するＲＦ送信信号であり、それ以外は不所望な信号成分である。ＲＦローカルキャリア周波数ｆｃの信号成分はキャリアリークＣＬであり、その主原因はトランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘの差動アナログベースバンド送信信号のＤＣオフセットである。周波数ｆｃ＋ｆｂｂの信号成分の１次のサイドバンドＳＢは、ミキシングによるイメージ信号である。周波数ｆｃ＋２ｆｂｂ、ｆｃ＋３ｆｂｂ…の信号成分は２次、３次…の高次のサイドバンドＳＢで、その主原因はトランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘのベースバンド送信信号Ｉ／Ｑのゲイン不均衡、位相不均衡である。これらの所望するＲＦ送信信号とキャリアリークＣＬとサイドバンドＳＢとを含むトランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘの送信テストＲＦ信号出力は、キャリブレーション・ループＬｏｏｐの検出ミキサー回路Ｄｅｔ＿Ｍｉｘにて自乗検波される。

図７（Ｃ）はキャリブレーション・ループＬｏｏｐの検出ミキサー回路Ｄｅｔ＿Ｍｉｘの出力から得られる種々の信号成分を示している。キャリブレーション・ループＬｏｏｐの検出ミキサー回路Ｄｅｔ＿Ｍｉｘにての自乗検波により、高いＲＦローカルキャリア周波数ｆｃを持つ信号成分は大部分除去される。所望するＲＦ送信信号は略直流成分に変換され、ＲＦローカルキャリア周波数ｆｃのキャリアリークＣＬは略ベースバンド周波数ｆｂｂの成分に変換される。１次のサイドバンドＳＢは周波数ｆｃ＋ｆｂｂから略ベースバンド周波数ｆｂｂの２倍の周波数２ｆｂｂの成分に変換され、２次のサイドバンドＳＢも周波数ｆｃ＋２ｆｂｂから略ベースバンド周波数ｆｂｂの３倍の周波数３ｆｂｂの成分に変換される。

キャリブレーション・ループＬｏｏｐの検出ミキサー回路Ｄｅｔ＿Ｍｉｘの自乗検波出力は、図６に示すように、ダイレクト・ダウンコンバージョン・レシーバー・システムＲＦ Ｒｘ／ＢＢ Ｔｘ、Ａ／Ｄ変換器２９を介してベースバンド信号処理ＬＳＩ５００の復調器（Ｄｅｍｏｄ）５２に供給される。この自乗検波出力は、ベースバンド信号処理ＬＳＩ５００の高速フーリェ変換器（ＦＦＴ）５３によって周波数解析される。

図５のステップ３５Ｃで、略ベースバンド周波数ｆｂｂのキャリアリークＣＬのレベルがベースバンド信号処理ＬＳＩ５００にて測定される。図３のステップ３４とステップ３５との間で周波数シンセサイザー３０とＲＦ電圧制御発振器ＲＦＶＣＯとがウォームアップされたので、ＲＦアナログ集積回路４００のチップ温度が上昇している。その結果、トランスミッター・システムＲＦ Ｔｘ／ＢＢ Ｔｘの差動アナログベースバンド送信信号のＤＣオフセットが温度変動する場合がある。

このＤＣオフセットの温度変動に対応するためにも図５のステップ３５Ｄの判定命令により、略ベースバンド周波数ｆｂｂのキャリアリークＣＬのレベルが所定値αより低いか否かが判定される。

判定結果が否の場合には、図５のステップ３５Ｅの更新命令によって、トランスミッターのキャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ１、Ｒｅｇ２に図３のステップ３３で格納されたＤＣレベルディジタル補正値を異なるＤＣレベルディジタル補正値に更新する。

図５のステップ３５Ｄの判定命令による判定結果が是の場合には、図５のステップ３５Ｆのフィックス命令によって、トランスミッターのキャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ１、Ｒｅｇ２に格納済みのＤＣレベルディジタル補正値を更新することなく保持して処理を終了する。

次に図５のステップ３５Ｇで、ベースバンド周波数ｆｂｂの２倍の周波数２ｆｂｂである１次高調波のサイドバンドＳＢのレベルがベースバンド信号処理ＬＳＩ５００にて測定される。

図５のステップ３５Ｈの判定命令により、周波数２ｆｂｂである１次高調波のサイドバンドＳＢのレベルが所定値βより低いか否かが判定される。

判定結果が否の場合には、ステップ３５Ｉの更新命令によって、トランスミッターのキャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ（Ｎ＋１）に格納されたディジタル位相値すなわち位相オフセット値をデフォルト値のゼロと異なるディジタル位相補正値に更新する。レジスタＲｅｇ（Ｎ＋１）のディジタル位相補正値の更新により位相コントローラθ＿Ｃｎｔから送信ミキサー３３Ａの一方と他方のミキサーとにそれぞれ供給される一方と他方の受信用ローカル信号の間の位相オフセット値が制御される。その結果、クォドラチャー変調器としての送信ミキサー３３Ａの一方のミキサーと他方のミキサーの出力から生成されるＲＦ送信信号ＲＦ＿Ｔｘ＿Ｉ、ＲＦ Ｔｘ＿Ｑの位相不均衡が低減されて、略正確な９０度位相差となる。その結果、トランスミッターからのＲＦ送信信号に含まれる１次高調波のサイドバンドＳＢのレベルが低減されることができる。

また図５のステップ３５Ｈの判定命令による判定結果が是の場合には、ステップ３５Ｊのフィックス命令によって、トランスミッターのキャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／ＱのレジスタＲｅｇ（Ｎ＋１）に格納済みのディジタル位相値を更新することなく保持して処理を終了する。

次に図５のステップ３５Ｋで、略ベースバンド周波数ｆｂｂの２倍の周波数２ｆｂｂである１次高調波のサイドバンドＳＢのレベルがベースバンド信号処理ＬＳＩ５００にて再度測定される。

図５のステップ３５Lの判定命令により、周波数２ｆｂｂである１次高調波のサイドバンドＳＢのレベルが所定値γより低いか否かが判定される。

判定結果が否の場合には、ステップ３５Ｍの更新命令によって、図５のステップ３５Ａで設定されたトランスミッターの２個のプログラマブルゲインアンプＧｖＴｘＩ、ＧｖＴｘＱのアナログゲインは図５のステップ３５Ａで設定された適切な初期値と異なるアナログゲイン補正値に更新する。更新されたアナログゲイン補正値は、トランスミッターのキャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑの２個のレジスタＲｅｇ３、Ｒｅｇ４に格納される。その結果、クォドラチャー変調器としての送信ミキサー３３Ａの一方のミキサーと他方のミキサーの出力から生成されるＲＦ送信信号ＲＦ＿Ｔｘ＿Ｉ、ＲＦ Ｔｘ＿Ｑのゲイン不均衡が低減される。その結果、トランスミッターからのＲＦ送信信号に含まれる１次高調波のサイドバンドＳＢのレベルが低減されることができる。

図５のステップ３５Lの判定命令による判定結果が是の場合には、ステップ３５Ｎのフィックス命令によって、トランスミッターのキャリブレーション回路４０２のコントローラＣａｌｌ＿Ｔｘ＿Ｉ／Ｑの２個のレジスタＲｅｇ３、Ｒｅｇ４に格納済みのアナログゲイン値を更新することなく保持して処理を終了する。

図５の全てのサブルーチン動作が終了すると、ＲＦアナログ半導体集積回路４００の動作シーケンスは、図３のステップ３６の直前の第２アイドル状態ＩＤＬＥ２に復帰する。図３のステップ３６で、受信命令もしくは送信命令がＲＦアナログ半導体集積回路４００に供給される。すると、図３のステップ３４で選択した周波数帯域で、受信動作もしくは送信動作が実行されることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変形可能であることは言うまでもない。

例えば、図５のサブルーチン動作のステップ３５Ｈ、ステップ３５Ｌでベースバンド周波数ｆｂｂの２倍の周波数２ｆｂｂである１次高調波のサイドバンドＳＢのレベルだけでなく、３倍の周波数３ｆｂｂ、４倍の周波数４ｆｂｂ…等の高次高調波の低いレベルも判定要因に加えることもできる。それにより、ベースバンド信号処理ＬＳＩ５００のデータ処理量は増加するが、ＲＦ送信信号の振幅成分の歪の低減が期待できるであろう。

例えば、ＲＦアナログ集積回路４００とベースバンド処理ＬＳＩ５００とはそれぞれ別の半導体チップで構成されていたが、別な実施の形態ではそれらは１つの半導体チップに統合された統合ワンチップとされることができる。

また、キャリブレーション・ループＬｏｏｐは図２に示した構成だけではなく、前記非特許文献３に記載されたようなＲＦループバックパスを送信ＲＦミキサーの出力と受信ＲＦミキサーの入力との間に接続することもできる。

図１は、本発明の１つの実施の形態によるＲＦアナログ半導体集積回路とベースバンド処理ＬＳＩとを含む無線ＬＡＮシステムを示す図である。 図２は、本発明の１つの実施の形態である図１に示したＲＦアナログ半導体集積回路での好適なキャリブレーションを可能とするアーキテクチャーを説明する図である。 図３は、ＲＦアナログ集積回路とベースバンド処理ユニットＬＳＩとを利用した図２の無線ＬＡＮシステムの送受信動作とそれに先行するキャリブレーション動作の動作シーケンスを説明する図である。 図４は、図３の動作シーケンスのステップ３３でのＤＣオフセット・キャリブレーション命令を実行するためのサブルーチン動作を説明する図である。 図５は、図３の動作シーケンスのステップ３５でのキャリアリーク・サイドバンド・キャリブレーション命令を実行するためのサブルーチン動作を説明する図である。 図６は、ベースバンド処理ユニットＬＳＩから命令によってＲＦアナログ集積回路で実行されるキャリブレーション動作の様子を説明する図である。 図７は、図６のＲＦアナログ集積回路とベースバンド信号処理ＬＳＩとからなる無線ＬＡＮシステム内部の信号の様子を示す図である。

符号の説明

４００ ＲＦアナログ半導体集積回路
５００ ベースバンド処理ユニットＬＳＩ
ＲＦ Ｒｘ／ＢＢ Ｒｘ＿１ 第１ダイレクト・ダウンコンバージョン・レシーバー・システム
２４Ａ ローノイズアンプ
２５Ａ 受信ミキサー
２６Ａ、２８Ａ プログラマブルゲインアンプ
２７Ａ ローパスフィルター２７
ＲＦ Ｒｘ／ＢＢ Ｒｘ＿２ 第２ダイレクト・ダウンコンバージョン・レシーバー・システム
２４Ｂ ローノイズアンプ
２５Ｂ 受信ミキサー
２６Ｂ、２８Ａ プログラマブルゲインアンプ
２７Ｂ ローパスフィルター２７
２９ Ａ／Ｄ変換器
３０ ΣΔフラクショナルＰＬＬ周波数シンセサイザー
３９ システム基準周波数発振器（ＴＣＸＯ）
４０ 水晶振動子
ＲＦ Ｔｘ／ＢＢ Ｔｘ＿１ 第１ダイレクト・アップコンバージョン・トランスミッター・システム
３２ ローパスフィルター
３３Ａ 送信ミキサー
３５Ａ ドライバアンプ
ＲＦ Ｔｘ／ＢＢ Ｔｘ＿２ 第２ダイレクト・アップコンバージョン・トランスミッター・システム
３３Ｂ 送信ミキサー
３５Ｂ ドライバアンプ
３１ Ｄ／Ａ変換器
１９ インターフェースユニット
５００ ベースバンド処理ユニットＬＳＩ
５０ ディジタルＲＦインターフェースユニット
５１ 送受信ベースバンド処理ユニット
５２ 復調器（Ｄｅｍｏｄ）
５３ 高速フーリェ変換器（ＦＦＴ）・逆高速フーリェ変換器（ＩＦＦＴ）
５４ 変調器（Ｍｏｄ）
５５ ビタビ復調器
ＢＵＳ バス
５６ ＤＭＡ転送ユニット
５７ ホストインターフェースユニット
５８ ＣＰＵ
５９ ＲＡＭ
６００ ホスト
６１ ＣＰＵ
６２ メモリコントローラ／ＰＣＩバスフリッジ
６３ ＲＡＭ
７００ フラッシュ不揮発性メモリ
４０１ レシーバー・キャリブレーション回路
Ｃａｌｌ Ｒｘ＿Ｉ／Ｑ キャリブレーション・コントローラ
Ａｄｄ＿Ｒｘ＿Ｉ、Ｑ キャリブレーション加算器
ＤＡＣ＿Ｒｘ＿Ｉ、Ｑ キャリブレーションＤ／Ａ変換器
ＣＯＭ＿Ｒｘ＿Ｉ、Ｑ 比較器
４０２ トランスミッター・キャリブレーション回路
Ｃａｌｌ Ｔｘ＿Ｉ／Ｑ キャリブレーション・コントローラ
ＣＯＭ＿Ｔｘ＿Ｉ、Ｑ 比較器
ＤＡＣ＿Ｔｘ＿Ｉ、Ｑ キャリブレーションＤ／Ａ変換器
Ａｄｄ＿Ｔｘ＿Ｉ、Ｑ キャリブレーション加算器
Ｌｏｏｐ キャリブレーション・ループ

Claims (10)

1. レシーバーとトランスミッターとを具備するトランシーバーであって、
   前記レシーバーは、直交周波数分割多重に基づく信号処理のための高速フーリェ変換・逆高速フーリェ変換の機能を有するベースバンド処理ユニットと接続可能に構成され、
   前記レシーバーは、ダイレクト・ダウンコンバージョン・レシーバーで構成され、
   前記トランスミッターは、ダイレクト・アップコンバージョン・トランスミッターで構成され、
   前記トランシーバーは、前記ベースバンド処理ユニットから供給される命令が供給されるインターフェースユニットを含み、
   前記トランシーバーは、前記インターフェースユニットと前記レシーバーと前記トランスミッターとに接続されたキャリブレーション回路を含み、
   前記トランシーバーは、前記トランスミッターのＲＦ送信出力信号に含まれるサイドバンド成分を前記レシーバーに伝達するキャリブレーション・ループを含み、その結果、前記トランスミッターの前記ＲＦ送信出力信号に含まれる前記サイドバンド成分を前記キャリブレーション・ループと前記レシーバーとを介して前記ベースバンド処理ユニットの前記高速フーリェ変換に伝達可能であり、
   前記キャリブレーション回路は、前記レシーバーの差動ベースバンド受信信号のＤＣオフセット電圧を低減するレシーバー差動ＤＣ電圧負帰還回路を含み、
   前記キャリブレーション回路は、前記トランスミッターの差動ベースバンド送信信号のＤＣオフセット電圧を低減するトランスミッター差動ＤＣ電圧負帰還回路を含み、
   前記キャリブレーション回路は、前記トランスミッターの送信ミキサーのＲＦ送信信号のＩ／Ｑ位相不均衡を低減する位相コントローラを含み、
   前記キャリブレーション回路は、前記トランスミッターのベースバンド送信信号のＩ／Ｑゲイン不均衡を低減するゲイン補正回路を含み、
   前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ベースバンド処理ユニットから供給される第１の命令に応答してＤＣオフセット電圧を低減するように動作するものであり、
   前記ベースバンド処理ユニットから供給される第２の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析して、前記サイドバンド成分の第１の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記位相コントローラに供給され、その結果、前記位相コントローラは、前記サイドバンド成分の前記第１の解析結果に応答して、前記トランスミッターの前記送信ミキサーの前記ＲＦ送信信号の前記Ｉ／Ｑ位相不均衡を低減するように動作するものであり、
   前記ベースバンド処理ユニットから供給される第３の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析して前記サイドバンド成分の第２の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記ゲイン補正回路に供給され、その結果、前記ゲイン補正回路は、前記サイドバンド成分の前記第２の解析結果に応答して、前記トランスミッターの前記ベースバンド送信信号の前記Ｉ／Ｑゲイン不均衡を低減するように動作するものであるトランシーバー。
2. 前記レシーバーはダイレクト・ダウンコンバージョンに使用する受信ミキサーを含み、前記トランスミッターはダイレクト・アップコンバージョンに使用する前記送信ミキサーを含み、
   前記トランシーバーは、前記受信ミキサーに供給される受信用ローカル信号と前記送信ミキサーに供給される送信用ローカル信号とを生成するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の発振周波数を制御する周波数シンセサイザーとを含み、
   前記第１の命令に応答して前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ＤＣオフセット電圧の低減の動作を実行した後、前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとがウォームアップされ、
   前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとのウォームアップの後、前記ベースバンド処理ユニットから供給される第４の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達される前記トランスミッターのＲＦ送信信号に含まれるキャリアリーク成分のレベルを解析して、前記キャリアリーク成分の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記トランスミッター差動ＤＣ電圧負帰還回路に供給され、その結果、前記トランスミッター差動ＤＣ電圧負帰還回路は、前記キャリアリーク成分の前記解析結果に応答して、前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の制御を更新する請求項１に記載のトランシーバー。
3. 前記キャリブレーション回路は、前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路と前記位相コントローラと前記ゲイン補正回路のための制御パラメータを格納する複数のレジスタを含み、
   前記第１の命令に応答した前記トランスミッター差動ＤＣ電圧負帰還回路による前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の低減の動作による制御パラメータは、前記複数のレジスタの１つのレジスタに格納され、
   前記第４の命令に応答した前記トランスミッター差動ＤＣ電圧負帰還回路による前記ＤＣオフセット電圧の制御の更新は、前記１つのレジスタに格納された制御パラメータのディジタル値の更新により実行される請求項２に記載のトランシーバー。
4. 前記第１の命令に応答して前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記レシーバーの前記差動ベースバンド受信信号の前記ＤＣオフセット電圧を低減する動作と前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧を低減する動作とを並列に実行するものである請求項３に記載のトランシーバー。
5. 前記レシーバーと前記ベースバンド処理ユニットとはＩＥＥＥ ８０２．１１無線ＬＡＮ通信を行うものである請求項４に記載のトランシーバー。
6. トランシーバーとベースバンド処理ユニットとを有する無線システムであって、
   前記トランシーバーは、レシーバーとトランスミッターとを具備しており、
   前記ベースバンド処理ユニットは、直交周波数分割多重に基づく信号処理のための高速フーリェ変換・逆高速フーリェ変換の機能を有しており、
   前記レシーバーは、ダイレクト・ダウンコンバージョン・レシーバーで構成され、
   前記トランスミッターは、ダイレクト・アップコンバージョン・トランスミッターで構成され、
   前記トランシーバーは、前記ベースバンド処理ユニットから供給される命令が供給されるインターフェースユニットを含み、
   前記トランシーバーは、前記インターフェースユニットと前記レシーバーと前記トランスミッターとに接続されたキャリブレーション回路を含み、
   前記トランシーバーは、前記トランスミッターのＲＦ送信出力信号に含まれるサイドバンド成分を前記レシーバーに伝達するキャリブレーション・ループを含み、その結果、前記トランスミッターの前記ＲＦ送信出力信号に含まれる前記サイドバンド成分を前記キャリブレーション・ループと前記レシーバーとを介して前記ベースバンド処理ユニットの前記高速フーリェ変換に伝達可能であり、
   前記キャリブレーション回路は、前記レシーバーの差動ベースバンド受信信号のＤＣオフセット電圧を低減するレシーバー差動ＤＣ電圧負帰還回路を含み、
   前記キャリブレーション回路は、前記トランスミッターの差動ベースバンド送信信号のＤＣオフセット電圧を低減するトランスミッター差動ＤＣ電圧負帰還回路を含み、
   前記キャリブレーション回路は、前記トランスミッターの送信ミキサーのＲＦ送信信号のＩ／Ｑ位相不均衡を低減する位相コントローラを含み、
   前記キャリブレーション回路は、前記トランスミッターのベースバンド送信信号のＩ／Ｑゲイン不均衡を低減するゲイン補正回路を含み、
   前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ベースバンド処理ユニットから供給される第１の命令に応答してＤＣオフセット電圧を低減するように動作するものであり、
   前記ベースバンド処理ユニットから供給される第２の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析して、前記サイドバンド成分の第１の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記位相コントローラに供給され、その結果、前記位相コントローラは、前記サイドバンド成分の前記第１の解析結果に応答して、前記トランスミッターの前記送信ミキサーの前記ＲＦ送信信号の前記Ｉ／Ｑ位相不均衡を低減するように動作するものであり、
   前記ベースバンド処理ユニットから供給される第３の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達された前記サイドバンド成分のレベルを解析して前記サイドバンド成分の第２の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記ゲイン補正回路に供給され、その結果、前記ゲイン補正回路は、前記サイドバンド成分の前記第２の解析結果に応答して、前記トランスミッターの前記ベースバンド送信信号の前記Ｉ／Ｑゲイン不均衡を低減するように動作するものである無線システム。
7. 前記レシーバーはダイレクト・ダウンコンバージョンに使用する受信ミキサーを含み、前記トランスミッターはダイレクト・アップコンバージョンに使用する前記送信ミキサーを含み、
   前記トランシーバーは、前記受信ミキサーに供給される受信用ローカル信号と前記送信ミキサーに供給される送信用ローカル信号とを生成するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の発振周波数を制御する周波数シンセサイザーとを含み、
   前記第１の命令に応答して前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記ＤＣオフセット電圧の低減の動作を実行した後、前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとがウォームアップされ、
   前記ＲＦ電圧制御発振器と前記周波数シンセサイザーとのウォームアップの後、前記ベースバンド処理ユニットから供給される第４の命令に応答して、前記ベースバンド処理ユニットの前記高速フーリェ変換の機能は、前記キャリブレーション・ループを介して伝達される前記トランスミッターのＲＦ送信信号に含まれるキャリアリーク成分のレベルを解析して、前記キャリアリーク成分の解析結果は、前記ベースバンド処理ユニットから前記インターフェースユニットを介して前記キャリブレーション回路の前記トランスミッター差動ＤＣ電圧負帰還回路に供給され、その結果、前記トランスミッター差動ＤＣ電圧負帰還回路は、前記キャリアリーク成分の前記解析結果に応答して、前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の制御を更新する請求項６に記載の無線システム。
8. 前記キャリブレーション回路は、前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路と前記位相コントローラと前記ゲイン補正回路のための制御パラメータを格納する複数のレジスタを含み、
   前記第１の命令に応答した前記トランスミッター差動ＤＣ電圧負帰還回路による前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧の低減の動作による制御パラメータは、前記複数のレジスタの１つのレジスタに格納され、
   前記第４の命令に応答した前記トランスミッター差動ＤＣ電圧負帰還回路による前記ＤＣオフセット電圧の制御の更新は、前記１つのレジスタに格納された制御パラメータのディジタル値の更新により実行される請求項７に記載の無線システム。
9. 前記第１の命令に応答して前記キャリブレーション回路の前記レシーバー差動ＤＣ電圧負帰還回路と前記トランスミッター差動ＤＣ電圧負帰還回路とは前記レシーバーの前記差動ベースバンド受信信号の前記ＤＣオフセット電圧を低減する動作と前記トランスミッターの前記差動ベースバンド送信信号の前記ＤＣオフセット電圧を低減する動作とを並列に実行するものである請求項８に記載の無線システム。
10. 前記レシーバーと前記ベースバンド処理ユニットとはＩＥＥＥ ８０２．１１無線ＬＡＮ通信を行うものである請求項９に記載の無線システム。

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