JP2008277540A

JP2008277540A - 描画データ生成方法、荷電粒子ビーム描画システム、半導体装置の製造方法、及び描画方法

Info

Publication number: JP2008277540A
Application number: JP2007119328A
Authority: JP
Inventors: Tetsuo Nakasugi; 哲郎中杉; Yumi Watanabe; 由美渡辺; Ryoichi Inenami; 良市稲浪
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2008-11-13

Abstract

【課題】チップパターンの一つの描画データに含まれる特定のパターンのショット条件を変えながら、チップパターンを描画可能な荷電粒子ビーム描画システムを提供する。
【解決手段】特定のフラグを付された部分パターンを含むチップパターンの描画データを格納する描画データ格納部25、特定のフラグを付された部分パターンの複数のリサイズ量を格納する描画条件格納部26、及び複数のリサイズ量のそれぞれに従って、特定のフラグを付された部分パターンのサイズをショット毎に変えながら、描画データで定義されたチップパターンを描画する荷電粒子ビーム照射機構230を備える。
【選択図】図1

Description

本発明はリソグラフィ技術に係り、特に、描画データ生成方法、荷電粒子ビーム描画システム、半導体装置の製造方法、及び描画方法に係る。

半導体集積回路(LSI)のチップパターン等を荷電粒子ビーム描画装置で描画する際、描画条件の最適化が必須となる。そのため従来の荷電粒子ビーム描画装置は、偏向量を補正する機能（例えば、特許文献１参照。）、あるいはショット毎に荷電粒子ビームの照射量を変化させる機能を有していた。しかしチップパターンの微細化がさらに進むにつれて、チップパターンに含まれる特定の部分パターンの描画条件を、描画する際に意図的に変更する必要が生じてきた。しかし、複数の描画条件毎に異なる複数のチップパターンの描画データを作成するには時間がかかるという問題があった。
特開平3-114125号公報

本発明は、チップパターンの一つの描画データに含まれる特定のパターンのショット条件を変えながら、チップパターンを描画可能な描画データ生成方法、荷電粒子ビーム描画システム、半導体装置の製造方法、及び描画方法を提供することを目的とする。

本発明の第１の態様によれば、中央演算処理装置の分類部が、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、形状に応じて分類するステップと、中央演算処理装置の分割部が、設計データを、それぞれ分類された複数の部分パターンのみを含む複数の分割設計データに分割し、分割設計データ記憶部に保存するステップと、中央演算処理装置の設計データ変換部が、分割設計データ記憶部から複数の分割設計データを読み出し、複数の分割設計データを、荷電粒子ビーム描画装置で読み取り可能で、分類毎にフラグをそれぞれ付された複数の部分描画データに変換するステップと、中央演算処理装置のマージ部が、複数の部分描画データをマージし、描画データ記憶部に保存するステップとを備える描画データ生成方法が提供される。

本発明の第２の態様によれば、特定のフラグを付された部分パターンを含むチップパターンの描画データを格納する描画データ格納部と、特定のフラグを付された部分パターンの複数のリサイズ量を格納する描画条件格納部と、複数のリサイズ量のそれぞれに従って、特定のフラグを付された部分パターンのサイズをショット毎に変えながら、チップパターンを描画する荷電粒子ビーム照射機構とを備える荷電粒子ビーム描画システムが提供される。

本発明の第３の態様によれば、特定のフラグを付された部分パターンを含むチップパターンの描画データを作成し、特定のフラグを付された部分パターンの複数のリサイズ量を設定し、複数のリサイズ量のそれぞれに従って、特定のフラグを付された部分パターンのサイズをショット毎に変えながら、チップパターンを第１ウェハ上の複数のショット領域に描画し、複数のショット領域のそれぞれを検査し、描画されたチップパターンの特性が設計値に最も近い時の最適リサイズ量を複数のリサイズ量から選択し、最適リサイズ量に従って部分パターンをリサイズし、チップパターンを第２ウェハ上に描画することを備える半導体装置の製造方法が提供される。

本発明の第４の態様によれば、特定のフラグを付された部分パターンを含むチップパターンの描画データを作成し、特定のフラグを付された部分パターンの多重描画回数を設定し、部分パターンと合同な複数の合同パターンを、多重描画回数の値と等しい個数だけ生成し、荷電粒子ビーム描画装置による１回のショットで描画可能な矩形パターンの像の１辺の最大長である最大ショット長を、多重描画回数で割った値に、１乃至多重描画回数の値をそれぞれ掛けた値である複数の縮小ショット長を算出し、複数の合同パターンの端部から、それぞれ複数の縮小ショット長を有する複数の補正用分割ショットパターンを分割し、複数の合同パターンから、それぞれ複数の補正用分割ショットパターンに接し、最大ショット長を有する複数の固定サイズ分割ショットパターンを分割し、複数の補正用分割ショットパターン及び複数の固定サイズ分割ショットパターンをレジスト膜上にそれぞれ多重描画することを備える半導体装置の製造方法が提供される。

本発明の第５の態様によれば、それぞれ重要度を示すフラグを付された複数の部分パターンを含むチップパターンの描画データを作成し、フラグが示す重要度に応じて、複数の部分パターンのそれぞれの設定セトリング時間を設定し、設定セトリング時間に従って、複数の部分パターンのそれぞれを描画することを備える描画方法が提供される。

本発明によれば、チップパターンの一つの描画データに含まれる特定のパターンのショット条件を変えながら、チップパターンを描画可能な描画データ生成方法、荷電粒子ビーム描画システム、半導体装置の製造方法、及び描画方法を提供可能である。

次に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお以下の示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第1の実施の形態）
本発明の第1の実施の形態に係る図1に示す荷電粒子ビーム描画システムは、制御装置300を備える。制御装置300は、特定のフラグを付された部分パターンを含むチップパターンの描画データを格納する描画データ格納部25、及び特定のフラグを付された部分パターンの複数のリサイズ量を格納する描画条件格納部26を備える。制御装置300には、複数のリサイズ量のそれぞれに従って、特定のフラグを付された部分パターンのみのサイズをショット毎に変えながら、描画データで定義されたチップパターンを描画する荷電粒子ビーム照射機構230が接続されている。また制御装置300には、中央演算処理装置(CPU)400が接続されている。

CPU400の分類部50は、チップパターンのCADファイル等の設計データに含まれる複数の部分パターンのそれぞれを、製造難易度でランク分けする。ここで「製造難易度」とは、例えば部分パターンの形状、例えば線幅等のサイズの大小を反映する。この場合、分類部50は、線幅が50nm以下の部分パターンを第1ランクに分類し、線幅が50nmより大で100nm以下の部分パターンを第2ランクに分類し、線幅が100nmより大の部分パターンを第3ランクに分類する。例えば図2に示す設計データに含まれるトランジスタのゲートパターンは、線幅が100nmの第1部分パターン501、線幅が40nmの第2部分パターン502、及び線幅が155nmの第3部分パターン503を備える。この場合、図1に示す分類部50は、第1部分パターン501を第2ランクに分類し、第2部分パターン502を第1ランクに分類し、第3部分パターン503を第3ランクに分類する。

CPU400のランク別分割部51は、チップパターンの設計データを、それぞれ第1ランクに分類された複数の部分パターンのみを含む第1ランク別分割設計データ、それぞれ第2ランクに分類された複数の部分パターンのみを含む第2ランク別分割設計データ、及びそれぞれ第3ランクに分類された複数の部分パターンのみを含む第3ランク別分割設計データに分割する。CPU400の設計データ変換部52は、CADファイル等の第1ランク別分割設計データを荷電粒子ビーム描画装置で読み取り可能な第1ランク別部分描画データに変換する。また設計データ変換部52は、CADファイル等の第2ランク別分割設計データ及び第3ランク別分割設計データを、荷電粒子ビーム描画装置で読み取り可能な第2ランク別部分描画データ及び第3ランク別部分描画データにそれぞれ変換する。

CPU400のフラグ付与部53は、第1ランク別部分描画データで規定される複数の部分パターンのそれぞれに第1ランクであることを示すフラグを、第2ランク別部分描画データで規定される複数の部分パターンのそれぞれに第2ランクであることを示すフラグを、第3ランク別部分描画データで規定される複数の部分パターンのそれぞれに第3ランクであることを示すフラグをそれぞれ付する。CPU400のマージ部54は、それぞれフラグを付された第1ランク別部分描画データ、第2ランク別部分描画データ、及び第3ランク別部分描画データをマージし、チップパターンの描画データを生成する。

CPU400の描画条件設定部140は、特定のランクのフラグを付された部分パターンに対して、複数の描画条件を設定する。図3に示す描画条件表は、描画条件設定部140が、第1ランクのフラグを付された部分パターンに対して設定した第1乃至第9の描画条件の例である。第1の描画条件では、第1ランクのフラグを付された部分パターンを描画する際の照射量を10×10^-2 C / m²、使用する近接効果補正マップを「ファイル1」、リサイズ量を-10nmと設定している。ここで近接効果補正マップとは、第1ランクのフラグを付された部分パターンを描画する際に実施される近接効果補正の態様を定義した電子ファイルである。リサイズ量とは、第1ランクのフラグを付された部分パターンを描画する際に、線幅等のサイズを、設計値から意図的に変化させる量である。例えば図2に示す線幅の設計値が40nmの第2部分パターン502を第1の描画条件に従って描画する際、線幅は30nmにリサイズされる。

第2の描画条件では、照射量を10×10^-2C / m²、使用する近接効果補正マップを「ファイル2」、リサイズ量を-20nmと設定している。第3の描画条件では、照射量を10×10^-2C / m²、使用する近接効果補正マップを「ファイル3」、リサイズ量を-30nmと設定している。第4の描画条件では、照射量を11×10^-2C / m²、使用する近接効果補正マップを「ファイル1」、リサイズ量を-10nmと設定している。第5の描画条件では、照射量を11×10^-2C / m²、使用する近接効果補正マップを「ファイル2」、リサイズ量を-20nmと設定している。第6の描画条件では、照射量を11×10^-2C / m²、使用する近接効果補正マップを「ファイル3」、リサイズ量を-30nmと設定している。第7の描画条件では、照射量を12×10^-2C / m²、使用する近接効果補正マップを「ファイル1」、リサイズ量を-10nmと設定している。第8の描画条件では、照射量を12×10^-2C / m²、使用する近接効果補正マップを「ファイル2」、リサイズ量を-20nmと設定している。第9の描画条件では、照射量を12×10^-2C / m²、使用する近接効果補正マップを「ファイル3」、リサイズ量を-30nmと設定している。

CPU400のショットマップ作成部141は、それぞれ描画データで規定されるチップパターンが描画される、ウェハ上における複数のショット領域の配置を決定し、ショットマップを作成する。例えば図4に示すショットマップでは、シリコンウェハ等の第1ウェハ12上における、第1のショット領域201、第2のショット領域202、第3のショット領域203、第4のショット領域204、第5のショット領域205、第6のショット領域206、第7のショット領域207、第8のショット領域208、及び第9のショット領域209のそれぞれの配置が規定されている。なおショットマップには、チップパターンのサイズや、名称等の情報が付加されていてもよい。

図1に示すCPU400の割り当て部142は、ショットマップに規定された第1乃至第9のショット領域201〜209に、図3に示す第1乃至第9の描画条件をそれぞれ割り当てる。図5に示す例では、第1のショット領域201に第1の描画条件が割り当てられている。第2乃至第9のショット領域202〜209には、第2乃至第9の描画条件のそれぞれが割り当てられている。

CPU400には処理データ記憶装置335が接続されている。処理データ記憶装置335は、ランク別分割設計データ記憶部336、描画データ記憶部337、ショットマップ記憶部338、及び描画条件記憶部339を備える。ランク別分割設計データ記憶部336は、ランク別分割部51が生成する第1ランク別分割設計データ、第2ランク別分割設計データ、及び第3ランク別分割設計データを保存する。描画データ記憶部337は、マージ部54が生成するチップパターンの描画データを保存する。ショットマップ記憶部338は、図4に示すショットマップを保存する。図1に示す描画条件記憶部339は、図3及び図5に示す描画条件表を保存する。

CPU400には、さらに入力装置312、出力装置313、プログラム記憶装置330、及び一時記憶装置331が接続される。入力装置312としては、キーボード、マウス等が使用可能である。出力装置313としては液晶表示装置(LCD)、発光ダイオード(LED)等によるモニタ画面等が使用可能である。プログラム記憶装置330は、CPU400及び制御装置300に接続された装置間のデータ送受信等をCPU400及び制御装置300に実行させるためのプログラムを保存している。一時記憶装置331は、CPU400及び制御装置300の演算過程でのデータを一時的に保存する。

図1に示す荷電粒子ビーム照射機構230はコラム100で保護されている。荷電粒子ビーム照射機構230に含まれる電子銃101は、電子ビーム(EB)等の荷電粒子ビームを発する。電子銃101の加速電圧は、例えば5keVである。電子銃101の下方には、コンデンサレンズ103が配置されている。コンデンサレンズ103を通過することで、電子ビームの電流密度及びケーラー照明条件が調整される。コンデンサレンズ103の下方には第1アパーチャ105が配置されている。第1アパーチャ105には例えば矩形の開口が設けられており、透過する電子ビームの形状を矩形にする。第1アパーチャ105の下方には第1投影レンズ106及び第2投影レンズ107が配置されている。さらに第2投影レンズ107の下方には第2アパーチャ108が配置されている。電子ビームで照射して形成される第1アパーチャ105の像は、第1投影レンズ106及び第2投影レンズ107により第2アパーチャ108上に結像される。第2アパーチャ108には、例えば三角形と矩形等とを組み合わせた形状の開口が設けられている。そのため第1アパーチャ105に設けられた開口の像を、第2アパーチャ108に設けられた開口に部分的に重ね合わせることにより、第2アパーチャ108を透過した電子ビームの形状を、三角形や矩形等の任意の形状に成形することが可能となる。第2アパーチャ108の下方には、縮小レンズ110及び対物レンズ111が配置されている。縮小レンズ110及び対物レンズ111を通過することにより電子ビームの形状は、例えば1/5に縮小される。対物レンズ111の下方に、電子ビームに感光反応する第1レジスト膜がスピン塗布された第1ウェハ12が配置される。第1レジスト膜はフォトレジスト等からなる。第2アパーチャ108を通過した電子ビームの形状は、縮小レンズ110及び対物レンズ111により縮小され、第1ウェハ12上の第1レジスト膜表面で結像する。

コンデンサレンズ103と第1アパーチャ105の間には、ブランキング電極130が配置されている。第1ウェハ12上の第1レジスト膜への電子ビームの照射を止める場合、ブランキング電極130はコンデンサレンズ103を通過した電子ビームを第1アパーチャ105上に偏向し、電子ビームが第1ウェハ12上の第1レジスト膜に到達することを防止する。ブランキング電極130及び第1アパーチャ105で第1ウェハ12上の第1レジスト膜への電子ビームの照射を止めることにより、第1ウェハ12上の第1レジスト膜に照射される電子ビームの照射時間を調整し、照射位置における電子ビームの照射量が調整される。第1投影レンズ106と第2アパーチャ108の間には成形偏向器109a, 109bが配置されている。成形偏向器109a, 109bのそれぞれには、例えばコイルが含まれている。成形偏向器109a, 109bは、第2投影レンズ107を通過した電子ビームを偏向して第2アパーチャ108上における電子ビームの照射位置を制御する。成形偏向器109a, 109bのそれぞれに含まれるコイルに加えられる偏向電圧に応じて、電子ビームの偏向量は変化する。第2アパーチャ108の下方には成形偏向器109c, 109dが配置されている。成形偏向器109c, 109dのそれぞれには、例えばコイルが含まれている。成形偏向器109c, 109dは第2アパーチャ108を通過した電子ビームの進行方向が縮小レンズ110の光軸と平行となるよう偏向する。成形偏向器109c, 109dのそれぞれに含まれるコイルに加えられる偏向電圧に応じて、電子ビームの偏向量は変化する。

図1に示す対物レンズ111近傍に、対物主偏向器113a及び対物副偏向器113bが配置されている。対物主偏向器113a及び対物副偏向器113bのそれぞれには、例えばコイルが含まれている。対物主偏向器113a及び対物副偏向器113bは、第1アパーチャ105及び第2アパーチャ108で成形された電子ビームを偏向させ、第1ウェハ12上の第1レジスト膜表面における「ターゲット位置」に、電子ビームの結像位置を設定する。対物主偏向器113a及び対物副偏向器113bのそれぞれに含まれるコイルに加えられる偏向電圧に応じて、電子ビームの偏向量は変化する。対物副偏向器113bは、例えば電子ビームを50μm偏向する。対物副偏向器113bが電子ビームを偏向可能な副偏向領域を、「サブフィールド」という。対物副偏向器113bは、サブフィールドにおいて電子ビームをターゲット位置に偏向する。対物主偏向器113aは、例えば電子ビームを1.5mm偏向する。対物主偏向器113aが電子ビームを偏向可能な主偏向領域を、「フレーム」という。対物主偏向器113aは、フレームにおいて電子ビームをサブフィールドに偏向する。

図1に示す対物レンズ111の下方には、第1ウェハ12を保持するための可動ステージ116が配置されている。可動ステージ116は、対物レンズ111の光軸方向（Z方向）に対して垂直なX-Y方向に移動可能である。可動ステージ116には反射鏡220が配置されている。可動ステージ116を格納する試料室15には、レーザ測長計20が配置されている。レーザ測長計20は反射鏡220に向かってレーザを照射し、可動ステージ116の位置をモニタする。試料室15にはさらに検出器16が配置されている。検出器16は、電子ビームを第1ウェハ12に設けられたアライメントマーク等の位置合わせマークに照射することにより生じる反射電子及び2次電子を検出する。

制御装置300は、レンズ制御回路119、ブランキングアンプ122、成形偏向アンプ120、及び対物偏向アンプ121を備える。レンズ制御回路119は、コンデンサレンズ103、第1投影レンズ106、第2投影レンズ107、縮小レンズ110、及び対物レンズ111のそれぞれの焦点位置を設定する。ブランキングアンプ122はブランキング電極130に偏向電圧を印加し、第1ウェハ12上のレジスト膜への電子ビームの照射の開始及び終了を設定することにより、レジスト膜への電子ビームの照射量を調整する。成形偏向アンプ120は成形偏向器109a, 109b, 109c, 109dのそれぞれに偏向電圧を印加し、第1ウェハ12上のレジスト膜に照射される電子ビームの形状及びサイズを設定する。成形偏向器109a〜109dのそれぞれの偏向電圧は例えば±40Vであり、電子ビームを第2アパーチャ108上で1mm移動させることが可能である。対物偏向アンプ121は対物主偏向器113a及び対物副偏向器113bのそれぞれに偏向電圧を印加し、第1ウェハ12上のレジスト膜における電子ビームの「ターゲット位置」を設定する。

制御装置300はステージ駆動回路21をさらに備える。ステージ駆動回路21は可動ステージ116の移動方向及び移動速度を設定する。制御装置300に含まれる位置検出部23は、位置合わせマークからの反射電子及び2次電子の信号を増幅し、ノイズを除去する。さらに位置検出部23はスライスレベルを設定する。位置検出部23は、信号がスライスレベルを横切った位置を位置合わせマークの段差のエッジとみなすことにより、位置合わせマークを検出する。

制御装置300は、さらに制御モジュール22を備える。制御モジュール22は、描画回路24、描画データ格納部25、描画条件格納部26、及びショットマップ格納部27を備える。描画回路24は、描画データ記憶部337からチップパターンの描画データを読み出し、描画データ格納部25に格納する。また描画回路24は、描画条件記憶部339から図5に示す描画条件表を読み出し、図1に示す描画条件格納部26に格納する。さらに描画回路24は、ショットマップ記憶部338から図4に示すショットマップを読み出し、図1に示すショットマップ格納部27に格納する。

描画回路24は、ショットマップ、チップパターンの描画データ、及び描画条件表に従ってブランキングアンプ122、成形偏向アンプ120、対物偏向アンプ121、及びステージ駆動回路21を制御し、図4に示す第1ウェハ12上の第1乃至第9のショット領域201〜209のそれぞれにチップパターンを電子ビームで描画する。例えば図4に示す第1のショット領域201にチップパターンを描画する際、図1に示す描画回路24はステージ駆動回路21を制御し、対物主偏向器113aの主偏向領域内に第1のショット領域201を移動させる。さらに描画回路24は、図5に示す第1の描画条件に従って、第1ランクのフラグを付された部分パターンのサイズが設計値よりも10nm狭くなるよう、成形偏向アンプ120等を制御する。また図4に示す第2乃至第9のショット領域202〜209のそれぞれを描画する際、図1に示す描画回路24は、図5に示す第2乃至第9の描画条件に従って図1に示す成形偏向アンプ120等を制御し、第1ランクのフラグを付された部分パターンのサイズをショット毎に変化させる。

制御装置300の条件選択部303は、図4に示す第1乃至第9のショット領域201〜209のそれぞれに描画されたチップパターンの特性を取得する。チップパターンの特性とは、線幅等のサイズでもよいし、電気試験の結果得られる電気特性でもよい。さらに図1に示す条件選択部303は、図4に示す第1乃至第9のショット領域201〜209のそれぞれに描画されたチップパターンの特性が、設計値に最も近い時の最適描画条件を、図5に示す第1乃至第9の描画条件から選択する。

制御装置300のショットマップ変換部302は、図4に示すショットマップ及び図5に示す描画条件表を汎用コンピュータ等で読み取り可能な汎用ファイル形式に変換する。なお図1に示すショットマップ変換部302は、入力装置312を介した操作員の指示により、ショットマップ及び描画条件表を汎用ファイル形式に変換してもよい。あるいはショットマップ変換部302は、不図示の生産管理用計算機等の外部の計算機の指示により、ショットマップ及び描画条件表を汎用ファイル形式に変換してもよい。

制御装置300には、蓄積データ記憶装置350が接続されている。蓄積データ記憶装置350は、データベース記憶部342及び特性記憶部343を備える。データベース記憶部342は、ショットマップ変換部302が変換したショットマップ及び描画条件表を保存する。特性記憶部343は、図4に示す第1乃至第9のショット領域201〜209のそれぞれに描画されたチップパターンの特性を保存する。

次に第1の実施の形態に係る描画データ作成方法を、図6に示すフローチャートを用いて説明する。なお、図1に示したCPU400による演算結果は、一時記憶装置331に逐次格納される。

(a) ステップS101で分類部50は、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、線幅に基づいて第1ランク、第2ランク、及び第3ランクのそれぞれにランク分けする。なおランク分けは、操縦者が行ってもよい。ステップS102でランク別分割部51は、設計データを、それぞれ第1ランクに分類された部分パターンのみを含む第1ランク別分割設計データ、それぞれ第2ランクに分類された部分パターンのみを含む第2ランク別分割設計データ、及びそれぞれ第3ランクに分類された部分パターンのみを含む第3ランク別分割設計データに分割する。ランク別分割部51は、第1ランク別分割設計データ、第2ランク別分割設計データ、及び第3ランク別分割設計データをランク別分割設計データ記憶部336に保存する。

(b) ステップS103で設計データ変換部52は、第1ランク別分割設計データ、第2ランク別分割設計データ、及び第3ランク別分割設計データのそれぞれを、ランク別分割設計データ記憶部336から読み出す。次に設計データ変換部52は、CADファイル等の第1ランク別分割設計データ、第2ランク別分割設計データ、及び第3ランク別分割設計データを、荷電粒子ビーム描画装置で読み取り可能な第1ランク別部分描画データ、第2ランク別部分描画データ、及び第3ランク別部分描画データにそれぞれ変換する。

(c) ステップS104でフラグ付与部53は、第1ランク別部分描画データ、第2ランク別部分描画データ、及び第3ランク別部分描画データのそれぞれに、ランクを示すフラグを付する。ステップS105でマージ部54は、第1ランク別部分描画データ、第2ランク別部分描画データ、及び第3ランク別部分描画データをマージし、チップデータの描画データを生成する。その後、マージ部54は、生成した描画データを描画データ記憶部337に保存する。ステップS106で描画条件設定部140は、例えば図3に示すように、第1ランクのフラグを付された部分パターンに対する第1乃至第9の描画条件を設定する。図1に示す描画条件設定部140は、図3に示す描画条件表を図1に示す描画条件記憶部339に保存する。

(d) ステップS107でショットマップ作成部141は、図4に示すように、それぞれチップパターンが描画される第1乃至第9のショット領域201〜209の配列を規定したショットマップを作成する。図1に示すショットマップ作成部141は、作成したショットマップをショットマップ記憶部338に保存する。

(e) ステップS108で割り当て部142は、ショットマップ記憶部338から図4に示すショットマップを読み出し、図1に示す描画条件記憶部339から図3に示す描画条件表を読み出す。次に図1に示す割り当て部142は、図4に示す第1乃至第9のショット領域201〜209に、図3に示す第1乃至第9の描画条件をそれぞれ割り当て、図5に示すように、割り当てられた第1乃至第9のショット領域201〜209の情報を描画条件表に追加する。割り当て部142は、図5に示す描画条件表を描画条件記憶部339に保存し、第1の実施の形態に係る描画データ作成方法を終了する。

次に第1の実施の形態に係る描画方法を用いる半導体装置の製造方法を、図7に示すフローチャートを用いて説明する。なお、図1に示した制御装置300による演算結果は、一時記憶装置331に逐次格納される。

(a) ステップS201で、第1ウェハ12上に第1レジスト膜を形成し、可動ステージ116に配置する。ステップS202で描画回路24は、描画データ記憶部337に保存されているチップパターンの描画データを描画データ格納部25に格納する。次に描画回路24は、描画条件記憶部339に保存されている図5に示す描画条件表を図1に示す描画条件格納部26に格納する。その後、描画回路24は、ショットマップ記憶部338に保存されている図4に示すショットマップを図1に示すショットマップ格納部27に格納する。

(b) ステップS203で描画回路24は、第1乃至第9の描画条件に従って、ブランキングアンプ122、成形偏向アンプ120、対物偏向アンプ121、及びステージ駆動回路21等を制御し、第1ランクのフラグを付された部分パターンのサイズをリサイズしながら、第1乃至第9のショット領域201〜209のそれぞれにチップパターンを描画する。

(c) ステップS204でショットマップ変換部302は、図4に示すショットマップ及び図5に示す描画条件表を汎用ファイル形式に変換する。図1に示すショットマップ変換部302は、変換されたショットマップ及び描画条件表をデータベース記憶部342に保存する。なお、入力装置312を介した操作員の制御により、変換されたショットマップ及び描画条件表をデータベース記憶部342に保存してもよい。あるいは、不図示の生産管理用計算機等の外部の計算機の制御により、変換されたショットマップ及び描画条件表をデータベース記憶部342に保存してもよい。

(d) ステップS205で現像装置等で第1レジスト膜を現像し、第1乃至第9のショット領域201〜209に第1乃至第9のレジストパターンをそれぞれ形成する。ステップS206で第1ウェハ上の第1乃至第9のレジストパターンのそれぞれの線幅を走査型電子顕微鏡(SEM）等で検査する。検査された第1乃至第9のレジストパターンのそれぞれの線幅は、描画されたチップパターンの特性として特性記憶部343に保存される。

(e) ステップS207で条件選択部303は、特性記憶部343から第1乃至第9のレジストパターンのそれぞれの線幅を読み出し、描画条件格納部26から描画条件表を読み出す。次に条件選択部303は、第1乃至第9のレジストパターンのうち、最も設計値に近い線幅を有するレジストパターンが形成された時の最適描画条件を、第1乃至第9の描画条件から選択する。ここで、選択された最適描画条件に含まれる「リサイズ量」を、「最適リサイズ量」とする。

(f) ステップS208でシリコンウェハ等の第2ウェハ上にフォトレジスト等からなる第2レジスト膜を形成する。ステップS209で描画回路24は、条件選択部303から最適描画条件を受信する。次に描画回路24は、「最適リサイズ量」を含む最適描画条件に従って、第1ランクのフラグを付された部分パターンのサイズをリサイズしたチップパターンを、第2ウェハ上の複数のショット領域のそれぞれに描画し、第1の実施の形態に係る半導体装置の製造方法を終了する。

以上示した描画方法によれば、ステップS203で図4に示す第1ウェハ12上の第1乃至第9のショット領域201〜209に形成されるチップパターンに、意図的に製造ばらつきを生じさせることが可能となる。したがって、少ない数のウェハで、製造ばらつきの影響を検査することが可能となる。例えばステップS206で意図的に製造ばらつきを生じさせた複数のチップパターンの特性を検査することにより、製造ばらつきに伴う歩留まりの予測等が可能となる。また製造ばらつきの許容範囲の広い半導体装置を短期間に設計することが容易となり、半導体装置の生産性が向上する。さらに描画条件と、描画されたチップパターンの検査結果とをデータベース化すれば、半導体装置の設計をより効率化することも可能となる。なおステップS207で、操縦者がステップS204で変換されたショットマップ及び描画条件表と、描画されたチップパターンの特性とを比較し、最適描画条件を選択してもよい。

従来の荷電粒子ビーム描画システムでは、図8に示すように、第1乃至第9のショット領域のそれぞれにチップパターンを描画する際に使用される第1乃至第9の描画条件には、照射量のみが規定されていた。そのため、一つの描画データを用いて意図的に生じさせることのできる製造ばらつきのパターンが限られていた。よって、予め特定の部分パターンのサイズがそれぞれ異なる複数の設計データを作成する必要があった。また量産立ち上げで必要となる描画条件の最適化に時間がかかった。図9(a)は、従来の荷電粒子ビーム描画システムを用いた場合に、量産に至るまでに必要となる時間を示しており、図9(b)は、第1の実施の形態に係る荷電粒子ビーム描画システムを用いた場合に、量産に至るまでに必要となる時間を示している。第1の実施の形態に係る荷電粒子ビーム描画システムによれば、設計データの作成時間、及び描画条件の最適化に要する時間を短縮することが可能となる。

（第2の実施の形態）
まず、荷電粒子ビーム描画方法の一つである可変成形ビーム(VSB : Variable Shaped Beam)方式について説明する。図10に示すように、電子銃101が発した大口径の電子ビームは、第1アパーチャ105に到達する。第1アパーチャ105には、第1アパーチャ105の配置を回転可能な第1アパーチャ駆動機構291が接続されている。ここで、第1アパーチャ105には矩形の開口601が設けられているため、第1アパーチャ105を透過した電子ビームの形状は矩形となる。第1アパーチャ105の下方の第2アパーチャ108には、第2アパーチャ108の配置を回転可能な第2アパーチャ駆動機構292が接続されている。また、第2アパーチャ108にも、矩形の開口602が設けられている。そのため、第2アパーチャ108上における電子ビームの照射位置を、第1アパーチャ駆動機構291、成形偏向器109a, 109b、及び第2アパーチャ駆動機構292で設定することにより、第2アパーチャ108を透過した電子ビームの形状を、変形させることが可能となる。なお、第1アパーチャ駆動機構291及び第2アパーチャ駆動機構292のそれぞれには、超音波モータ、ピエゾ素子、又は電動モータ等が使用可能である。

ここで、例えば電子ビームの形状を短冊状に変形させる場合には、図11に示すように、第2アパーチャ108上における第1アパーチャ105の開口601の投影像612と、第2アパーチャ108の開口602とを部分的に重ね合わせる。図12に示す投影像612と、第2アパーチャ108の開口602とが重なり合った部分が、ウェハ112上のレジスト膜に照射される電子ビームの断面622となる。しかし、第2アパーチャ駆動機構292の精度が悪い場合、第1アパーチャ105の開口601の投影像612と、第2アパーチャ108の開口602とを平行に配置するよう設定しても、図13に示すように、第2アパーチャ108の開口602が傾いてしまう場合がある。この場合、図14に示すように、投影像612と、第2アパーチャ108の開口602とが重なり合った部分が、短冊状とならず、台形状となる。そのため電子ビームの断面623も、台形状となる。よって図15に示すように、電子ビームの台形状の断面623の面積が、電子ビームの短冊状の断面622の面積よりも小さくなる場合がある。

例えば図16に示すように、VSB方式による1回のショットで描画可能な矩形パターンよりも長い配線パターン900をレジスト膜上に描画する場合、図17に示すように、配線パターン900を1回のショットで描画可能な矩形パターン901a, 901b, 901cに分割し、それぞれを描画する方法がとられる。しかし第2アパーチャ駆動機構292の精度が悪い場合、図18に示すように、台形パターン911a, 911b, 911cがレジスト膜上に描画される。結果としてレジスト膜には、図19に示すように、鋸歯状の潜像 951が形成される。ここで図20に示すように、鋸歯状の潜像 951の面積は、配線パターン900の面積よりも小さい。そのため、鋸歯状の潜像 951を用いてリソグラフィ法により形成される配線は、設計値と異なる電気抵抗などの電気的性質を有することになり、製造される半導体装置の不良の原因となる。製造される配線の線幅の許容誤差が例えば10%未満である場合、線幅の設計値が50nmで、線幅が45nm未満の部分を含む配線は、不良品と判断される。図21に示す、線幅の設計値が50nmの鋸歯状の潜像 951は、線幅が44nmの部分を有する。したがって、潜像 951を用いて形成される配線は、不良品と判断されうる。なお、第2アパーチャ駆動機構292の精度不良により生じる、線幅の最大値と最小値との差は、線幅の最大値によらず一定である。図22に示す潜像 952の線幅の最大値は100nmで、最小値は94nmであり、最大値と最小値との差は6nmで、図21に示す潜像 951と等しい。ただし線幅の許容誤差が10%未満である場合、潜像 951で形成される配線は、不良品ではなく、良品と判断される。

ここで、図23に示す第2の実施の形態に係る荷電粒子ビーム描画システムは、CPU400に多重描画設定部801及びショット分割部802をさらに備える。多重描画設定部801は、第1ランクに分類された部分パターンの多重描画回数Nを設定する。また多重描画設定部801は、VSB方式による1回のショットに用いられる電子ビームの照射量を、多重描画回数Nで割った多重描画用照射量を算出する。ショット分割部802は、図24に示すように、VSB方式による1回のショットで描画可能な矩形パターンの像の1辺の最大長（最大ショット長）よりも長い、第1ランクに分類された部分パターン700を分割する。具体的には、図23に示すショット分割部802は、部分パターン700と合同な複数の合同パターンを、多重描画回数Nの値と等しい個数だけ生成する。多重描画回数Nの値が3である場合、ショット分割部802は図25に示す合同パターン750a、図26に示す合同パターン750b、及び図27に示す合同パターン750cを生成する。さらに図23に示すショット分割部802は、最大ショット長を多重描画回数Nで割った値に、1乃至多重描画回数Nをそれぞれ掛けた値である複数の縮小ショット長を算出する。例えば多重描画回数Nの値が3である場合、ショット分割部802は、最大ショット長を3で割った値に1を掛けた値に等しい第1縮小ショット長、最大ショット長を3で割った値に2を掛けた値に等しい第2縮小ショット長、及び最大ショット長を3で割った値に3を掛けた値に等しい第3縮小ショット長のそれぞれを算出する。

さらにショット分割部802は、複数の合同パターンの端部から、それぞれ複数の縮小ショット長を有する複数の補正用分割ショットパターンを分割する。例えばショット分割部802は、図25に示す1個目の合同パターン750aの端部から、第1縮小ショット長を有する補正用分割ショットパターン701aを分割し、図26に示す2個目の合同パターン750bの端部から、第2縮小ショット長を有する補正用分割ショットパターン702aを分割し、図27に示す3個目の合同パターン750cの端部から、第3縮小ショット長を有する補正用分割ショットパターン703aを分割する。さらに図23に示すショット分割部802は、複数の合同パターンから、それぞれ補正用分割ショットパターンに接し、最大ショット長を有する複数の第1固定サイズ分割ショットパターンを分割する。例えばショット分割部802は、図25に示す1個目の合同パターン750aから、第1縮小ショット長を有する補正用分割ショットパターン701aに接し、最大ショット長を有する第1固定サイズ分割ショットパターン701bを分割する。また図23に示すショット分割部802は、図26に示す2個目の合同パターン750bから、第2縮小ショット長を有する補正用分割ショットパターン702aに接し、最大ショット長を有する第1固定サイズ分割ショットパターン702bを分割し、図27に示す3個目の合同パターン750cから、第3縮小ショット長を有する補正用分割ショットパターン703aに接し、最大ショット長を有する第1固定サイズ分割ショットパターン703bを分割する。さらに図23に示すショット分割部802は、それぞれ補正用分割ショットパターン及び第1固定サイズ分割ショットパターンが分割された複数の合同パターンの残りの部分を、最大ショット長毎に複数の固定サイズ分割ショットパターンとして分割する。なお、最大ショット長未満の部分が残った場合は、残余ショットパターンとして分割する。

第2の実施の形態に係る荷電粒子ビーム描画システムは、処理データ記憶装置335に描画回数記憶部831をさらに備える。描画回数記憶部831は、多重描画設定部801が設定した多重描画回数N及び多重描画用照射量を保存する。

次に第2の実施の形態に係る描画データ作成方法を、図28に示すフローチャートを用いて説明する。なお図23に示すCPU400による演算結果は、一時記憶装置331に逐次格納される。

(a) ステップS111で分類部50は、第2アパーチャ駆動機構292の精度不良により生じる、線幅の最大値と最小値との差が6nmで、製造される配線の線幅の許容誤差が10%未満である場合、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、線幅が60nm未満で不良品となりうるの第1ランク、及び線幅が60nm以上で良品となりうるの第2ランクに分類する。ステップS112でランク別分割部51は、設計データを、それぞれ第1ランクに分類された部分パターンのみを含む第1ランク別分割設計データ、及びそれぞれ第2ランクに分類された部分パターンのみを含む第2ランク別分割設計データに分割する。ランク別分割部51は、第1ランク別分割設計データ及び第2ランク別分割設計データをランク別分割設計データ記憶部336に保存する。

(b) ステップS113で多重描画設定部801は、第1ランク別分割設計データに含まれる部分パターンの多重描画回数Nを設定し、多重描画用照射量を算出する。ここで、多重描画回数Nは3に設定されたとする。多重描画設定部801は、多重描画回数N及び多重描画用照射量を描画回数記憶部831に保存する。ステップS114でショット分割部802は、描画回数記憶部831から多重描画回数Nを読み出す。次にショット分割部802は、例えば図24に示す、第1ランク別分割設計データに含まれる部分パターン700を、ランク別分割設計データ記憶部336から読み出し、図25乃至図27に示す合同パターン750a〜750cをそれぞれ生成する。その後、ショット分割部802は、最大ショット長を多重描画回数Nで割った値である第1縮小ショット長を算出する。

(c) ステップS115でショット分割部802は、図25に示すように、1個目の合同パターン750aを、端部から長手方向に、第1縮小ショット長を有する補正用分割ショットパターン701a、補正用分割ショットパターン701aに接し、最大ショット長を有する第1固定サイズ分割ショットパターン701b、第1固定サイズ分割ショットパターン701bに接し、最大ショット長を有する第2固定サイズ分割ショットパターン701c、及び第2固定サイズ分割ショットパターン701cに接し、最大ショット長未満の長さを有する残余ショットパターン701dに分割する。

(d) ステップS116で図23に示す設計データ変換部52は、荷電粒子ビーム描画装置で読み取り可能な形式に変換された補正用分割ショットパターン701a、第1及び第2固定サイズ分割ショットパターン701b, 701c、並びに残余ショットパターン701dのそれぞれを含む第1多重描画用部分描画データを生成する。ステップS117でフラグ付与部53は、描画回数記憶部831から多重描画用照射量を読み出す。次にフラグ付与部53は、多重描画用照射量で描画することを示すフラグを、第1多重描画用部分描画データに付与する。

(e) ステップS118でショット分割部802は、最大ショット長を、多重描画回数Nで割った値に2を掛けた値である第2縮小ショット長を算出する。ステップS119でショット分割部802は、図26に示すように、2個目の合同パターン750bを、端部から長手方向に、第2縮小ショット長を有する補正用分割ショットパターン702a、補正用分割ショットパターン702aに接し、最大ショット長を有する第1固定サイズ分割ショットパターン702b、及び第1固定サイズ分割ショットパターン702bに接し、最大ショット長を有する第2固定サイズ分割ショットパターン702cに分割する。

(f) ステップS120で図23に示す設計データ変換部52は、荷電粒子ビーム描画装置で読み取り可能な形式に変換された補正用分割ショットパターン702a、第1及び第2固定サイズ分割ショットパターン702b, 702cのそれぞれを含む第2多重描画用部分描画データを生成する。ステップS121でフラグ付与部53は、多重描画用照射量で描画することを示すフラグを、第2多重描画用部分描画データに付与する。

(g) ステップS122でショット分割部802は、最大ショット長を、多重描画回数Nで割った値に3を掛けた値である第3縮小ショット長を算出する。ステップS123でショット分割部802は、図27に示すように、3個目の合同パターン750cを、端部から長手方向に、第3縮小ショット長を有する補正用分割ショットパターン703a、補正用分割ショットパターン703aに接し、最大ショット長を有する第1固定サイズ分割ショットパターン703b、及び第1固定サイズ分割ショットパターン703bに接し、最大ショット長未満の長さを有する残余ショットパターン703cに分割する。

(h) ステップS124で図23に示す設計データ変換部52は、荷電粒子ビーム描画装置で読み取り可能な形式に変換された補正用分割ショットパターン703a、第1固定サイズ分割ショットパターン703b、及び残余ショットパターン703cのそれぞれを含む第3多重描画用部分描画データを生成する。ステップS125でフラグ付与部53は、多重描画用照射量で描画することを示すフラグを、第3多重描画用部分描画データに付与する
(i) ステップS126でショット分割部802は、第2ランク別分割設計データに含まれる部分パターンを、ランク別分割設計データ記憶部336から読み出す。ショット分割部802は、第2ランク別分割設計データに含まれる部分パターンを、それぞれ最大ショット長を有する複数の分割ショットパターンに分割する。その後、設計データ変換部52は、荷電粒子ビーム描画装置で読み取り可能な形式に変換された複数の分割ショットパターンのそれぞれを含む1回露光用部分描画データを生成する。

(j) ステップS127でマージ部54は、第1多重描画用部分描画データ、第2多重描画用部分描画データ、第3多重描画用部分描画データ、及び1回露光用部分描画データをマージし、チップデータの描画データを生成する。その後、マージ部54は、生成した描画データを図23に示す描画データ記憶部337に保存する。

次に第2の実施の形態に係る描画方法を用いる半導体装置の製造方法を、図29に示すフローチャートを用いて説明する。なお図23に示した制御装置300による演算結果は、一時記憶装置331に逐次格納される。

(a) ステップS211で、ウェハ112上にレジスト膜を形成し、可動ステージ116に配置する。ステップS212で描画回路24は、描画データ記憶部337に保存されているチップパターンの描画データを描画データ格納部25に格納する。ステップS213で描画回路24は、図25に示す補正用分割ショットパターン701a、第1及び第2固定サイズ分割ショットパターン701b, 701c、並びに残余ショットパターン701dのそれぞれを、フラグに示されている多重描画用照射量でウェハ112上に描画する。図30に示すように、第2アパーチャ駆動機構292が精度誤差を有する場合、補正用分割ショットパターン701a、第1及び第2固定サイズ分割ショットパターン701b, 701c、並びに残余ショットパターン701dのそれぞれの実際の描画パターン711a, 711b, 711c, 711dは、台形状となる。そのため、ウェハ112上のレジスト膜には、図31に示すように、鋸歯状の第1の潜像 721が形成される。

(b) ステップS214で描画回路24は、図26に示す補正用分割ショットパターン702a、第1及び第2固定サイズ分割ショットパターン702b, 702cのそれぞれを、フラグに示されている多重描画用照射量で図31に示す第1の潜像 721上に多重描画する。図32に示すように、第2アパーチャ駆動機構292が精度誤差を有する場合、補正用分割ショットパターン702a、第1及び第2固定サイズ分割ショットパターン702b, 702cのそれぞれの実際の描画パターン712a, 712b, 712cは、台形状となる。そのため、ウェハ112上のレジスト膜には、図33に示すように、鋸歯状の第2の潜像 722が形成される。ただし図34に示すように、第2の潜像 722は第1の潜像 721に重なって形成される。

(c) ステップS215で描画回路24は、図27に示す補正用分割ショットパターン703a、第1固定サイズ分割ショットパターン703b、及び残余ショットパターン703cのそれぞれを、フラグに示されている多重描画用照射量で図34に示す第1の潜像 721及び第2の潜像 722上に多重描画する。図35に示すように、第2アパーチャ駆動機構292が精度誤差を有する場合、補正用分割ショットパターン703a、第1固定サイズ分割ショットパターン703b、及び残余ショットパターン703cのそれぞれの実際の描画パターン713a, 713b, 713cは、台形状となる。そのため、ウェハ112上のレジスト膜には、図36に示すように、鋸歯状の第3の潜像 723が形成される。ただし図37に示すように、第3の潜像 723は、第1の潜像 721及び第2の潜像 722に重なって形成される。結果としてレジスト膜には、図38に示すように、第1乃至第3の潜像 721〜723の合成された潜像 751が形成される。以後、合成された潜像 751を用いてレジストパターンを形成し、エッチング工程等を繰り返す等して第2の実施の形態に係る半導体装置の製造方法を終了する。

多重描画により合成された鋸歯状の潜像 751における窪みは、1回の描画で形成される鋸歯状の潜像における窪みよりも小さくなる。したがって、合成された潜像 751を用いて形成される配線は、設計値に近い線幅を有する。そのため、製造される半導体の歩留まりを向上することが可能となる。

（第3の実施の形態）
本発明の第3の実施の形態に係る図39に示す荷電粒子ビーム描画システムは、制御装置301を備える。制御装置301は、それぞれ重要度を示すフラグを付された複数の部分パターンを含むチップパターンの描画データを格納する描画データ格納部25、及びフラグを付された複数の部分パターンのそれぞれの設定されたセトリング時間である設定セトリング時間を格納するセトリング時間格納部126を備える。制御装置301には、重要度毎の設定セトリング時間に従って、複数の部分パターンのそれぞれのセトリング時間を変えながら、描画データで定義されたチップパターンを描画する荷電粒子ビーム照射機構230が接続されている。また制御装置301には、中央演算処理装置(CPU)401が接続されている。

CPU401の分類部150は、チップパターンのCADファイル等の設計データに含まれる複数の部分パターンのそれぞれを、重要度でランク分けする。ここで「重要度」とは、例えば製造される半導体装置を構成する要素が果たす機能の重要性を反映するものである。例えば分類部150は、図40に示す記憶セル部分852等を構成する部分パターンを重要度が高いとして第1ランクに分類し、周辺IOポート852等を構成する部分パターンを重要度が低いとして第2ランクに分類する。

CPU401のランク別分割部51は、チップパターンの設計データを、それぞれ第1ランクに分類された複数の部分パターンのみを含む第1ランク別分割設計データ、及びそれぞれ第2ランクに分類された複数の部分パターンのみを含む第2ランク別分割設計データに分割する。CPU401の設計データ変換部52は、CADファイル等の第1ランク別分割設計データを荷電粒子ビーム描画装置で読み取り可能な第1ランク別部分描画データに変換する。また設計データ変換部52は、CADファイル等の第2ランク別分割設計データを、荷電粒子ビーム描画装置で読み取り可能な第2ランク別部分描画データにそれぞれ変換する。

CPU401のフラグ付与部53は、第1ランク別部分描画データで規定される複数の部分パターンのそれぞれに第1ランクであることを示すフラグを、第2ランク別部分描画データで規定される複数の部分パターンのそれぞれに第2ランクであることを示すフラグをそれぞれ付する。CPU401のマージ部54は、それぞれフラグを付された第1ランク別部分描画データ、及び第2ランク別部分描画データをマージし、チップパターンの描画データを生成する。

CPU401のセトリング時間設定部143は、それぞれ重要度を示すフラグを付された複数の部分パターンのそれぞれに対して、設定セトリング時間を設定する。例えば第1ランクを付された部分パターンに対しては、第1の設定セトリング時間を設定する。また第2ランクを付された部分パターンに対しては、第1の設定セトリング時間よりも早い第2の設定セトリング時間を設定する。

CPU401には処理データ記憶装置335が接続されている。処理データ記憶装置335は、ランク別分割設計データ記憶部336、描画データ記憶部337、及びセトリング時間記憶部340を備える。ランク別分割設計データ記憶部336は、ランク別分割部51が生成する第1ランク別分割設計データ、及び第2ランク別分割設計データを保存する。描画データ記憶部337は、マージ部54が生成するチップパターンの描画データを保存する。セトリング時間記憶部340は、セトリング時間設定部143が設定した設定セトリング時間を記録したセトリング時間データベースを保存する。

描画回路24は、チップパターンの描画データ、及びセトリング時間データベースに従ってブランキングアンプ122、成形偏向アンプ120、対物偏向アンプ121、及びステージ駆動回路21を制御し、第1ウェハ12上にチップパターンを電子ビームで描画する。例えば描画回路24は、第1の設定セトリング時間に従って第1ランクのフラグを付された部分パターンを描画する。また描画回路24は、第2の設定セトリング時間に従って第2ランクのフラグを付された部分パターンを描画する。その他の構成要素は、図1と同様であるので説明は省略する。

次に第3の実施の形態に係る描画方法を、図41に示すフローチャートを用いて説明する。なお、図39に示したCPU401による演算結果は、一時記憶装置331に逐次格納される。

(a) ステップS301で分類部150は、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、重要度に基づいて第1ランク及び第2ランクのそれぞれにランク分けする。なおランク分けは、グラフィカルユーザインターフェース(GUI)を提供された操縦者が行ってもよい。あるいは、予め用意されたランク分け案に従ってランク分けしてもよい。ステップS302でランク別分割部51は、設計データを、それぞれ第1ランクに分類された部分パターンのみを含む第1ランク別分割設計データ、及びそれぞれ第2ランクに分類された部分パターンのみを含む第2ランク別分割設計データに分割する。ランク別分割部51は、第1ランク別分割設計データ、及び第2ランク別分割設計データをランク別分割設計データ記憶部336に保存する。

(b) ステップS303で設計データ変換部52は、第1ランク別分割設計データ及び第2ランク別分割設計データのそれぞれを、ランク別分割設計データ記憶部336から読み出す。次に設計データ変換部52は、CADファイル等の第1ランク別分割設計データ及び第2ランク別分割設計データを、荷電粒子ビーム描画装置で読み取り可能な第1ランク別部分描画データ及び第2ランク別部分描画データにそれぞれ変換する。

(c) ステップS304でフラグ付与部53は、第1ランク別部分描画データ及び第2ランク別部分描画データのそれぞれに、ランクを示すフラグを付する。ステップS305でマージ部54は、第1ランク別部分描画データ及び第2ランク別部分描画データをマージし、チップデータの描画データを生成する。その後、マージ部54は、生成した描画データを描画データ記憶部337に保存する。ステップS306でセトリング時間設定部143は、第1ランクを付された部分パターンに対して、第1の設定セトリング時間を設定する。また第2ランクを付された部分パターンに対しては、第1の設定セトリング時間よりも早い第2の設定セトリング時間を設定する。セトリング時間設定部143は、第1及び第2の設定セトリング時間を記録したセトリング時間データベースをセトリング時間記憶部337に保存する。

(d) ステップS307で、第1ウェハ12上に第1レジスト膜を形成し、可動ステージ116に配置する。ステップS308で描画回路24は、描画データ記憶部337に保存されているチップパターンの描画データを描画データ格納部25に格納する。また描画回路24は、セトリング時間記憶部337に保存されているセトリング時間データベースをセトリング時間格納部126に格納する。ステップS309で描画回路24は、第1の設定セトリング時間に従って第1ランクのフラグを付された部分パターンを描画し、第2の設定セトリング時間に従って第2ランクのフラグを付された部分パターンを描画して、実施の形態に係る描画方法を終了する。

以上示した第3の実施の形態に係る描画方法によれば、重要でないパターンのセトリング時間を早くすることにより、チップパターンを高速に描画することが可能となる。なおセトリング時間設定部143は、セトリング時間データベースを介することなく、設定セトリング時間の情報を描画データに直接付与してもよい。

（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、上述した描画データ作成方法は、時系列的につながった一連の処理あるいは操作として表現可能である。したがって、描画データ作成方法を図1に示すCPU400で実行するために、CPU400内のプロセッサなどが果たす複数の機能を特定するコンピュータプログラム製品で、図6に示した描画データ作成方法を実現可能である。ここでコンピュータプログラム製品は、図1に示すCPU400に入出力可能な記録媒体あるいは記録装置等をいう。記録媒体としては、メモリ装置、磁気ディスク装置、光ディスク装置、その他のプログラムを記録することができるような装置が含まれる。

また実施の形態では、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、サイズでランク分けする例を示した。これに対し、チップパターンのメモリ領域等、機能上重要性の高い領域に高位のランクを付し、チップパターンの周辺回路領域等、機能上重要性の低い領域に低位のランクを付してもよい。あるいは、下層の配線層との関係に応じて、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、ランク分けしてもよい。例えば図42に示すチップパターン250では、各領域の重要性に応じて、部分パターン251を第1ランクに分類し、部分パターン252を第2ランクに分類し、部分パターン253を第3ランクに分類してもよい。さらに3つの部分データ251〜253を3つの描画データにそれぞれ変換した後フラグを付し、3つの描画データをマージしてもよい。また実施の形態では、ランク別部分描画データに変換した後、特定のランクを示すフラグを付する例を示したが、設計データを複数のランク別分割設計データに分割した後、複数のランク別分割設計データのそれぞれにフラグを付し、その後、複数の描画データにそれぞれ変換してもよい。

また図5では、ショット毎に照射量、近接効果補正、及びリサイズ量を変える例を示したが、他にショット接続量をショット毎に変えてもよい。あるいはパターン間の距離に応じて、リサイズ量をショット毎に変えてもよい。さらに図4に示すショットマップの第1乃至第9のショット領域201〜209のそれぞれへの描画条件の割り当ては、過去に製造された半導体装置の製造ばらつきに基づいて設定されてもよい。以上示したように、本発明の技術的範囲は上記の説明からは妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る荷電粒子ビーム描画システムを示すブロック図である。本発明の第１の実施の形態に係る荷電粒子ビーム描画システムで描画されるゲートパターンを示す模式図である。本発明の第１の実施の形態に係る第１の描画条件表である。本発明の第１の実施の形態に係るショットマップを示す模式図である。本発明の第１の実施の形態に係る第２の描画条件表である。本発明の第１の実施の形態に係る描画データ作成方法を示すフローチャートである。本発明の第１の実施の形態に係る描画方法を用いた半導体装置の製造方法を示すフローチャートである。本発明の第１の実施の形態の比較例に係る描画条件表である。本発明の第１の実施の形態に係る半導体装置の製造方法の効果を示すグラフである。本発明の第２の実施の形態に係る荷電粒子ビーム描画システムを示す斜視図である。本発明の第２の実施の形態に係るアパーチャを示す第１の上面図である。本発明の第２の実施の形態に係るアパーチャの開口を示す第１の上面図である。本発明の第２の実施の形態に係るアパーチャを示す第２の上面図である。本発明の第２の実施の形態に係るアパーチャの開口を示す第２の上面図である。本発明の第２の実施の形態に係る電子ビームの断面形状を示す上面図である。本発明の第２の実施の形態に係る配線パターンを示す第１の模式図である。本発明の第２の実施の形態に係る配線パターンを示す第２の模式図である。本発明の第２の実施の形態に係る描画パターンを示す第１の模式図である。本発明の第２の実施の形態に係る潜像を示す第１の模式図である。本発明の第２の実施の形態に係る潜像を示す第２の模式図である。本発明の第２の実施の形態に係る潜像を示す第３の模式図である。本発明の第２の実施の形態に係る潜像を示す第４の模式図である。本発明の第２の実施の形態に係る荷電粒子ビーム描画システムを示す模式図である。本発明の第２の実施の形態に係る部分パターンを示す模式図である。本発明の第２の実施の形態に係る合同パターンを示す第１の模式図である。本発明の第２の実施の形態に係る合同パターンを示す第２の模式図である。本発明の第２の実施の形態に係る合同パターンを示す第３の模式図である。本発明の第２の実施の形態に係る描画データ作成方法を示すフローチャートである。本発明の第２の実施の形態に係る描画方法を用いた半導体装置の製造方法を示すフローチャートである。本発明の第２の実施の形態に係る描画パターンを示す第２の模式図である。本発明の第２の実施の形態に係る潜像を示す第５の模式図である。本発明の第２の実施の形態に係る描画パターンを示す第３の模式図である。本発明の第２の実施の形態に係る潜像を示す第６の模式図である。本発明の第２の実施の形態に係る潜像を示す第７の模式図である。本発明の第２の実施の形態に係る描画パターンを示す第４の模式図である。本発明の第２の実施の形態に係る潜像を示す第８の模式図である。本発明の第２の実施の形態に係る潜像を示す第９の模式図である。本発明の第２の実施の形態に係る潜像を示す第１０の模式図である。本発明の第３の実施の形態に係る荷電粒子ビーム描画システムを示すブロック図である。本発明の第３の実施の形態に係る半導体記憶装置を示すブロック図である。本発明の第３の実施の形態に係る描画方法を示すフローチャートである。本発明のその他の実施の形態に係る設計データの模式図である。

符号の説明

24…描画回路
25…描画データ格納部
26…描画条件格納部
27…ショットマップ格納部
50…分類部
51…ランク別分割部
53…フラグ付与部
54…マージ部
140…描画条件設定部
141…ショットマップ作成部
230…荷電粒子ビーム照射機構

Claims

中央演算処理装置の分類部が、チップパターンの設計データに含まれる複数の部分パターンのそれぞれを、形状に応じて分類するステップと、
中央演算処理装置の分割部が、前記設計データを、それぞれ前記分類された複数の部分パターンのみを含む複数の分割設計データに分割し、分割設計データ記憶部に保存するステップと、
前記中央演算処理装置の設計データ変換部が、前記分割設計データ記憶部から前記複数の分割設計データを読み出し、前記複数の分割設計データを、荷電粒子ビーム描画装置で読み取り可能で、分類毎にフラグをそれぞれ付された複数の部分描画データに変換するステップと、
前記中央演算処理装置のマージ部が、前記複数の部分描画データをマージし、描画データ記憶部に保存するステップ
とを備えることを特徴とする描画データ生成方法。
特定のフラグを付された部分パターンを含むチップパターンの描画データを格納する描画データ格納部と、
前記特定のフラグを付された部分パターンの複数のリサイズ量を格納する描画条件格納部と、
前記複数のリサイズ量のそれぞれに従って、前記特定のフラグを付された部分パターンのサイズをショット毎に変えながら、前記チップパターンを描画する荷電粒子ビーム照射機構
とを備えることを特徴とする荷電粒子ビーム描画システム。
特定のフラグを付された部分パターンを含むチップパターンの描画データを作成し、
前記特定のフラグを付された部分パターンの複数のリサイズ量を設定し、
前記複数のリサイズ量のそれぞれに従って、前記特定のフラグを付された部分パターンのサイズをショット毎に変えながら、前記チップパターンを第１ウェハ上の複数のショット領域に描画し、
前記複数のショット領域のそれぞれを検査し、描画された前記チップパターンの特性が設計値に最も近い時の最適リサイズ量を前記複数のリサイズ量から選択し、
前記最適リサイズ量に従って前記部分パターンをリサイズし、前記チップパターンを第２ウェハ上に描画すること
を備えることを特徴とする半導体装置の製造方法。
特定のフラグを付された部分パターンを含むチップパターンの描画データを作成し、
前記特定のフラグを付された部分パターンの多重描画回数を設定し、
前記部分パターンと合同な複数の合同パターンを、前記多重描画回数の値と等しい個数だけ生成し、
荷電粒子ビーム描画装置による１回のショットで描画可能な矩形パターンの像の１辺の最大長である最大ショット長を、前記多重描画回数で割った値に、１乃至前記多重描画回数の値をそれぞれ掛けた値である複数の縮小ショット長を算出し、
前記複数の合同パターンの端部から、それぞれ前記複数の縮小ショット長を有する複数の補正用分割ショットパターンを分割し、
前記複数の合同パターンから、それぞれ前記複数の補正用分割ショットパターンに接し、前記最大ショット長を有する複数の固定サイズ分割ショットパターンを分割し、
前記複数の補正用分割ショットパターン及び前記複数の固定サイズ分割ショットパターンをレジスト膜上にそれぞれ多重描画すること
を備えることを特徴とする半導体装置の製造方法。
それぞれ重要度を示すフラグを付された複数の部分パターンを含むチップパターンの描画データを作成し、
前記フラグが示す重要度に応じて、前記複数の部分パターンのそれぞれの設定セトリング時間を設定し、
前記設定セトリング時間に従って、前記複数の部分パターンのそれぞれを描画すること
を備えることを特徴とする描画方法。