JP2008259228A - A/d converting method and a/d converting apparatus, and semiconductor device and electronic instrument for physical quantity distribution detection - Google Patents

A/d converting method and a/d converting apparatus, and semiconductor device and electronic instrument for physical quantity distribution detection Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To keep continuity of count values when switching count modes in an asynchronous counter circuit capable of switching count modes. <P>SOLUTION: In an A/D converting method, between flip-flops 410, three-input and one-output type three-value switching sections 420 (422, 424, 426) are provided, each of which switches three values of non-inverted output Q, inverted output NQ and power supply (Vdd) level of each flip-flop 410. The three-value switching section 420 switches three input signals in accordance with two-bit control signals SW1, SW2 and inputs one selected signal to a clock terminal CK of the post-state flip-flop 410. In accordance with the control signals SW1, SW2, when switching count mode, a count value just before mode switching is initially set and then count processing after mode switching can be started. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、アナログ信号をデジタルデータに変換するAD(アナログ−デジタル)変換方法およびAD変換装置、並びに複数の単位構成要素が配列されてなる物理量分布検知の半導体装置および電子機器に関する。   The present invention relates to an AD (analog-digital) conversion method and AD converter for converting an analog signal into digital data, and a semiconductor device and electronic apparatus for physical quantity distribution detection in which a plurality of unit components are arranged.

より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適なAD変換処理に関する。   More specifically, for example, a plurality of unit components that are sensitive to electromagnetic waves input from the outside such as light and radiation are arranged, and the physical quantity distribution converted into an electric signal by the unit components is addressed. The present invention relates to an AD conversion process suitable for use in a semiconductor device for physical quantity distribution detection such as a solid-state imaging device and other electronic devices, which can be arbitrarily selected by control and read out as an electric signal.

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素(たとえば画素)をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。   2. Description of the Related Art Physical quantity distribution detection semiconductor devices in which a plurality of unit components (for example, pixels) that are sensitive to electromagnetic waves input from the outside such as light and radiation are arranged in a line or matrix form are used in various fields. ing.

たとえば、映像機器の分野では、物理量のうちの光(電磁波の一例)を検知するCCD(Charge Coupled Device )型あるいはMOS(Metal Oxide Semiconductor )やCMOS(Complementary Metal-oxide Semiconductor )型の固体撮像装置が使われている。これらは、単位構成要素(固体撮像装置にあっては画素)によって電気信号に変換された物理量分布を電気信号として読み出す。   For example, in the field of video equipment, CCD (Charge Coupled Device) type, MOS (Metal Oxide Semiconductor) type or CMOS (Complementary Metal-oxide Semiconductor) type solid-state imaging devices that detect light (an example of electromagnetic waves) in physical quantities are used. It is used. These read out, as an electrical signal, a physical quantity distribution converted into an electrical signal by a unit component (a pixel in a solid-state imaging device).

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子(APS;Active Pixel Sensor /ゲインセルともいわれる)構成の画素を備えた増幅型固体撮像装置がある。たとえば、CMOS型固体撮像装置の多くはそのような構成をなしている。   Further, in some solid-state imaging devices, an amplifying solid-state imaging device (APS; Active Pixel Sensor) that has a driving transistor for amplification in a pixel signal generation unit that generates a pixel signal corresponding to the signal charge generated in the charge generation unit. There is an amplification type solid-state imaging device including a pixel having a configuration (also called a gain cell). For example, many CMOS solid-state imaging devices have such a configuration.

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。   In such an amplification type solid-state imaging device, in order to read out a pixel signal to the outside, address control is performed on a pixel unit in which a plurality of unit pixels are arranged, and signals from individual unit pixels are arbitrarily selected. I am trying to read it out. That is, the amplification type solid-state imaging device is an example of an address control type solid-state imaging device.

たとえば、単位画素がマトリクス状に配されたX−Yアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、MOS構造などの能動素子(MOSトランジスタ)を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷(光電子)を前記能動素子で増幅し、画像情報として読み出す。   For example, an amplification type solid-state imaging device which is a kind of XY address type solid-state imaging device in which unit pixels are arranged in a matrix form an active element (MOS transistor) such as a MOS structure in order to give the pixel itself an amplification function. ) To form a pixel. That is, signal charges (photoelectrons) accumulated in a photodiode which is a photoelectric conversion element are amplified by the active element and read out as image information.

この種のX−Yアドレス型固体撮像素子では、たとえば、画素トランジスタが2次元行列状に多数配列されて画素部が構成され、ライン(行)ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、MOS(CMOSを含む)型においては、アドレス制御の一例として、1行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。   In this type of XY address type solid-state imaging device, for example, a plurality of pixel transistors are arranged in a two-dimensional matrix to form a pixel unit, and a signal charge corresponding to incident light for each line (row) or each pixel. Accumulation is started, and a current or voltage signal based on the accumulated signal charge is sequentially read out from each pixel by addressing. Here, in the MOS (including CMOS) type, as an example of address control, a system in which one row is accessed simultaneously and a pixel signal is read from the pixel unit in units of rows is often used.

画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置(AD変換装置;Analog Digital Converter)にてデジタルデータに変換する。ここで、画素信号は、リセット成分に信号成分が加わった形態で出力されるので、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差を取ることで、真の有効な信号成分を取り出す必要がある。   The analog pixel signal read from the pixel unit is converted into digital data by an analog-digital converter (AD converter; Analog Digital Converter) as necessary. Here, since the pixel signal is output in a form in which the signal component is added to the reset component, a true effective signal can be obtained by taking the difference between the signal voltage corresponding to the reset component and the signal voltage corresponding to the signal component. It is necessary to take out the ingredients.

アナログの画素信号をデジタルデータに変換する場合も同様であり、最終的には、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差信号成分をデジタルデータにする必要がある。このため、種々のAD変換の仕組みが提案されている(たとえば非特許文献1〜5、特許文献1参照)。   The same applies to the case where an analog pixel signal is converted into digital data. Finally, the difference signal component between the signal voltage corresponding to the reset component and the signal voltage corresponding to the signal component needs to be converted to digital data. For this reason, various AD conversion mechanisms have been proposed (see, for example, Non-Patent Documents 1 to 5 and Patent Document 1).

W. Yang et. al., “An Integrated 800x600 CMOS ImageSystem,” ISSCC Digest of Technical Papers, pp. 304-305, Feb., 1999)W. Yang et. Al., “An Integrated 800x600 CMOS ImageSystem,” ISSCC Digest of Technical Papers, pp. 304-305, Feb., 1999) 米本和也著、“CCD/CMOSイメージセンサの基礎と応用”、CQ出版社、2003年8月10日、初版p201〜203Kazuya Yonemoto, “Basics and Applications of CCD / CMOS Image Sensors”, CQ Publisher, August 10, 2003, first edition, p201-203 今村俊文、山本美子、“3.高速・機能CMOSイメージセンサの研究”、[online]、[平成16年3月15日検索]、インターネット<URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h12/h12index.html>Toshifumi Imamura and Miko Yamamoto, “3. Research on high-speed and functional CMOS image sensors”, [online], [March 15, 2004 search], Internet <URL: http://www.sankaken.gr.jp/ project / iwataPJ / report / h12 / h12index.html> 今村俊文、山本美子、長谷川尚哉、“3.高速・機能CMOSイメージセンサの研究”、[online]、[平成16年3月15日検索]、インターネット<URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h14/h14index.html>Toshifumi Imamura, Miko Yamamoto, Naoya Hasegawa, “3. Research on high-speed and functional CMOS image sensors”, [online], [Search on March 15, 2004], Internet <URL: http://www.sankaken.gr .jp / project / iwataPJ / report / h14 / h14index.html> Oh-Bong Kwon et. al.,“A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640x480 CMOS Imaging System”、VL3-03 1999 IEEE p335〜338Oh-Bong Kwon et. Al., “A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640x480 CMOS Imaging System”, VL3-03 1999 IEEE p335-338 特開平11−331883号公報Japanese Patent Laid-Open No. 11-331883

ここで、非特許文献1〜5や特許文献1に記載のAD変換の仕組みは、カウンタ回路を利用してAD変換処理を行なうものであり、ここで使用するカウンタ回路としては、通常、カウンタクロックに同期してフリップフロップ(カウンタの基本要素)の出力にカウント値を得る同期カウンタが使用される。   Here, the AD conversion mechanism described in Non-Patent Documents 1 to 5 and Patent Document 1 performs AD conversion processing using a counter circuit, and the counter circuit used here is usually a counter clock. A synchronous counter that obtains a count value at the output of the flip-flop (basic element of the counter) is used in synchronization with.

しかしながら、同期カウンタの場合、全てのフリップフロップの動作がカウントクロックで制限されるので、より高周波数動作が要求される場合には問題がある。   However, in the case of a synchronous counter, since the operation of all flip-flops is limited by the count clock, there is a problem when a higher frequency operation is required.

一方、カウンタ回路として、非特許文献4,5のように、非同期カウンタを使用することも考えられる。非同期カウンタは、その動作制限周波数が最初のフリップフロップの制限周波数でのみ決められるため高速動作に適する。よって、より高周波数動作が要求される場合には、カウンタ回路としては、非同期カウンタの使用が好ましい。   On the other hand, as a counter circuit, it is conceivable to use an asynchronous counter as in Non-Patent Documents 4 and 5. The asynchronous counter is suitable for high-speed operation because its operation limiting frequency is determined only by the limiting frequency of the first flip-flop. Therefore, when higher frequency operation is required, it is preferable to use an asynchronous counter as the counter circuit.

たとえば、図18は、モード切替可能な非同期カウンタの従来例を示す図である。このカウンタ回路900は、4ビットの非同期カウンタを構成し得るようになっている。たとえばカウンタ回路900は先ず、複数のネガティブエッジ型かつD型のフリップフロップ912,914,916,918(纏めて910ともいう)がカスケード接続されるようになっている。各フリップフロップ910は、反転出力NQ(図ではQの上に横バー“−”を付して示す)が自身のD入力端子に入力されるようになっている。初段のフリップフロップ910のクロック端子CKにはカウントクロックCK0が入力される。   For example, FIG. 18 is a diagram illustrating a conventional example of an asynchronous counter capable of mode switching. The counter circuit 900 can constitute a 4-bit asynchronous counter. For example, in the counter circuit 900, a plurality of negative edge type and D type flip-flops 912, 914, 916, and 918 (collectively referred to as 910) are cascade-connected. Each flip-flop 910 receives an inverted output NQ (indicated by a horizontal bar “-” above Q in the figure) input to its D input terminal. The count clock CK0 is input to the clock terminal CK of the first flip-flop 910.

またカウンタ回路900は、各フリップフロップ910間に、それぞれのフリップフロップ910の非反転出力Qと反転出力NQの2値を切り替える2入力−1出力型のスイッチ922,924,926(纏めて920ともいう)を備えている。それぞれのスイッチ920は、図示しない制御部からの制御信号SWに従って2つの入力信号を切り替えて、選択した1つの信号を後段のフリップフロップ910のクロック端子CKに入力するようになっている。   In addition, the counter circuit 900 is a two-input / one-output type switch 922, 924, 926 (collectively 920) that switches between two values of the non-inverted output Q and the inverted output NQ of each flip-flop 910 between the flip-flops 910. Say). Each switch 920 switches between two input signals in accordance with a control signal SW from a control unit (not shown), and inputs the selected one signal to the clock terminal CK of the subsequent flip-flop 910.

制御信号SWは、カウンタ回路900のカウント動作を、アップカウントとダウンカウントの何れかに切り替えるためのものであり、制御信号SWがハイ(H)レベルのとき非反転出力Qを選択し出力することでカウンタ回路900はアップカウントモードになる。一方、制御信号SWがロー(L)レベルのとき反転出力NQを選択し出力することで、カウンタ回路900はダウンカウントモードになる。   The control signal SW is for switching the counting operation of the counter circuit 900 to either up-counting or down-counting, and selects and outputs the non-inverted output Q when the control signal SW is at a high (H) level. Thus, the counter circuit 900 enters the up-count mode. On the other hand, when the control signal SW is at the low (L) level, the counter circuit 900 enters the down-count mode by selecting and outputting the inverted output NQ.

しかしながら、図18のような従来の非同期カウンタは、アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにしているので、回路をコンパクトに構成できるものの、たとえば所定値までカウントアップした後、次いでこの値からカウントダウンすると、カウントモードの切替時にカウント値の連続性が保たれず、カウントモードを切り替えつつ連続したカウント動作を行なう用途には適さないという問題がある(第1の問題という)。以下、この点について説明する。   However, since the conventional asynchronous counter as shown in FIG. 18 uses the up / down counter in common regardless of the operation mode and switches the processing mode to perform the counting process, the circuit can be made compact. However, for example, after counting up to a predetermined value and then counting down from this value, the continuity of the count value is not maintained at the time of switching the count mode, and it is not suitable for applications in which a continuous count operation is performed while switching the count mode. There is a problem (called the first problem). Hereinafter, this point will be described.

図19は、図18に示したカウンタ回路900の動作を説明するためのタイミングチャート図である。   FIG. 19 is a timing chart for explaining the operation of the counter circuit 900 shown in FIG.

この例では、4ビットの非同期カウンタで制御信号SWにより出力の非反転出力Qと反転出力NQを切り替えることにより、アップカウントした後、続いてダウンカウントしている。しかしながら、アップカウントからダウンカウントに切り替えた際には、カウント値が6→10へと変化してしまい、高い周波数の連続するパルス列をカウントモードの切り替え前後でカウント値を保ったまま連続してカウントアップとカウントダウンを行うことができない。   In this example, a non-inverted output Q and an inverted output NQ are switched by a control signal SW by a 4-bit asynchronous counter, and then up-counting and then down-counting. However, when switching from up-counting to down-counting, the count value changes from 6 to 10, and a continuous pulse train with a high frequency is continuously counted while maintaining the count value before and after switching the count mode. Cannot up and down.

このような問題を解決する一手法が、たとえば特許文献2に提案されている。この特許文献2に記載の仕組みは、図20に示すように、各フリップフロップの状態を反転する手段と、偶数のパルス列ごとに全てのフリップフロップを初期化する手段とを含むことを特徴としている。   One method for solving such a problem has been proposed in Patent Document 2, for example. As shown in FIG. 20, the mechanism described in Patent Document 2 includes means for inverting the state of each flip-flop and means for initializing all flip-flops for each even number of pulse trains. .

特開平6−216762号公報JP-A-6-216762

特許文献2に記載の仕組みにおけるカウントの方法は、以下の通りである。非同期カウンタが最大数nまでカウントアップ可能であり、第1のパルス列がi個のパルスを含んでおり、かつ第2のパルス列がj個のパルスを含んでいると仮定する。   The counting method in the mechanism described in Patent Document 2 is as follows. Assume that the asynchronous counter can count up to a maximum number n, the first pulse train contains i pulses, and the second pulse train contains j pulses.

カウンタは、前もってリセットされており、最初のパルス列の間、0からiまでカウントする。次いでカウンタのフリップフロップの状態が反転し、これによって値iのnに対する補数関係が得られてこのカウンタが値n−1という内容を有することとなる。   The counter is reset in advance and counts from 0 to i during the first pulse train. The state of the flip-flop of the counter is then inverted, thereby obtaining a complement relationship of the value i to n, and this counter having the value n-1.

第2のパルス列の間、カウンタはn−iからn−i+jまでカウントする。所望の差はi−jであるから、フリップフロップの状態を再反転して得られるn−i+jのnに対する補数である。これにより、高い周波数の連続するパルス列をカウントアップおよびカウントダウンするための非同期カウンタ構造が実現できる。   During the second pulse train, the counter counts from ni to ni-j. Since the desired difference is i−j, it is the complement of n−i + j obtained by reinverting the state of the flip-flop with respect to n. As a result, an asynchronous counter structure for counting up and counting down high-frequency continuous pulse trains can be realized.

しかしながら、特許文献2に記載の仕組みでは、アップダウンのカウントが補数を含んだ計算により算出されるため、直接的でない欠点を有する(第2の問題という)。   However, the mechanism described in Patent Document 2 has a disadvantage that is not straightforward because the up / down count is calculated by a calculation including a complement (referred to as a second problem).

また、非特許文献1〜5や特許文献1に記載のAD変換の仕組みは、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの面で難がある。以下、この点についても説明する。   In addition, the AD conversion mechanism described in Non-Patent Documents 1 to 5 and Patent Document 1 includes the circuit scale, the circuit area, the power consumption, the number of interface wirings with other functional units, and the noise and noise caused by these wirings. There are difficulties in terms of current consumption. Hereinafter, this point will also be described.

<従来の固体撮像装置の構成>
図21は、AD変換装置を画素部と同一の半導体基板に搭載した従来例のCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。図21に示すように、この固体撮像装置1は、複数の単位画素3が行および列に配列された画素部(撮像部)10と、画素部10の外側に設けられた駆動制御部7と、カウンタ部(CNT)24と、垂直列ごとに配されたカラムAD回路25を有するカラム処理部26と、カラム処理部26のカラムAD回路25にAD変換用の参照電圧を供給するDAC(Digital Analog Converter)を有して構成された参照信号生成部27と、減算回路29を有して構成された出力回路28とを備えている。
<Configuration of conventional solid-state imaging device>
FIG. 21 is a schematic configuration diagram of a conventional CMOS solid-state imaging device (CMOS image sensor) in which an AD conversion device is mounted on the same semiconductor substrate as a pixel portion. As shown in FIG. 21, the solid-state imaging device 1 includes a pixel unit (imaging unit) 10 in which a plurality of unit pixels 3 are arranged in rows and columns, and a drive control unit 7 provided outside the pixel unit 10. , A counter unit (CNT) 24, a column processing unit 26 having a column AD circuit 25 arranged for each vertical column, and a DAC (Digital) for supplying a reference voltage for AD conversion to the column AD circuit 25 of the column processing unit 26 A reference signal generation unit 27 configured to include an analog converter, and an output circuit configured to include a subtraction circuit 29.

駆動制御部7は、列アドレスや列走査を制御する水平走査回路(列走査回路)12と、行アドレスや行走査を制御する垂直走査回路(行走査回路)14と、端子5aを介してマスタークロックCLK0を受け取り、種々の内部クロックを生成し水平走査回路12や垂直走査回路14などを制御するタイミング制御部21とを備えている。   The drive controller 7 includes a horizontal scanning circuit (column scanning circuit) 12 that controls column addresses and column scanning, a vertical scanning circuit (row scanning circuit) 14 that controls row addresses and row scanning, and a master via a terminal 5a. It includes a timing control unit 21 that receives the clock CLK0, generates various internal clocks, and controls the horizontal scanning circuit 12, the vertical scanning circuit 14, and the like.

各単位画素3は、垂直走査回路14で制御される行制御線15や画素信号をカラム処理部26に伝達する垂直信号線19と接続されている。   Each unit pixel 3 is connected to a row control line 15 controlled by the vertical scanning circuit 14 and a vertical signal line 19 that transmits a pixel signal to the column processing unit 26.

カラムAD回路25は、参照信号生成部27で生成される参照信号RAMPと、行制御線15(H0,H1,…)ごとに単位画素3から垂直信号線19(V0,V1,…)を経由し得られるアナログの画素信号とを比較する電圧比較部252と、電圧比較部252が比較処理を完了するまでの時間を、カウンタ部24を利用してカウントした結果を保持するメモリ装置としてのデータ記憶部(ラッチ)255とを備えて構成され、nビットAD変換機能を有している。データ記憶部255は、内部に独立した記憶領域としての、それぞれnビットのラッチ1とラッチ2とを有している。   The column AD circuit 25 passes through the reference signal RAMP generated by the reference signal generator 27 and the vertical signal line 19 (V0, V1,...) From the unit pixel 3 for each row control line 15 (H0, H1,...). The voltage comparison unit 252 that compares the obtained analog pixel signal, and data as a memory device that holds the result of counting the time until the voltage comparison unit 252 completes the comparison process using the counter unit 24 And a storage unit (latch) 255, and has an n-bit AD conversion function. The data storage unit 255 includes an n-bit latch 1 and a latch 2 as independent storage areas.

電圧比較部252の一方の入力端子RAMPは、他の電圧比較部252の入力端子RAMPと共通に、参照信号生成部27で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線19が接続され、画素部10からの画素信号電圧が個々に入力される。電圧比較部252の出力信号はデータ記憶部255に供給される。参照信号RAMPは、固体撮像装置1に外部から供給されるマスタークロックCLK0に対応したカウントクロックCK0(たとえば双方のクロック周波数が等しい)に基づいてカウントし、そのカウント値をアナログ信号に変換することでデジタル的に生成する。   One input terminal RAMP of the voltage comparison unit 252 receives the step-like reference signal RAMP generated by the reference signal generation unit 27 in common with the input terminal RAMP of the other voltage comparison unit 252, and inputs to the other input terminal. Are connected to the vertical signal lines 19 of the corresponding vertical columns, and the pixel signal voltages from the pixel unit 10 are individually inputted. The output signal of the voltage comparison unit 252 is supplied to the data storage unit 255. The reference signal RAMP counts based on a count clock CK0 (for example, both clock frequencies are equal) corresponding to the master clock CLK0 supplied from the outside to the solid-state imaging device 1, and converts the count value into an analog signal. Generate digitally.

カウンタ部24は、マスタークロックCLK0に対応したカウントクロックCK0(たとえば双方のクロック周波数が等しい)に基づいてカウント処理を行ない、カウント出力CK1,CK2,…,CKnをカウントクロックCK0とともに、カラム処理部26の各カラムAD回路25に共通に供給する。   The counter unit 24 performs a count process based on a count clock CK0 (for example, both clock frequencies are equal) corresponding to the master clock CLK0, and outputs the count outputs CK1, CK2,... CKn together with the count clock CK0 to the column processing unit 26. Are commonly supplied to the column AD circuits 25.

つまり、垂直列ごとに配されるデータ記憶部255の各ラッチに対してカウンタ部24からの各カウント出力CK1,CK2,…,CKnの配線を引き回すことで、各垂直列のカラムAD回路25が1つのカウンタ部24を共通に使用する構成となっている。   That is, the column AD circuit 25 of each vertical column can be arranged by routing the wiring of the count outputs CK1, CK2,..., CKn from the counter unit 24 to each latch of the data storage unit 255 arranged for each vertical column. One counter unit 24 is used in common.

個々のカラムAD回路25の出力側は、水平信号線18に接続されている。水平信号線18は、2nビット幅分の信号線を有し、図示しないそれぞれの出力線に対応した2n個のセンス回路を経由して出力回路28の減算回路29に接続される。   The output side of each column AD circuit 25 is connected to the horizontal signal line 18. The horizontal signal line 18 has a signal line having a width of 2n bits, and is connected to the subtraction circuit 29 of the output circuit 28 via 2n sense circuits corresponding to the respective output lines (not shown).

タイミング制御部21は、制御線12cを介して水平走査回路12に対して画素データの読出しを指示する。これを受けて、水平走査回路12は、水平選択信号CH(i)を順次シフトさせることで、ラッチ1,2に保持されている画素データを順に出力回路28の減算回路29に送る。すなわち、水平(行)方向の読出走査を行なう。   The timing control unit 21 instructs the horizontal scanning circuit 12 to read out pixel data via the control line 12c. In response to this, the horizontal scanning circuit 12 sequentially shifts the horizontal selection signal CH (i) to sequentially send the pixel data held in the latches 1 and 2 to the subtraction circuit 29 of the output circuit 28. That is, readout scanning in the horizontal (row) direction is performed.

ここで、水平走査回路12は、水平(行)方向の読出走査を行なうための水平選択信号CH(i)を、カウントクロックCK0と同様に、固体撮像装置1に外部から供給されるマスタークロックCLK0に基づいて生成する。   Here, the horizontal scanning circuit 12 receives a horizontal selection signal CH (i) for performing readout scanning in the horizontal (row) direction, similarly to the count clock CK0, a master clock CLK0 supplied to the solid-state imaging device 1 from the outside. Generate based on

図22は、図21に示した従来例の固体撮像装置1の動作を説明するためのタイミングチャートである。   FIG. 22 is a timing chart for explaining the operation of the conventional solid-state imaging device 1 shown in FIG.

たとえば、1回目の読出しのため、先ずカウンタ部254のカウント値を初期値“0”にリセットしておく。そして、任意の行Hxの単位画素3から垂直信号線19(V0,V1,…)への1回目の読み出しが安定した後、参照信号生成部27により概ね鋸歯(ランプ;RAMP)状となるように階段状に時間変化させた参照信号RAMPを入力し、任意の垂直信号線19(列番号Vx)の画素信号電圧との比較を電圧比較部252にて行なう。   For example, for the first reading, the count value of the counter unit 254 is first reset to the initial value “0”. Then, after the first reading from the unit pixel 3 in an arbitrary row Hx to the vertical signal lines 19 (V0, V1,...) Is stabilized, the reference signal generation unit 27 makes a substantially sawtooth (ramp; RAMP) shape. A reference signal RAMP that is time-changed in a stepwise manner is input to the voltage comparison unit 252 for comparison with a pixel signal voltage of an arbitrary vertical signal line 19 (column number Vx).

このとき、電圧比較部252の一方の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部252における比較時間を、カウンタ部24を利用して計測するために、参照信号生成部27から発せられるランプ波形電圧に同期して(t10)、カウンタ部24は、1回目のカウント動作として、初期値“0”からダウンカウントを開始する。   At this time, in order to measure the comparison time in the voltage comparison unit 252 using the counter unit 24 simultaneously with the input of the reference signal RAMP to one input terminal RAMP of the voltage comparison unit 252, the reference signal generation unit 27 In synchronization with the generated ramp waveform voltage (t10), the counter unit 24 starts down-counting from the initial value “0” as the first count operation.

電圧比較部252は、参照信号生成部27からのランプ状の参照信号RAMPと垂直信号線19を介して入力される画素信号電圧Vxとを比較し、双方の電圧が同じになったときに、コンパレータ出力をHレベルからLレベルへ反転させる(t12)。   The voltage comparison unit 252 compares the ramp-shaped reference signal RAMP from the reference signal generation unit 27 with the pixel signal voltage Vx input via the vertical signal line 19, and when both voltages become the same, The comparator output is inverted from H level to L level (t12).

この結果を受けて、データ記憶部255は、コンパレータ出力の反転とほぼ同時に、比較期間に応じたカウンタ部24からのカウント出力CK1,CK2,…,CKnをカウントクロックCK0に同期してデータ記憶部255のラッチ1にラッチ(保持・記憶)することで、1回目のAD変換を完了する(t12)。   In response to this result, the data storage unit 255 synchronizes the count outputs CK1, CK2,..., CKn from the counter unit 24 corresponding to the comparison period in synchronization with the count clock CK0 almost simultaneously with the inversion of the comparator output. The first AD conversion is completed by latching (holding and storing) in the latch 1 of 255 (t12).

タイミング制御部21は、所定のダウンカウント期間を経過すると(t14)、電圧比較部252への制御データの供給と、カウンタ部254へのカウントクロックCK0の供給とを停止する。これにより、電圧比較部252は、ランプ状の参照信号RAMPの生成を停止する。   The timing control unit 21 stops supplying the control data to the voltage comparison unit 252 and the supply of the count clock CK0 to the counter unit 254 when a predetermined down-count period has elapsed (t14). As a result, the voltage comparison unit 252 stops generating the ramp-shaped reference signal RAMP.

この1回目の読出し時は、単位画素3のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素3ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の垂直信号線19(Vx)の出力はおおよそ既知である。   At the time of the first reading, the reset component ΔV of the unit pixel 3 is read, and noise that varies for each unit pixel 3 is included as an offset in the reset component ΔV. However, since the variation of the reset component ΔV is generally small and the reset level is common to all pixels, the output of an arbitrary vertical signal line 19 (Vx) is approximately known.

したがって、1回目のリセット成分ΔVの読出し時には、参照信号RAMPを調整することにより比較期間を短くすることが可能であり、この従来例では、7ビット分のカウント期間(128クロック)でリセット成分ΔVの比較を行なっている。   Therefore, when the reset component ΔV is read for the first time, the comparison period can be shortened by adjusting the reference signal RAMP. In this conventional example, the reset component ΔV is obtained in a count period (128 clocks) of 7 bits. Comparison of

2回目の読み出しは、リセット成分ΔVに加えて、単位画素3ごとの入射光量に応じた信号成分Vsig を読み出し、1回目の読み出しと同様の動作を行なう。   In the second reading, in addition to the reset component ΔV, the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 is read, and the same operation as the first reading is performed.

すなわち、2回目の読出しのため、先ずカウンタ部254のカウント値を初期値“0”にリセットしておく。そして、任意の行Hxの単位画素3から垂直信号線19(V0,V1,…)への2回目の読み出しが安定した後、参照信号生成部27により概ねランプ状となるように階段状に時間変化させた参照信号RAMPを入力し、任意の垂直信号線19(列番号Vx)の画素信号電圧との比較を電圧比較部252にて行なう。   That is, for the second reading, first, the count value of the counter unit 254 is reset to the initial value “0”. Then, after the second reading from the unit pixel 3 of the arbitrary row Hx to the vertical signal lines 19 (V0, V1,...) Is stabilized, the reference signal generator 27 performs a time stepwise so as to be substantially ramp-shaped. The changed reference signal RAMP is input, and the voltage comparison unit 252 performs comparison with the pixel signal voltage of an arbitrary vertical signal line 19 (column number Vx).

このとき、電圧比較部252の一方の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部252における比較時間を、カウンタ部24を利用して計測するために、参照信号生成部27から発せられるランプ波形電圧に同期して(t20)、カウンタ部24は、2回目のカウント動作として、初期値“0”からダウンカウントを開始する。   At this time, in order to measure the comparison time in the voltage comparison unit 252 using the counter unit 24 simultaneously with the input of the reference signal RAMP to one input terminal RAMP of the voltage comparison unit 252, the reference signal generation unit 27 In synchronization with the generated ramp waveform voltage (t20), the counter unit 24 starts down-counting from the initial value “0” as the second counting operation.

電圧比較部252は、参照信号生成部27からのランプ状の参照信号RAMPと垂直信号線19を介して入力される画素信号電圧Vxとを比較し、双方の電圧が同じになったときに、コンパレータ出力をHレベルからLレベルへ反転させる(t22)。   The voltage comparison unit 252 compares the ramp-shaped reference signal RAMP from the reference signal generation unit 27 with the pixel signal voltage Vx input via the vertical signal line 19, and when both voltages become the same, The comparator output is inverted from H level to L level (t22).

この結果を受けて、データ記憶部255は、コンパレータ出力の反転とほぼ同時に、比較期間に応じたカウンタ部24からのカウント出力CK1,CK2,…,CKnをカウントクロックCK0に同期してデータ記憶部255にラッチ(保持・記憶)することで、2回目のAD変換を完了する(t22)。   In response to this result, the data storage unit 255 synchronizes the count outputs CK1, CK2,..., CKn from the counter unit 24 corresponding to the comparison period in synchronization with the count clock CK0 almost simultaneously with the inversion of the comparator output. The second AD conversion is completed by latching (holding / storing) to 255 (t22).

このとき、データ記憶部255は、1回目のカウント値と2回目のカウント値とを、当該データ記憶部255内の異なった場所、具体的にはラッチ2に保持する。2回目の読出し時は、単位画素3のリセット成分ΔVと信号成分Vsig との合成分を読み出している。   At this time, the data storage unit 255 holds the first count value and the second count value in different locations in the data storage unit 255, specifically, in the latch 2. At the time of the second reading, the combined amount of the reset component ΔV and the signal component Vsig of the unit pixel 3 is read.

タイミング制御部21は、所定のダウンカウント期間を経過すると(t24)、電圧比較部252への制御データの供給と、カウンタ部254へのカウントクロックCK0の供給とを停止する。これにより、電圧比較部252は、ランプ状の参照信号RAMPの生成を停止する。   The timing control unit 21 stops supplying control data to the voltage comparison unit 252 and supply of the count clock CK0 to the counter unit 254 when a predetermined down-count period has elapsed (t24). As a result, the voltage comparison unit 252 stops generating the ramp-shaped reference signal RAMP.

2回目のカウント処理が完了した後の所定のタイミングで(t28)、タイミング制御部21は水平走査回路12に対して画素データの読出しを指示する。これを受けて、水平走査回路12は、制御線12cを介してデータ記憶部255に供給する水平選択信号CH(i)を順次シフトさせる。   At a predetermined timing after the second count process is completed (t28), the timing control unit 21 instructs the horizontal scanning circuit 12 to read out pixel data. In response to this, the horizontal scanning circuit 12 sequentially shifts the horizontal selection signal CH (i) supplied to the data storage unit 255 via the control line 12c.

こうすることで、データ記憶部255に記憶・保持したカウント値、すなわちnビットのデジタルデータで表された1回目と2回目のそれぞれnビットの画素データが、それぞれn本(計2n本)の水平信号線18を介して、順次、カラム処理部26外へ掃き出され、出力回路28の減算回路29に入力される。   In this way, the count value stored and held in the data storage unit 255, that is, the first and second n-bit pixel data represented by n-bit digital data, respectively, is n (total of 2n). The signals are sequentially swept out of the column processing unit 26 via the horizontal signal line 18 and input to the subtraction circuit 29 of the output circuit 28.

nビットの減算回路29は、単位画素3のリセット成分ΔVと信号成分Vsig との合成分を示す2回目の画素データから単位画素3のリセット成分ΔVを示す1回目の画素データを対応する画素位置ごとに減算することで、単位画素3の信号成分Vsig を求める。   The n-bit subtracting circuit 29 corresponds to the pixel position corresponding to the first pixel data indicating the reset component ΔV of the unit pixel 3 from the second pixel data indicating the composite of the reset component ΔV and the signal component Vsig of the unit pixel 3. By subtracting every time, the signal component Vsig of the unit pixel 3 is obtained.

この後、順次行ごとに同様の動作が繰り返されることで、出力回路28において、2次元画像を表す画像信号が得られる。   Thereafter, the same operation is sequentially repeated for each row, whereby an image signal representing a two-dimensional image is obtained in the output circuit 28.

しかしながら、図21に示した構成では、各垂直列のカラムAD回路25が1つのカウンタ部24を共通に使用する構成であり、メモリ装置としてのデータ記憶部255内に1回目と2回目のカウント結果を保持する必要があり、nビットの信号に対し、nビットのラッチが2組(ビットごとでは2n個のラッチが)必要になり、回路面積が増大する(第3の問題という)。   However, in the configuration shown in FIG. 21, the column AD circuit 25 in each vertical column uses one counter unit 24 in common, and the first and second counts are stored in the data storage unit 255 as a memory device. It is necessary to hold the result, and for an n-bit signal, two sets of n-bit latches (2n latches for each bit) are required, which increases the circuit area (referred to as a third problem).

また、カウントクロックCK0やカウンタ部24からのn本のカウント出力CK1,CK2,…,CKnをデータ記憶部255に入力する配線が必要があり、雑音の増加や消費電力の増大も懸念される(第4の問題という)。   Further, wiring for inputting the count clock CK0 and the n count outputs CK1, CK2,..., CKn from the counter unit 24 to the data storage unit 255 is necessary, and there is a concern about an increase in noise and an increase in power consumption ( This is called the fourth problem).

さらに、1回目のカウント値と2回目のカウント値とを、データ記憶部255内の異なった場所に保持させるため、1回目と2回目のカウント結果をデータ記憶部255に伝達するための2n本の信号線が必要となり、それに伴う電流増加も生ずる(第5の問題という)。   Furthermore, in order to hold the first count value and the second count value at different locations in the data storage unit 255, 2n for transmitting the first and second count results to the data storage unit 255. Signal lines are required, and the accompanying increase in current occurs (referred to as the fifth problem).

加えて、外部出力前には、出力回路28において1回目と2回目のカウント値を減算するために、各回のカウント値を出力回路28に設けられているnビットの減算回路29まで導く2n本の信号線が必要になり、データ転送のための雑音や消費電力の増加が懸念される(第6の問題という)。   In addition, before external output, in order to subtract the first count value and the second count value in the output circuit 28, 2n leads each count value to the n-bit subtraction circuit 29 provided in the output circuit 28. Therefore, there is a concern about noise for data transfer and an increase in power consumption (referred to as a sixth problem).

つまり、1回目の読出結果を保持するメモリ装置と2回目の読出結果を保持するメモリ装置とをカウンタ部とは別に、それぞれ用意(つまり2系統分用意)しなければならず、またこれらメモリ装置へカウンタ部からnビット分のカウント値を伝達する信号線が必要となり、さらに1回目と2回目のカウント値を減算器まで転送するためにnビットに対して2nビット分(すなわち2倍)の信号線が必要になり、回路規模や回路面積を増大させるとともに、雑音の増加や消費電流や消費電力の増大の問題が生じる。   That is, a memory device that holds the first read result and a memory device that holds the second read result must be prepared separately (that is, prepared for two systems) separately from the counter unit. A signal line for transmitting the n-bit count value from the counter unit is required, and 2n bits (ie, twice) of n bits are transferred to transfer the first and second count values to the subtractor. A signal line is required, which increases the circuit scale and circuit area, and causes problems of increased noise, increased current consumption and power consumption.

また、AD変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成するには、AD変換されたデータを保持するメモリ装置がカウント結果を保持するメモリ装置とは別に必要になるが、第3の問題と同様に、このためのメモリ装置が2系統分必要となるため、回路面積が増大する(第7の問題という)。   In order to perform a pipeline operation in which AD conversion processing and reading processing are performed in parallel, a memory device that holds AD converted data is required separately from a memory device that holds a count result. Similarly to the third problem, since two memory devices are required for this purpose, the circuit area increases (referred to as the seventh problem).

上記第3の問題点を解決する手法として、たとえば、垂直列に対して共通に使用されるカウンタ部と、垂直列ごとにCDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部とカウンタ部のカウント値を保持するラッチとを直列に配置することでCDS処理機能とAD変換機能を実現するカラム(Column)AD変換回路が提案されている(たとえば非特許文献2参照)。   As a technique for solving the third problem, for example, a counter unit commonly used for vertical columns, a CDS (Correlated Double Sampling) processing function unit for each vertical column, and a counter unit are provided. A column AD conversion circuit that realizes a CDS processing function and an AD conversion function by arranging a latch that holds a count value in series has been proposed (see, for example, Non-Patent Document 2).

また、上記第2の問題点を解決する手法として、たとえば、カラム処理部26内に、垂直列ごとにカウンタ部を設けAD変換機能を実現する仕組みも提案されている(たとえば非特許文献3,4参照)。   As a technique for solving the second problem, for example, a mechanism for realizing an AD conversion function by providing a counter unit for each vertical column in the column processing unit 26 has been proposed (for example, Non-Patent Document 3, 4).

非特許文献2に記載のカラムAD変換回路は、垂直信号線(垂直列)ごとに並列処理するカウンタ部およびラッチを利用したAD変換回路により、リセット成分と信号成分との差を取ることで画素の固定パターンノイズを抑圧しながらデジタル信号に変換するので、減算処理が不要でカウント処理が1回で済み、さらにAD変換されたデータを保持するメモリ装置をラッチで実現でき、回路面積の増大を防止できる、すなわち上記第3,5,6,7の問題を解決できる。   The column AD conversion circuit described in Non-Patent Document 2 uses a counter unit that performs parallel processing for each vertical signal line (vertical column) and an AD conversion circuit that uses a latch to obtain a difference between a reset component and a signal component. Since it is converted into a digital signal while suppressing fixed pattern noise, a subtraction process is not required and only one count process is required. Further, a memory device that holds AD-converted data can be realized with a latch, which increases the circuit area. It can be prevented, that is, the third, fifth, sixth and seventh problems can be solved.

しかしながら、カウントクロックCK0やカウンタ部からのn本のカウント出力をラッチに入力する配線が必要であり、上記第4の問題を解決できない。   However, a wiring for inputting the count clock CK0 and n count outputs from the counter unit to the latch is necessary, and the fourth problem cannot be solved.

また非特許文献3,4に記載の仕組みは、光を検出する複数のピクセルからの電流を同時に出力バス上に出力することで、出力バス上で電流による加減算を行ない、この後、時間軸方向に大きさを持つパルス幅信号に変換し、このパルス幅信号のパルス幅のクロック数を列並列に設けられたカウンタ回路でカウントすることでAD変換を行なうもので、カウント出力の配線が不要であるすなわち上記第4の問題を解消することができる。   In addition, the mechanism described in Non-Patent Documents 3 and 4 outputs current from a plurality of pixels that detect light to the output bus at the same time, and performs addition / subtraction with current on the output bus. Is converted to a pulse width signal having a large size, and AD conversion is performed by counting the number of clocks of the pulse width of the pulse width signal by a counter circuit provided in parallel with the column. In other words, the fourth problem can be solved.

しかしながら、リセット成分と信号成分の取扱いについては記載がなく、上記第3,5,6,7の問題を解消することができるとは限らない。このリセット成分と信号成分の取扱いについての記載がないのは、非特許文献1,5も同様である。   However, the handling of the reset component and the signal component is not described, and the above third, fifth, sixth, and seventh problems are not necessarily solved. The non-patent documents 1 and 5 also have no description about the handling of the reset component and the signal component.

これに対して、特許文献1には、リセット成分と信号成分の取扱いについての記載がある。相関2重サンプリングなど、リセット成分と信号成分とから純粋なイメージだけの電圧データを抽出するためには、リセット成分のデジタルデータを信号成分のデジタルデータから減算する減算処理を垂直列ごとに行なうことができるので上記第6の問題を避けることができる。   On the other hand, Patent Document 1 describes the handling of reset components and signal components. In order to extract voltage data of only a pure image from the reset component and the signal component, such as correlated double sampling, a subtraction process for subtracting the digital data of the reset component from the digital data of the signal component is performed for each vertical column. Therefore, the sixth problem can be avoided.

しかしながら、この特許文献1に記載の仕組みでは、外部システムインタフェース部にてカウント処理を行ないカウント信号を発生して、リセット成分や信号成分の電圧と比較処理の参照電圧とが一致した時点のカウント値を垂直列ごとに設けられた1組のバッファにそれぞれ保存するようにしており、AD変換処理の仕組みは、各垂直列が1つのカウンタを共通に使用する構成である点で、非特許文献1に記載のものと同様である。よって、上記第3〜5,7の問題を避けることができない。   However, in the mechanism described in Patent Document 1, a count signal is generated in the external system interface unit to generate a count signal, and the count value at the time when the voltage of the reset component or signal component matches the reference voltage of the comparison processing Are stored in a set of buffers provided for each vertical column, and the AD conversion processing mechanism is configured such that each vertical column uses one counter in common. It is the same as that of description. Therefore, the third to fifth and seventh problems cannot be avoided.

本発明は、上記事情に鑑みてなされたものであり、先ず上記第3〜第7の問題の少なくとも1つを解消することのできる新たな仕組みを提供することを目的とする。さらに好ましくは、上記第1や第2の問題を解消することのできる新たな仕組みを提供することを目的とする。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a new mechanism capable of solving at least one of the third to seventh problems. More preferably, an object is to provide a new mechanism capable of solving the first and second problems.

本発明に係るAD変換方法は、基準成分と信号成分とを含んで表されるアナログの処理対象信号における、基準成分と信号成分との差信号成分をデジタルデータに変換する方法であって、基準成分および信号成分のそれぞれに応じた信号とデジタルデータに変換するための参照信号とを比較し、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する。この際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えることとした。   An AD conversion method according to the present invention is a method of converting a difference signal component between a reference component and a signal component in an analog processing target signal including a reference component and a signal component into digital data, Compares the signal corresponding to each component and the signal component with the reference signal for conversion to digital data, and performs the count process in either the down-count mode or the up-count mode in parallel with this comparison process. And the count value when the comparison process is completed is held. At this time, the count processing mode is switched depending on which of the reference component and the signal component is being compared.

ここで、カウント処理に用いるカウンタ回路としては、アップカウントモードでのカウント処理とダウンカウントモードでのカウント処理とを選択的に動作可能に構成された非同期型のカウンタ回路を用いる。さらに好ましくは、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を備えているものを使用する。   Here, as the counter circuit used for the count process, an asynchronous counter circuit configured to selectively operate the count process in the up-count mode and the count process in the down-count mode is used. More preferably, when the count mode is switched, an initial value setting processing unit is used that initializes the count value immediately before the mode switching and starts the count processing after the mode switching.

初期値設定処理部の構成としては、たとえば、カウンタの基本要素であるフリップフロップが複数個カスケード配置されているカウンタ回路において、前段のフリップフロップの非反転出力と反転出力との何れか一方をカウンタクロックとして選択して後段のフリップフロップのクロック端子に供給することでカウントモードの切替えを可能にするとともに、モード切替直前のカウント値を後段のフリップフロップに初期設定するための切替えとを行なう切替処理部を、カスケード配置されたフリップフロップ間に設けるのがよい。   As the configuration of the initial value setting processing unit, for example, in a counter circuit in which a plurality of flip-flops that are basic elements of the counter are arranged in cascade, either the non-inverted output or the inverted output of the preceding flip-flop is counted as a counter. A switching process for selecting the clock and supplying it to the clock terminal of the subsequent flip-flop, and for switching the count value immediately before the mode switching to the initial flip-flop. The section may be provided between flip-flops arranged in cascade.

あるいは、任意の初期値をロードすることのできる構成の非同期カウンタとしつつ、カウントモードを切り替えた後のカウント処理の開始前に、カウンタ回路のロード端子を制御して、モード変更前のカウント処理で取得したモード変更直前のカウント値を初期値としてカウンタ回路に設定するようにしてもよい。   Alternatively, an asynchronous counter having a configuration capable of loading an arbitrary initial value is used, and the count terminal before the mode change is controlled by controlling the load terminal of the counter circuit before starting the count process after switching the count mode. The acquired count value immediately before the mode change may be set in the counter circuit as an initial value.

また、カウント処理のモード切替処理としては、先ず、1回目の処理として、画素など同一単位要素から出力される1つの処理対象信号における物理的性質の異なる基準成分と信号成分のうちの何れか一方に応じた信号と、デジタルデータに変換するための参照信号とを比較するとともに、この比較処理と並行してダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する。   In addition, as a mode switching process of the count process, as a first process, either one of a reference component and a signal component having different physical properties in one processing target signal output from the same unit element such as a pixel is used. And a reference signal for conversion to digital data are compared, and in parallel with this comparison process, the count process is performed in one of the down-count mode and the up-count mode. Holds the count value when the processing is completed.

この後、2回目の処理として、基準成分と信号成分のうちの他方と参照信号とを比較するとともに、この比較処理と並行してダウンカウントモードおよびアップカウントモードのうちの他方のモードでカウント処理を行ない、この比較処理が完了した時点のカウント値を保持する。こうすることで、2回目の処理後に保持されるカウント値は、1回目のカウント値との差となる。つまり、カウントモードを切り替えた2回のカウント処理を行なうことで、基準成分と信号成分の差に応じたデジタル値が2回目のカウント処理のカウント値として得られる。   Thereafter, as the second processing, the reference signal is compared with the other of the reference component and the signal component, and the count processing is performed in the other mode of the down-count mode and the up-count mode in parallel with the comparison processing. And the count value at the time when the comparison process is completed is held. By doing so, the count value held after the second process becomes a difference from the first count value. That is, by performing the count process twice while switching the count mode, a digital value corresponding to the difference between the reference component and the signal component is obtained as the count value of the second count process.

なお、2回目の処理で対象とする信号成分とは、少なくとも処理対象信号における真の信号成分を示すものであればよく、真の信号成分のみを意味するものではなく、実際には処理対象信号に含まれる雑音成分やリセット成分などを含むものでもよい。   It should be noted that the signal component to be processed in the second processing only needs to indicate at least the true signal component in the processing target signal, and does not mean only the true signal component. May include a noise component, a reset component, and the like.

また、基準成分と信号成分とは、相対的なものであり、基準成分と信号成分との差信号成分は、要するに、画素など同一単位要素から出力される1つの処理対象信号における物理的性質の異なる2つの信号成分間の差の成分であればよい。   In addition, the reference component and the signal component are relative, and the difference signal component between the reference component and the signal component is, in short, the physical property of one processing target signal output from the same unit element such as a pixel. Any difference component between two different signal components may be used.

基準成分と信号成分とについて比較処理を行なう際には、基準成分や信号成分に応じた信号と所定の傾きで変化する参照信号とを比較して、基準成分や信号成分に応じた信号と参照信号とが一致する点を探すのがよい。所定の傾きは、常に一定の傾きである形態に限らず、たとえば信号成分が大きくなるほど傾きが大きくなるように複数の傾きを段階的に設定することで、ダイナミックレンジを拡大するようにしてもよい。   When comparing the reference component and the signal component, the signal corresponding to the reference component or the signal component is compared with the reference signal that changes at a predetermined slope, and the signal corresponding to the reference component or the signal component is referred to. It is better to look for a point where the signal matches. The predetermined gradient is not limited to a constant gradient, and the dynamic range may be expanded by setting a plurality of gradients stepwise so that the gradient increases as the signal component increases, for example. .

また、カウント処理を行なう際には、比較処理で用いる参照信号の生成時点から、基準成分や信号成分に応じた信号と参照信号とが一致した時点までをカウントクロックでカウント(計数)することで、基準成分や信号成分の各大きさに対応したカウント値を得るのがよい。   In addition, when performing the counting process, a count clock is used to count (count) from the generation time of the reference signal used in the comparison process to the time when the signal corresponding to the reference component or the signal component matches the reference signal. It is preferable to obtain count values corresponding to the sizes of the reference component and the signal component.

ダウンカウントモードやアップカウントモードでカウント処理を行なうに際しては、共通のアップダウンカウンタを用いつつ、その処理モードを切り替えて行なうのがよい。こうすることで、カウント処理に用いるカウンタ回路をコンパクトにすることができる。加えて、2つのモードを切り替えてカウント処理することで、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な減算器が不要になる。   When performing count processing in the down count mode or the up count mode, it is preferable to switch the processing mode while using a common up / down counter. By doing so, the counter circuit used for the counting process can be made compact. In addition, by performing the counting process by switching between the two modes, the subtraction process between the reference component and the signal component can be performed directly, and a special subtractor for taking the difference between the reference component and the signal component is not necessary.

また、2回目の処理におけるカウント処理は、1回目の処理において保持しておいたカウント値から開始するのがよい。このためには、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を備えている上記本発明に係る非同期型のカウンタ回路を使用するのがよい。こうすることで、2回目の処理後に保持されるカウント値は、基準成分と信号成分の差そのもののデジタル値となる。   The count process in the second process is preferably started from the count value held in the first process. For this purpose, when the count mode is switched, an initial value setting processing unit is provided which is configured to start the count process after the mode switching after initial setting of the count value immediately before the mode switching. It is preferable to use an asynchronous counter circuit. By doing so, the count value held after the second processing becomes a digital value of the difference between the reference component and the signal component itself.

ここで、1回目の処理として、基準成分について比較処理とカウント処理を行ない、2回目の処理として、信号成分について比較処理とカウント処理を行なうようにすれば、2回目の処理後に保持されるカウント値は、信号成分側から基準成分側を差し引いたデジタル値となる。   Here, if the comparison process and the count process are performed for the reference component as the first process and the comparison process and the count process are performed for the signal component as the second process, the count held after the second process is performed. The value is a digital value obtained by subtracting the reference component side from the signal component side.

加えて、画素などの単位構成要素の処理対象信号が、時間系列として基準成分の後に信号成分が現れるものである場合、2回目の処理は基準成分に信号成分を加えた信号についての処理となり、2回目の処理後に保持されるカウント値は、単位構成要素の信号成分を表すものとなる。   In addition, when the signal to be processed of a unit component such as a pixel is a signal component that appears after the reference component as a time series, the second processing is processing for a signal obtained by adding the signal component to the reference component, The count value held after the second process represents the signal component of the unit component.

また、基準成分についての処理をダウンカウントモードにて行ない、信号成分についての処理をアップカウントモードにて行なうようにすれば、2回に亘る処理後に保持されるカウント値は、信号成分側から基準成分側を差し引いたデジタル値が正の値として得られる。   In addition, if the processing for the reference component is performed in the down-count mode and the processing for the signal component is performed in the up-count mode, the count value retained after the two processings is determined from the signal component side. A digital value obtained by subtracting the component side is obtained as a positive value.

これら2つを組み合わせて、1回目の処理として、基準成分について比較処理とダウンカウント処理を行ない、2回目の処理として、信号成分について比較処理とアップカウント処理を行なうようにすれば、2回目の処理後に保持されるカウント値は、信号成分側から基準成分側を差し引いたデジタル値が正の値として得られる。単位構成要素の処理対象信号が、時間系列として基準成分の後に信号成分が現れるものである場合には、単位構成要素の有効信号成分を表すデジタルデータが正の値として得られる。   By combining these two, the comparison process and the down-count process are performed for the reference component as the first process, and the comparison process and the up-count process are performed for the signal component as the second process. The count value retained after processing is obtained as a positive value obtained by subtracting the reference component side from the signal component side. When the signal to be processed of the unit component is a signal component that appears after the reference component as a time series, digital data representing the effective signal component of the unit component is obtained as a positive value.

なお、基準成分と信号成分とを比べた場合、基準成分は概ね一定であるとともにその信号量は少ないのに対して、信号成分は画素などの単位構成要素にて光などの電磁波を検知して得られる変動成分であり、信号量の最大値は多くなる。よって、基準成分と信号成分の双方の比較処理の最長期間すなわちAD変換期間の最大値を同じにするのではなく、基準成分についての比較処理の最長期間を信号成分についての比較処理の最長期間よりも短くすることで、2回に亘るAD変換期間を短くするのがよい。   When comparing the reference component with the signal component, the reference component is generally constant and the amount of signal is small, whereas the signal component is detected by detecting electromagnetic waves such as light by unit components such as pixels. This is a fluctuation component obtained, and the maximum value of the signal amount increases. Therefore, the longest period of comparison processing of both the reference component and the signal component, that is, the maximum value of the AD conversion period is not made the same, but the longest period of comparison processing for the reference component is set to be longer than the longest period of comparison processing for the signal component. It is preferable to shorten the AD conversion period twice.

また、前回の処理対象信号について、2回目の処理にて保持したカウント値をさらに別のデータ記憶部に保持しておき、今回の処理対象信号について、1回目の処理と2回目の処理とを行なう際に、データ記憶部からのカウント値の読出処理を並行して行なうのがよい。   In addition, the count value held in the second process for the previous process target signal is further stored in another data storage unit, and the first process and the second process are performed for the current process target signal. When performing, it is preferable to perform the reading process of the count value from the data storage unit in parallel.

上述したAD変換処理は、入射された電磁波に対応する電荷を生成する電荷生成部および電荷生成部により生成された電荷に応じた単位信号を生成する単位信号生成部を単位構成要素内に含み、この単位構成要素が行列状に配された、物理量分布検知のための半導体装置において、単位信号生成部により生成され列方向に出力されたアナログの単位信号を処理対象信号としてデジタルデータに変換する処理に利用することができる。   The above-described AD conversion processing includes in a unit component a charge generation unit that generates a charge corresponding to an incident electromagnetic wave, and a unit signal generation unit that generates a unit signal according to the charge generated by the charge generation unit, Processing for converting analog unit signals generated by the unit signal generation unit and output in the column direction into digital data as processing target signals in a semiconductor device for physical quantity distribution detection in which the unit components are arranged in a matrix Can be used.

なおこのように、単位構成要素を2次元マトリックス状に配置してある場合、単位信号生成部により生成され列方向に出力されるアナログの単位信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この行単位で、単位構成要素のそれぞれについて、1回目の処理と2回目の処理とを行なうことで、単位信号の読出しやAD変換処理の高速化を図るのがよい。   In this way, when the unit components are arranged in a two-dimensional matrix, the analog unit signal generated by the unit signal generation unit and output in the column direction is accessed and fetched in units of rows (in column parallel) ( (Vertical) Scan reading is performed, and it is preferable to speed up reading of unit signals and AD conversion processing by performing the first process and the second process for each unit component in this line unit. .

本発明に係るAD変換装置は、本発明に係る上記AD変換方法を実施するのに好適な装置であって、基準成分および信号成分のそれぞれに応じた信号とAD変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持する非同期型のカウンタ部とを備えるものとした。   An AD conversion apparatus according to the present invention is an apparatus suitable for carrying out the AD conversion method according to the present invention, and compares a signal corresponding to each of a reference component and a signal component with a reference signal for AD conversion. In parallel with the comparison process in the comparison unit and the comparison process in the comparison unit, the count process is performed in one of the down-count mode and the up-count mode, and the asynchronous count value is held when the comparison process in the comparison unit is completed And a counter part of the mold.

好ましくは、デジタルデータに変換するための参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替えるタイミング制御部をも備えているとなおよい。   Preferably, a reference signal generation unit that generates a reference signal for conversion into digital data and supplies the reference signal to the comparison unit, or a counter unit according to which of the reference component and the signal component the comparison unit is performing comparison processing on It is further preferable that a timing control unit for switching the count processing mode is provided.

カウンタ部は、共通のカウンタ回路で構成され、かつアップカウントモードとダウンカウントモードとを切替可能に構成されているものとするのがよい。この場合、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を備えている上記本発明に係る非同期型のカウンタ回路を使用するのがよい。   The counter unit is preferably configured by a common counter circuit and configured to be switchable between an up-count mode and a down-count mode. In this case, when the count mode is switched, the asynchronous type according to the present invention is provided with an initial value setting processing unit that starts the count processing after the mode switching after initial setting of the count value immediately before the mode switching. It is preferable to use a counter circuit.

本発明に係る半導体装置や電子機器は、本発明に係る上記AD変換方法を適用した装置であって、本発明に係る上記AD変換装置と同様の構成を備えたものである。   The semiconductor device and electronic apparatus according to the present invention are apparatuses to which the AD conversion method according to the present invention is applied, and have the same configuration as the AD conversion apparatus according to the present invention.

本発明に係る半導体装置においては、比較部とカウンタ部とで構成されるAD変換部を、単位構成要素の列の並び方向である行方向に複数備えているものとするのがよい。   In the semiconductor device according to the present invention, it is preferable that a plurality of AD conversion units including a comparison unit and a counter unit are provided in the row direction, which is the arrangement direction of the unit component columns.

また、比較部は、単位信号生成部により生成され列方向に出力されるアナログの単位信号を行単位で取り込み、比較部およびカウンタ部は、行単位で、単位構成要素のそれぞれについて、それぞれが担当する処理を行なうようにするのがよい。また、単位信号生成部は、増幅用の半導体素子を有するものとするのがよい。   The comparison unit captures the analog unit signal generated by the unit signal generation unit and output in the column direction in units of rows, and the comparison unit and the counter unit are in charge of each unit component in units of rows. It is better to perform the process. Further, the unit signal generation unit preferably has a semiconductor element for amplification.

ここで、電荷生成部を、電磁波としての光を受光して、この受光した光に対応する電荷を生成する光電変換素子を有しているものとすれば、半導体装置を固体撮像装置として構成することができる。   Here, if the charge generation unit has a photoelectric conversion element that receives light as electromagnetic waves and generates charge corresponding to the received light, the semiconductor device is configured as a solid-state imaging device. be able to.

本発明に係るAD変換方法およびAD変換装置並びに半導体装置および電子機器によれば、AD変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、非同期型のカウンタ回路を使用して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えるようにした。   According to the AD conversion method, the AD conversion apparatus, the semiconductor device, and the electronic apparatus according to the present invention, the reference signal for AD conversion is compared with the signal to be processed that includes the reference component and the signal component. In parallel with the processing, the asynchronous counter circuit is used to count in either the down-count mode or the up-count mode, and when the count value at the time when the comparison processing is completed, The count processing mode is switched depending on which of the component and the signal component is being compared.

非同期カウンタを用いたことで、その動作制限周波数が最初のフリップフロップの制限周波数でのみ決められるため高速動作が可能になる。2回に亘りAD変換を行なうことで基準成分と信号成分との差信号成分をデジタルデータに変換する場合であっても、トータルのAD変換処理を高速に動作させることができ、AD変換期間を短くできる。   By using the asynchronous counter, the operation limit frequency is determined only by the limit frequency of the first flip-flop, so that high-speed operation is possible. Even when the difference signal component between the reference component and the signal component is converted into digital data by performing AD conversion twice, the total AD conversion processing can be operated at high speed, and the AD conversion period can be increased. Can be shortened.

加えて、ダウンカウントモードとアップカウントモードとを切り替えつつ基準成分と信号成分についてのAD変換処理を行なうようにしたので、基準成分と信号成分との差を表すデジタルデータを、ダウンカウントモードおよびアップカウントモードの2つのモードでカウント処理した結果として得ることができる。   In addition, since the AD conversion processing for the reference component and the signal component is performed while switching between the down-count mode and the up-count mode, the digital data representing the difference between the reference component and the signal component is converted into the down-count mode and the up-count mode. This can be obtained as a result of counting in two modes of the count mode.

この結果、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、AD変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がなく、回路規模や回路面積の増大の問題を解消できる。   As a result, a memory device that holds the count results of the reference component and the signal component can be realized by a latch function provided in the counter unit, and it is necessary to prepare a dedicated memory device that holds AD converted data separately from the counter. Therefore, the problem of increase in circuit scale and circuit area can be solved.

また、比較部とカウンタ部でAD変換部を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック1本とカウントモードを切り替える制御線とでカウント処理を制御でき、カウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。   In addition, since the AD conversion unit is configured by the comparison unit and the counter unit, the count process can be controlled by one count clock for operating the counter unit and a control line for switching the count mode regardless of the number of bits. A signal line leading to the memory device is not necessary, and an increase in noise and an increase in power consumption can be eliminated.

また、初期値設定処理部を備えた非同期型のカウンタ回路を用いることで、カウントモードの切り替え時に、切り替え前後のカウント値の連続性を保って、連続したカウント動作をすることができる。これにより、アップからダウン、またはダウンからアップを行なうことにより値同士の減算が連続して可能である。基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な減算器が不要になる。また、減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。   In addition, by using an asynchronous counter circuit including an initial value setting processing unit, it is possible to perform a continuous counting operation while maintaining continuity of count values before and after switching when the count mode is switched. Thereby, it is possible to continuously subtract values from each other by performing up-to-down or down-to-up. The subtraction process between the reference component and the signal component can be performed directly, and a special subtracter for taking the difference between the reference component and the signal component is not required. In addition, data transfer to the subtracter becomes unnecessary, and an increase in noise and an increase in current or power consumption can be eliminated.

また、比較部とカウンタ部とを対にしてAD変換部を構成したので、単位構成要素が行列状に配された半導体装置から出力された単位信号を処理対象信号とする場合、単位構成要素の列の並び方向である行方向にAD変換部を複数配する場合でも、それぞれにカウンタ部を備えた構成とすることができ、図21に示した従来例のように、カウンタ部からのカウント出力の配線をラッチまで引き回す必要がなく、配線の引き回しによる、雑音の増加や消費電力の増大の問題が生じない。   In addition, since the AD conversion unit is configured by pairing the comparison unit and the counter unit, when a unit signal output from a semiconductor device in which unit component elements are arranged in a matrix is used as a processing target signal, the unit component element Even in the case where a plurality of AD conversion units are arranged in the row direction, which is the column arrangement direction, it is possible to provide each with a counter unit, and as in the conventional example shown in FIG. 21, the count output from the counter unit There is no need to route the wiring to the latch, and there is no problem of increase in noise or power consumption due to the wiring.

また、AD変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成する場合にも、AD変換されたデータを保持するメモリ装置がAD変換部ごとに1系統分だけあればよく、回路面積の増大を最低限に抑えることができる。   Also, when the pipeline operation is performed in which the AD conversion process and the read process are performed in parallel, it is sufficient that the memory device holding the AD converted data has only one system for each AD conversion unit. The increase in circuit area can be minimized.

以下、図面を参照して本発明の実施形態について詳細に説明する。先ず、本発明に係る非同期カウンタ回路について説明し、その後に、非同期カウンタ回路を電子機器や半導体装置に適用した事例を説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, an asynchronous counter circuit according to the present invention will be described, and then an example in which the asynchronous counter circuit is applied to an electronic device or a semiconductor device will be described.

<カウンタ回路の構成;第1実施形態>
図1は、本発明に係る非同期カウンタ回路の第1実施形態の基本構成を示す回路ブロック図である。また、図2は、第1実施形態の基本構成をより具現化した回路ブロック図である。
<Configuration of Counter Circuit; First Embodiment>
FIG. 1 is a circuit block diagram showing a basic configuration of a first embodiment of an asynchronous counter circuit according to the present invention. FIG. 2 is a circuit block diagram further embodying the basic configuration of the first embodiment.

図1に示すように、第1実施形態のカウンタ回路400は先ず、複数のネガティブエッジ型かつD型のフリップフロップ412,414,416,418(纏めて410ともいう)がカスケード接続されるようになっている。各フリップフロップ410は、反転出力NQ(図ではQの上に横バー“−”を付して示す)が自身のD入力端子に入力されるようになっている。これにより、カウンタ回路400は、4ビットの非同期カウンタを構成し得るようになっている。なお、図では、昇順に、フリップフロップ412,414,416,418の4段構成(4ビット分)で示しているが、実際には、その数はビット数分だけ設けられる。   As shown in FIG. 1, in the counter circuit 400 of the first embodiment, first, a plurality of negative edge type and D type flip-flops 412, 414, 416, and 418 (also collectively referred to as 410) are cascade-connected. It has become. Each flip-flop 410 is configured such that an inverted output NQ (indicated by a horizontal bar “−” on Q in the figure) is input to its D input terminal. As a result, the counter circuit 400 can constitute a 4-bit asynchronous counter. In the figure, the flip-flops 412, 414, 416, and 418 are arranged in ascending order in a four-stage configuration (for 4 bits), but in actuality, the number is provided by the number of bits.

またカウンタ回路400は、各フリップフロップ410間に、それぞれのフリップフロップ410の非反転出力Qと反転出力NQと電源(Vdd)レベルの3値を切り替える切替処理部としての3入力−1出力型の3値切替部422,424,426(纏めて420ともいう)を備えている。それぞれの3値切替部420は、図示しない制御部からの2ビットの制御信号SW1,SW2に従って3つの入力信号を切り替えて、選択した1つの信号を後段のフリップフロップ410のクロック端子CKに入力するようになっている。   In addition, the counter circuit 400 is a three-input / one-output type as a switching processing unit that switches between the non-inverted output Q, the inverted output NQ, and the power supply (Vdd) level of each flip-flop 410 between the flip-flops 410. Three-value switching units 422, 424, and 426 (collectively referred to as 420) are provided. Each ternary switching unit 420 switches three input signals in accordance with 2-bit control signals SW1 and SW2 from a control unit (not shown), and inputs the selected one signal to the clock terminal CK of the flip-flop 410 at the subsequent stage. It is like that.

ここで、3入力−1出力型の各3値切替部420は、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部の機能を持つ。   Here, each of the three-input / one-output type ternary switching units 420 initializes the count value immediately before the mode switching at the time of switching the count mode and starts the count process after the mode switching. Has the function of a value setting processing unit.

つまり、カウンタの基本要素であるフリップフロップが複数個カスケード配置されている状態にあって、3値切替部420は、カスケード配置されたフリップフロップ410間に配置されており、前段のフリップフロップ410の非反転出力NQと反転出力Qとの何れか一方をカウンタクロックとして選択して後段のフリップフロップ410のクロック端子CKに供給することでカウントモードの切替えを可能にするとともに、モード切替直前の前段のフリップフロップ410のカウント値を後段のフリップフロップ410に初期設定するための切替えとを行なうようになっている。   That is, in a state where a plurality of flip-flops that are the basic elements of the counter are arranged in cascade, the ternary switching unit 420 is arranged between the flip-flops 410 arranged in cascade. By selecting either the non-inverted output NQ or the inverted output Q as a counter clock and supplying it to the clock terminal CK of the subsequent flip-flop 410, the count mode can be switched, and the previous stage just before the mode switching can be switched. Switching is performed to initialize the count value of the flip-flop 410 to the flip-flop 410 at the subsequent stage.

この3値切替部420は、具体的には、図2に示すように、それぞれ2段構成の2入力−1出力型の2値切替部432,433の対、2値切替部434,435の対、および2値切替部436,437の対で構成することができる。それぞれの対を纏めて2値切替部430という。   Specifically, as shown in FIG. 2, the ternary switching unit 420 includes a pair of binary switching units 432 and 433 having a two-stage configuration and a binary switching unit 434 and 435 respectively. A pair and a pair of binary switching units 436 and 437 can be configured. Each pair is collectively referred to as a binary switching unit 430.

この場合、それぞれの2値切替部430は、図示しない制御部からの2ビットの切替制御信号SW1,SW2として、異なったタイミング発せられる切替制御信号SL,FLにより切り替えるようにする。   In this case, the respective binary switching units 430 are switched by switching control signals SL and FL issued at different timings as 2-bit switching control signals SW1 and SW2 from a control unit (not shown).

前段側の2値切替部432,434,436は、対応するそれぞれのフリップフロップ410の非反転出力Qと反転出力NQとを切替制御信号SLに従って切り替え、対応する後段側の2値切替部433,435,437の一方の入力端子に渡す。後段側の2値切替部433,435,437は、前段側の2値切替部432,434,436から渡されたデータと、他方の入力端子に入力される電源レベルとを、切替制御信号FLに従って切り替え、後段のフリップフロップ410のクロック端子CKに入力する。   The binary switching units 432, 434, and 436 on the upstream side switch the non-inverted output Q and the inverted output NQ of the corresponding flip-flops 410 according to the switching control signal SL, and the corresponding binary switching unit 433 on the subsequent stage side. 435 and 437 to one input terminal. The binary switching units 433, 435, and 437 on the subsequent stage convert the data passed from the binary switching units 432, 434, and 436 on the previous stage and the power level input to the other input terminal into the switching control signal FL. And switch to the clock terminal CK of the subsequent flip-flop 410.

たとえば、前段側の2値切替部430(432,434,436)は、前段のフリップフロップ410の非反転出力NQと反転出力Qとの何れか一方を切替制御信号SLの元で選択して、後段側の2値切替部430(433,435,437)の一方の入力端子に供給する。切替制御信号SLは、前段側の2値切替部430(432,434,436)を制御することで、カウンタ回路400のカウント動作を、アップカウントとダウンカウントの何れかに切り替えるためのものである。   For example, the binary switching unit 430 (432, 434, 436) on the previous stage side selects either the non-inverted output NQ or the inverted output Q of the previous flip-flop 410 based on the switching control signal SL, This is supplied to one input terminal of the binary switching unit 430 (433, 435, 437) on the rear stage side. The switching control signal SL is for switching the counting operation of the counter circuit 400 to either up-counting or down-counting by controlling the binary switching unit 430 (432, 434, 436) on the preceding stage side. .

後段側の2値切替部430(433,435,435)は、前段側の2値切替部430(432,434,436)から出力された前段のフリップフロップ410の出力(非反転出力NQと反転出力Qとの何れか一方)の後段のフリップフロップ410のクロック端子CKへの供給を切替制御信号FLの制御の元で調整する。   The rear-stage binary switching unit 430 (433, 435, 435) outputs the output of the front-stage flip-flop 410 output from the front-stage binary switching section 430 (432, 434, 436) (inverted with the non-inverted output NQ). The supply to the clock terminal CK of the subsequent flip-flop 410 is adjusted under the control of the switching control signal FL.

切替制御信号FLは、後段側の2値切替部430(433,435,435)を制御することで、前段のフリップフロップ410の出力(非反転出力NQと反転出力Qとの何れか一方)の後段のフリップフロップ410のクロック端子CKへの供給をカウントモードの切替えの後の所定期間停止させるとともに、非反転出力NQと反転出力Qとの何れか一方の供給再開時に後段のフリップフロップ410のクロック端子CKへクロック相当の信号を供給させる。こうすることで、アップカウントとダウンカウントのカウントモードを切り替えた際に、カウント値の連続性を維持させる。この切替制御信号FLの機能の詳細については後述する。   The switching control signal FL controls the binary switching unit 430 (433, 435, 435) on the rear stage side, and outputs the output (one of the non-inverted output NQ and the inverted output Q) of the preceding flip-flop 410. The supply to the clock terminal CK of the subsequent flip-flop 410 is stopped for a predetermined period after the switching of the count mode, and the clock of the subsequent flip-flop 410 is resumed when the supply of either the non-inverted output NQ or the inverted output Q is resumed. A signal corresponding to a clock is supplied to the terminal CK. In this way, the continuity of the count value is maintained when the count mode of up-counting and down-counting is switched. Details of the function of the switching control signal FL will be described later.

なお、「カウント値の連続性を維持する」とは、カウントモードを切り替えたことでカウント値が壊れてしまうが、モード切替え後にカウントを開始するまでに、前のモードでの最終カウント値に戻すことで、前のモードでの最終カウント値から切り替え後のカウント動作を開始することを意味する。   “Maintaining continuity of count value” means that the count value is broken by switching the count mode, but it returns to the final count value in the previous mode before the count is started after the mode is switched. This means that the count operation after switching is started from the final count value in the previous mode.

図3は、2値切替部430の回路構成例を示す図である。たとえば図3(A)は、各スイッチをトランスファーゲートで構成した場合を例示している。全ての回路素子は、CMOS技術を採用して構成されている。   FIG. 3 is a diagram illustrating a circuit configuration example of the binary switching unit 430. For example, FIG. 3A illustrates a case where each switch is configured by a transfer gate. All circuit elements are constructed using CMOS technology.

前段側の2値切替部432,434,436に対応して、トランスファーゲート442,443が設けられている。また、後段側の2値切替部433,435,437に対応して、トランスファーゲート446,447が設けられている。以下、纏めてトランスファーゲート440ともいう。   Transfer gates 442 and 443 are provided corresponding to the binary switching units 432, 434, and 436 on the preceding stage side. Also, transfer gates 446 and 447 are provided corresponding to the binary switching units 433, 435, and 437 on the rear stage side. Hereinafter, it is also collectively referred to as a transfer gate 440.

トランスファーゲート442の入力には前段のフリップフロップ410の反転出力NQが入力され、トランスファーゲート443の入力には前段のフリップフロップ410の非反転出力Qが入力され、トランスファーゲート442,443の出力が共通にトランスファーゲート446の入力に接続されている。トランスファーゲート447の入力は電源レベルに接続され、トランスファーゲート446,447の出力が共通に、後段のフリップフロップ410のクロック端子CKに接続されるようになっている。   The inverted output NQ of the preceding flip-flop 410 is input to the input of the transfer gate 442, the non-inverted output Q of the preceding flip-flop 410 is input to the input of the transfer gate 443, and the outputs of the transfer gates 442 and 443 are common. Are connected to the input of the transfer gate 446. The input of the transfer gate 447 is connected to the power supply level, and the outputs of the transfer gates 446 and 447 are commonly connected to the clock terminal CK of the subsequent flip-flop 410.

各トランスファーゲート440は、Nch(ch;チャネル)のトランジスタn1とPchのトランジスタp1とからなるCMOSスイッチで構成されている。トランジスタn1,p1のゲート(制御入力端子)が切替制御信号SL,FLもしくはその反転信号NSL,NFLの入力端子に対応する。反転信号NSLは、切替制御信号SLを反転するインバータ444で生成され、反転信号NFLは、切替制御信号FLを反転するインバータ448で生成される。   Each transfer gate 440 includes a CMOS switch including an Nch (ch) channel n1 and a Pch transistor p1. The gates (control input terminals) of the transistors n1 and p1 correspond to the input terminals of the switching control signals SL and FL or their inverted signals NSL and NFL. The inversion signal NSL is generated by an inverter 444 that inverts the switching control signal SL, and the inversion signal NFL is generated by an inverter 448 that inverts the switching control signal FL.

トランジスタn1,p1からなるCMOSスイッチは、トランジスタn1のゲートがハイでかつトランジスタn1のゲートがローのときにオンすることにより、前段のフリップフロップ410の非反転出力Qもしくは反転出力NQを選択して出力する。このCMOSスイッチとしては、トランジスタn1,p1のどちらか一方のみのNch型MOSトランジスタやPch型MOSトランジスタによるスイッチでもよいが、その場合、閾値電圧Vthの問題があるため、本例では、n1,p1の両方を利用したCMOSスイッチを採用した。   The CMOS switch including the transistors n1 and p1 is turned on when the gate of the transistor n1 is high and the gate of the transistor n1 is low, thereby selecting the non-inverted output Q or the inverted output NQ of the flip-flop 410 in the previous stage. Output. This CMOS switch may be a switch composed of only one of the transistors n1 and p1, or an Nch type MOS transistor or a Pch type MOS transistor. In this case, however, there is a problem of the threshold voltage Vth. A CMOS switch using both of these was adopted.

また、図3(B)は、各スイッチを論理ゲートで構成した場合を例示している。前段側の2値切替部432,434,436に対応して、3つの2入力のNANDゲート452,453,454が設けられている。また、後段側の2値切替部433,435,437に対応して、2入力のNORゲート456とインバータ457とからなるORゲートが設けられている。   FIG. 3B illustrates a case where each switch is configured with a logic gate. Three two-input NAND gates 452, 453, and 454 are provided corresponding to the binary switching units 432, 434, and 436 on the preceding stage side. Further, an OR gate including a 2-input NOR gate 456 and an inverter 457 is provided corresponding to the binary switching units 433, 435, and 437 on the rear stage side.

NANDゲート452の一方の入力には切替制御信号SLをインバータ455で反転した反転信号NSLが入力され、NANDゲート453の一方の入力には切替制御信号SLが入力される。NANDゲート452の他方の入力には前段のフリップフロップ410の反転出力NQが入力され、NANDゲート453の他方の入力には前段のフリップフロップ410の非反転出力Qが入力され、NANDゲート452,453の各出力がNANDゲート454の入力に接続されている。   An inverted signal NSL obtained by inverting the switching control signal SL by the inverter 455 is input to one input of the NAND gate 452, and the switching control signal SL is input to one input of the NAND gate 453. The other input of the NAND gate 452 receives the inverted output NQ of the preceding flip-flop 410, the other input of the NAND gate 453 receives the non-inverted output Q of the preceding flip-flop 410, and the NAND gates 452 and 453. Are connected to the input of a NAND gate 454.

NORゲート456は、一方の入力端子にNANDゲート454の出力信号が入力され、他方の入力端子には切替制御信号が入力される。NORゲート456の出力信号はインバータ457で反転された後に、後段のフリップフロップ410のクロック端子CKに接続されるようになっている。   In the NOR gate 456, the output signal of the NAND gate 454 is input to one input terminal, and the switching control signal is input to the other input terminal. The output signal of the NOR gate 456 is inverted by the inverter 457 and then connected to the clock terminal CK of the subsequent flip-flop 410.

図3(A)および図3(B)の何れにおいても、前段側の2値切替部432,434,436は、切替制御信号SLがハイレベルのとき非反転出力Qを選択し出力する一方、切替制御信号SLがローレベルのとき反転出力NQを選択し出力する。   In both FIG. 3A and FIG. 3B, the binary switching units 432, 434, and 436 on the previous stage side select and output the non-inverted output Q when the switching control signal SL is at high level, When the switching control signal SL is at a low level, the inverted output NQ is selected and output.

また、後段側の2値切替部433,435,437は、切替制御信号FLがローレベルのときに、対応する前段側の2値切替部432,434,436の出力を選択し出力する一方、切替制御信号FLがハイレベルのときに電源レベル(ハイレベル)を選択し出力する。   Further, when the switching control signal FL is at a low level, the binary switching units 433, 435, and 437 on the subsequent stage side select and output the outputs of the corresponding binary switching units 432, 434, and 436 on the upstream side, When the switching control signal FL is at a high level, the power supply level (high level) is selected and output.

<カウンタ回路の動作;第1実施形態>
図4は、図2に示した第1実施形態のカウンタ回路400の動作を説明するためのタイミングチャート図である。また、図5(A)および図5(B)は、第1実施形態の構成におけるフリップフロップ410の出力変化を説明する図である。
<Operation of Counter Circuit; First Embodiment>
FIG. 4 is a timing chart for explaining the operation of the counter circuit 400 of the first embodiment shown in FIG. FIGS. 5A and 5B are diagrams for explaining output changes of the flip-flop 410 in the configuration of the first embodiment.

前述のように、切替制御信号SLがハイレベルで切替制御信号FLがローレベルのとき、前段側の2値切替部432,434,436は非反転出力Qを選択して出力し、さらに後段側の2値切替部433,435,437は、前段側の2値切替部432,434,436の出力を選択して出力する。したがって、各フリップフロップ410間は、前段のフリップフロップ410の非反転出力Qが次段のフリップフロップ410のクロック端子CKに入力される。   As described above, when the switching control signal SL is at the high level and the switching control signal FL is at the low level, the binary switching units 432, 434, and 436 on the front stage side select and output the non-inverted output Q, and further on the rear stage side. The binary switching units 433, 435, and 437 select and output the outputs of the binary switching units 432, 434, and 436 on the preceding stage side. Accordingly, the non-inverted output Q of the preceding flip-flop 410 is input to the clock terminal CK of the succeeding flip-flop 410 between the flip-flops 410.

この状態で、初段のフリップフロップ410のクロック端子CKにクロックCK0を入力すると、非反転出力Qのネガティブエッジごとにフリップフロップ410間に状態遷移が生じ、結果としてカウンタ回路400は、アップカウント動作を行なう(カウント値0〜6の期間)。   In this state, when the clock CK0 is input to the clock terminal CK of the first flip-flop 410, a state transition occurs between the flip-flops 410 for each negative edge of the non-inverted output Q. As a result, the counter circuit 400 performs an up-count operation. (Count period 0 to 6).

任意の期間アップカウントした後に、クロックCK0を止め、切替制御信号SLをハイレベルからローレベルに反転すると(t30)、カウンタ回路400は、アップカウントモードからダウンカウントモードに切り替わり、クロックCK0の再開によりダウンカウントを始める。たとえば、本例では、カウント値0〜6までアップカウントした後に、切替制御信号SLをハイレベルからローレベルに切り替えている。   After up-counting for an arbitrary period, when the clock CK0 is stopped and the switching control signal SL is inverted from high level to low level (t30), the counter circuit 400 switches from the up-count mode to the down-count mode and restarts the clock CK0. Start down-counting. For example, in this example, after up-counting from 0 to 6, the switching control signal SL is switched from the high level to the low level.

このt30時点での切替制御信号SLによるカウントモードの切替えにより、対構成の2値切替部430は、前段のフリップフロップ410の反転出力NQを選択して次段のフリップフロップ410のクロック端子CKに入力する。   By switching the count mode by the switching control signal SL at time t30, the binary switching unit 430 of the pair configuration selects the inverted output NQ of the previous flip-flop 410 and applies it to the clock terminal CK of the next flip-flop 410. input.

このとき、前段のフリップフロップ410の非反転出力Qがハイレベルすなわち反転出力NQがローレベルにあると、切替制御信号SLの切替えにより、次段のフリップフロップ410では、クロック端子CKにネガティブエッジ(H→L)が印加されたことになるので、次段のフリップフロップ410の出力が反転する(t30+)。   At this time, if the non-inverted output Q of the flip-flop 410 in the previous stage is at a high level, that is, the inverted output NQ is at a low level, the switching control signal SL is switched to cause a negative edge ( Since (H → L) is applied, the output of the flip-flop 410 at the next stage is inverted (t30 +).

図5(A)では、2段目のフリップフロップ410の出力がローレベルからハイレベルに反転するとともに、3段目のフリップフロップ410の出力も反転する(t30+)。また、図5(B)では、2段目のフリップフロップ410の出力がハイレベルからローレベルに反転する(t30+)。   In FIG. 5A, the output of the second-stage flip-flop 410 is inverted from the low level to the high level, and the output of the third-stage flip-flop 410 is also inverted (t30 +). In FIG. 5B, the output of the flip-flop 410 at the second stage is inverted from the high level to the low level (t30 +).

つまり、カウントモード切替時点のフリップフロップ410の非反転出力Qがハイレベルすなわち反転出力NQがローレベルにあるフリップフロップ410の後段側でのみ、カウント値の破壊が起き始める。   That is, the count value starts to be destroyed only on the rear stage side of the flip-flop 410 in which the non-inverted output Q of the flip-flop 410 at the time of the count mode switching is at the high level, that is, the inverted output NQ is at the low level.

また、この次段のフリップフロップ410の出力が反転したときに、その反転出力NQがローレベルからハイレベルへ反転した場合には、さらに後段のフリップフロップ410のクロック端子CKがハイレベルになるので、出力の反転が起こらない(t30++;図5(A)の3段目参照)。   Further, when the output of the flip-flop 410 at the next stage is inverted, when the inverted output NQ is inverted from the low level to the high level, the clock terminal CK of the subsequent flip-flop 410 becomes the high level. Inversion of the output does not occur (t30 ++; see the third stage in FIG. 5A).

これに対して、その反転出力NQがハイレベルからローレベルへ反転した場合には、さらに後段のフリップフロップ410では、クロック端子CKにネガティブエッジが印加されたことになるので、この後段のフリップフロップ410の出力が反転する(t30++;図5(B)の3段目参照)。   On the other hand, when the inverted output NQ is inverted from the high level to the low level, the negative flip-flop 410 is applied to the clock terminal CK in the subsequent flip-flop 410. The output of 410 is inverted (t30 ++; see the third stage in FIG. 5B).

以下同様にして、反転出力NQのデータ反転(H→L)の影響が、反転出力NQがローレベルからハイレベルへ反転するフリップフロップ410まで継続される。本例では、図4に示すように、カウント値が“6”から“10”に変化する。   Similarly, the influence of the data inversion (H → L) of the inverted output NQ is continued until the flip-flop 410 where the inverted output NQ is inverted from the low level to the high level. In this example, as shown in FIG. 4, the count value changes from “6” to “10”.

つまり、このままでは、アップカウントからダウンカウントに切り替えた際、カウント値が破壊されてしまいカウント値の連続性を維持することができず、切替え前後でカウント値を保ったまま連続してアップ/ダウンのカウントを行なうことができない。   In other words, when switching from up-counting to down-counting, the count value is destroyed and the continuity of the count value cannot be maintained, and the count value is kept up and down continuously before and after switching. Cannot be counted.

そこで本実施形態では、カウントモードを切り替える切替制御信号SLの切替え後に、ダウンカウント用のクロックCK0のネガティブエッジを初段のフリップフロップ410に入力する前に、後段側の2値切替部433,435,437に、切替制御信号FLとして、アクティブHのワンショットパルスを加える(t32〜t34)。   Therefore, in the present embodiment, after the switching control signal SL for switching the count mode is switched, before the negative edge of the down-counting clock CK0 is input to the first flip-flop 410, the binary switching units 433, 435 on the rear stage side. An active H one-shot pulse is applied to 437 as a switching control signal FL (t32 to t34).

こうすることで、全てのネガティブエッジ型のフリップフロップ410のクロック端子CKに電源レベル(ハイレベル)が入力される。しかしながら、切替制御信号FLのワンショットパルス入力前後では、ネガティブエッジ型のフリップフロップ410の出力は変化しない。   By doing so, the power supply level (high level) is input to the clock terminals CK of all the negative edge flip-flops 410. However, before and after the one-shot pulse input of the switching control signal FL, the output of the negative edge flip-flop 410 does not change.

この後、ワンショットパルス期間経過すると(t34)、クロック端子CKに前段のフリップフロップ410の反転出力NQが再度入力される。このとき、前段のフリップフロップ410の反転出力NQがローレベルにあると、次段のフリップフロップ410では、クロック端子CKにネガティブエッジが印加されたことになるので、次段のフリップフロップ410の出力が反転する。   Thereafter, when the one-shot pulse period elapses (t34), the inverted output NQ of the preceding flip-flop 410 is input to the clock terminal CK again. At this time, if the inverted output NQ of the previous flip-flop 410 is at a low level, the negative flip-flop 410 is applied to the clock terminal CK in the next flip-flop 410, and therefore the output of the next flip-flop 410 is output. Is reversed.

図5(A)では、2段目のフリップフロップ410の出力がハイレベルからローレベルに反転する(t34+)。また、図5(B)では、2段目のフリップフロップ410の出力がローレベルからハイレベルに反転するとともに、3段目のフリップフロップ410の出力も反転する(t34+)。   In FIG. 5A, the output of the flip-flop 410 at the second stage is inverted from the high level to the low level (t34 +). In FIG. 5B, the output of the second-stage flip-flop 410 is inverted from the low level to the high level, and the output of the third-stage flip-flop 410 is also inverted (t34 +).

また、フリップフロップ410の出力が反転したときに、その反転出力NQがローレベルからハイレベルへ反転した場合には、後段のフリップフロップ410のクロック端子CKがハイレベルになるので、出力の反転が起こらない(t34++;図5(B)の3段目参照)。   Further, when the output of the flip-flop 410 is inverted, when the inverted output NQ is inverted from the low level to the high level, the clock terminal CK of the subsequent flip-flop 410 becomes the high level. It does not occur (t34 ++; see the third stage in FIG. 5B).

これに対して、その反転出力NQがハイレベルからローレベルへ反転した場合には、さらに後段のフリップフロップ410では、クロック端子CKにネガティブエッジが印加されたことになるので、この後段のフリップフロップ410の出力が反転する(t34++;図5(A)の3段目参照)。以下同様にして、反転出力NQのデータ反転(H→L)の影響が、反転出力NQがローレベルからハイレベルへ反転するフリップフロップ410まで継続される。   On the other hand, when the inverted output NQ is inverted from the high level to the low level, the negative flip-flop 410 is applied to the clock terminal CK in the subsequent flip-flop 410. The output of 410 is inverted (t34 ++; see the third stage in FIG. 5A). Similarly, the influence of the data inversion (H → L) of the inverted output NQ is continued until the flip-flop 410 where the inverted output NQ is inverted from the low level to the high level.

この結果、切替制御信号SLによるカウントモードの切替えを契機として出力が反転したフリップフロップ410では、何れも、再び出力が反転することになるため、結果的にカウント値が元に戻る。   As a result, in any flip-flop 410 whose output is inverted when the count mode is switched by the switching control signal SL, the output is inverted again. As a result, the count value is restored.

以上の動作の後、再びクロックCK0を入力すると、今度は、反転出力NQのネガティブエッジごと、つまり非反転出力Qのポジティブエッジごとにフリップフロップ410間に状態遷移が生じ、結果としてカウンタ回路400は、ダウンカウント動作を行なう(カウント値6〜1の期間)。   After the above operation, when the clock CK0 is input again, this time, a state transition occurs between the flip-flops 410 every negative edge of the inverted output NQ, that is, every positive edge of the non-inverted output Q. As a result, the counter circuit 400 Then, a down-count operation is performed (period of count value 6 to 1).

このように、第1実施形態のカウンタ回路400によれば、アップカウントからダウンカウントへの切り替え時に変化したカウント値を、切替制御信号FLとして、アクティブHのワンショットパルスを加えて、フリップフロップ410のクロック端子を一旦強制的にハイレベルにしてからモード切替後の状態に戻すようにした。モード切替後の状態に戻ったときに前段のフリップフロップ410の反転出力NQがローレベルにあると、後段のフリップフロップ410の出力が反転し元のカウント値に戻る。   As described above, according to the counter circuit 400 of the first embodiment, the count value changed at the time of switching from the up-count to the down-count is used as the switching control signal FL, and the active H one-shot pulse is added to the flip-flop 410. The clock terminal is forcibly set to high level and then returned to the state after mode switching. If the inverted output NQ of the preceding flip-flop 410 is at a low level when returning to the state after the mode switching, the output of the succeeding flip-flop 410 is inverted and returned to the original count value.

こうすることで、実質的に、カウントモード切替前のカウント値を保持することができるため、アップカウントの後、カウント値の連続性を保った状態で、引き続いてダウンカウントを行なうことができる。   By doing so, the count value before switching the count mode can be substantially held, and therefore, after the up-counting, the down-count can be continuously performed while maintaining the continuity of the count value.

ダウンカウントのカウンタ値は、アップカウントのカウンタ値に対して負の方向にカウントすることになる。よって、iアップカウントした後に、引き続きjダウンカウントすることにより、カウンタ回路400のカウント結果として、i−jの減算結果が得られることになる。アップ/ダウンのモード切替で得られるカウント値は、補数を含まず、減算結果が直接に得られるので、都合がよい。   The counter value of the down count is counted in a negative direction with respect to the counter value of the up count. Therefore, after i up-counting and j down-counting continuously, the subtraction result of i−j is obtained as the count result of the counter circuit 400. The count value obtained by switching the up / down mode does not include a complement, and the subtraction result is obtained directly, which is convenient.

このような非同期式のカウンタ回路400としたことで、従来困難であった、非同期カウンタでの直接連続アップダウンカウントを単純な切替手段(スイッチ)の追加のみで可能となる。アップダウンカウントの切り替え時にも、切り替え前の値が保たれるため、アップからダウン、またはダウンからアップを行なうことによりアップ時のカウント値とダウン時のカウント値の減算が連続して可能である。   By using such an asynchronous counter circuit 400, it is possible to perform direct continuous up / down counting with an asynchronous counter, which has been difficult in the past, only by adding a simple switching means (switch). Even when switching up / down counts, the value before switching is maintained, so it is possible to continuously subtract the count value at the time of up and the count value at the time of down by going up from down or up from down. .

なお、第1実施形態では、アップカウントからダウンカウントに切り替える例を示したが、ダウンカウントからアップカウントに切り替える場合にも、単純にカウントモードを切り替えたのではカウンタ値の連続性を保つことができないが、上記で説明したと同様にして、切替制御信号FLを利用して、フリップフロップ410のクロック端子を一旦強制的にハイレベルにしてからモード切替後の状態に戻すことで元のカウント値に戻すようにすれば、実質的に、カウントモード切替前のカウント値を保持することができるため、ダウンカウントの後、カウント値の連続性を保った状態で、引き続いてアップカウントを行なうことができる。   In the first embodiment, an example of switching from up-counting to down-counting is shown, but even when switching from down-counting to up-counting, the continuity of the counter value can be maintained by simply switching the count mode. In the same way as described above, the switching control signal FL is used to forcibly set the clock terminal of the flip-flop 410 to the high level and then return to the state after the mode switching to restore the original count value. In this case, the count value before switching the count mode can be substantially held, so that after the down-count, the up-count can be continuously performed while maintaining the continuity of the count value. it can.

さらに、任意の組み合わせで自在にアップカウントとダウンカウントを混在して行なう場合でも、モード切替時に、元のカウント値に戻すように制御することができる。   Furthermore, even when up-counting and down-counting are performed in any combination, it is possible to control to return to the original count value at the time of mode switching.

ただし、この第1実施形態では、カウントのオーバーフローを検知する構成になっていないが、たとえば、オーバーフロー用余剰ビットを付加したり、桁上げ(キャリー)、または桁借り(ボロー)のビットを用いたりするなど、公知の技術を用いることで、オーバーフローに対する対処は容易に実現可能である。   However, in the first embodiment, the count overflow is not detected. For example, an overflow surplus bit is added, or a carry or carry bit is used. By using a known technique such as, it is possible to easily cope with the overflow.

<カウンタ回路の構成;第2実施形態>
図6は、本発明に係る非同期カウンタ回路の第2実施形態の構成を示す回路ブロック図であり、第1実施形態の図2に示した具現化した回路ブロック図に対応するものである。
<Configuration of Counter Circuit; Second Embodiment>
FIG. 6 is a circuit block diagram showing the configuration of the second embodiment of the asynchronous counter circuit according to the present invention, and corresponds to the embodied circuit block diagram shown in FIG. 2 of the first embodiment.

この第2実施形態は、各フリップフロップ510間に、図示しない制御部からの2ビットの制御信号SW1,SW2に従って3つの入力信号を切り替えて、選択した1つの信号を後段のフリップフロップ510のクロック端子CKに入力する3入力−1出力型の3値切替部522,524,526(纏めて520ともいう)を備えている点で第1実施形態と共有する。   In the second embodiment, three input signals are switched between each flip-flop 510 in accordance with 2-bit control signals SW1 and SW2 from a control unit (not shown), and the selected one signal is used as a clock for the subsequent flip-flop 510. This is shared with the first embodiment in that it includes three-input / one-output ternary switching units 522, 524, and 526 (also collectively referred to as 520) that are input to the terminal CK.

3入力−1出力型の各3値切替部520は、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部の機能を持つ。   Each of the three-input / one-output ternary switching units 520 initializes the count value immediately before the mode switching when the count mode is switched, and then starts the count process after the mode switching. Have the function of the department.

一方、各フリップフロップ510として、ポジティブエッジ型のものを使用しているとともに、ポジティブエッジ型としたことに伴うエッジ動作の逆転に対応するように、フリップフロップ510間に設ける3値切替部520は、対応するフリップフロップ510の非反転出力Qと反転出力NQと接地(GND)レベルの3値を切り替えるようにしている点で異なる。   On the other hand, as each flip-flop 510, a positive edge type is used, and a ternary switching unit 520 provided between the flip-flops 510 is provided so as to correspond to the reversal of the edge operation associated with the positive edge type. , Except that the corresponding three values of the non-inverted output Q, the inverted output NQ, and the ground (GND) level of the corresponding flip-flop 510 are switched.

具体的には、図6に示すように、第2実施形態のカウンタ回路500は、3入力−1出力型の各3値切替部520の構成を、それぞれ2段構成の2入力−1出力型の2値切替部532,533の対、2値切替部534,535の対、および2値切替部536,537の対で構成している。それぞれの対を纏めて2値切替部530という。   Specifically, as shown in FIG. 6, the counter circuit 500 according to the second embodiment is different from the three-input / one-output type ternary switching unit 520 in the two-stage / two-input / one-output type. The pair of binary switching units 532 and 533, the pair of binary switching units 534 and 535, and the pair of binary switching units 536 and 537 are configured. Each pair is collectively referred to as a binary switching unit 530.

前段側の2値切替部532,534,536は、第1実施形態の前段側の2値切替部432,434,436と同様に、対応する各フリップフロップ510の非反転出力Qと反転出力NQとを切替制御信号SLに従って切り替え、対応する後段側の2値切替部533,535,537の一方の入力端子に渡す。   The binary switching units 532, 534, and 536 on the preceding stage are similar to the binary switching units 432, 434, and 436 on the preceding stage in the first embodiment, and the non-inverted output Q and the inverted output NQ of the corresponding flip-flops 510, respectively. Are switched in accordance with the switching control signal SL and passed to one input terminal of the corresponding binary switching unit 533, 535, 537 on the subsequent stage side.

一方、後段側の2値切替部533,535,537は、前段側の2値切替部532,534,536から渡されたデータと、他方の入力端子に入力される接地レベルとを、切替制御信号FLに従って切り替え、後段のフリップフロップ510のクロック端子CKに入力する。つまり、3値切替部520における後段側の2値切替部の一方の入力を、電源から接地レベルに変更している点で第1実施形態と異なる。   On the other hand, the binary switching units 533, 535, and 537 on the rear stage side switch control between the data passed from the binary switching units 532, 534, and 536 on the previous stage side and the ground level input to the other input terminal. The signal is switched according to the signal FL and input to the clock terminal CK of the subsequent flip-flop 510. That is, it differs from the first embodiment in that one input of the binary switching unit on the rear stage side in the ternary switching unit 520 is changed from the power supply to the ground level.

前段側の2値切替部532,534,536は、切替制御信号SLがハイレベルのとき非反転出力Qを選択し出力する一方、切替制御信号SLがローレベルのとき反転出力NQを選択し出力する。また、後段側の2値切替部533,535,537は、切替制御信号FLがローレベルのとき、対応する前段側の2値切替部532,534,536の出力を選択し出力する一方、切替制御信号FLがハイレベルのときに接地レベル(ローレベル)を選択し出力する。   The binary switching units 532, 534, and 536 on the front stage side select and output the non-inverted output Q when the switching control signal SL is high level, and select and output the inverted output NQ when the switching control signal SL is low level. To do. Further, when the switching control signal FL is at a low level, the binary switching units 533, 535, and 537 on the subsequent stage side select and output the outputs of the corresponding binary switching units 532, 534, and 536 on the upstream side, while switching When the control signal FL is at high level, the ground level (low level) is selected and output.

<カウンタ回路の動作;第2実施形態>
図7は、図6に示した第2実施形態のカウンタ回路500の動作を説明するためのタイミングチャート図である。また、図8(A)および図8(B)は、第2実施形態におけるフリップフロップ510の出力変化を説明する図である。
<Operation of Counter Circuit; Second Embodiment>
FIG. 7 is a timing chart for explaining the operation of the counter circuit 500 of the second embodiment shown in FIG. FIGS. 8A and 8B are diagrams for explaining the output change of the flip-flop 510 in the second embodiment.

この第2実施形態では、ネガティブエッジごとにカウントアップもしくはカウントダウンを行なう第1実施形態に対して、ポジティブエッジごとにカウントアップもしくはカウントダウンを行なうように修正すればよく、基本的な考え方は第1実施形態と同じであり、得られる効果も変わらない。   In the second embodiment, the first embodiment that counts up or counts down for each negative edge may be modified to count up or count down for each positive edge. It is the same as the form, and the obtained effect does not change.

たとえば、切替制御信号SLがローレベルで切替制御信号FLがローレベルのとき、前段側の2値切替部532,534,536は反転出力NQを選択して出力し、さらに後段側の2値切替部533,535,537は、前段側の2値切替部532,534,536の出力を選択して出力する。したがって、各フリップフロップ510間は、前段のフリップフロップ510の反転出力NQが次段のフリップフロップ510のクロック端子CKに入力される。   For example, when the switching control signal SL is at a low level and the switching control signal FL is at a low level, the binary switching units 532, 534, 536 on the front stage side select and output the inverted output NQ, and further the binary switching on the rear stage side Units 533, 535, and 537 select and output the outputs of binary switching units 532, 534, and 536 on the preceding stage side. Therefore, between each flip-flop 510, the inverted output NQ of the previous flip-flop 510 is input to the clock terminal CK of the next flip-flop 510.

この状態で、初段のフリップフロップ510のクロック端子CKにクロックCK0を入力すると、非反転出力Qのネガティブエッジごとに、つまり反転出力NQのポジティブエッジごとにフリップフロップ510間に状態遷移が生じ、結果としてカウンタ回路500は、アップカウント動作を行なう(カウント値0〜6の期間)。   In this state, when the clock CK0 is input to the clock terminal CK of the first flip-flop 510, a state transition occurs between the flip-flops 510 at every negative edge of the non-inverted output Q, that is, every positive edge of the inverted output NQ. Counter circuit 500 performs an up-count operation (period of count values 0 to 6).

任意の期間アップカウントした後に、クロックCK0を止め、切替制御信号SLをローレベルからハイレベルに反転すると(t40)、カウンタ回路500は、アップカウントモードからダウンカウントモードに切り替わり、クロックCK0の再開によりダウンカウントを始める。たとえば、本例では、カウント値0〜6までアップカウントした後に、切替制御信号SLをローレベルからハイレベルに切り替えている。   After counting up for an arbitrary period, when the clock CK0 is stopped and the switching control signal SL is inverted from the low level to the high level (t40), the counter circuit 500 switches from the upcount mode to the downcount mode and restarts the clock CK0. Start down-counting. For example, in this example, after up-counting from 0 to 6, the switching control signal SL is switched from the low level to the high level.

このt40時点での切替制御信号SLによるカウントモードの切替えにより、対構成の2値切替部530は、前段のフリップフロップ510の非反転出力Qを選択して次段のフリップフロップ510のクロック端子CKに入力する。   By switching the count mode by the switching control signal SL at time t40, the binary switching unit 530 of the pair configuration selects the non-inverted output Q of the previous flip-flop 510 and the clock terminal CK of the next flip-flop 510. To enter.

このとき、前段のフリップフロップ510の反転出力NQがローレベルすなわち非反転出力Qがハイレベルにあると、切替制御信号SLの切替えにより、次段のフリップフロップ510では、クロック端子CKにポジティブエッジ(L→H)が印加されたことになるので、次段のフリップフロップ510の出力が反転する(t40+)。   At this time, if the inverted output NQ of the flip-flop 510 in the previous stage is at a low level, that is, the non-inverted output Q is at a high level, the positive flip-flop (510) Since L → H) is applied, the output of the flip-flop 510 at the next stage is inverted (t40 +).

図8(A)では、2段目のフリップフロップ410の出力がローレベルからハイレベルに反転するとともに、3段目のフリップフロップ410の出力も反転する(t30+)。また、図8(B)では、2段目のフリップフロップ410の出力がハイレベルからローレベルに反転する(t30+)。   In FIG. 8A, the output of the second-stage flip-flop 410 is inverted from the low level to the high level, and the output of the third-stage flip-flop 410 is also inverted (t30 +). In FIG. 8B, the output of the flip-flop 410 at the second stage is inverted from the high level to the low level (t30 +).

つまり、カウントモード切替時点のフリップフロップ510の反転出力NQがローレベルすなわち非反転出力Qがハイレベルにあるフリップフロップ410の後段側でのみ、カウント値の破壊が起き始める。   That is, the count value starts to be destroyed only on the rear stage side of the flip-flop 410 in which the inverted output NQ of the flip-flop 510 at the time of the count mode switching is at the low level, that is, the non-inverted output Q is at the high level.

この次段のフリップフロップ510の出力が反転したときに、その非反転出力Qがハイレベルからローレベルへ反転した場合には、さらに後段のフリップフロップ510のクロック端子CKがローレベルになるので、出力の反転が起こらない(t40++;図8(A)の3段目参照)。   When the output of the flip-flop 510 at the next stage is inverted, when the non-inverted output Q is inverted from the high level to the low level, the clock terminal CK of the flip-flop 510 at the subsequent stage goes to the low level. Output inversion does not occur (t40 ++; see the third stage in FIG. 8A).

これに対して、その非反転出力Qがローレベルからハイレベルへ反転した場合には、さらに後段のフリップフロップ510では、クロック端子CKにポジティブエッジが印加されたことになるので、この後段のフリップフロップ510の出力が反転する(t40++;図8(B)の3段目参照)。   On the other hand, when the non-inverted output Q is inverted from the low level to the high level, in the subsequent flip-flop 510, a positive edge is applied to the clock terminal CK. The output of the group 510 is inverted (t40 ++; see the third stage in FIG. 8B).

以下同様にして、非反転出力Qのデータ反転(L→H)の影響が、非反転出力Qがハイレベルからローレベルへ反転するフリップフロップ510まで継続される。本例では、図7に示すように、カウント値が“6”から“10”に変化する。   Similarly, the influence of the data inversion (L → H) of the non-inverted output Q is continued until the flip-flop 510 in which the non-inverted output Q is inverted from the high level to the low level. In this example, as shown in FIG. 7, the count value changes from “6” to “10”.

つまり、このままでは、第1実施形態で説明したと同様に、アップカウントからダウンカウントに切り替えた際、カウント値が破壊されてしまいカウント値の連続性を維持することができず、切替え前後でカウント値を保ったまま連続してアップ/ダウンのカウントを行なうことができない。   In other words, as described in the first embodiment, when switching from up-counting to down-counting, the count value is destroyed and the continuity of the count value cannot be maintained, and the count is not changed before and after switching. It is impossible to count up / down continuously while keeping the value.

そこで、この第2実施形態では、カウントモードを切り替える切替制御信号SLの切替え後に、ダウンカウント用のクロックCK0のポジティブエッジを初段のフリップフロップ510に入力する前に、後段側の2値切替部533,535,537に、切替制御信号FLとして、アクティブHのワンショットパルスを加える(t42〜t44)。   Therefore, in the second embodiment, after the switching control signal SL for switching the count mode is switched, before the positive edge of the down-counting clock CK0 is input to the first flip-flop 510, the binary switching unit 533 on the rear stage side. , 535, 537, an active H one-shot pulse is applied as the switching control signal FL (t42 to t44).

こうすることで、全てのポジティブエッジ型のフリップフロップ510のクロック端子CKに接地レベル(ローレベル)が入力される。しかしながら、切替制御信号FLのワンショットパルス入力前後では、ポジティブエッジ型のフリップフロップ510の出力は変化しない。   As a result, the ground level (low level) is input to the clock terminals CK of all the positive edge flip-flops 510. However, the output of the positive edge flip-flop 510 does not change before and after the one-shot pulse input of the switching control signal FL.

この後、ワンショットパルス期間経過すると(t44)、クロック端子CKに前段のフリップフロップ510の非反転出力Qが再度入力される。このとき、前段のフリップフロップ510の非反転出力Qがハイレベルにあると、次段のフリップフロップ510では、クロック端子CKにポジティブエッジが印加されたことになるので、次段のフリップフロップ510の出力が反転する。   Thereafter, when the one-shot pulse period elapses (t44), the non-inverted output Q of the preceding flip-flop 510 is input again to the clock terminal CK. At this time, if the non-inverted output Q of the previous flip-flop 510 is at a high level, the positive flip-flop 510 is applied to the clock terminal CK in the next flip-flop 510, so The output is inverted.

図8(A)では、2段目のフリップフロップ510の出力がローレベルからハイレベルに反転する(t44+)。また、図8(B)では、2段目のフリップフロップ510の出力がハイレベルからローレベルに反転するとともに、3段目のフリップフロップ510の出力も反転する(t44+)。   In FIG. 8A, the output of the flip-flop 510 at the second stage is inverted from the low level to the high level (t44 +). In FIG. 8B, the output of the second-stage flip-flop 510 is inverted from the high level to the low level, and the output of the third-stage flip-flop 510 is also inverted (t44 +).

また、フリップフロップ510の出力が反転したときに、その反転出力NQがハイレベルからローレベルへ反転した場合には、後段のフリップフロップ510のクロック端子CKがローレベルになるので、出力の反転が起こらない(t44++;図8(B)の3段目参照)。   Further, when the output of the flip-flop 510 is inverted, when the inverted output NQ is inverted from the high level to the low level, the clock terminal CK of the subsequent flip-flop 510 is changed to the low level. It does not occur (t44 ++; see the third stage in FIG. 8B).

これに対して、その反転出力NQがローレベルからハイレベルへ反転した場合には、さらに後段のフリップフロップ510では、クロック端子CKにポジティブエッジが印加されたことになるので、この後段のフリップフロップ510の出力が反転する(t44++;図8(A)の3段目参照)。以下同様にして、非反転出力Qのデータ反転(L→H)の影響が、非反転出力Qがハイレベルからローレベルへ反転するフリップフロップ510まで継続される。   On the other hand, when the inverted output NQ is inverted from the low level to the high level, the positive flip-flop is applied to the clock terminal CK in the subsequent flip-flop 510. The output of 510 is inverted (t44 ++; see the third stage in FIG. 8A). Similarly, the influence of the data inversion (L → H) of the non-inverted output Q is continued until the flip-flop 510 in which the non-inverted output Q is inverted from the high level to the low level.

この結果、第1実施形態の構成においても、切替制御信号SLによるカウントモードの切替えを契機として出力が反転したフリップフロップ510では、何れも、再び出力が反転することになるため、結果的にカウント値が元に戻る。   As a result, even in the configuration of the first embodiment, the output is inverted again in any flip-flop 510 whose output is inverted when the count mode is switched by the switching control signal SL. The value is restored.

以上の動作の後、再びクロックCK0を入力すると、今度は、反転出力NQのネガティブエッジごと、つまり非反転出力Qのポジティブエッジごとにフリップフロップ510間に状態遷移が生じ、結果としてカウンタ回路500は、ダウンカウント動作を行なう(カウント値6〜0の期間)。   When the clock CK0 is input again after the above operation, a state transition occurs between the flip-flops 510 every negative edge of the inverted output NQ, that is, every positive edge of the non-inverted output Q. As a result, the counter circuit 500 Down count operation is performed (period of count value 6 to 0).

このように、第2実施形態のカウンタ回路500によれば、アップカウントからダウンカウントへの切り替え時に変化したカウント値を、切替制御信号FLとして、アクティブHのワンショットパルスを加えて、フリップフロップ410のクロック端子を一旦強制的にローレベルにしてからモード切替後の状態に戻すようにした。モード切替後の状態に戻ったときに前段のフリップフロップ410の非反転出力Qがハイレベルにあると、後段のフリップフロップ410の出力が反転し元のカウント値に戻る。   As described above, according to the counter circuit 500 of the second embodiment, the count value changed at the time of switching from the up-count to the down-count is used as the switching control signal FL, and the one-shot pulse of active H is added to the flip-flop 410. The clock terminal is forcibly set to low level and then returned to the state after mode switching. If the non-inverted output Q of the preceding flip-flop 410 is at a high level when returning to the state after the mode switching, the output of the succeeding flip-flop 410 is inverted and returned to the original count value.

こうすることで、実質的に、カウントモード切替前のカウント値を保持することができるため、アップカウントの後、カウント値の連続性を保った状態で、引き続いてダウンカウントを行なうことができる。   By doing so, the count value before switching the count mode can be substantially held, and therefore, after the up-counting, the down-count can be continuously performed while maintaining the continuity of the count value.

ダウンカウントのカウンタ値は、アップカウントのカウンタ値に対して負の方向にカウントすることになる。よって、iアップカウントした後に、引き続きjダウンカウントすることにより、カウンタ回路500のカウント結果として、i−jの減算結果が得られることになる。   The counter value of the down count is counted in a negative direction with respect to the counter value of the up count. Therefore, after i up-counting and j down-counting continuously, the subtraction result of i−j is obtained as the count result of the counter circuit 500.

この第2実施形態でも、アップカウントからダウンカウントに切り替える例を示したが、ダウンカウントからアップカウントに切り替える場合にも、単純にカウントモードを切り替えたのではカウンタ値の連続性を保つことができないが、上記で説明したと同様にして、切替制御信号FLを利用して、フリップフロップ410のクロック端子を一旦強制的にローレベルにしてからモード切替後の状態に戻すことで元のカウント値に戻すようにすれば、実質的に、カウントモード切替前のカウント値を保持することができるため、ダウンカウントの後、カウント値の連続性を保った状態で、引き続いてアップカウントを行なうことができる。   Also in the second embodiment, an example of switching from up-counting to down-counting has been shown, but even when switching from down-counting to up-counting, continuity of the counter value cannot be maintained by simply switching the count mode. However, in the same manner as described above, the switching control signal FL is used to forcibly set the clock terminal of the flip-flop 410 to a low level and then return to the state after the mode switching to restore the original count value. Since the count value before the switching of the count mode can be substantially held by returning the count value, the up-count can be continuously performed after the down-count while maintaining the continuity of the count value. .

さらに、任意の組み合わせで自在にアップカウントとダウンカウントを混在して行なう場合でも、モード切替時に、元のカウント値に戻すように制御することができる。   Furthermore, even when up-counting and down-counting are performed in any combination, it is possible to control to return to the original count value at the time of mode switching.

ただし、この第2実施形態でも、カウントのオーバーフローを検知する構成になっていないが、たとえば、オーバーフロー用余剰ビットを付加したり、桁上げ(キャリー)、または桁借り(ボロー)のビットを用いたりするなど、公知の技術を用いることで、オーバーフローに対する対処は容易に実現可能である。   However, the second embodiment is not configured to detect the overflow of the count. For example, an extra bit for overflow is added, or a carry or carry (borrow) bit is used. By using a known technique such as, it is possible to easily cope with the overflow.

<カウンタ回路の構成;第3実施形態>
図9は、本発明に係る非同期カウンタ回路の第3実施形態の構成を示す回路ブロック図であり、第1実施形態の図2に示した具現化した回路ブロック図に対応するものである。
<Configuration of Counter Circuit; Third Embodiment>
FIG. 9 is a circuit block diagram showing the configuration of the third embodiment of the asynchronous counter circuit according to the present invention, and corresponds to the embodied circuit block diagram shown in FIG. 2 of the first embodiment.

この第3実施形態のカウンタ回路400は、図2に示した第1実施形態のカウンタ回路400における初段のフリップフロップ412のクロック端子CKに入力されるクロック信号を切り替える構成を追加している点に特徴を有する。また、カウンタ回路400の全体としては、クロックCK0自体を最下位ビットQ0とし、その他のビットQx(本例ではQ1〜Q4)であるフリップフロップ410のカウント出力を第1実施形態と比べて1ビットずつ上位ビットにずらしている点に特徴を有する。   The counter circuit 400 according to the third embodiment has a configuration in which a clock signal input to the clock terminal CK of the first stage flip-flop 412 in the counter circuit 400 according to the first embodiment shown in FIG. 2 is added. Has characteristics. Further, as a whole of the counter circuit 400, the clock CK0 itself is the least significant bit Q0, and the count output of the flip-flop 410, which is the other bits Qx (Q1 to Q4 in this example), is 1 bit compared to the first embodiment. It is characterized in that it is shifted to the upper bits one by one.

具体的には、第3実施形態の400は、クロックCK0を反転するインバータ462と、クロックCK0とインバータ462により反転された反転クロックNCK0の何れかを選択し初段のフリップフロップ412のクロック端子CKに入力する、すなわちクロックCK0の非反転・反転を切り替える2入力−1出力型の2値切替部464とを備えている。   Specifically, the 400 of the third embodiment selects either the inverter 462 that inverts the clock CK0, or the clock CK0 and the inverted clock NCK0 that is inverted by the inverter 462, and the clock terminal CK of the flip-flop 412 at the first stage is selected. A 2-input / 1-output type binary switching unit 464 that inputs, that is, switches between non-inversion and inversion of the clock CK0.

2値切替部464は、切替制御信号SLがハイレベルのときクロックCK0を選択し出力する一方、切替制御信号SLがローレベルのとき反転クロックNCK0を選択し出力する。   The binary switching unit 464 selects and outputs the clock CK0 when the switching control signal SL is at a high level, and selects and outputs the inverted clock NCK0 when the switching control signal SL is at a low level.

<カウンタ回路の動作;第3実施形態>
図10は、図9に示した第3実施形態のカウンタ回路400の動作を説明するためのタイミングチャート図である。
<Operation of Counter Circuit; Third Embodiment>
FIG. 10 is a timing chart for explaining the operation of the counter circuit 400 of the third embodiment shown in FIG.

第3実施形態では、ネガティブエッジごとにカウントアップもしくはカウントダウンを行なう第1実施形態に対して、クロックCK0自体を最下位ビットQ0としたものであり、図5(A)および図5(B)に相当する図を用いた説明は割愛するが、基本的な考え方は第1実施形態と同じであり、第1実施形態と同様の効果が得られる。   In the third embodiment, the clock CK0 itself is the least significant bit Q0 compared to the first embodiment that counts up or counts down for each negative edge. FIG. 5 (A) and FIG. Although description using corresponding figures is omitted, the basic idea is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.

加えて、クロックCK0自体を最下位ビットQ0としたことにより、第1実施形態に比べて、カウントビット数が1ビット増える、すなわち2倍になる。また、クロックCK0のハイレベルとローレベルもカウント値に寄与するので、クロックCK0の両エッジでカウント動作が行なわれことになりカウント動作が2倍速になる。   In addition, by setting the clock CK0 itself to the least significant bit Q0, the number of count bits is increased by one bit, that is, doubled compared to the first embodiment. Since the high level and low level of the clock CK0 also contribute to the count value, the count operation is performed at both edges of the clock CK0, and the count operation is doubled.

なお、第1実施形態に対する第2実施形態の適用と同様に、この第3実施形態についても、ポジティブエッジごとにカウントアップもしくはカウントダウンを行なうように、ネガティブエッジ型のフリップフロップ410をポジティブエッジ型のフリップフロップ510に置き換える変形が可能であり、この場合でも、第3実施形態と同様の効果を得ることができる。   Similar to the application of the second embodiment to the first embodiment, in the third embodiment as well, the negative edge flip-flop 410 is replaced with a positive edge type so as to count up or count down for each positive edge. The flip-flop 510 can be modified to be replaced, and even in this case, the same effect as that of the third embodiment can be obtained.

<<非同期カウンタの適用事例>>
次に、本発明に係る非同期型のカウンタ回路を電子機器や半導体装置に適用した事例を説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子をデバイスとして使用した場合を例に説明する。また、CMOS撮像素子は、全ての画素がNMOSよりなるものであるとして説明する。
<< Application example of asynchronous counter >>
Next, an example in which the asynchronous counter circuit according to the present invention is applied to an electronic device or a semiconductor device will be described. In the following, a case where a CMOS image sensor, which is an example of an XY address type solid-state imaging device, is used as a device will be described as an example. The CMOS image sensor will be described on the assumption that all pixels are made of NMOS.

ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。   However, this is merely an example, and the target device is not limited to a MOS imaging device. All the semiconductor device for physical quantity distribution detection in which a plurality of unit components that are sensitive to electromagnetic waves input from outside such as light and radiation are arranged in a line or matrix form, and all implementations described later. Forms are applicable as well.

<固体撮像装置の構成;第1実施形態>
図11は、本発明に係る半導体装置の第1実施形態であるCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。なお、このCMOS固体撮像装置は、本発明に係る電子機器の一態様でもある。
<Configuration of Solid-State Imaging Device; First Embodiment>
FIG. 11 is a schematic configuration diagram of a CMOS solid-state imaging device (CMOS image sensor) which is the first embodiment of the semiconductor device according to the present invention. This CMOS solid-state imaging device is also an aspect of an electronic apparatus according to the present invention.

固体撮像装置1は、入射光量に応じた信号を出力する受光素子(電荷生成部の一例)を含む複数個の画素が行および列に配列された(すなわち2次元マトリクス状の)画素部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部やデジタル変換部(ADC;Analog Digital Converter)などが列並列に設けられているものである。   The solid-state imaging device 1 has a pixel unit in which a plurality of pixels including a light receiving element (an example of a charge generation unit) that outputs a signal corresponding to an incident light amount is arranged in rows and columns (that is, in a two-dimensional matrix form). The signal output from each pixel is a voltage signal, and a CDS (Correlated Double Sampling) processing function unit, a digital conversion unit (ADC), etc. are provided in parallel in a column. It is.

“列並列にCDS処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線19に対して実質的に並列に複数のCDS処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部10に対して列方向の一方の端縁側(図の下側に配されている出力側)にのみ配されている形態のものであってもよいし、画素部10に対して列方向の一方の端縁側(図の下側に配されている出力側)とその反対側である他方の端縁側(図の上側)に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査(水平走査)を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。   “The CDS processing function unit and the digital conversion unit are provided in parallel with the column” means that a plurality of CDS processing function units and digital conversion units are provided substantially in parallel with the vertical signal line 19 in the vertical column. Means that Each of the plurality of functional units is arranged only on one end side in the column direction with respect to the pixel unit 10 (output side arranged on the lower side of the drawing) when the device is viewed in plan view. Or one end side in the column direction (output side arranged on the lower side in the figure) and the other end side (the upper side in the figure) opposite to the pixel unit 10. The thing of the form distributed separately may be sufficient. In the latter case, it is preferable that the horizontal scanning unit that performs readout scanning (horizontal scanning) in the row direction is also arranged separately on each edge side so that each can operate independently.

たとえば、列並列にCDS処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、CDS処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数(たとえば2つ分)の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態や、N本おき(Nは正の整数;間にN−1本を配する)のN本分の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。   For example, as a typical example in which a CDS processing function unit and a digital conversion unit are provided in parallel in a column, a CDS processing function unit and a digital conversion unit are arranged for each vertical column in a portion called a column area provided on the output side of the imaging unit. And is a column type that sequentially reads out to the output side. In addition to the column type, a configuration in which one CDS processing function unit or digital conversion unit is assigned to a plurality of adjacent (for example, two) vertical signal lines 19 (vertical columns), or every N (N is It is also possible to adopt a form in which one CDS processing function unit or digital conversion unit is assigned to N vertical signal lines 19 (vertical columns) of a positive integer (with N−1 lines in between).

カラム型を除くものは、何れの形態も、複数の垂直信号線19(垂直列)が1つのCDS処理機能部やデジタル変換部を共通に使用する構成となるので、画素部10側から供給される複数列分の画素信号を1つのCDS処理機能部やデジタル変換部に供給する切替回路(スイッチ)を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。   Except for the column type, in any form, since a plurality of vertical signal lines 19 (vertical columns) commonly use one CDS processing function unit and digital conversion unit, they are supplied from the pixel unit 10 side. A switching circuit (switch) that supplies pixel signals for a plurality of columns to one CDS processing function unit or digital conversion unit is provided. Depending on the subsequent processing, it is necessary to take measures such as providing a memory for holding the output signal.

何れにしても、複数の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。   In any case, the signal processing of each pixel signal is read out in units of pixel columns by adopting a form in which one CDS processing function unit or digital conversion unit is assigned to a plurality of vertical signal lines 19 (vertical columns). By performing the processing later, the configuration in each unit pixel can be simplified and the number of pixels of the image sensor can be reduced, the size can be reduced, and the cost can be reduced as compared with the case where the same signal processing is performed in each unit pixel.

また、列並列に配された複数の信号処理部にて1行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で1つのCDS処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。   In addition, since a plurality of signal processing units arranged in parallel in a column can simultaneously process pixel signals for one row, one CDS processing function unit or digital conversion unit is provided on the output circuit side or outside the device. Therefore, the signal processing unit can be operated at a low speed as compared with the case where processing is performed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like. In other words, when the power consumption and bandwidth performance are the same, the entire sensor can be operated at high speed.

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路(スイッチ)が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。   In the case of a column type configuration, it can be operated at a low speed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like, and has an advantage that a switching circuit (switch) is unnecessary. In the following embodiments, this column type will be described unless otherwise specified.

図11に示すように、第1実施形態の固体撮像装置1は、複数の単位画素3が行および列に配列された画素部(撮像部)10と、画素部10の外側に設けられた駆動制御部7と、カラム処理部26と、カラム処理部26にAD変換用の参照電圧を供給する参照信号生成部27と、出力回路28とを備えている。   As shown in FIG. 11, the solid-state imaging device 1 according to the first embodiment includes a pixel unit (imaging unit) 10 in which a plurality of unit pixels 3 are arranged in rows and columns, and a drive provided outside the pixel unit 10. A control unit 7, a column processing unit 26, a reference signal generation unit 27 that supplies a reference voltage for AD conversion to the column processing unit 26, and an output circuit 28 are provided.

なお、カラム処理部26の前段または後段には、必要に応じて信号増幅機能を持つAGC(Auto Gain Control) 回路などをカラム処理部26と同一の半導体領域に設けることも可能である。カラム処理部26の前段でAGCを行なう場合にはアナログ増幅、カラム処理部26の後段でAGCを行なう場合にはデジタル増幅となる。nビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。   In addition, an AGC (Auto Gain Control) circuit having a signal amplification function or the like can be provided in the same semiconductor region as the column processing unit 26 as needed before or after the column processing unit 26. When AGC is performed before the column processing unit 26, analog amplification is performed. When AGC is performed after the column processing unit 26, digital amplification is performed. If the n-bit digital data is simply amplified, the gradation may be lost. Therefore, it is preferable to perform digital conversion after amplification by analog.

駆動制御部7は、画素部10の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部7としては、列アドレスや列走査を制御する水平走査回路(列走査回路)12と、行アドレスや行走査を制御する垂直走査回路(行走査回路)14と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部20とを備えている。   The drive control unit 7 has a control circuit function for sequentially reading signals from the pixel unit 10. For example, the drive control unit 7 includes a horizontal scanning circuit (column scanning circuit) 12 that controls column addresses and column scanning, a vertical scanning circuit (row scanning circuit) 14 that controls row addresses and row scanning, and an internal clock. And a communication / timing control unit 20 having a function such as generation.

なお、図中、通信・タイミング制御部20の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部23を設けるようにしてもよい。通信・タイミング制御部20は、端子5aを介して入力される入力ロック(マスタークロック)CLK0やクロック変換部23で生成された高速クロックに基づいて内部クロックを生成する。   In the drawing, as shown by a dotted line in the vicinity of the communication / timing control unit 20, the clock conversion unit 23 is an example of a high-speed clock generation unit that generates a pulse having a clock frequency higher than the input clock frequency. May be provided. The communication / timing control unit 20 generates an internal clock based on the input lock (master clock) CLK0 input via the terminal 5a or the high-speed clock generated by the clock conversion unit 23.

クロック変換部23で生成された高速クロックを源とする信号を用いることで、AD変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部26から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データD1を出力することもできる。こうすることで、AD変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。   By using a signal derived from the high-speed clock generated by the clock converter 23, AD conversion processing and the like can be operated at high speed. Also, motion extraction and compression processing requiring high-speed calculation can be performed using a high-speed clock. Also, the parallel data output from the column processing unit 26 can be converted into serial data and the video data D1 can be output outside the device. By doing so, it is possible to adopt a configuration in which high-speed operation output is performed with a smaller number of terminals than the number of bits of digital data after AD conversion.

クロック変換部23は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部23は、通信・タイミング制御部20から低速クロックCLK2を受け取り、それを元にして2倍以上高い周波数のクロックを生成する。クロック変換部23の逓倍回路としては、k1を低速クロックCLK2の周波数の倍数としたときk1逓倍回路を設ければよく、周知の様々な回路を利用することができる。   The clock converter 23 includes a multiplier circuit that generates a pulse having a clock frequency faster than the input clock frequency. The clock conversion unit 23 receives the low-speed clock CLK2 from the communication / timing control unit 20, and generates a clock having a frequency twice or more higher based on the low-speed clock CLK2. As a multiplication circuit of the clock converter 23, a k1 multiplication circuit may be provided when k1 is a multiple of the frequency of the low-speed clock CLK2, and various known circuits can be used.

図11では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。この単位画素3は、典型的には、受光素子(電荷生成部)としてのフォトダイオードと、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプとから構成される。   In FIG. 11, some of the rows and columns are omitted for the sake of simplicity, but in reality, tens to thousands of unit pixels 3 are arranged in each row and each column. The unit pixel 3 is typically composed of a photodiode as a light receiving element (charge generation unit) and an in-pixel amplifier having an amplifying semiconductor element (for example, a transistor).

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な4つのトランジスタからなる構成のものを使用することができる。   As the intra-pixel amplifier, for example, a floating diffusion amplifier configuration is used. As an example, with respect to the charge generation unit, a read selection transistor that is an example of a charge readout unit (transfer gate unit / read gate unit), a reset transistor that is an example of a reset gate unit, a vertical selection transistor, and a floating diffusion As a CMOS sensor having a source follower-amplifying transistor, which is an example of a detection element for detecting a change in potential, a sensor composed of four general-purpose transistors can be used.

あるいは、特許第2708455号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線(DRN)に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線(TRF)を介して走査される読出選択用トランジスタ(転送ゲート部)を有する、3つのトランジスタからなる構成のものを使用することもできる。   Alternatively, as described in Japanese Patent No. 2708455, an amplifying transistor connected to a drain line (DRN) for amplifying a signal voltage corresponding to the signal charge generated by the charge generating unit, and the charge generating unit It is also possible to use a transistor composed of three transistors, each having a reset transistor for resetting and a read selection transistor (transfer gate portion) scanned from a vertical shift register via a transfer wiring (TRF). .

また、駆動制御部7の他の構成要素として、水平走査回路12、垂直走査回路14、および通信・タイミング制御部20が設けられている。水平走査回路12は、カラム処理部26からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部7の各要素は、画素部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。   Further, as other components of the drive control unit 7, a horizontal scanning circuit 12, a vertical scanning circuit 14, and a communication / timing control unit 20 are provided. The horizontal scanning circuit 12 has a function of a reading scanning unit that reads a count value from the column processing unit 26. Each element of these drive control units 7 is formed integrally with a pixel unit 10 in a semiconductor region such as single crystal silicon using a technique similar to a semiconductor integrated circuit manufacturing technique, and is a solid-state imaging which is an example of a semiconductor system It is configured as an element (imaging device).

単位画素3は、行選択のための行制御線15を介して垂直走査回路14と、また垂直信号線19を介してカラムAD回路25が垂直列ごとに設けられているカラム処理部26と、それぞれ接続されている。ここで、行制御線15は垂直走査回路14から画素に入る配線全般を示す。   The unit pixel 3 includes a column processing unit 26 in which a vertical scanning circuit 14 is provided via a row control line 15 for row selection, and a column AD circuit 25 is provided for each vertical column via a vertical signal line 19; Each is connected. Here, the row control line 15 indicates the entire wiring that enters the pixel from the vertical scanning circuit 14.

水平走査回路12や垂直走査回路14は、後述のようにデコーダを含んで構成され、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答してシフト動作(走査)を開始するようになっている。このため、行制御線15には、単位画素3を駆動するための種々のパルス信号(たとえば、リセットパルスRST、転送パルスTRF、DRN制御パルスDRNなど)が含まれる。   The horizontal scanning circuit 12 and the vertical scanning circuit 14 include a decoder as will be described later, and start a shift operation (scanning) in response to control signals CN1 and CN2 given from the communication / timing control unit 20. It has become. Therefore, the row control line 15 includes various pulse signals (for example, a reset pulse RST, a transfer pulse TRF, a DRN control pulse DRN, etc.) for driving the unit pixel 3.

通信・タイミング制御部20は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子5aを介してマスタークロックCLK0を受け取り、また端子5bを介して動作モードなどを指令するデータDATAを受け取り、さらに固体撮像装置1の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。   Although not shown, the communication / timing control unit 20 is a master via a functional block of a timing generator TG (an example of a read address control device) that supplies a clock signal necessary for the operation of each unit and a pulse signal of a predetermined timing, and a terminal 5a. A communication interface functional block that receives the clock CLK0, receives data DATA for instructing an operation mode and the like via the terminal 5b, and outputs data including information of the solid-state imaging device 1;

たとえば、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。   For example, the horizontal address signal is output to the horizontal decoder 12a and the vertical address signal is output to the vertical decoder 14a, and each decoder 12a, 14a receives it and selects a corresponding row or column.

この際、単位画素3を2次元マトリックス状に配置してあるので、画素信号生成部5により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号(本例ではデジタル化された画素データ)を出力側へ読み出す(水平)スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。   At this time, since the unit pixels 3 are arranged in a two-dimensional matrix, analog pixel signals generated by the pixel signal generation unit 5 and output in the column direction via the vertical signal lines 19 are arranged in a row unit (column parallel). (In) Scan (access) to read (vertical) scan, and then access the row direction, which is the arrangement direction of vertical columns, and read out pixel signals (in this example, digitized pixel data) to the output side (horizontal) scan By performing reading, it is preferable to speed up reading of pixel signals and pixel data. Of course, not only scanning reading but also random access for reading out only the information of the necessary unit pixel 3 is possible by directly addressing the unit pixel 3 to be read out.

また、第1実施形態の通信・タイミング制御部20では、端子5aを介して入力されるマスタークロック(マスタークロック)CLK0と同じ周波数のクロックCLK1や、それを2分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路12、垂直走査回路14、カラム処理部26などに供給する。以下、2分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。   Further, in the communication / timing control unit 20 of the first embodiment, the clock CLK1 having the same frequency as the master clock (master clock) CLK0 input via the terminal 5a, or a clock obtained by dividing the clock CLK1 by two or more is divided. A low-speed clock is supplied to each part in the device, for example, the horizontal scanning circuit 12, the vertical scanning circuit 14, and the column processing unit 26. Hereinafter, the clocks divided by two and the clocks having a frequency lower than that are collectively referred to as a low-speed clock CLK2.

垂直走査回路14は、画素部10の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する(画素部10の行を選択する)垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上(行方向)の単位画素3に対する行制御線15にパルスを供給して駆動する垂直駆動回路14bとを有する。なお、垂直デコーダ14aは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。   The vertical scanning circuit 14 selects a row of the pixel unit 10 and supplies a necessary pulse to the row. For example, a vertical decoder 14a that defines a readout row in the vertical direction (selects a row of the pixel unit 10), and a row control line 15 for the unit pixel 3 on the readout address (in the row direction) defined by the vertical decoder 14a. And a vertical drive circuit 14b for driving by supplying a pulse. Note that the vertical decoder 14a selects a row for electronic shutter, in addition to a row from which a signal is read.

水平走査回路12は、低速クロックCLK2に同期してカラム処理部26のカラムAD回路25を順番に選択し、その信号を水平信号線(水平出力線)18に導くものである。たとえば、水平方向の読出列を規定する(カラム処理部26内の個々のカラムAD回路25を選択する)水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、カラム処理部26の各信号を水平信号線18に導く水平駆動回路12bとを有する。なお、水平信号線18は、たとえばカラムAD回路25が取り扱うビット数n(nは正の整数)分、たとえば10(=n)ビットならば、そのビット数分に対応して10本配置される。   The horizontal scanning circuit 12 sequentially selects the column AD circuit 25 of the column processing unit 26 in synchronization with the low-speed clock CLK2, and guides the signal to a horizontal signal line (horizontal output line) 18. For example, a horizontal decoder 12a that defines a horizontal readout column (selects each column AD circuit 25 in the column processor 26), and each of the column processors 26 according to a read address defined by the horizontal decoder 12a. A horizontal drive circuit 12b for guiding a signal to the horizontal signal line 18. For example, if the number of horizontal signal lines 18 is n (n is a positive integer) handled by the column AD circuit 25, for example, 10 (= n) bits, 10 horizontal signal lines 18 are arranged corresponding to the number of bits. .

このような構成の固体撮像装置1において、単位画素3から出力された画素信号は、垂直列ごとに、垂直信号線19を介して、カラム処理部26のカラムAD回路25に供給される。   In the solid-state imaging device 1 having such a configuration, the pixel signal output from the unit pixel 3 is supplied to the column AD circuit 25 of the column processing unit 26 via the vertical signal line 19 for each vertical column.

カラム処理部26の各カラムAD回路25は、1列分の画素の信号を受けて、その信号を処理する。たとえば、各カラムAD回路25は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば10ビットのデジタルデータに変換するADC(Analog Digital Converter)回路を持つ。   Each column AD circuit 25 of the column processing unit 26 receives a pixel signal for one column and processes the signal. For example, each column AD circuit 25 has an ADC (Analog Digital Converter) circuit that converts an analog signal into, for example, 10-bit digital data using, for example, a low-speed clock CLK2.

ADC回路の構成については、詳細は後述するが、コンパレータ(電圧比較器)にランプ状の参照信号(参照電圧)RAMPを供給すると同時にクロック信号でのカウント(計数)を開始し、垂直信号線19を介して入力されたアナログの画素信号を参照信号RAMPと比較することによってパルス信号が得られるまでカウントすることでAD変換を行なう。   Although the details of the configuration of the ADC circuit will be described later, the ramp-like reference signal (reference voltage) RAMP is supplied to the comparator (voltage comparator), and at the same time, counting with the clock signal is started. A / D conversion is performed by counting until the pulse signal is obtained by comparing the analog pixel signal input via the reference signal RAMP.

また、この際、回路構成を工夫することで、AD変換とともに、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル(ノイズレベル)と真の(受光光量に応じた)信号レベルVsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除くことができる。   At this time, by devising the circuit configuration, the signal level (noise level) immediately after the pixel reset and true (for the voltage mode pixel signal input via the vertical signal line 19 as well as AD conversion) are true ( It is possible to perform processing for obtaining a difference from the signal level Vsig (in accordance with the amount of received light). Thereby, it is possible to remove a noise signal component called fixed pattern noise (FPN) or reset noise.

このカラムAD回路25でデジタル化された画素データは、水平走査回路12からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線18に伝達され、さらに出力回路28に入力される。なお、10ビットは一例であって、10ビット未満(たとえば8ビット)や10ビットを超えるビット数(たとえば14ビット)など、その他のビット数としてもよい。   The pixel data digitized by the column AD circuit 25 is transmitted to the horizontal signal line 18 through a horizontal selection switch (not shown) driven by a horizontal selection signal from the horizontal scanning circuit 12, and further input to the output circuit 28. The Note that 10 bits is an example, and other bit numbers such as less than 10 bits (for example, 8 bits) and more than 10 bits (for example, 14 bits) may be used.

このような構成によって、電荷生成部としての受光素子が行列状に配された画素部10からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部10に対応する1枚分の画像すなわちフレーム画像が、画素部10全体の画素信号の集合で示されることとなる。   With such a configuration, pixel signals are sequentially output for each vertical column for each row from the pixel unit 10 in which light receiving elements as charge generation units are arranged in a matrix. Then, one image corresponding to the pixel unit 10 in which the light receiving elements are arranged in a matrix, that is, a frame image, is shown as a set of pixel signals of the entire pixel unit 10.

<参照信号生成部とカラムAD回路の詳細>
参照信号生成部27は、DA変換回路(DAC;Digital Analog Converter)27aを有して構成されており、通信・タイミング制御部20からの制御データCN4に基づき、カウントクロックCK0に同期して、階段状の鋸歯状波(ランプ波形)を生成して、カラム処理部26の個々のカラムAD回路25に、この生成した鋸歯状波をAD変換用の参照電圧(ADC基準信号)として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。
<Details of reference signal generator and column AD circuit>
The reference signal generation unit 27 includes a DA converter circuit (DAC: Digital Analog Converter) 27a, and is stepped in synchronization with the count clock CK0 based on the control data CN4 from the communication / timing control unit 20. A sawtooth wave (ramp waveform) is generated, and the generated sawtooth wave is supplied to each column AD circuit 25 of the column processing unit 26 as a reference voltage (ADC standard signal) for AD conversion. It has become. Although illustration is omitted, a filter for preventing noise may be provided.

なお、この階段状の鋸歯状波は、クロック変換部23からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子5aを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。   This step-like sawtooth wave is generated based on a high-speed clock from the clock conversion unit 23, for example, a multiplication clock generated by a multiplication circuit, and thus based on the master clock CLK0 input via the terminal 5a. It can be changed faster than it generates.

通信・タイミング制御部20から参照信号生成部27のDA変換回路27aに供給する制御データCN4は、比較処理ごとのランプ電圧が同じ傾き(変化率)となるように、時間に対するデジタルデータの変化率を同じにする。具体的には、単位時間ごとに1ずつカウント値を変化させるのがよい。   The control data CN4 supplied from the communication / timing controller 20 to the DA converter circuit 27a of the reference signal generator 27 has a digital data change rate with respect to time so that the ramp voltage for each comparison process has the same slope (change rate). To be the same. Specifically, the count value is preferably changed by 1 every unit time.

カラムAD回路25は、参照信号生成部27のDA変換回路27aで生成される参照信号RAMPと、行制御線15(H0,H1,…)ごとに単位画素3から垂直信号線19(V0,V1,…)を経由し得られるアナログの画素信号とを比較する電圧比較部(コンパレータ)252と、電圧比較部252が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部254とを備えて構成されnビットAD変換機能を有している。   The column AD circuit 25 includes the reference signal RAMP generated by the DA conversion circuit 27a of the reference signal generation unit 27 and the vertical signal line 19 (V0, V1) from the unit pixel 3 for each row control line 15 (H0, H1,...). ,...), And a counter unit 254 that counts the time until the voltage comparison unit 252 completes the comparison process and holds the result. And has an n-bit AD conversion function.

通信・タイミング制御部20は、電圧比較部252が画素信号のリセット成分ΔVと信号成分Vsig の何れについて比較処理を行なっているのかに応じてカウンタ部254におけるカウント処理のモードを切り替える制御部の機能を持つ。   The communication / timing control unit 20 functions as a control unit that switches the count processing mode in the counter unit 254 according to which of the reset component ΔV and the signal component Vsig of the pixel signal the voltage comparison unit 252 is performing comparison processing. have.

通信・タイミング制御部20から各カラムAD回路25のカウンタ部254には、クロックCK0の他に、カウンタ部254がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための切替制御信号SLと、アップカウントとダウンカウントのカウントモードを切り替えた際にカウント値の連続性を維持するための切替制御信号FLとが入力されている。   Switching control for instructing the counter unit 254 of each column AD circuit 25 from the communication / timing control unit 20 in addition to the clock CK0, whether the counter unit 254 operates in the down-count mode or the up-count mode. A signal SL and a switching control signal FL for maintaining the continuity of the count value when the count mode of up-counting and down-counting is switched are input.

電圧比較部252の一方の入力端子RAMPは、他の電圧比較部252の入力端子RAMPと共通に、参照信号生成部27で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線19が接続され、画素部10からの画素信号電圧が個々に入力される。電圧比較部252の出力信号はカウンタ部254に供給される。   One input terminal RAMP of the voltage comparison unit 252 receives the step-like reference signal RAMP generated by the reference signal generation unit 27 in common with the input terminal RAMP of the other voltage comparison unit 252, and inputs to the other input terminal. Are connected to the vertical signal lines 19 of the corresponding vertical columns, and the pixel signal voltages from the pixel unit 10 are individually inputted. The output signal of the voltage comparison unit 252 is supplied to the counter unit 254.

カウンタ部254のクロック端子CKには、他のカウンタ部254のクロック端子CKと共通に、通信・タイミング制御部20からカウントクロックCK0が入力されている。   The count clock CK0 from the communication / timing control unit 20 is input to the clock terminal CK of the counter unit 254 in common with the clock terminals CK of the other counter units 254.

このカウンタ部254は、その構成については図示を割愛するが、図21に示したラッチで構成されたデータ記憶部255の配線形態を同期カウンタ形式に変更することで実現でき、1本のカウントクロックCK0の入力で、内部カウントを行なうようになっている。カウントクロックCK0も、階段状の電圧波形と同様に、クロック変換部23からの高速クロック(たとえば逓倍クロック)を元に生成することで、端子5aを介して入力されるマスタークロックCLK0より高速にすることができる。   The counter unit 254 is not shown in its configuration, but can be realized by changing the wiring form of the data storage unit 255 configured by the latch shown in FIG. An internal count is performed by inputting CK0. Similarly to the stepped voltage waveform, the count clock CK0 is generated based on a high-speed clock (for example, a multiplied clock) from the clock conversion unit 23, so that the count clock CK0 is faster than the master clock CLK0 input through the terminal 5a. be able to.

n個のラッチの組合せでnビットのカウンタ部254を実現でき、図21に示した2系統のn個のラッチで構成されたデータ記憶部255の回路規模に対して半分になる。加えて、カウンタ部24が不要になるから、全体としては、図21に示した構成よりも大幅にコンパクトになる。   An n-bit counter unit 254 can be realized by a combination of n latches, which is halved with respect to the circuit scale of the data storage unit 255 configured by n latches of two systems shown in FIG. In addition, since the counter unit 24 is not required, the overall configuration is significantly more compact than the configuration shown in FIG.

ここで、第1実施形態のカウンタ部254は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ(U/D CNT)を用いて、ダウンカウント動作とアップカウント動作とを切り替えて(具体的には交互に)カウント処理を行なうことが可能に構成されている点に特徴を有する。   Here, the counter unit 254 of the first embodiment switches between a down-count operation and an up-count operation using a common up-down counter (U / D CNT) regardless of the count mode, as will be described in detail later. It is characterized in that it is configured to be able to perform a counting process (specifically alternately).

また、第1実施形態のカウンタ部254は、カウント出力値がカウントクロックCK0に非同期で出力される非同期カウンタを使用する。具体的には、上記図1〜図4にて説明した第1実施形態のカウンタ回路400を基本要素に備えたものを使用する。   The counter unit 254 of the first embodiment uses an asynchronous counter whose count output value is output asynchronously to the count clock CK0. Specifically, a circuit having the counter circuit 400 of the first embodiment described in FIGS. 1 to 4 as a basic element is used.

同期カウンタの場合、全てのフリップフロップ(カウンタの基本要素)の動作がカウントクロックCK0で制限されるのに対して、非同期カウンタは、その動作制限周波数が最初のフリップフロップ(カウンタの基本要素)の制限周波数でのみ決められるため高速動作に適する。よって、より高周波数動作が要求される場合には、カウンタ部254としては、非同期カウンタの使用が好ましい。   In the case of a synchronous counter, the operation of all flip-flops (basic elements of the counter) is limited by the count clock CK0, whereas in the asynchronous counter, the operation limiting frequency of the first flip-flop (basic element of the counter) is limited. Suitable for high-speed operation because it is determined only by the limit frequency. Therefore, when higher frequency operation is required, it is preferable to use an asynchronous counter as the counter unit 254.

カウンタ部254には、水平走査回路12から制御線12cを介して制御パルスが入力される。カウンタ部254は、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。   A control pulse is input to the counter unit 254 from the horizontal scanning circuit 12 through the control line 12c. The counter unit 254 has a latch function for holding the count result, and holds the counter output value until an instruction by a control pulse through the control line 12c is given.

このような構成のカラムAD回路25は、先にも述べたように、垂直信号線19(V0,V1,…)ごとに配置され、列並列構成のADCブロックであるカラム処理部26が構成される。   As described above, the column AD circuit 25 having such a configuration is arranged for each vertical signal line 19 (V0, V1,...), And a column processing unit 26 that is an ADC block having a column parallel configuration is configured. The

個々のカラムAD回路25の出力側は、水平信号線18に接続されている。先にも述べたように、水平信号線18は、カラムAD回路25のビット幅であるnビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路を経由して出力回路28に接続される。   The output side of each column AD circuit 25 is connected to the horizontal signal line 18. As described above, the horizontal signal line 18 has a signal line corresponding to the n-bit width which is the bit width of the column AD circuit 25, and passes through n sense circuits corresponding to the respective output lines (not shown). Then, the output circuit 28 is connected.

このような構成において、カラムAD回路25は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部252では、参照信号生成部27からのランプ波形電圧と、垂直信号線19を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部252のコンパレータ出力が反転(本例ではHレベルからLレベルへ遷移)する。   In such a configuration, the column AD circuit 25 performs a count operation in the pixel signal readout period and outputs a count result at a predetermined timing. That is, first, the voltage comparison unit 252 compares the ramp waveform voltage from the reference signal generation unit 27 with the pixel signal voltage input via the vertical signal line 19, and if both voltages are the same, the voltage comparison The comparator output of the unit 252 is inverted (in this example, transition from H level to L level).

カウンタ部254は、参照信号生成部27から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部254に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。   The counter unit 254 starts the count operation in the down-count mode or the up-count mode in synchronization with the ramp waveform voltage generated from the reference signal generation unit 27, and the counter unit 254 is notified of the inverted information of the comparator output. Then, the count operation is stopped and the AD conversion is completed by latching (holding / storing) the count value at that time as pixel data.

この後、カウンタ部254は、所定のタイミングで水平走査回路12から制御線12cを介して入力される水平選択信号CH(i)によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部26外や画素部10を有するチップ外へ出力端子5cから出力する。   Thereafter, the counter unit 254 sequentially stores the stored and held pixel data based on the shift operation by the horizontal selection signal CH (i) input from the horizontal scanning circuit 12 via the control line 12c at a predetermined timing. The data is output from the output terminal 5 c to the outside of the column processing unit 26 and the chip having the pixel unit 10.

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置1の構成要素に含まれる場合がある。   Although not specifically illustrated because it is not directly related to the description of the present embodiment, other various signal processing circuits may be included in the components of the solid-state imaging device 1.

<カウンタ部の構成例;第1例>
図12は、カウンタ部254の第1の構成例を示す回路ブロック図である。この第1例では、非同期カウンタの基本構成は、上記図1〜図4にて説明した第1実施形態のカウンタ回路400と同様であるが、図2に示した第1実施形態のカウンタ回路400における初段のフリップフロップ412のクロック端子CKへのクロック信号の入力を、電圧比較部252の比較結果に基づいて制御するゲート回路を追加している点に特徴を有する。
<Configuration Example of Counter Unit; First Example>
FIG. 12 is a circuit block diagram illustrating a first configuration example of the counter unit 254. In this first example, the basic configuration of the asynchronous counter is the same as that of the counter circuit 400 of the first embodiment described with reference to FIGS. 1 to 4, but the counter circuit 400 of the first embodiment shown in FIG. 1 is characterized in that a gate circuit for controlling the input of the clock signal to the clock terminal CK of the first stage flip-flop 412 based on the comparison result of the voltage comparator 252 is added.

具体的には、第1例のカウンタ部254は、2入力型のAND(論理積)ゲート472を備え、その出力が初段のフリップフロップ412のクロック端子に接続されている。ANDゲート472の一方の入力端子には電圧比較部252の比較結果が入力され、他方の入力端子には、通信・タイミング制御部20からカウンタクロックCK0が入力されている。   Specifically, the counter unit 254 of the first example includes a 2-input type AND (logical product) gate 472, and its output is connected to the clock terminal of the flip-flop 412 in the first stage. The comparison result of the voltage comparator 252 is input to one input terminal of the AND gate 472, and the counter clock CK 0 is input from the communication / timing controller 20 to the other input terminal.

このような構成により、初段のフリップフロップ412のクロック端子への入力クロックが、電圧比較部252の出力とカウンタクロックCK0との論理積(AND)となり、これによって、電圧比較部252による比較期間に応じたカウントが可能となる。   With such a configuration, the input clock to the clock terminal of the flip-flop 412 in the first stage becomes a logical product (AND) of the output of the voltage comparison unit 252 and the counter clock CK0, and thus, in the comparison period by the voltage comparison unit 252. It is possible to count accordingly.

すなわち、通信・タイミング制御部20は、参照信号生成部27による参照信号RAMPの生成を起動するべく、制御データCN4とカウントクロックCK0とを参照信号生成部27に供給する。参照信号生成部27は、制御データCN4に応じた初期値からカウントクロックCK0に同期してカウント動作を開始し、クロックごとに決まった段階で電圧を低下させることにより階段状のランプ波形を生成し、これを参照信号RAMPとして電圧比較部252に供給する。   That is, the communication / timing control unit 20 supplies the control data CN4 and the count clock CK0 to the reference signal generation unit 27 in order to activate the generation of the reference signal RAMP by the reference signal generation unit 27. The reference signal generation unit 27 starts a count operation in synchronization with the count clock CK0 from an initial value corresponding to the control data CN4, and generates a stepped ramp waveform by decreasing the voltage at a predetermined stage for each clock. This is supplied to the voltage comparator 252 as a reference signal RAMP.

電圧比較部252は、ランプ波形状の参照信号RAMPと、単位画素3からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、一致したとき、比較出力をローレベルにする。   The voltage comparison unit 252 searches for a point where the ramp-shaped reference signal RAMP and the voltage of each of the reference component and the signal component in the pixel signal from the unit pixel 3 match, and if they match, sets the comparison output to a low level. .

カウンタ部254には、参照信号生成部27に供給されるカウンタクロックCK0が共通に供給される。ANDゲート262は、このカウンタクロックCK0を、電圧比較部252から供給された比較出力でゲートする。   The counter unit 254 is commonly supplied with the counter clock CK0 supplied to the reference signal generation unit 27. The AND gate 262 gates the counter clock CK0 with the comparison output supplied from the voltage comparison unit 252.

こうすることで、比較に使用された参照信号RAMPが、画素信号における基準成分や信号成分に応じた電圧より小さくなると、非同期型のカウンタ回路400の初段のフリップフロップ412に供給されるカウントクロックが停止されるため、これ以上のカウント動作が行なわれない。よって、最終的に各フリップフロップ410に書かれた値が、画素信号における基準成分や信号成分に応じた電圧をデジタル値に変換したものとなる。   In this way, when the reference signal RAMP used for the comparison becomes smaller than the voltage corresponding to the reference component or signal component in the pixel signal, the count clock supplied to the first flip-flop 412 of the asynchronous counter circuit 400 is Since it is stopped, no further counting operation is performed. Therefore, the value finally written in each flip-flop 410 is a value obtained by converting the voltage corresponding to the reference component or signal component in the pixel signal into a digital value.

つまり、カウンタ部254は、電圧比較部252における比較処理で用いるランプ波形状の参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた信号と参照信号RAMPとが一致した時点までをカウントクロックCK0でカウント(計数)することで、基準成分や信号成分の大きさに対応したデジタルデータを得ることができる。   In other words, the counter unit 254 starts from the generation time of the ramp waveform reference signal RAMP used in the comparison process in the voltage comparison unit 252 until the signal corresponding to the reference component or the signal component in the pixel signal matches the reference signal RAMP. Is counted with the count clock CK0, so that digital data corresponding to the size of the reference component and the signal component can be obtained.

<カウンタ部の構成例;第2例>
図13は、カウンタ部254の第2の構成例を示す回路ブロック図(図13(A))と、その動作を説明するタイミングチャート(図13(B))である。この第2例では、非同期カウンタの基本構成は、第1例と同様に、図2に示した第1実施形態のカウンタ回路400と同様であるが、初段のフリップフロップ412のクロック端子CKへのクロック信号の入力を制御するANDゲート472の前段に、ポジティブエッジ型のD型フリップフロップ474と遅延回路476とを追加している。
<Configuration Example of Counter Unit; Second Example>
FIG. 13 is a circuit block diagram (FIG. 13A) showing a second configuration example of the counter unit 254 and a timing chart (FIG. 13B) for explaining the operation thereof. In the second example, the basic configuration of the asynchronous counter is the same as that of the counter circuit 400 of the first embodiment shown in FIG. 2 as in the first example, but the asynchronous counter is connected to the clock terminal CK of the flip-flop 412 in the first stage. A positive edge type D flip-flop 474 and a delay circuit 476 are added before the AND gate 472 for controlling the input of the clock signal.

遅延回路476としては、図13(B)に示すように、通信・タイミング制御部20からカウンタクロックCK0を所定期間(たとえば1クロック分の範囲内)だけ遅延させることのできるものであればよく、ゲート遅延を利用するなど、公知の種々の回路構成を採ることができる。   The delay circuit 476 may be any circuit that can delay the counter clock CK0 from the communication / timing control unit 20 by a predetermined period (for example, within a range of one clock) as shown in FIG. Various known circuit configurations such as gate delay can be used.

D型フリップフロップ474のD入力端子には電圧比較部252の比較結果が入力され、クロック端子CKには通信・タイミング制御部20からカウンタクロックCK0が入力され、非反転出力QがANDゲート472の一方の入力端子に入力されている。これにより、図13(B)に示すように、D型フリップフロップ474の出力は、比較器出力がカウンタクロックCK0の立上りエッジに同期して出力される。   The comparison result of the voltage comparison unit 252 is input to the D input terminal of the D flip-flop 474, the counter clock CK 0 is input from the communication / timing control unit 20 to the clock terminal CK, and the non-inverted output Q is the AND gate 472. The signal is input to one input terminal. As a result, as shown in FIG. 13B, the output of the D-type flip-flop 474 is output in synchronization with the rising edge of the counter clock CK0.

また、通信・タイミング制御部20からカウンタクロックCK0が遅延回路476を介してANDゲート472の他方の入力端子に入力されている。そして、ANDゲート472の出力が、初段のフリップフロップ412のクロック端子に接続されている。   The counter clock CK 0 is input from the communication / timing control unit 20 to the other input terminal of the AND gate 472 via the delay circuit 476. The output of the AND gate 472 is connected to the clock terminal of the first stage flip-flop 412.

第1例の構成では、クロック信号の初段のフリップフロップ412のクロック端子CKへの入力を制御する機能要素として、ANDゲート472を用いていたが、このような単純な論理積(AND)を利用する場合、タイミングのずれなどによるグリッジやその他のノイズなどの影響が生じる可能性がある。   In the configuration of the first example, the AND gate 472 is used as a functional element for controlling the input of the clock signal to the clock terminal CK of the flip-flop 412 at the first stage, but such a simple logical product (AND) is used. In such a case, there is a possibility that a glitch or other noise may be caused by a timing shift.

これに対して、第2例の構成のように、比較器出力をカウンタクロックCK0のエッジ(本例では立上りエッジ)で同期させた上で論理積(AND)を取ることで、電圧比較部252の比較結果をカウンタクロックCK0に同期して初段のフリップフロップ412のクロック端子に取り込むことができ、グリッジなどの影響の危険が少なくなり、より好ましい。   On the other hand, as in the configuration of the second example, the comparator output is synchronized with the edge of the counter clock CK0 (rising edge in this example), and the logical product (AND) is taken to obtain the voltage comparator 252. This comparison result can be taken into the clock terminal of the first flip-flop 412 in synchronization with the counter clock CK0, and the risk of the influence of glitches and the like is reduced, which is more preferable.

なお、図12および図13に示したカウンタ部254では、非同期カウンタの基本構成として、図2に示した第1実施形態のカウンタ回路400を用いていたが、第2や第3実施形態のカウンタ回路400,500を用いても、同様の考え方で、容易に同様な非同期アップダウンカウンタを構成することができる。   The counter unit 254 shown in FIGS. 12 and 13 uses the counter circuit 400 of the first embodiment shown in FIG. 2 as the basic configuration of the asynchronous counter, but the counter of the second and third embodiments. Even when the circuits 400 and 500 are used, a similar asynchronous up / down counter can be easily configured based on the same concept.

<固体撮像装置の動作;第1実施形態>
図14は、図11に示した第1実施形態の固体撮像装置1のカラムAD回路25における動作を説明するためのタイミングチャートである。画素部10の各単位画素3で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素3からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた信号と参照信号とが一致した時点までをカウントクロックでカウント(計数)することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。
<Operation of Solid-State Imaging Device; First Embodiment>
FIG. 14 is a timing chart for explaining the operation in the column AD circuit 25 of the solid-state imaging device 1 of the first embodiment shown in FIG. As a mechanism for converting an analog pixel signal sensed by each unit pixel 3 of the pixel unit 10 into a digital signal, for example, a ramp-wave reference signal RAMP descending with a predetermined inclination and a pixel signal from the unit pixel 3 are used. Search for a point where the voltages of the reference component and signal component match, and from the time when the reference signal RAMP used in this comparison processing is generated to the time when the signal corresponding to the reference component or signal component in the pixel signal matches the reference signal Is counted with a count clock to obtain a count value corresponding to each size of the reference component and the signal component.

ここで、垂直信号線19から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔVの後に信号成分Vsig が現れるものである。1回目の処理を基準成分(リセット成分ΔV)について行なう場合、2回目の処理は基準成分(リセット成分ΔV)に信号成分Vsig を加えた信号についての処理となる。以下具体的に説明する。   Here, the pixel signal output from the vertical signal line 19 is such that the signal component Vsig appears after the reset component ΔV including the noise of the pixel signal as a reference component as a time series. When the first process is performed on the reference component (reset component ΔV), the second process is performed on a signal obtained by adding the signal component Vsig to the reference component (reset component ΔV). This will be specifically described below.

1回目の読出しのため、先ず通信・タイミング制御部20は、カウンタ部254のカウント値を初期値“0”にリセットさせるとともに、切替制御信号SLをローレベルにしてカウンタ部254をダウンカウントモードに設定する。そして、任意の行Hxの単位画素3から垂直信号線19(V0,V1,…)への1回目の読出しが安定した後、通信・タイミング制御部20は、参照信号生成部27に向けて、参照信号RAMP生成用の制御データCN4を供給する。   For the first reading, the communication / timing control unit 20 first resets the count value of the counter unit 254 to the initial value “0” and sets the switching control signal SL to low level to put the counter unit 254 in the down-count mode. Set. Then, after the first reading from the unit pixel 3 in any row Hx to the vertical signal lines 19 (V0, V1,...) Is stabilized, the communication / timing control unit 20 is directed toward the reference signal generation unit 27. The control data CN4 for generating the reference signal RAMP is supplied.

これを受けて、参照信号生成部27は、電圧比較部252の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状(RAMP状)に時間変化させた階段状の波形(RAMP波形)を入力する。電圧比較部252は、このRAMP波形の比較電圧と画素部10から供給される任意の垂直信号線19(Vx)の画素信号電圧とを比較する。   In response to this, the reference signal generation unit 27 forms a stepped waveform (RAMP waveform) that is time-varying in a sawtooth shape (RAMP shape) as a whole as a comparison voltage to one input terminal RAMP of the voltage comparison unit 252. input. The voltage comparison unit 252 compares the RAMP waveform comparison voltage with the pixel signal voltage of an arbitrary vertical signal line 19 (Vx) supplied from the pixel unit 10.

電圧比較部252の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部252における比較時間を、行ごとに配置されたカウンタ部254で計測するために、参照信号生成部27から発せられるランプ波形電圧に同期して(t10)、カウンタ部254のクロック端子に通信・タイミング制御部20からカウントクロックCK0を入力し、1回目のカウント動作として、初期値“0”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。   Simultaneously with the input of the reference signal RAMP to the input terminal RAMP of the voltage comparator 252, the reference signal generator 27 emits the comparison time in the voltage comparator 252 to be measured by the counter unit 254 arranged for each row. In synchronization with the ramp waveform voltage (t10), the count clock CK0 is input from the communication / timing control unit 20 to the clock terminal of the counter unit 254, and down-counting is started from the initial value “0” as the first count operation. . That is, the count process is started in the negative direction.

電圧比較部252は、参照信号生成部27からのランプ状の参照信号RAMPと垂直信号線19を介して入力される画素信号電圧Vxとを比較し、双方の電圧が同じになったときに、コンパレータ出力をHレベルからLレベルへ反転させる(t12)。つまり、リセット成分Vrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Vrst の大きさに対応した時間経過後にアクティブロー(L)のパルス信号を生成して、カウンタ部254に供給する。   The voltage comparison unit 252 compares the ramp-shaped reference signal RAMP from the reference signal generation unit 27 with the pixel signal voltage Vx input via the vertical signal line 19, and when both voltages become the same, The comparator output is inverted from H level to L level (t12). That is, the voltage signal corresponding to the reset component Vrst is compared with the reference signal RAMP, and an active-low (L) pulse signal is generated after a time corresponding to the magnitude of the reset component Vrst and supplied to the counter unit 254. To do.

この結果を受けて、カウンタ部254は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する(t12)。つまり、電圧比較部252に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー(L)のパルス信号が得られるまでクロックCK0でカウント(計数)することで、リセット成分Vrst の大きさに対応したカウント値を得る。   In response to this result, the counter unit 254 stops the counting operation almost simultaneously with the inversion of the comparator output, and latches (holds / stores) the count value at that time as pixel data, thereby completing the AD conversion (t12). . In other words, down-counting is started with the generation of the ramp-shaped reference signal RAMP supplied to the voltage comparison unit 252, and counting (counting) with the clock CK0 until an active-low (L) pulse signal is obtained by the comparison process, A count value corresponding to the magnitude of the reset component Vrst is obtained.

通信・タイミング制御部20は、所定のダウンカウント期間を経過すると(t14)、電圧比較部252への制御データの供給と、カウンタ部254へのカウントクロックCK0の供給とを停止する。これにより、電圧比較部252は、ランプ状の参照信号RAMPの生成を停止する。   When a predetermined down-count period has elapsed (t14), the communication / timing control unit 20 stops supplying control data to the voltage comparison unit 252 and supply of the count clock CK0 to the counter unit 254. As a result, the voltage comparison unit 252 stops generating the ramp-shaped reference signal RAMP.

この1回目の読出し時は、画素信号電圧VxにおけるリセットレベルVrst を電圧比較部252で検知してカウント動作を行なっているので、単位画素3のリセット成分ΔVを読み出していることになる。   In the first reading, the reset level Vrst in the pixel signal voltage Vx is detected by the voltage comparison unit 252 and the count operation is performed. Therefore, the reset component ΔV of the unit pixel 3 is read.

このリセット成分ΔV内には、単位画素3ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルVrst は概ね全画素共通であるので、任意の垂直信号線19の画素信号電圧Vxにおけるリセット成分ΔVの出力値はおおよそ既知である。   The reset component ΔV includes noise that varies for each unit pixel 3 as an offset. However, since the variation of the reset component ΔV is generally small and the reset level Vrst is generally common to all pixels, the output value of the reset component ΔV in the pixel signal voltage Vx of the arbitrary vertical signal line 19 is approximately known.

したがって、1回目のリセット成分ΔVの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間(t10〜t14;比較期間)を短くすることが可能である。本実施形態では、リセット成分ΔVについての比較処理の最長期間を、7ビット分のカウント期間(128クロック)にして、リセット成分ΔVの比較を行なっている。   Therefore, at the time of reading the reset component ΔV for the first time, it is possible to shorten the down-count period (t10 to t14; comparison period) by adjusting the RAMP voltage. In this embodiment, the comparison of the reset component ΔV is performed by setting the longest period of the comparison process for the reset component ΔV to a count period (128 clocks) of 7 bits.

続いての2回目の読出し時には、リセット成分ΔVに加えて、単位画素3ごとの入射光量に応じた信号成分Vsig を読み出し、1回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部20は、切替制御信号SLをハイレベルにしてカウンタ部254をアップカウントモードに設定する(t16)。   In the subsequent second reading, in addition to the reset component ΔV, the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 is read, and the same operation as the first reading is performed. That is, first, the communication / timing control unit 20 sets the switching control signal SL to a high level and sets the counter unit 254 to the up-count mode (t16).

ここで、先にも説明したように、ダウンカウントモードからアップカウントモードに切り替えた際には、カウント値が破壊されてしまい、カウント値の連続性を維持することができず、カウントモードの切替え前後でカウント値を保ったまま連続してダウン/アップのカウントを行なうことができない。   Here, as described above, when switching from the down count mode to the up count mode, the count value is destroyed and the continuity of the count value cannot be maintained, and the count mode is switched. It is impossible to count down / up continuously while maintaining the count value before and after.

そこで、アップカウントモードでの比較処理やカウント動作を開始するためのカウントクロックCK0の供給に先立って、切替制御信号FLとして、アクティブHのワンショットパルスをカウンタ部254に供給する(t17〜t18)。これにより、非同期カウンタであるカウンタ部254を構成するフリップフロップ410のクロック端子を一旦強制的にハイレベルにしてからモード切替後の状態に戻す。この結果、先にも説明したように、ダウンカウントからアップカウントへの切り替え時に変化したカウント値が元のカウント値に戻る。   Therefore, prior to the supply of the count clock CK0 for starting the comparison process and the count operation in the up-count mode, an active H one-shot pulse is supplied to the counter unit 254 as the switching control signal FL (t17 to t18). . As a result, the clock terminal of the flip-flop 410 constituting the counter unit 254 that is an asynchronous counter is once forcedly set to the high level and then returned to the state after the mode switching. As a result, as described above, the count value changed at the time of switching from the down count to the up count returns to the original count value.

そして、任意の行Hxの単位画素3から垂直信号線19(V0,V1,…)への2回目の読出しが安定した後、通信・タイミング制御部20は、参照信号生成部27に向けて、参照信号RAMP生成用の制御データCN4をクロックCK0とともに供給する。   Then, after the second reading from the unit pixel 3 of the arbitrary row Hx to the vertical signal line 19 (V0, V1,...) Is stabilized, the communication / timing control unit 20 moves toward the reference signal generation unit 27. Control data CN4 for generating the reference signal RAMP is supplied together with the clock CK0.

これを受けて、参照信号生成部27は、電圧比較部252の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状(RAMP状)に時間変化させた階段状の波形(RAMP波形)を入力する。電圧比較部252は、このRAMP波形の比較電圧(参照信号RAMP)と画素部10から供給される任意の垂直信号線19(Vx)の画素信号電圧とを比較する。   In response to this, the reference signal generation unit 27 forms a stepped waveform (RAMP waveform) that is time-varying in a sawtooth shape (RAMP shape) as a whole as a comparison voltage to one input terminal RAMP of the voltage comparison unit 252. input. The voltage comparison unit 252 compares the RAMP waveform comparison voltage (reference signal RAMP) with the pixel signal voltage of an arbitrary vertical signal line 19 (Vx) supplied from the pixel unit 10.

電圧比較部252の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部252における比較時間を、行ごとに配置されたカウンタ部254で計測するために、参照信号生成部27から発せられるランプ波形電圧に同期して(t20)、カウンタ部254のクロック端子に通信・タイミング制御部20からカウントクロックCK0を入力し、2回目のカウント動作として、1回目の読出し時に取得された単位画素3のリセット成分ΔVに対応するカウント値から、1回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。   Simultaneously with the input of the reference signal RAMP to the input terminal RAMP of the voltage comparator 252, the reference signal generator 27 emits the comparison time in the voltage comparator 252 to be measured by the counter unit 254 arranged for each row. In synchronization with the ramp waveform voltage (t20), the count clock CK0 is input from the communication / timing control unit 20 to the clock terminal of the counter unit 254, and the unit pixel 3 acquired at the time of the first reading is obtained as the second counting operation. In contrast to the first time, up-counting is started from the count value corresponding to the reset component ΔV. That is, the count process starts in the positive direction.

電圧比較部252は、参照信号生成部27からのランプ状の参照信号RAMPと垂直信号線19を介して入力される画素信号電圧Vxとを比較し、双方の電圧が同じになったときに、コンパレータ出力をHレベルからLレベルへ反転させる(t22)。つまり、信号成分Vsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Vsig の大きさに対応した時間経過後にアクティブロー(L)のパルス信号を生成して、カウンタ部254に供給する。   The voltage comparison unit 252 compares the ramp-shaped reference signal RAMP from the reference signal generation unit 27 with the pixel signal voltage Vx input via the vertical signal line 19, and when both voltages become the same, The comparator output is inverted from H level to L level (t22). That is, the voltage signal corresponding to the signal component Vsig is compared with the reference signal RAMP, and an active low (L) pulse signal is generated after a time corresponding to the magnitude of the signal component Vsig, and supplied to the counter unit 254. To do.

この結果を受けて、カウンタ部254は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する(t22)。つまり、電圧比較部252に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー(L)のパルス信号が得られるまでクロックCK0でカウント(計数)することで、信号成分Vsig の大きさに対応したカウント値を得る。   In response to this result, the counter unit 254 stops the counting operation almost simultaneously with the inversion of the comparator output, and latches (holds / stores) the count value at that time as pixel data, thereby completing the AD conversion (t22). . In other words, down-counting is started with the generation of the ramp-shaped reference signal RAMP supplied to the voltage comparison unit 252, and counting (counting) with the clock CK0 until an active-low (L) pulse signal is obtained by the comparison process, A count value corresponding to the magnitude of the signal component Vsig is obtained.

通信・タイミング制御部20は、所定のダウンカウント期間を経過すると(t24)、電圧比較部252への制御データの供給と、カウンタ部254へのカウントクロックCK0の供給とを停止する。これにより、電圧比較部252は、ランプ状の参照信号RAMPの生成を停止する。   When the predetermined down-count period has elapsed (t24), the communication / timing control unit 20 stops the supply of control data to the voltage comparison unit 252 and the supply of the count clock CK0 to the counter unit 254. As a result, the voltage comparison unit 252 stops generating the ramp-shaped reference signal RAMP.

この2回目の読出し時は、画素信号電圧Vxにおける信号成分Vsig を電圧比較部252で検知してカウント動作を行なっているので、単位画素3の信号成分Vsig を読み出していることになる。   At the time of the second reading, the signal component Vsig in the pixel signal voltage Vx is detected by the voltage comparison unit 252 and the counting operation is performed. Therefore, the signal component Vsig of the unit pixel 3 is read out.

ここで、本実施形態においては、カウンタ部254におけるカウント動作を、1回目の読出し時にはダウンカウント、2回目の読出し時にはアップカウントとしているので、カウンタ部254内で自動的に、式(1)で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部254に保持される。   Here, in the present embodiment, the counting operation in the counter unit 254 is down-counting at the first reading, and up-counting at the second reading, and therefore, automatically in the counter unit 254, using equation (1) The count value corresponding to the subtraction result is held in the counter unit 254.

Figure 2008259228
Figure 2008259228

ここで、式(1)は、式(2)のように変形でき、結果としては、カウンタ部254に保持されるカウント値は信号成分Vsig に応じたものとなる。   Here, equation (1) can be transformed into equation (2). As a result, the count value held in the counter unit 254 is in accordance with the signal component Vsig.

Figure 2008259228
Figure 2008259228

つまり、上述のようにして、1回目の読出し時におけるダウンカウントと2回目の読出し時におけるアップカウントといった、2回の読出しとカウント処理によるカウンタ部254内での減算処理によって、単位画素3ごとのばらつきを含んだリセット成分ΔVとカラムAD回路25ごとのオフセット成分とを除去することができ、単位画素3ごとの入射光量に応じた信号成分Vsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。   That is, as described above, each unit pixel 3 is subtracted in the counter unit 254 by two readings and counting processes, such as down-counting at the first reading and up-counting at the second reading. The reset component ΔV including variation and the offset component for each column AD circuit 25 can be removed, and only the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 can be extracted with a simple configuration. At this time, there is an advantage that reset noise can also be removed.

よって、本実施形態のカラムAD回路25は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部としても動作することとなる。   Therefore, the column AD circuit 25 of the present embodiment operates not only as a digital conversion unit that converts an analog pixel signal into digital pixel data but also as a CDS (Correlated Double Sampling) processing function unit. It will be.

また、式(2)で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。   In addition, since the pixel data indicated by the count value obtained by Expression (2) indicates a positive signal voltage, a complement calculation or the like is unnecessary, and the compatibility with existing systems is high.

ここで、2回目の読出し時は、入射光量に応じた信号成分Vsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間(t20〜t24;比較期間)を広く取り、電圧比較部252に供給するランプ電圧を大きく変化させる必要がある。   Here, at the time of the second reading, the signal component Vsig corresponding to the amount of incident light is read out. Therefore, in order to determine the amount of light in a wide range, a wide up-count period (t20 to t24; comparison period) is taken, and the voltage It is necessary to change the lamp voltage supplied to the comparison unit 252 greatly.

そこで本実施形態では、信号成分Vsig についての比較処理の最長期間を、10ビット分のカウント期間(1024クロック)にして、信号成分Vsig の比較を行なっている。つまり、リセット成分ΔV(基準成分)についての比較処理の最長期間を、信号成分Vsig についての比較処理の最長期間よりも短くする。リセット成分ΔV(基準成分)と信号成分Vsig の双方の比較処理の最長期間すなわちAD変換期間の最大値を同じにするのではなく、リセット成分ΔV(基準成分)についての比較処理の最長期間を信号成分Vsig についての比較処理の最長期間よりも短くすることで、2回に亘るトータルのAD変換期間が短くなるように工夫する。   Therefore, in the present embodiment, the comparison of the signal component Vsig is performed by setting the longest comparison period for the signal component Vsig to a count period of 10 bits (1024 clocks). That is, the longest period of the comparison process for the reset component ΔV (reference component) is made shorter than the longest period of the comparison process for the signal component Vsig. The longest period of comparison processing of both the reset component ΔV (reference component) and the signal component Vsig, that is, the maximum value of the AD conversion period is not made the same, but the longest period of comparison processing for the reset component ΔV (reference component) is signaled. By making it shorter than the longest period of the comparison process for the component Vsig, the total AD conversion period of two times is devised.

この場合、1回目と2回目との比較ビット数が異なるが、通信・タイミング制御部20から制御データを参照信号生成部27に供給して、この制御データに基づいて参照信号生成部27にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を1回目と2回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを1回目と2回目とで同じにすることが容易である。これにより、AD変換の精度を等しくできるため、アップダウンカウンタによる式(1)で示した減算結果が正しく得られる。   In this case, although the number of comparison bits is different between the first time and the second time, control data is supplied from the communication / timing control unit 20 to the reference signal generation unit 27, and the reference signal generation unit 27 based on the control data By generating the ramp voltage, the slope of the ramp voltage, that is, the rate of change of the reference signal RAMP is made the same for the first time and the second time. Since the ramp voltage is generated by digital control, it is easy to make the slope of the ramp voltage the same at the first time and the second time. As a result, the precision of AD conversion can be made equal, so that the subtraction result represented by the expression (1) by the up / down counter can be obtained correctly.

2回目のカウント処理が完了した後の所定のタイミングで(t28)、通信・タイミング制御部20は水平走査回路12に対して画素データの読出しを指示する。これを受けて、水平走査回路12は、制御線12cを介してカウンタ部254に供給する水平選択信号CH(i)を順次シフトさせる。   At a predetermined timing after the second count process is completed (t28), the communication / timing control unit 20 instructs the horizontal scanning circuit 12 to read out pixel data. In response, the horizontal scanning circuit 12 sequentially shifts the horizontal selection signal CH (i) supplied to the counter unit 254 via the control line 12c.

こうすることで、カウンタ部254に記憶・保持した式(2)で示されるカウント値、すなわちnビットのデジタルデータで表された画素データが、n本の水平信号線18を介して、順次、カラム処理部26外や画素部10を有するチップ外へ出力端子5cから出力され、その後、順次行ごとに同様の動作が繰り返されることで、2次元画像を表す映像データD1が得られる。   In this way, the count value represented by the expression (2) stored and held in the counter unit 254, that is, the pixel data represented by n-bit digital data is sequentially transferred via the n horizontal signal lines 18. Video data D1 representing a two-dimensional image is obtained by outputting from the output terminal 5c to the outside of the column processing unit 26 or the chip having the pixel unit 10 and then repeating the same operation for each row.

以上説明したように、第1実施形態の固体撮像装置によれば、非同期型のアップダウンカウンタを用いつつ、その処理モードを切り替えて2回に亘ってカウント処理を行なうようにした。また、行列状に単位画素3が配列された構成において、カラムAD回路25を垂直列ごとに設けた列並列カラムAD回路で構成した。   As described above, according to the solid-state imaging device of the first embodiment, the count process is performed twice by switching the processing mode while using the asynchronous up / down counter. Further, in the configuration in which the unit pixels 3 are arranged in a matrix, the column AD circuit 25 is configured by a column parallel column AD circuit provided for each vertical column.

非同期カウンタを用いたことで、その動作制限周波数が最初のフリップフロップの制限周波数でのみ決められるため高速動作が可能になる。2回に亘りAD変換を行なうことで基準成分と信号成分との差信号成分をデジタルデータに変換する場合であっても、トータルのAD変換処理を高速に動作させることができAD変換期間を短くすることができる。   By using the asynchronous counter, the operation limit frequency is determined only by the limit frequency of the first flip-flop, so that high-speed operation is possible. Even if the difference signal component between the reference component and the signal component is converted into digital data by performing AD conversion twice, the total AD conversion processing can be operated at high speed, and the AD conversion period is shortened. can do.

また、基準成分(リセット成分)と信号成分との減算処理が2回目のカウント結果として垂直列ごとに直接に取得することができ、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、AD変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。   In addition, a subtraction process between the reference component (reset component) and the signal component can be directly obtained for each vertical column as the second count result, and a memory device that holds the respective count results of the reference component and the signal component is provided. This can be realized by a latch function provided in the counter unit, and it is not necessary to prepare a dedicated memory device for holding AD converted data separately from the counter.

さらに、基準成分と信号成分との差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。   Furthermore, a special subtracter for taking the difference between the reference component and the signal component is not necessary. Therefore, the circuit scale and circuit area can be reduced as compared with the conventional configuration, and in addition, an increase in noise and an increase in current or power consumption can be eliminated.

また、比較部とカウンタ部でカラムAD回路(AD変換部)を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック1本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。   In addition, since the column AD circuit (AD conversion unit) is configured by the comparison unit and the counter unit, the count process can be controlled by one count clock for operating the counter unit and a control line for switching the count mode regardless of the number of bits. A signal line for guiding the count value of the counter unit required in the conventional configuration to the memory device becomes unnecessary, and an increase in noise and an increase in power consumption can be solved.

つまり、AD変換装置を同一チップ上に搭載した固体撮像装置1において、電圧比較部252とカウンタ部254とを対にしてAD変換部としてのカラムAD回路25を構成するとともに、カウンタ部254の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分(本実施形態ではリセット成分)と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。   That is, in the solid-state imaging device 1 in which the AD conversion device is mounted on the same chip, the voltage comparison unit 252 and the counter unit 254 are paired to configure the column AD circuit 25 as an AD conversion unit, and the operation of the counter unit 254 By using a combination of down-counting and up-counting as a digital data, the difference between the basic component of the signal to be processed (the reset component in this embodiment) and the signal component is converted into digital data. Alternatively, problems such as the number of interface wirings with other functional units, noise and current consumption due to the wirings can be solved.

<固体撮像装置の構成;第2実施形態>
図15は、本発明の第2実施形態に係るCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。この第2実施形態の固体撮像装置1は、第1実施形態の固体撮像装置1に対して、カラムAD回路25の構成を変形している。
<Configuration of Solid-State Imaging Device; Second Embodiment>
FIG. 15 is a schematic configuration diagram of a CMOS solid-state imaging device (CMOS image sensor) according to the second embodiment of the present invention. In the solid-state imaging device 1 of the second embodiment, the configuration of the column AD circuit 25 is modified with respect to the solid-state imaging device 1 of the first embodiment.

すなわち、第2実施形態におけるカラムAD回路25は、カウンタ部254の後段に、このカウンタ部254の保持したカウント結果を保持するnビットのメモリ装置としてのデータ記憶部256と、カウンタ部254とデータ記憶部256との間に配されたスイッチ258とを備えている。   That is, the column AD circuit 25 according to the second embodiment includes a data storage unit 256 as an n-bit memory device that holds a count result held by the counter unit 254, a counter unit 254, and data after the counter unit 254 A switch 258 disposed between the storage unit 256 and the storage unit 256.

スイッチ258には、他の垂直列のスイッチ258と共通に、通信・タイミング制御部20から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスCN8が供給される。スイッチ258は、メモリ転送指示パルスCN8が供給されると、対応するカウンタ部254のカウント値をデータ記憶部256に転送する。データ記憶部256は、転送されたカウント値を保持・記憶する。   A memory transfer instruction pulse CN8 as a control pulse is supplied to the switch 258 from the communication / timing control unit 20 at a predetermined timing in common with the switches 258 in the other vertical columns. When the memory transfer instruction pulse CN8 is supplied, the switch 258 transfers the count value of the corresponding counter unit 254 to the data storage unit 256. The data storage unit 256 holds and stores the transferred count value.

なお、カウンタ部254のカウント値を所定のタイミングでデータ記憶部256に保持させる仕組みは、両者間にスイッチ258を配する構成に限らず、たとえば、カウンタ部254とデータ記憶部256とを直接に接続しつつ、カウンタ部254の出力イネーブルをメモリ転送指示パルスCN8で制御することで実現することもできるし、データ記憶部256のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスCN8を用いることでも実現できる。   Note that the mechanism for holding the count value of the counter unit 254 in the data storage unit 256 at a predetermined timing is not limited to the configuration in which the switch 258 is disposed between them, and for example, the counter unit 254 and the data storage unit 256 are directly connected. While being connected, the output enable of the counter unit 254 can be realized by controlling the memory transfer instruction pulse CN8, or the memory transfer instruction pulse CN8 is used as a latch clock for determining the data take-in timing of the data storage unit 256. But it can be realized.

データ記憶部256には、水平走査回路12から制御線12cを介して制御パルスが入力される。データ記憶部256は、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ部254から取り込んだカウント値を保持する。   A control pulse is input to the data storage unit 256 from the horizontal scanning circuit 12 through the control line 12c. The data storage unit 256 holds the count value fetched from the counter unit 254 until there is an instruction by a control pulse through the control line 12c.

水平走査回路12は、カラム処理部26の各電圧比較部252とカウンタ部254とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部256が保持していたカウント値を読み出す読出走査部の機能を持つ。   The horizontal scanning circuit 12 reads the count value held by each data storage unit 256 in parallel with the voltage comparison unit 252 and the counter unit 254 of the column processing unit 26 performing the processing that they are responsible for. It has the function of a readout scanning unit.

このような第2実施形態の構成によれば、カウンタ部254が保持したカウント結果を、データ記憶部256に転送することができるため、カウンタ部254のカウント動作すなわちAD変換処理と、カウント結果の水平信号線18への読出動作とを独立して制御可能であり、AD変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。   According to the configuration of the second embodiment, since the count result held by the counter unit 254 can be transferred to the data storage unit 256, the count operation of the counter unit 254, that is, AD conversion processing, and the count result The reading operation to the horizontal signal line 18 can be controlled independently, and a pipeline operation in which AD conversion processing and signal reading operation to the outside are performed in parallel can be realized.

<固体撮像装置の動作;第2実施形態>
図16は、図15に示した第2実施形態の固体撮像装置1のカラムAD回路25における動作を説明するためのタイミングチャートである。カラムAD回路25におけるAD変換処理は、第1実施形態と同様である。ここではその詳細な説明を割愛する。
<Operation of Solid-State Imaging Device; Second Embodiment>
FIG. 16 is a timing chart for explaining the operation in the column AD circuit 25 of the solid-state imaging device 1 of the second embodiment shown in FIG. The AD conversion processing in the column AD circuit 25 is the same as that in the first embodiment. The detailed explanation is omitted here.

第2実施形態においては、第1実施形態の構成に、データ記憶部256を追加したものであり、AD変換処理を始めとする基本的な動作は第1実施形態と同様であるが、カウンタ部254の動作前(t30)に、通信・タイミング制御部20からのメモリ転送指示パルスCN8に基づき、前行Hx−1のカウント結果をデータ記憶部256に転送する。   In the second embodiment, a data storage unit 256 is added to the configuration of the first embodiment, and the basic operation including AD conversion processing is the same as that of the first embodiment. Before the operation of 254 (t30), based on the memory transfer instruction pulse CN8 from the communication / timing control unit 20, the count result of the preceding row Hx-1 is transferred to the data storage unit 256.

第1実施形態では、2回目の読出処理、すなわちAD変換処理が完了した後でなければ画素データをカラム処理部26の外部に出力することができないので、読出処理には制限があるのに対して、第2実施形態の構成では、1回目の読出処理(AD変換処理)に先立って前回の減算処理結果を示すカウント値をデータ記憶部256に転送しているので、読出処理には制限がない。   In the first embodiment, since the pixel data can be output outside the column processing unit 26 only after the second reading process, that is, the AD conversion process is completed, the reading process is limited. In the configuration of the second embodiment, the count value indicating the result of the previous subtraction process is transferred to the data storage unit 256 prior to the first read process (AD conversion process). Absent.

こうすることで、データ記憶部256から水平信号線18および出力回路28を経た外部への信号出力動作と、現行Hxの読出しおよびカウンタ部254のカウント動作とを並行して行なうことができ、より効率のよい信号出力が可能となる。   By doing so, the signal output operation from the data storage unit 256 to the outside through the horizontal signal line 18 and the output circuit 28 can be performed in parallel with the reading of the current Hx and the counting operation of the counter unit 254. Efficient signal output is possible.

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various changes or improvements can be added to the above-described embodiment without departing from the gist of the invention, and embodiments to which such changes or improvements are added are also included in the technical scope of the present invention.

また、上記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。   Further, the above embodiments do not limit the invention according to the claims (claims), and all combinations of features described in the embodiments are not necessarily essential to the solution means of the invention. Absent. The embodiments described above include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. Even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, as long as an effect is obtained, a configuration from which these some constituent requirements are deleted can be extracted as an invention.

たとえば、上記実施形態では、カウントモード切替時に変化したカウント値を元のカウント値に戻す仕組みとして、カウンタの基本要素であるフリップフロップ(ラッチ)のクロック端子を一旦強制的にハイレベル(ネガティブエッジ型のとき)もしくはローレベル(ポジティブエッジ型のとき)にしてからモード切替後の状態に戻すようにしていたが、カウントモード切替時に変化したカウント値を元のカウント値に戻す仕組みは、必ずしもこのようなものに限定されない。   For example, in the above embodiment, as a mechanism for returning the count value changed at the time of switching the count mode to the original count value, the clock terminal of the flip-flop (latch), which is a basic element of the counter, is forcibly set to a high level (negative edge type). ) Or low level (positive edge type) and then returned to the state after mode switching, but the mechanism for returning the count value changed at the time of count mode switching back to the original count value is not necessarily like this It is not limited to anything.

たとえば、図17は、カウントモードの切替時に破壊されたカウント値を元に戻す仕組みの他の構成例を示す図である。先ず、非同期カウンタの基本構成として、公知の技術を利用して任意の初期値をロードすることのできる構成のカウンタ回路600にする。   For example, FIG. 17 is a diagram illustrating another configuration example of a mechanism for restoring the count value destroyed when the count mode is switched. First, as a basic configuration of the asynchronous counter, a counter circuit 600 having a configuration in which an arbitrary initial value can be loaded using a known technique is used.

たとえば、カウンタ回路600は、内部に図示しないフリップフロップ(ラッチ)を有するフリップフロップ群610と、ラッチ620から構成されたものとする。図では、4ビットに対応する事例で示す。   For example, it is assumed that the counter circuit 600 includes a flip-flop group 610 having a flip-flop (latch) (not shown) and a latch 620 therein. In the figure, an example corresponding to 4 bits is shown.

非同期カウンタであるカウンタ回路600を構成するフリップフロップ(ラッチ)群610の各反転出力NQnを、フリップフロップ群610を構成する図示しない自身のフリップフロップのD端子(D0〜D3)に入力する。また、非同期カウンタを構成するフリップフロップ群610の各非反転出力Qnをラッチ620(図では4段構成)のD端子(D0〜D3)に入力する。ラッチ620の各非反転出力をフリップフロップ群610の対応するデータ設定端子Din0〜Din3に入力する。   Each inverted output NQn of the flip-flop (latch) group 610 constituting the counter circuit 600 which is an asynchronous counter is inputted to the D terminal (D0 to D3) of its own flip-flop (not shown) constituting the flip-flop group 610. Further, each non-inverted output Qn of the flip-flop group 610 constituting the asynchronous counter is input to the D terminal (D0 to D3) of the latch 620 (four-stage configuration in the figure). Each non-inverted output of the latch 620 is input to the corresponding data setting terminals Din0 to Din3 of the flip-flop group 610.

非同期カウンタを構成するフリップフロップ(ラッチ)群610の各非反転出力Qnをラッチ620(図では4段構成)により該当のクロックCKxでラッチすることで1クロック前の状態を保持しておく。ここで該当のクロックCKxとは、フリップフロップ群610を構成する図示しない個々のフリップフロップ(ラッチ)のクロック端子に入力されるクロックを意味する。カウントモードによって、前段のフリップフロップの非反転出力/反転出力の何れかとなる。   Each non-inverted output Qn of the flip-flop (latch) group 610 constituting the asynchronous counter is latched by the corresponding clock CKx by the latch 620 (four-stage configuration in the figure), thereby maintaining the state one clock before. Here, the corresponding clock CKx means a clock input to a clock terminal of each flip-flop (latch) (not shown) constituting the flip-flop group 610. Depending on the count mode, either the non-inverted output or the inverted output of the preceding flip-flop is selected.

カウントモードを切替制御信号SLにより切り替えた後、切替制御信号FLをフリップフロップ群610のロード端子LDに入力することで、ラッチ620に保持しておいたデータをフリップフロップ群610に書き込む、すなわち初期値設定をする。こうすることで、カウントモードを切り替えた際に変化したカウント値の直前のカウント値がフリップフロップ群610に設定される。つまり、カウント値が変化する前の状態である、カウントモードを切り替える直前のカウント値に戻る。これにより、カウントモード切替前のカウント値を保持することができるため、モード切替後に、カウント値の連続性を保った状態で、引き続いてカウントを行なうことができる。   After the count mode is switched by the switching control signal SL, the switching control signal FL is input to the load terminal LD of the flip-flop group 610, whereby the data held in the latch 620 is written to the flip-flop group 610, that is, initial Set the value. By doing so, the count value immediately before the count value changed when the count mode is switched is set in the flip-flop group 610. That is, it returns to the count value immediately before switching the count mode, which is the state before the count value is changed. Thus, since the count value before the count mode switching can be held, the count can be continuously performed after the mode switching while maintaining the continuity of the count value.

こうすることで、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な加算回路が不要になる。また、減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。   In this way, the subtraction process between the reference component and the signal component can be performed directly, and a special adder circuit for taking the difference between the reference component and the signal component becomes unnecessary. In addition, data transfer to the subtracter becomes unnecessary, and an increase in noise and an increase in current or power consumption can be eliminated.

また、上記実施形態では、カウンタの基本要素として、エッジトリガタイプのフリップフロップを用いていたが、レベルトリガタイプのフリップフロップを用いてもよい。   In the above embodiment, the edge trigger type flip-flop is used as the basic element of the counter. However, a level trigger type flip-flop may be used.

また、上記実施形態では、電圧比較部252とカウンタ部254からなるカラムAD回路25を垂直列ごとに設けて垂直列ごとにデジタルデータ化する構成としていたが、これに限らず、垂直列に対しての切替回路を設けることで、複数の垂直列に対して1つのカラムAD回路25を配するようにしてもよい。   In the above-described embodiment, the column AD circuit 25 including the voltage comparison unit 252 and the counter unit 254 is provided for each vertical column and is converted into digital data for each vertical column. By providing all the switching circuits, one column AD circuit 25 may be arranged for a plurality of vertical columns.

また、上記実施形態では、画素部10の読出し側に位置するカラム領域にAD変換機能部を設けていたが、その他の箇所に設けることもできる。たとえば、水平信号線18までアナログで画素信号を出力して、その後にAD変換を行ない出力回路28に渡すような構成としてもよい。   In the above-described embodiment, the AD conversion function unit is provided in the column region located on the reading side of the pixel unit 10. However, the AD conversion function unit may be provided in other locations. For example, a configuration may be adopted in which pixel signals are output in analog up to the horizontal signal line 18, and then AD conversion is performed and passed to the output circuit 28.

この場合でも、AD変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えることで、基準成分と信号成分との差を表すデジタルデータを、ダウンカウントモードおよびアップカウントモードの2つのモードでカウント処理した結果として得ることができる。   Even in this case, the AD conversion reference signal, the reference component, and the signal to be processed including the signal component are compared, and in parallel with this comparison processing, either the down count mode or the up count mode is selected. When the count processing is performed in this mode and the count value at the time when the comparison processing is completed is held, the count processing mode is switched according to which of the reference component and the signal component is compared, thereby Digital data representing the difference between the component and the signal component can be obtained as a result of the count processing in the two modes of the down count mode and the up count mode.

この結果、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、AD変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。全ての垂直列に対して1つのAD変換機能部を設ければよく、高速な変換処理が必要にはなるものの回路規模は上記実施形態よりも少なくなる。   As a result, a memory device that holds the count results of the reference component and the signal component can be realized by a latch function provided in the counter unit, and it is necessary to prepare a dedicated memory device that holds AD converted data separately from the counter. Absent. One AD conversion function unit may be provided for all vertical columns, and although a high-speed conversion process is required, the circuit scale is smaller than that in the above embodiment.

また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔV(基準成分)の後に信号成分Vsig が現れ、後段の処理部が正極性(信号レベルが大きいほど正の値が大きい)の信号について処理するものに対応して、1回目の処理として、リセット成分ΔV(基準成分)について比較処理とダウンカウント処理を行ない、2回目の処理として、信号成分Vsig について比較処理とアップカウント処理を行なうようにしていたが、基準成分と信号成分が現れる時間系列に拘わらず、対象信号成分とカウントモードとの組合せや処理順は任意である。処理手順によっては、2回目の処理で得られるデジタルデータが負の値になることもあるが、その場合には、補正演算をするなどの対処をすればよい。   In the above-described embodiment, the pixel signal has a signal component Vsig after the reset component ΔV (reference component) for the same pixel as a time series, and the processing unit in the subsequent stage has a positive polarity (a larger signal level indicates a positive value). Corresponding to the signal to be processed, the comparison process and the down-count process are performed for the reset component ΔV (reference component) as the first process, and the comparison process for the signal component Vsig is performed as the second process. Although the up-count process is performed, the combination and processing order of the target signal component and the count mode are arbitrary regardless of the time series in which the reference component and the signal component appear. Depending on the processing procedure, the digital data obtained in the second processing may become a negative value. In such a case, a countermeasure such as a correction operation may be taken.

勿論、画素部10のデバイスアーキテクチャとして、信号成分Vsig の後にリセット成分ΔV(基準成分)を読み込まなければならず、後段の処理部が正極性の信号について処理するものである場合には、1回目の処理として、信号成分Vsig について比較処理とダウンカウント処理を行ない、2回目の処理として、リセット成分ΔV(基準成分)について比較処理とアップカウント処理を行なうのが効率的である。   Of course, as the device architecture of the pixel unit 10, the reset component ΔV (reference component) must be read after the signal component Vsig, and when the subsequent processing unit processes positive signals, the first time It is efficient to perform the comparison process and the down-count process for the signal component Vsig as the above process, and the comparison process and the up-count process for the reset component ΔV (reference component) as the second process.

また、上記実施形態では、NMOSより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、PMOSよりなる画素のものについても、電位関係を反転(電位の正負を逆に)して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。   In the above-described embodiment, the sensor composed of unit pixels composed of NMOS has been described as an example. However, the present invention is not limited to this, and the potential relationship is also inverted (the positive / negative of the potential is reversed) for a pixel composed of PMOS. By conversely, it is possible to enjoy the same operations and effects as described in the above embodiment.

また、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたCMOSセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはX線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。   In the above-described embodiment, as an example of a solid-state imaging device that can arbitrarily read signals from individual unit pixels by address control, a CMOS sensor including a pixel unit that generates signal charges by receiving light However, the generation of signal charges is not limited to light, and can be applied to electromagnetic waves such as infrared rays, ultraviolet rays, or X-rays in general, and outputs an analog signal corresponding to the amount of the received electromagnetic waves. The matters described in the above embodiments can be applied to a semiconductor device including unit constituent elements in which a large number of elements are arranged.

また、上記実施形態では、基準成分および信号成分のそれぞれに応じた信号とAD変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、非同期カウンタを用いてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えてなるAD変換回路(AD変換装置;前例ではカラムAD回路)を固体撮像装置に適用した事例を説明したが、上記実施形態で説明したAD変換回路の仕組みは、固体撮像装置に限らず、2つの信号成分の差信号成分をデジタルデータに変換するためのAD変換の仕組みを用いるあらゆる電子機器に適用することができる。   Further, in the above embodiment, a comparison unit that compares a signal corresponding to each of the reference component and the signal component with a reference signal for AD conversion, and down-counting using an asynchronous counter in parallel with the comparison processing in the comparison unit AD converter circuit (AD converter; column in the previous example) that includes a counter unit that performs count processing in either one of the mode and the up-count mode, and that holds a count value at the time when the comparison processing in the comparison unit is completed Although the example of applying the AD circuit) to the solid-state imaging device has been described, the mechanism of the AD conversion circuit described in the above embodiment is not limited to the solid-state imaging device, and converts the difference signal component of two signal components into digital data. Therefore, the present invention can be applied to any electronic device that uses the AD conversion mechanism.

たとえば、固体撮像装置1の外部にて、固体撮像装置1から取り込んだアナログの画素信号に基づき、上記実施形態で説明した比較器とカウンタとを利用してAD変換を行なうことで、真の信号成分のデジタルデータ(画素データ)を取得し、この画素データに基づきさらに所望のデジタル信号処理を行なう電子機器を構成することもできる。   For example, a true signal is obtained by performing AD conversion using the comparator and the counter described in the above embodiment on the basis of an analog pixel signal captured from the solid-state imaging device 1 outside the solid-state imaging device 1. It is also possible to configure an electronic device that acquires component digital data (pixel data) and performs desired digital signal processing based on the pixel data.

また、上記実施形態で説明したAD変換回路(AD変換装置)は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばIC(Integrated Circuit;集積回路)やAD変換モジュールなどのようにして、単独の装置として提供されてもよい。   In addition, the AD conversion circuit (AD conversion device) described in the above embodiment is not limited to be provided by being incorporated in a solid-state imaging device or other electronic devices, but may be, for example, an IC (Integrated Circuit) or AD conversion. It may be provided as a single device, such as a module.

この場合、比較部と非同期型のカウンタ部とを備えたAD変換装置で提供してもよいが、AD変換用の参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替える制御部も同一の半導体基板上に配したIC(集積回路)や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。   In this case, it may be provided by an AD conversion device including a comparison unit and an asynchronous counter unit, but a reference signal generation unit that generates a reference signal for AD conversion and supplies the reference signal to the comparison unit or The control unit that switches the count processing mode in the counter unit depending on whether the component or signal component is being compared is also a combination of an IC (integrated circuit) or individual chips arranged on the same semiconductor substrate. It may be provided in a module.

これらを組み込んで提供することで、比較部と非同期型のカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、AD変換処理に必要な要素がICやモジュールとして纏まって(一体となって)いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。   By incorporating and providing these, it is possible to collectively handle the functional units necessary for controlling the operations of the comparison unit and the asynchronous counter unit, and the handling and management of the members are simplified. In addition, since elements necessary for AD conversion processing are integrated (integrated) as an IC or a module, it becomes easy to manufacture a finished product of a solid-state imaging device or other electronic devices.

本発明に係る非同期カウンタ回路の第1実施形態の基本構成を示す回路ブロック図である。1 is a circuit block diagram showing a basic configuration of a first embodiment of an asynchronous counter circuit according to the present invention. 第1実施形態の基本構成をより具現化した回路ブロック図である。It is a circuit block diagram which materialized the basic composition of a 1st embodiment more. 2値切替部の回路構成例を示す図である。It is a figure which shows the circuit structural example of a binary switching part. 図2に示した第1実施形態のカウンタ回路の動作を説明するためのタイミングチャート図である。FIG. 3 is a timing chart for explaining the operation of the counter circuit of the first embodiment shown in FIG. 2. 第1実施形態の構成におけるフリップフロップの出力変化を説明する図である。It is a figure explaining the output change of the flip-flop in the structure of 1st Embodiment. 本発明に係る非同期カウンタ回路の第2実施形態の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of 2nd Embodiment of the asynchronous counter circuit based on this invention. 図6に示した第2実施形態のカウンタ回路の動作を説明するためのタイミングチャート図である。It is a timing chart for demonstrating operation | movement of the counter circuit of 2nd Embodiment shown in FIG. 第2実施形態におけるフリップフロップの出力変化を説明する図である。It is a figure explaining the output change of the flip-flop in 2nd Embodiment. 本発明に係る非同期カウンタ回路の第3実施形態の構成を示す回路ブロック図である。It is a circuit block diagram which shows the structure of 3rd Embodiment of the asynchronous counter circuit based on this invention. 図9に示した第3実施形態のカウンタ回路の動作を説明するためのタイミングチャート図である。It is a timing chart for demonstrating operation | movement of the counter circuit of 3rd Embodiment shown in FIG. 本発明の第1実施形態に係るCMOS固体撮像装置の概略構成図である。1 is a schematic configuration diagram of a CMOS solid-state imaging device according to a first embodiment of the present invention. カウンタ部の第1の構成例を示す回路ブロック図である。It is a circuit block diagram which shows the 1st structural example of a counter part. カウンタ部の第2の構成例を示す回路ブロック図(A)と、その動作を説明するタイミングチャート((B))である。FIG. 6 is a circuit block diagram (A) showing a second configuration example of the counter unit and a timing chart ((B)) for explaining the operation thereof. 図11に示した第1実施形態の固体撮像装置のカラムAD回路における動作を説明するためのタイミングチャートである。12 is a timing chart for explaining an operation in the column AD circuit of the solid-state imaging device according to the first embodiment shown in FIG. 11; 本発明の第2実施形態に係るCMOS固体撮像装置の概略構成図である。It is a schematic block diagram of the CMOS solid-state imaging device which concerns on 2nd Embodiment of this invention. 図15に示した第2実施形態の固体撮像装置のカラムAD回路における動作を説明するためのタイミングチャートである。16 is a timing chart for explaining the operation in the column AD circuit of the solid-state imaging device of the second embodiment shown in FIG. 15. カウントモードの切替時にカウント値を元に戻す仕組みの他の構成例を示す図である。It is a figure which shows the other structural example of the mechanism which returns a count value at the time of switching of count mode. モード切替可能な非同期カウンタの従来例を示す図である。It is a figure which shows the prior art example of the asynchronous counter which can switch modes. 図18に示したカウンタ回路の動作を説明するためのタイミングチャート図である。FIG. 19 is a timing chart for explaining the operation of the counter circuit shown in FIG. 18. 特許文献2に提案されている仕組みを示す図である。It is a figure which shows the mechanism proposed by patent document 2. FIG. AD変換装置を画素部と同一の半導体基板に搭載した従来例のCMOS固体撮像装置の概略構成図である。It is a schematic block diagram of the CMOS solid-state imaging device of the prior art example which mounted AD converter on the same semiconductor substrate as a pixel part. 図21に示した従来例の固体撮像装置の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the solid-state imaging device of the prior art example shown in FIG.

符号の説明Explanation of symbols

1…固体撮像装置、3…単位画素、7…駆動制御部、10…画素部、12…水平走査回路、14…垂直走査回路、15…行制御線、18…水平信号線、19…垂直信号線、20…通信・タイミング制御部、21…タイミング制御部、23…クロック変換部、24…カウンタ部、25…カラムAD回路、26…カラム処理部、27…参照信号生成部、27a…DA変換回路、28…出力回路、252…電圧比較部、254…カウンタ部、256…データ記憶部、258…スイッチ、400,500…カウンタ回路、410〜418,510〜518…フリップフロップ、420〜426,520〜526…3値切替部(初期値設定処理部)、430〜437,464,530〜537…2値切替部、462…インバータ   DESCRIPTION OF SYMBOLS 1 ... Solid-state imaging device, 3 ... Unit pixel, 7 ... Drive control part, 10 ... Pixel part, 12 ... Horizontal scanning circuit, 14 ... Vertical scanning circuit, 15 ... Row control line, 18 ... Horizontal signal line, 19 ... Vertical signal Line 20, communication / timing control unit 21, timing control unit 23, clock conversion unit, 24, counter unit, 25, column AD circuit, 26, column processing unit, 27, reference signal generation unit, 27 a, DA conversion Circuit, 28 ... Output circuit, 252 ... Voltage comparison unit, 254 ... Counter unit, 256 ... Data storage unit, 258 ... Switch, 400, 500 ... Counter circuit, 410-418, 510-518 ... Flip-flop, 420-426 520 to 526... Three-value switching unit (initial value setting processing unit), 430 to 437, 464, 530 to 537... Binary switching unit, 462.

Claims (25)

基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するAD変換方法であって、
アップカウントモードでのカウント処理とダウンカウントモードでのカウント処理とを選択的に動作可能に構成された非同期型のカウンタ回路を用いつつ、
1回目の処理として、前記基準成分と前記信号成分のうちの何れか一方に応じた信号と、前記デジタルデータに変換するための参照信号とを比較するとともに、この比較処理と並行して、カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードでカウント処理を行ない、前記比較処理が完了した時点のカウント値を保持し、
この後、2回目の処理として、前記基準成分と前記信号成分のうちの他方と前記参照信号とを比較するとともに、この比較処理と並行して、前記ダウンカウントモードおよび前記アップカウントモードのうちの他方のモードでカウント処理を行ない、前記比較処理が完了した時点のカウント値を保持する
ことを特徴とするAD変換方法。
An AD conversion method for converting a difference signal component between the reference component and the signal component of an analog processing target signal represented including a reference component and a signal component into digital data,
While using an asynchronous counter circuit configured to selectively operate the count process in the up-count mode and the count process in the down-count mode,
As a first process, a signal corresponding to one of the reference component and the signal component is compared with a reference signal for conversion into the digital data, and in parallel with the comparison process, a counter Based on the clock, the count process is performed in one of the down-count mode and the up-count mode, and the count value at the time when the comparison process is completed is held.
Thereafter, as the second process, the reference component is compared with the other of the reference component and the signal component, and in parallel with the comparison process, the down-count mode and the up-count mode are compared. An AD conversion method characterized in that the count process is performed in the other mode and the count value at the time when the comparison process is completed is held.
前記ダウンカウントモードと前記アップカウントモードとにおける各カウント処理を、アップダウンカウンタを共通に用いつつ、その処理モードを切り替えて行なう
ことを特徴とする請求項1に記載のAD変換方法。
2. The AD conversion method according to claim 1, wherein each count process in the down-count mode and the up-count mode is performed by switching the process mode while commonly using an up-down counter.
前記2回目の処理における前記カウント処理を、前記1回目の処理において保持しておいたカウント値から開始する
ことを特徴とする請求項1または2に記載のAD変換方法。
The AD conversion method according to claim 1, wherein the count process in the second process is started from the count value held in the first process.
前記1回目の処理と前記2回目の処理のそれぞれについての前記参照信号の変化特性を同じにする
ことを特徴とする請求項1〜3の内の何れか一項に記載のAD変換方法。
The AD conversion method according to claim 1, wherein the change characteristics of the reference signal are the same for each of the first process and the second process.
前回の処理対象信号について、前記2回目の処理にて保持した前記カウント値をさらに別のデータ記憶部に保持しておき、
今回の処理対象信号について、前記1回目の処理と前記2回目の処理とを行なう際に、前記データ記憶部からの前記カウント値の読出処理を並行して行なう
ことを特徴とする請求項1〜4の内の何れか一項に記載のAD変換方法。
For the previous signal to be processed, the count value held in the second process is held in another data storage unit,
The processing for reading out the count value from the data storage unit is performed in parallel when performing the first processing and the second processing for the current signal to be processed. 5. The AD conversion method according to any one of 4.
前記処理対象信号は、入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された、物理量分布検知のための半導体装置における、前記単位信号生成部により生成され列方向に出力されたアナログの単位信号である
ことを特徴とする請求項1〜5の内の何れか一項に記載のAD変換方法。
The signal to be processed includes, in a unit component, a charge generation unit that generates a charge corresponding to an incident electromagnetic wave and a unit signal generation unit that generates a unit signal according to the charge generated by the charge generation unit, 2. The analog unit signal generated by the unit signal generation unit and output in the column direction in a semiconductor device for physical quantity distribution detection in which the unit constituent elements are arranged in a matrix. The AD conversion method as described in any one of -5.
前記単位信号生成部により生成され列方向に出力される前記アナログの単位信号を行単位で取り込み、
この行単位で、前記単位構成要素のそれぞれについて、前記1回目の処理と前記2回目の処理とを行なう
ことを特徴とする請求項6に記載のAD変換方法。
The analog unit signal generated by the unit signal generation unit and output in the column direction is taken in row units,
The AD conversion method according to claim 6, wherein the first process and the second process are performed for each of the unit components in units of rows.
基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するAD変換装置であって、
前記基準成分および前記信号成分のそれぞれに応じた信号と前記デジタルデータに変換するための参照信号とを比較する比較部と、
前記比較部における比較処理と並行して、カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、前記比較部における前記比較処理が完了した時点のカウント値を保持する非同期型のカウンタ部と
を備えたことを特徴とするAD変換装置。
An AD conversion device that converts a difference signal component between the reference component and the signal component of an analog processing target signal represented by including a reference component and a signal component into digital data,
A comparison unit that compares a signal corresponding to each of the reference component and the signal component with a reference signal for conversion to the digital data;
In parallel with the comparison process in the comparison unit, the count process is performed in one of the down-count mode and the up-count mode based on the counter clock, and the count value when the comparison process in the comparison unit is completed is calculated. An A / D conversion apparatus comprising: an asynchronous counter unit for holding.
前記カウンタ部は、前記比較部から供給される比較出力に基づいて、前記カウントクロックの入力を制御するゲート回路を有する
ことを特徴とする請求項8に記載のAD変換装置。
The AD converter according to claim 8, wherein the counter unit includes a gate circuit that controls input of the count clock based on a comparison output supplied from the comparison unit.
前記デジタルデータに変換するための参照信号を生成し前記比較部に供給する参照信号生成部
をさらに備えたことを特徴とする請求項8または9に記載のAD変換装置。
The AD conversion apparatus according to claim 8, further comprising a reference signal generation unit that generates a reference signal for conversion into the digital data and supplies the reference signal to the comparison unit.
前記比較部が前記基準成分と前記信号成分の何れについて前記比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替えるタイミング制御部
をさらに備えたことを特徴とする請求項8〜10の内の何れか一項に記載のAD変換装置。
The timing control unit which switches the mode of the counting process in the counter unit according to which of the reference component and the signal component the comparison unit is performing the comparison process. The AD conversion apparatus as described in any one of 8-10.
前記カウンタ部は、共通のカウンタ回路で構成され、かつ前記アップカウントモードと前記ダウンカウントモードとを切替可能に構成されている
ことを特徴とする請求項8〜11の内の何れか一項に記載のAD変換装置。
The counter section is configured by a common counter circuit, and is configured to be switchable between the up-count mode and the down-count mode. The AD converter described.
前記カウンタ部は、前記カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を有し、
前記タイミング制御部は、前記初期値設定処理部を制御することで、2回目の処理における前記カウント処理を、1回目の処理において保持しておいたカウント値から開始させる
ことを特徴とする請求項11に記載のAD変換装置。
The counter unit has an initial value setting processing unit for starting a count process after mode switching after initial setting of a count value immediately before mode switching at the time of switching the count mode,
The said timing control part controls the said initial value setting process part, The said count process in a 2nd process is started from the count value hold | maintained in the 1st process. 11. The AD conversion apparatus according to 11.
前記参照信号生成部は、前記1回目の処理と前記2回目の処理のそれぞれについての前記参照信号の変化特性を同じにする
ことを特徴とする請求項10に記載のAD変換装置。
The AD converter according to claim 10, wherein the reference signal generation unit makes the change characteristics of the reference signal the same for each of the first process and the second process.
前回の処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、
今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部から前記カウント値を読み出す読出走査部と
をさらに備えたことを特徴とする請求項8〜14の内の何れか一項に記載のAD変換装置。
A data storage unit that holds the count value held by the counter unit for the previous processing target signal;
For the current signal to be processed, the comparison unit and the counter unit further include a reading scanning unit that reads the count value from the data storage unit in parallel with performing the processing each of them is in charge of. The AD conversion apparatus according to claim 8, wherein the AD conversion apparatus is characterized in that
入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含んで表されるアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された物理量分布検知のための半導体装置であって、
前記信号成分のデジタルデータを生成するための参照信号と前記基準成分および前記信号成分のそれぞれとに対応する信号とを比較する比較部と、
前記比較部における比較処理と並行して、カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、前記比較部における前記比較処理が完了した時点のカウント値を保持する非同期型のカウンタ部と
を備えたことを特徴とする半導体装置。
A unit for generating an analog unit signal that includes a reference component and a signal component according to the charge generated by the charge generation unit that generates a charge corresponding to the incident electromagnetic wave and the charge generated by the charge generation unit Is a semiconductor device for detecting a physical quantity distribution in which a unit component is included in a unit component and the unit component is arranged in a matrix,
A comparison unit that compares a reference signal for generating digital data of the signal component and a signal corresponding to each of the reference component and the signal component;
In parallel with the comparison process in the comparison unit, the count process is performed in one of the down-count mode and the up-count mode based on the counter clock, and the count value when the comparison process in the comparison unit is completed is calculated. A semiconductor device comprising: an asynchronous counter unit for holding.
前記デジタルデータに変換するための参照信号を生成し前記比較部に供給する参照信号生成部
をさらに備えたことを特徴とする請求項16に記載の半導体装置。
The semiconductor device according to claim 16, further comprising: a reference signal generation unit that generates a reference signal for conversion into the digital data and supplies the reference signal to the comparison unit.
前記比較部が前記基準成分と前記信号成分の何れについて前記比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替えるタイミング制御部
をさらに備えたことを特徴とする請求項16または17に記載の半導体装置。
The timing control unit which switches the mode of the counting process in the counter unit according to which of the reference component and the signal component the comparison unit is performing the comparison process. The semiconductor device according to 16 or 17.
前記カウンタ部は、共通のカウンタ回路で構成され、かつ前記アップカウントモードと前記ダウンカウントモードとを切替可能に構成されている
ことを特徴とする請求項16〜18の内の何れか一項に記載の半導体装置。
The counter section includes a common counter circuit, and is configured to be able to switch between the up-count mode and the down-count mode. The semiconductor device described.
前記カウンタ部は、前記カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を有し、
前記タイミング制御部は、前記初期値設定処理部を制御することで、2回目の処理における前記カウント処理を、1回目の処理において保持しておいたカウント値から開始させる
ことを特徴とする請求項18に記載の半導体装置。
The counter unit has an initial value setting processing unit for starting a count process after mode switching after initial setting of a count value immediately before mode switching at the time of switching the count mode,
The said timing control part controls the said initial value setting process part, The said count process in a 2nd process is started from the count value hold | maintained in the 1st process. 18. The semiconductor device according to 18.
前記比較部と前記カウンタ部とを有して構成されるAD変換部を、前記単位構成要素の列の並び方向である行方向に複数備えている
ことを特徴とする請求項16〜20の内の何れか一項に記載の半導体装置。
21. A plurality of AD conversion units configured to include the comparison unit and the counter unit are provided in a row direction, which is a column arrangement direction of the unit component elements. The semiconductor device according to any one of the above.
前回の単位信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、
今回の単位信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部から前記カウント値を読み出す読出走査部と
をさらに備えたことを特徴とする請求項16〜21の内の何れか一項に記載の半導体装置。
A data storage unit that holds the count value held by the counter unit for the previous unit signal;
For the current unit signal, the comparison unit and the counter unit further include a readout scanning unit that reads out the count value from the data storage unit in parallel with the processing each of which is in charge of. The semiconductor device according to any one of claims 16 to 21.
基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するための参照信号を生成する参照信号生成部と、
前記基準成分と前記信号成分のそれぞれに応じた信号と、前記参照信号生成部が生成した参照信号とを比較する比較部と、
前記比較部における比較処理と並行して、ダウンカウントモードおよび前記アップカウントモードの何れか一方のモードでカウント処理を行ない、前記比較部における前記比較処理が完了した時点のカウント値を保持する非同期型のカウンタ部と、
前記比較部が前記基準成分と前記信号成分の何れについて前記比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替えるタイミング制御部と
を備えたことを特徴とする電子機器。
A reference signal generation unit that generates a reference signal for converting a difference signal component between the reference component and the signal component of an analog processing target signal represented by including a reference component and a signal component into digital data;
A comparison unit that compares a signal corresponding to each of the reference component and the signal component with a reference signal generated by the reference signal generation unit;
In parallel with the comparison process in the comparison unit, the asynchronous type performs the count process in one of the down-count mode and the up-count mode, and holds the count value when the comparison process in the comparison unit is completed Counter section of
An electronic device comprising: a timing control unit that switches a mode of the counting process in the counter unit according to which of the reference component and the signal component the comparison unit is performing the comparison process on .
前記カウンタ部は、前記カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を有し、
前記タイミング制御部は、前記初期値設定処理部を制御することで、2回目の処理における前記カウント処理を、1回目の処理において保持しておいたカウント値から開始させる
ことを特徴とする請求項23に記載の電子機器。
The counter unit has an initial value setting processing unit for starting a count process after mode switching after initial setting of a count value immediately before mode switching at the time of switching the count mode,
The said timing control part controls the said initial value setting process part, The said count process in a 2nd process is started from the count value hold | maintained in the 1st process. 23. The electronic device according to 23.
前回の処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、
今回の単位信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部から前記カウント値を読み出す読出走査部と
をさらに備えたことを特徴とする請求項23または24に記載の電子機器。
A data storage unit that holds the count value held by the counter unit for the previous processing target signal;
For the current unit signal, the comparison unit and the counter unit further include a readout scanning unit that reads out the count value from the data storage unit in parallel with the processing each of which is in charge of. The electronic device according to claim 23 or 24.
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