JP2008258986A - High frequency amplifier circuit - Google Patents

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和則 樫村
Hidenori Takahashi
英紀 高橋
Tamaki Yoda
環 誉田
Nobutaka Oguchi
信隆 大口
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high frequency amplifier circuit capable of suppressing gain fluctuation due to variation in input power to improve linearity. <P>SOLUTION: Amplifiers 24, 26 amplify a wide area modulation signal distributed into two by a distributor 12. A bias circuit 34 impresses fixed bias voltage to an input terminal of the amplifier 24. A bias circuit 36 adjusts bias voltage impressed on an input terminal of the amplifier 26 so that bias current is converged to a fixed value by a predetermined time coefficient to fluctuation of the bias current in an output terminal of the amplifier 26. The time constant here is set to a value sufficiently larger than an inverse number of bandwidth of a wide area modulation signal. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、高周波増幅回路、特に高効率増幅を図った高周波増幅回路に関する。   The present invention relates to a high-frequency amplifier circuit, and more particularly to a high-frequency amplifier circuit that achieves high-efficiency amplification.

高効率な増幅器を実現する手段の１つとして、ドハティ増幅器が知られている（例えば下記特許文献１）。ドハティ増幅器は、入力信号を分配する分配器（例えばウィルキンソン分配器）と、例えばＡＢ級にバイアスされ低入力電力から動作するキャリア増幅器と、例えばＣ級にバイアスされ入力電力が十分大きい場合に動作するピーク増幅器と、を含んで構成されており、出力回路はアイソレーションの無い合成回路で可変負荷を実現して高効率動作を可能としている。   As one of means for realizing a highly efficient amplifier, a Doherty amplifier is known (for example, Patent Document 1 below). The Doherty amplifier operates when a distributor (for example, Wilkinson distributor) that distributes an input signal, a carrier amplifier that is biased to class AB and operates from low input power, and a bias that is biased to class C and input power is sufficiently large, for example. And a peak amplifier. The output circuit is a synthesis circuit without isolation, realizing a variable load and enabling high-efficiency operation.

特開２００６−１９７５５６号公報JP 2006-197556 A

ドハティ増幅器において、入力電力が小さい場合はピーク増幅器がオフ状態であり、その出力インピーダンスは開放状態であるため、分配器でピーク増幅器側へ分配された電力はすべて反射され、通常分配器に使用されるウィルキンソン分配器の抵抗（反射波吸収抵抗）で消費される。その結果、３ｄＢ程度の損失が発生してドハティ増幅器全体での利得が低下する。また、ピーク増幅器が動作し始める領域においても利得変動が大きくなる。その結果、図７に示すように、入力電力の変化に対してドハティ増幅器全体での利得が変動し、ドハティ増幅器の線形性が低下する。   In the Doherty amplifier, when the input power is small, the peak amplifier is off and its output impedance is open. Therefore, all the power distributed to the peak amplifier side by the distributor is reflected and is normally used for the distributor. It is consumed by the resistance of the Wilkinson distributor (reflected wave absorption resistance). As a result, a loss of about 3 dB occurs and the gain of the entire Doherty amplifier is reduced. Further, the gain fluctuation also increases in the region where the peak amplifier starts to operate. As a result, as shown in FIG. 7, the gain of the entire Doherty amplifier varies with changes in input power, and the linearity of the Doherty amplifier decreases.

本発明は、入力電力の変化に対する利得変動を抑えることができ、線形性を改善することができる高周波増幅回路を提供することを目的とする。   An object of the present invention is to provide a high-frequency amplifier circuit capable of suppressing gain fluctuations with respect to changes in input power and improving linearity.

本発明に係る高周波増幅回路は、上述の目的を達成するために以下の手段を採った。   The high frequency amplifier circuit according to the present invention employs the following means in order to achieve the above object.

本発明に係る高周波増幅回路は、振幅変動を伴う高周波信号を２分配する分配器と、分配器で２分配された高周波信号の一方を増幅する第１増幅器と、分配器で２分配された高周波信号の他方を増幅する第２増幅器と、第１増幅器の入力端子に一定のバイアス電圧を印加する第１バイアス回路と、第２増幅器の入力端子にバイアス電圧を印加する第２バイアス回路と、を備え、第１増幅器で増幅された高周波信号と第２増幅器で増幅された高周波信号とを合成して出力する高周波増幅回路であって、第２バイアス回路は、第２増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を一定値に収束させるように第２増幅器の入力端子に印加するバイアス電圧を調整する回路であることを要旨とする。   A high-frequency amplifier circuit according to the present invention includes a distributor that distributes a high-frequency signal that accompanies amplitude variation into two, a first amplifier that amplifies one of the high-frequency signals that is distributed into two by the distributor, and a high-frequency that is distributed into two by the distributor. A second amplifier that amplifies the other of the signals, a first bias circuit that applies a constant bias voltage to the input terminal of the first amplifier, and a second bias circuit that applies a bias voltage to the input terminal of the second amplifier. A high-frequency amplifier circuit that synthesizes and outputs the high-frequency signal amplified by the first amplifier and the high-frequency signal amplified by the second amplifier, wherein the second bias circuit is a bias current at the output terminal of the second amplifier. The gist of the present invention is that the bias voltage applied to the input terminal of the second amplifier is adjusted so that the bias current converges to a constant value with respect to the change of.

本発明の一態様では、前記高周波信号は、所定の帯域幅を有する広帯域変調信号であり、第２バイアス回路は、第２増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を所定の時定数で前記一定値に収束させるための時定数回路を含み、
前記時定数は、前記広帯域変調信号の帯域幅の逆数より大きい値に設定されていることが好適である。 In one aspect of the present invention, the high-frequency signal is a broadband modulation signal having a predetermined bandwidth, and the second bias circuit determines the bias current in response to a change in bias current at the output terminal of the second amplifier. A time constant circuit for converging to the constant value with a time constant of
The time constant is preferably set to a value larger than the reciprocal of the bandwidth of the broadband modulation signal.

本発明の一態様では、第２バイアス回路は、第２増幅器の出力端子におけるバイアス電流を、高周波増幅回路から出力される平均電力が最大である場合に高周波増幅回路の効率が所定値となるバイアス電流値に収束させるように、第２増幅器の入力端子に印加するバイアス電圧を調整する回路であることが好適である。   In one aspect of the present invention, the second bias circuit biases the bias current at the output terminal of the second amplifier so that the efficiency of the high-frequency amplifier circuit becomes a predetermined value when the average power output from the high-frequency amplifier circuit is maximum. A circuit that adjusts the bias voltage applied to the input terminal of the second amplifier so as to converge to the current value is preferable.

本発明によれば、第２増幅器の出力端子におけるバイアス電流の変化に対してバイアス電流を一定値に収束させるように第２増幅器の入力端子に印加するバイアス電圧を調整することで、入力電力の変化に対する高周波増幅回路全体の利得変動を抑えることができ、高周波増幅回路の線形性を改善することができる。   According to the present invention, by adjusting the bias voltage applied to the input terminal of the second amplifier so that the bias current converges to a constant value with respect to the change of the bias current at the output terminal of the second amplifier, The gain variation of the entire high-frequency amplifier circuit with respect to the change can be suppressed, and the linearity of the high-frequency amplifier circuit can be improved.

以下、本発明を実施するための形態（以下実施形態という）を図面に従って説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.

図１〜３は、本発明の実施形態に係る高周波増幅回路１０の構成の概略を示す図であり、図１は全体構成の概略を示し、図２はバイアス回路３４の構成の概略を示し、図３はバイアス回路３６の構成の概略を示す。入力端子ＩＮには、振幅変動（包絡線変動）を伴う高周波信号が入力される。ここでの高周波信号は、所定の帯域幅を有する広帯域変調信号であり、変調方式としては、例えばＷＣＤＭＡやＯＦＤＭ等を用いることができる。分配器１２は、入力端子ＩＮに入力された高周波信号を２分配する。ここでの分配器１２としては、例えばウィルキンソン分配器を用いることができ、分配器１２では高周波信号が等分配される。分配器１２で２分配された高周波信号の一方は、増幅器（第１増幅器）２４に入力され、分配器１２で２分配された高周波信号の他方は、所定の特性インピーダンス（例えば５０Ω）を有する１／４波長線路２８によりπ／２位相差が付けられてから増幅器（第２増幅器）２６に入力される。増幅器２４は分配器１２で２分配された高周波信号の一方を増幅し、増幅器２６は分配器１２で２分配された高周波信号の他方を増幅する。増幅器２４で増幅された高周波信号は、所定の特性インピーダンス（例えばＲｏｕｔ）を有する１／４波長線路３０を通過した後に、増幅器２６で増幅された高周波信号と合成される。合成された高周波信号は、出力端子ＯＵＴから出力され、例えばインピーダンスＲｏｕｔ／２の負荷（図示せず）へ供給される。   1 to 3 are diagrams showing an outline of the configuration of the high-frequency amplifier circuit 10 according to the embodiment of the present invention, FIG. 1 shows an outline of the overall configuration, FIG. 2 shows an overview of the configuration of the bias circuit 34, FIG. 3 schematically shows the configuration of the bias circuit 36. A high-frequency signal with amplitude fluctuation (envelope fluctuation) is input to the input terminal IN. The high-frequency signal here is a wideband modulation signal having a predetermined bandwidth, and for example, WCDMA or OFDM can be used as a modulation method. The distributor 12 distributes the high-frequency signal input to the input terminal IN into two. As the distributor 12, for example, a Wilkinson distributor can be used, and the distributor 12 equally distributes the high frequency signal. One of the high-frequency signals distributed by the distributor 12 is input to an amplifier (first amplifier) 24, and the other of the high-frequency signals distributed by the distributor 12 has a predetermined characteristic impedance (for example, 50Ω). A π / 2 phase difference is given by the / 4 wavelength line 28 and then inputted to the amplifier (second amplifier) 26. The amplifier 24 amplifies one of the high-frequency signals distributed by the distributor 12, and the amplifier 26 amplifies the other high-frequency signal distributed by the distributor 12. The high frequency signal amplified by the amplifier 24 is combined with the high frequency signal amplified by the amplifier 26 after passing through a quarter wavelength line 30 having a predetermined characteristic impedance (for example, Rout). The synthesized high frequency signal is output from the output terminal OUT and supplied to a load (not shown) having an impedance Rout / 2, for example.

バイアス回路（第１バイアス回路）３４は、増幅器２４の入力端子に一定のバイアス電圧を印加する。図２に、バイアス回路３４の一例を示す。図２に示す例では、増幅器２４にＦＥＴ２４−１が用いられており、ＦＥＴ２４−１のゲート端子２４ｇが増幅器２４の入力端子に相当し、ＦＥＴ２４−１のドレイン端子２４ｄが増幅器２４の出力端子に相当する。ゲートバイアス電源ＶＧＧ１の電圧は、互いに直列接続された感温抵抗ＲＴと可変抵抗ＲＶと抵抗Ｒ１とにより分圧され、この分圧された電圧がバイアスチョークコイルＬ１を介してＦＥＴ２４−１のゲート端子２４ｇに印加される。ＦＥＴ２４−１のゲート端子２４ｇは、互いに直列接続されたサーミスタＴＨ及び抵抗Ｒ２ともバイアスチョークコイルＬ１を介して接続されている。そして、ドレインバイアス電源ＶＤＤ１からバイアスチョークコイルＬ２を介してＦＥＴ２４−１のドレイン端子２４ｄにバイアス電流（ドレイン電流）Ｉｄｄ１が供給される。また、ＦＥＴ２４−１のゲート端子２４ｇ側及びドレイン端子２４ｄ側には、直流遮断用のコンデンサＣ１，Ｃ２がそれぞれ設けられている。ここでは増幅器２４がＡＢ級にバイアスされるように、増幅器２４の入力端子（ＦＥＴ２４−１のゲート端子２４ｇ）に印加されるバイアス電圧が一定の値に調整されている。そのため、図４に示すように、増幅器２４（ＦＥＴ２４−１）への入力電力Ｐｉｎが小さいときから増幅器２４の出力端子（ＦＥＴ２４−１のドレイン端子２４ｄ）にバイアス電流（ドレイン電流）Ｉｄｄ１が流れ、増幅器２４への入力電力Ｐｉｎの増大（変化）に対して、増幅器２４の出力端子におけるバイアス電流（ドレイン電流）Ｉｄｄ１が増大（変化）する。なお、バイアス回路３４の構成については、図２に示す構成例以外にも、公知のバイアス回路を適用することもできる。   The bias circuit (first bias circuit) 34 applies a constant bias voltage to the input terminal of the amplifier 24. FIG. 2 shows an example of the bias circuit 34. In the example shown in FIG. 2, the FET 24-1 is used for the amplifier 24, the gate terminal 24 g of the FET 24-1 corresponds to the input terminal of the amplifier 24, and the drain terminal 24 d of the FET 24-1 is the output terminal of the amplifier 24. Equivalent to. The voltage of the gate bias power supply VGG1 is divided by the temperature-sensitive resistor RT, the variable resistor RV, and the resistor R1 connected in series with each other, and this divided voltage is fed to the gate terminal of the FET 24-1 via the bias choke coil L1. 24g applied. The gate terminal 24g of the FET 24-1 is also connected to the thermistor TH and the resistor R2 connected in series via the bias choke coil L1. A bias current (drain current) Idd1 is supplied from the drain bias power supply VDD1 to the drain terminal 24d of the FET 24-1 via the bias choke coil L2. Also, DC blocking capacitors C1 and C2 are provided on the gate terminal 24g side and the drain terminal 24d side of the FET 24-1, respectively. Here, the bias voltage applied to the input terminal of the amplifier 24 (the gate terminal 24g of the FET 24-1) is adjusted to a constant value so that the amplifier 24 is biased to class AB. Therefore, as shown in FIG. 4, a bias current (drain current) Idd1 flows from the output terminal of the amplifier 24 (drain terminal 24d of the FET 24-1) from when the input power Pin to the amplifier 24 (FET 24-1) is small, As the input power Pin to the amplifier 24 increases (changes), the bias current (drain current) Idd1 at the output terminal of the amplifier 24 increases (changes). In addition to the configuration example shown in FIG. 2, a known bias circuit can be applied to the configuration of the bias circuit 34.

本実施形態では、分配器１２、増幅器２４、１／４波長線路２８，３０、及びバイアス回路３４については、ドハティ増幅器の構成を適用することができる。ただし、増幅器２６のバイアス回路３６の構成がドハティ増幅器と異なる。以下、バイアス回路３６の構成例について説明する。   In the present embodiment, the configuration of the Doherty amplifier can be applied to the distributor 12, the amplifier 24, the quarter wavelength lines 28 and 30, and the bias circuit 34. However, the configuration of the bias circuit 36 of the amplifier 26 is different from that of the Doherty amplifier. Hereinafter, a configuration example of the bias circuit 36 will be described.

バイアス回路（第２バイアス回路）３６は、増幅器２６の入力端子にバイアス電圧を印加する。図３に、バイアス回路３６の一例を示す。図３に示す例では、増幅器２６にＦＥＴ２６−１が用いられており、ＦＥＴ２６−１のゲート端子２６ｇが増幅器２６の入力端子に相当し、ＦＥＴ２６−１のドレイン端子２６ｄが増幅器２６の出力端子に相当する。ゲートバイアス電源ＶＧＧ２の電圧は、抵抗Ｒ１５及びコンデンサＣ１３を含む時定数回路３８とバイアスチョークコイルＬ１１とを介してＦＥＴ２６−１のゲート端子２６ｇに印加される。そして、ドレインバイアス電源ＶＤＤ２は、抵抗Ｒ１２及びバイアスチョークコイルＬ１２を介してＦＥＴ２６−１のドレイン端子２６ｄに接続されており、ドレインバイアス電源ＶＤＤ２から抵抗Ｒ１２及びバイアスチョークコイルＬ１２を介してＦＥＴ２６−１のドレイン端子２６ｄにバイアス電流（ドレイン電流）Ｉｄｄ２が供給される。また、ドレインバイアス電源ＶＤＤ２の電圧は、互いに直列接続された抵抗Ｒ１１とダイオードＤ１と抵抗Ｒ１３とにより分圧され、この分圧された電圧ＶｂがトランジスタＴｒ１のベース端子に印加される。トランジスタＴｒ１のエミッタ端子は、バイアスチョークコイルＬ１２を介してＦＥＴ２６−１のドレイン端子２６ｄに接続されており、トランジスタＴｒ１のコレクタ端子は、抵抗Ｒ１４及びバイアスチョークコイルＬ１１を介してＦＥＴ２６−１のゲート端子２６ｇに接続されている。また、ＦＥＴ２６−１のゲート端子２６ｇ側及びドレイン端子２６ｄ側には、直流遮断用のコンデンサＣ１１，Ｃ１２がそれぞれ設けられている。   The bias circuit (second bias circuit) 36 applies a bias voltage to the input terminal of the amplifier 26. FIG. 3 shows an example of the bias circuit 36. In the example shown in FIG. 3, the FET 26-1 is used for the amplifier 26, the gate terminal 26 g of the FET 26-1 corresponds to the input terminal of the amplifier 26, and the drain terminal 26 d of the FET 26-1 is the output terminal of the amplifier 26. Equivalent to. The voltage of the gate bias power supply VGG2 is applied to the gate terminal 26g of the FET 26-1 via the time constant circuit 38 including the resistor R15 and the capacitor C13 and the bias choke coil L11. The drain bias power supply VDD2 is connected to the drain terminal 26d of the FET 26-1 via the resistor R12 and the bias choke coil L12. The drain bias power supply VDD2 is connected to the FET 26-1 via the resistor R12 and the bias choke coil L12. A bias current (drain current) Idd2 is supplied to the drain terminal 26d. The voltage of the drain bias power supply VDD2 is divided by a resistor R11, a diode D1, and a resistor R13 connected in series with each other, and the divided voltage Vb is applied to the base terminal of the transistor Tr1. The emitter terminal of the transistor Tr1 is connected to the drain terminal 26d of the FET 26-1 via the bias choke coil L12, and the collector terminal of the transistor Tr1 is the gate terminal of the FET 26-1 via the resistor R14 and the bias choke coil L11. 26g. Further, on the gate terminal 26g side and the drain terminal 26d side of the FET 26-1, DC blocking capacitors C11 and C12 are respectively provided.

図３に示すバイアス回路３６において、例えばＦＥＴ２６−１のドレイン電流Ｉｄｄ２が減少した場合は、トランジスタＴｒ１のベース〜エミッタ間電圧Ｖｂｅが増大し、トランジスタＴｒ１のベース電流Ｉｂも増大する。その結果、トランジスタＴｒ１のコレクタ電流Ｉｃも増大し、時定数回路３８の抵抗Ｒ１５の電圧降下が生じることで、ＦＥＴ２６−１のゲート端子２６ｇに供給されるバイアス電圧が浅くなる方向に動作し、ドレイン電流Ｉｄｄ２を増大させる。一方、ＦＥＴ２６−１のドレイン電流Ｉｄｄ２が増大した場合は、ドレイン電流Ｉｄｄ２を減少させるようにＦＥＴ２６−１のゲート端子２６ｇに供給されるバイアス電圧が調整される。そのため、ドレインバイアス電源ＶＤＤ２の電圧値をＶＤＤ２、トランジスタＴｒ１のベース電圧値をＶｂ、トランジスタＴｒ１のベース〜エミッタ間電圧値をＶｂｅ、抵抗Ｒ１２の抵抗値をＲ１２として、以下の（１）式が成立し、ＦＥＴ２６−１のドレイン電流（増幅器２６の出力端子におけるバイアス電流）Ｉｄｄ２の変化に対して、ドレイン電流Ｉｄｄ２が一定値Ｉｄｄ０＝（ＶＤＤ２−Ｖｂ−Ｖｂｅ）／Ｒ１２に収束するように、ＦＥＴ２６−１のゲート端子２６ｇに印加するバイアス電圧が調整される。   In the bias circuit 36 shown in FIG. 3, for example, when the drain current Idd2 of the FET 26-1 decreases, the base-emitter voltage Vbe of the transistor Tr1 increases and the base current Ib of the transistor Tr1 also increases. As a result, the collector current Ic of the transistor Tr1 also increases, causing a voltage drop across the resistor R15 of the time constant circuit 38, so that the bias voltage supplied to the gate terminal 26g of the FET 26-1 becomes shallower, and the drain The current Idd2 is increased. On the other hand, when the drain current Idd2 of the FET 26-1 increases, the bias voltage supplied to the gate terminal 26g of the FET 26-1 is adjusted so as to decrease the drain current Idd2. Therefore, assuming that the voltage value of the drain bias power supply VDD2 is VDD2, the base voltage value of the transistor Tr1 is Vb, the base-emitter voltage value of the transistor Tr1 is Vbe, and the resistance value of the resistor R12 is R12, the following equation (1) is established. Then, the FET 26− is adjusted so that the drain current Idd2 converges to a constant value Idd0 = (VDD2−Vb−Vbe) / R12 with respect to the change of the drain current Idd2 of the FET 26-1 (bias current at the output terminal of the amplifier 26). The bias voltage applied to one gate terminal 26g is adjusted.

Ｉｄｄ２＝（ＶＤＤ２−Ｖｂ−Ｖｂｅ）／Ｒ１２ （１）   Idd2 = (VDD2-Vb-Vbe) / R12 (1)

その結果、図４に示すように、増幅器２６への入力電力Ｐｉｎの変化に対して、増幅器２６の出力端子におけるバイアス電流（ドレイン電流）Ｉｄｄ２が一定値Ｉｄｄ０に収束するようにバイアス電圧が調整される。ここでの一定値Ｉｄｄ０は、高周波増幅回路１０から出力される平均電力が最大である場合（その場合の入力電力ＰｉｎをＰ０とする）に高周波増幅回路１０の効率が所定値の高効率となるバイアス電流値（ドレイン電流値）に設定される。高周波増幅回路１０から出力される平均電力の最大値（最大平均電力）については、高周波増幅回路１０から出力可能な最大瞬時電力を高周波信号のピーク電力と平均電力との比（Peak Average Ratio）で割った値で表すことができる。なお、トランジスタＴｒ１のベース〜エミッタ間電圧Ｖｂｅの温度特性は、ダイオードＤ１の温度特性により補償される。   As a result, as shown in FIG. 4, the bias voltage is adjusted so that the bias current (drain current) Idd2 at the output terminal of the amplifier 26 converges to a constant value Idd0 with respect to the change in the input power Pin to the amplifier 26. The The constant value Idd0 here has a high efficiency of a predetermined value when the average power output from the high-frequency amplifier circuit 10 is maximum (the input power Pin in that case is P0). The bias current value (drain current value) is set. For the maximum value (maximum average power) of the average power output from the high-frequency amplifier circuit 10, the maximum instantaneous power that can be output from the high-frequency amplifier circuit 10 is determined by the ratio (Peak Average Ratio) between the peak power and the average power of the high-frequency signal. It can be expressed as a divided value. Note that the temperature characteristic of the base-emitter voltage Vbe of the transistor Tr1 is compensated by the temperature characteristic of the diode D1.

ただし、本実施形態では、バイアス回路３６に時定数回路３８が設けられているため、ＦＥＴ２６−１のドレイン電流Ｉｄｄ２の変化に対して、ドレイン電流Ｉｄｄ２が時定数回路３８の時定数τで一定値Ｉｄｄ０に収束するように、ＦＥＴ２６−１のゲート端子２６ｇに印加するバイアス電圧が調整される。そのため、時定数回路３８の時定数τより十分長い周期のドレイン電流Ｉｄｄ２の変動に対して、ドレイン電流Ｉｄｄ２が一定値Ｉｄｄ０に収束するように動作する。一方、時定数τより十分短い周期のドレイン電流Ｉｄｄ２の変動に対しては、ドレイン電流Ｉｄｄ２が一定値Ｉｄｄ０に収束するように動作せず、ドレイン電流Ｉｄｄ２の変動が許容される。本実施形態では、時定数回路３８の時定数τは、高周波信号（広帯域変調信号）の帯域幅の逆数より十分大きい値に設定されている。そのため、時定数τより十分長い周期の入力電力Ｐｉｎの変動（平均入力電力の変動）に対して、ドレイン電流Ｉｄｄ２が一定値Ｉｄｄ０に収束するように動作する。一方、時定数τより十分短い周期の変調成分に対しては、ドレイン電流Ｉｄｄ２の変動が許容される。例えば、変調方式としてＷＣＤＭＡを用いた場合は、３．８４ＭＨｚの帯域幅を有する信号成分を図５に示す特性のルートナイキストフィルタを使って復調して変調精度を劣化させないようにするため、τ≧０．６ｍｓ（１／τ≦１６６６Ｈｚ）に設定することができる。なお、時定数回路３８の時定数τは、（抵抗Ｒ１５の抵抗値Ｒ１５）×（コンデンサＣ１３の容量Ｃ１３）で表される。   However, in this embodiment, since the time constant circuit 38 is provided in the bias circuit 36, the drain current Idd2 is constant with the time constant τ of the time constant circuit 38 with respect to the change of the drain current Idd2 of the FET 26-1. The bias voltage applied to the gate terminal 26g of the FET 26-1 is adjusted so as to converge to Idd0. Therefore, the drain current Idd2 operates so as to converge to the constant value Idd0 with respect to the fluctuation of the drain current Idd2 having a period sufficiently longer than the time constant τ of the time constant circuit 38. On the other hand, for the fluctuation of the drain current Idd2 having a period sufficiently shorter than the time constant τ, the drain current Idd2 does not operate so as to converge to the constant value Idd0, and the fluctuation of the drain current Idd2 is allowed. In the present embodiment, the time constant τ of the time constant circuit 38 is set to a value sufficiently larger than the reciprocal of the bandwidth of the high-frequency signal (wideband modulation signal). Therefore, the drain current Idd2 operates so as to converge to a constant value Idd0 with respect to fluctuations in the input power Pin having a period sufficiently longer than the time constant τ (fluctuation in average input power). On the other hand, the fluctuation of the drain current Idd2 is allowed for a modulation component having a period sufficiently shorter than the time constant τ. For example, when WCDMA is used as a modulation method, a signal component having a bandwidth of 3.84 MHz is demodulated using a root Nyquist filter having the characteristics shown in FIG. It can be set to 0.6 ms (1 / τ ≦ 1666 Hz). The time constant τ of the time constant circuit 38 is expressed by (resistance value R15 of the resistor R15) × (capacitance C13 of the capacitor C13).

前述のドハティ増幅器において、ＡＢ級にバイアスされたキャリア増幅器の出力端子におけるバイアス電流（ドレイン電流）、及びＣ級にバイアスされたピーク増幅器の出力端子におけるバイアス電流（ドレイン電流）は、入力電力Ｐｉｎの変化に対して図６に示すように変化する。入力電力Ｐｉｎが小さい場合はピーク増幅器がオフ状態であり、その出力インピーダンスは開放状態であるため、分配器でピーク増幅器側へ分配された電力はすべて反射され、通常分配器に使用されるウィルキンソン分配器の抵抗（反射波吸収抵抗）で消費される。その結果、３ｄＢ程度の損失が発生してドハティ増幅器全体での利得が低下する。また、図６に示すように、入力電力Ｐｉｎの増大（変化）に対してピーク増幅器のバイアス電流（ドレイン電流）が増大（変化）するため、ドハティ増幅器全体での利得が変動し、特に、ピーク増幅器が動作し始める領域において利得変動が大きくなる。その結果、図７に示すように、入力電力Ｐｉｎの変化に対してドハティ増幅器全体での利得Ｇａｉｎが変動し、ドハティ増幅器の線形性が低下する。なお、図７には、バランス型増幅器の入力電力Ｐｉｎに対する利得特性もドハティ増幅器と比較して示してある。   In the Doherty amplifier described above, the bias current (drain current) at the output terminal of the carrier amplifier biased to class AB and the bias current (drain current) at the output terminal of the peak amplifier biased to class C are given by the input power Pin: The change changes as shown in FIG. When the input power Pin is small, the peak amplifier is in an off state and its output impedance is in an open state. Therefore, all the power distributed to the peak amplifier side by the distributor is reflected, and Wilkinson distribution normally used for the distributor is used. Is consumed by the resistance of the vessel (reflected wave absorption resistance). As a result, a loss of about 3 dB occurs and the gain of the entire Doherty amplifier is reduced. Further, as shown in FIG. 6, since the bias current (drain current) of the peak amplifier increases (changes) with respect to the increase (change) of the input power Pin, the gain of the entire Doherty amplifier fluctuates. Gain variation increases in the region where the amplifier begins to operate. As a result, as shown in FIG. 7, the gain Gain in the entire Doherty amplifier varies with respect to the change in the input power Pin, and the linearity of the Doherty amplifier decreases. FIG. 7 also shows the gain characteristics of the balanced amplifier with respect to the input power Pin compared to the Doherty amplifier.

これに対して本実施形態では、時定数τより十分長い周期の入力電力Ｐｉｎの変動に対して、増幅器２６のバイアス電流（ドレイン電流）Ｉｄｄ２が一定値Ｉｄｄ０に収束するように動作する。これによって、入力電力Ｐｉｎが小さい場合は、増幅器２６が見かけ上ＡＢ級にバイアスされて動作し、本実施形態に係る高周波増幅回路１０がＡＢ級のバランス型増幅器として機能する。そのため、分配器１２で増幅器２６側へ分配された電力の反射を抑えて、分配器１２（ウィルキンソン分配器の反射波吸収抵抗）での電力消費を抑えることができるので、高周波増幅回路１０全体での利得の低下を抑えることができる。一方、例えば増幅器２６から出力される平均電力が最大である場合等、入力電力Ｐｉｎが大きい場合は、増幅器２６が見かけ上Ｃ級にバイアスされて動作し、本実施形態に係る高周波増幅回路１０がドハティ増幅器として機能する。つまり、増幅器２４がキャリア増幅器として機能し、増幅器２６がピーク増幅器として機能する。ドハティ増幅器として機能する領域では、増幅器２６のバイアス電流（ドレイン電流）Ｉｄｄ２は、高周波増幅回路１０の効率が所定値の高効率となる電流値に設定されているため、ドハティ増幅器と同様に高効率増幅を行うことができる。このように、本実施形態では、入力電力Ｐｉｎが増大するにつれてバランス型増幅器の動作からドハティ増幅器の動作へ徐々に移行するため、図８に示すように、入力電力Ｐｉｎの変化に対して高周波増幅回路１０全体での利得Ｇａｉｎの変動を抑えることができ、高周波増幅回路１０の線形性を改善することができる。   On the other hand, in the present embodiment, the bias current (drain current) Idd2 of the amplifier 26 operates so as to converge to the constant value Idd0 with respect to the fluctuation of the input power Pin having a period sufficiently longer than the time constant τ. As a result, when the input power Pin is small, the amplifier 26 is apparently biased to operate in class AB, and the high-frequency amplifier circuit 10 according to the present embodiment functions as a class AB balanced amplifier. Therefore, reflection of power distributed to the amplifier 26 side by the distributor 12 can be suppressed, and power consumption at the distributor 12 (reflected wave absorption resistor of the Wilkinson distributor) can be suppressed. The decrease in gain can be suppressed. On the other hand, when the input power Pin is large, for example, when the average power output from the amplifier 26 is maximum, the amplifier 26 apparently is biased to operate in class C, and the high-frequency amplifier circuit 10 according to this embodiment is operated. Functions as a Doherty amplifier. That is, the amplifier 24 functions as a carrier amplifier, and the amplifier 26 functions as a peak amplifier. In the region functioning as the Doherty amplifier, the bias current (drain current) Idd2 of the amplifier 26 is set to a current value at which the efficiency of the high-frequency amplifier circuit 10 is high at a predetermined value. Amplification can be performed. Thus, in this embodiment, as the input power Pin increases, the operation of the balanced amplifier gradually shifts to the operation of the Doherty amplifier. Therefore, as shown in FIG. The fluctuation of the gain Gain in the entire circuit 10 can be suppressed, and the linearity of the high-frequency amplifier circuit 10 can be improved.

また、ドハティ増幅器において、入力電力Ｐｉｎが小さい場合は、ピーク増幅器のバイアス電流（ドレイン電流）がほぼ０であるため、ＦＥＴ等の半導体素子のばらつきを補正するためのバイアス調整が困難となる。また、キャリア増幅器の出力信号とピーク増幅器の出力信号とをアイソレーションの無い合成回路で合成しているため、温度による負荷変動が大きく特性劣化が生じ、量産性が低下する。   Further, in the Doherty amplifier, when the input power Pin is small, the bias current (drain current) of the peak amplifier is almost zero, so that it is difficult to adjust the bias for correcting variations in semiconductor elements such as FETs. In addition, since the output signal of the carrier amplifier and the output signal of the peak amplifier are synthesized by a synthesis circuit without isolation, load fluctuation due to temperature is large, resulting in characteristic deterioration, and mass productivity is reduced.

これに対して本実施形態では、入力電力Ｐｉｎが小さい場合において増幅器２６のバイアス電流Ｉｄｄ２が一定値Ｉｄｄ０に収束するように動作するため、増幅器２６のバイアス調整を容易に行うことができる。さらに、温度による負荷変動も抑えることができる。   On the other hand, in the present embodiment, when the input power Pin is small, the bias current Idd2 of the amplifier 26 operates so as to converge to the constant value Idd0. Therefore, the bias adjustment of the amplifier 26 can be easily performed. Furthermore, load fluctuation due to temperature can also be suppressed.

以上、本発明を実施するための形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。   As mentioned above, although the form for implementing this invention was demonstrated, this invention is not limited to such embodiment at all, and it can implement with a various form in the range which does not deviate from the summary of this invention. Of course.

本発明の実施形態に係る高周波増幅回路の構成の概略を示す図である。It is a figure which shows the outline of a structure of the high frequency amplifier circuit which concerns on embodiment of this invention. 本発明の実施形態に係る高周波増幅回路の構成の概略を示す図である。It is a figure which shows the outline of a structure of the high frequency amplifier circuit which concerns on embodiment of this invention. 本発明の実施形態に係る高周波増幅回路の構成の概略を示す図である。It is a figure which shows the outline of a structure of the high frequency amplifier circuit which concerns on embodiment of this invention. 本発明の実施形態に係る高周波増幅回路のバイアス電流特性の一例を示す図である。It is a figure which shows an example of the bias current characteristic of the high frequency amplifier circuit which concerns on embodiment of this invention. ルートナイキストフィルタ特性の一例を示す図である。It is a figure which shows an example of a root Nyquist filter characteristic. ドハティ増幅器のバイアス電流特性の一例を示す図である。It is a figure which shows an example of the bias current characteristic of a Doherty amplifier. ドハティ増幅器及びバランス型増幅器の利得特性の一例を示す図である。It is a figure which shows an example of the gain characteristic of a Doherty amplifier and a balance type amplifier. 本発明の実施形態に係る高周波増幅回路の利得特性の一例を示す図である。It is a figure which shows an example of the gain characteristic of the high frequency amplifier circuit which concerns on embodiment of this invention.

符号の説明Explanation of symbols

１０ 高周波増幅回路、１２ 分配器、２４，２６ 増幅器、２４−１，２６−１ ＦＥＴ、２８，３０ １／４波長線路、３４，３６ バイアス回路、３８ 時定数回路。   10 high-frequency amplifier circuit, 12 distributor, 24, 26 amplifier, 24-1, 26-1 FET, 28, 30 1/4 wavelength line, 34, 36 bias circuit, 38 time constant circuit.

Claims (3)

振幅変動を伴う高周波信号を２分配する分配器と、
分配器で２分配された高周波信号の一方を増幅する第１増幅器と、
分配器で２分配された高周波信号の他方を増幅する第２増幅器と、
第１増幅器の入力端子に一定のバイアス電圧を印加する第１バイアス回路と、
第２増幅器の入力端子にバイアス電圧を印加する第２バイアス回路と、
を備え、
第１増幅器で増幅された高周波信号と第２増幅器で増幅された高周波信号とを合成して出力する高周波増幅回路であって、
第２バイアス回路は、第２増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を一定値に収束させるように第２増幅器の入力端子に印加するバイアス電圧を調整する回路である、高周波増幅回路。 A distributor for distributing a high-frequency signal with amplitude variation into two;
A first amplifier that amplifies one of the high-frequency signals distributed in two by the distributor;
A second amplifier for amplifying the other of the high-frequency signals distributed in two by the distributor;
A first bias circuit for applying a constant bias voltage to the input terminal of the first amplifier;
A second bias circuit for applying a bias voltage to the input terminal of the second amplifier;
With
A high-frequency amplifier circuit that combines and outputs a high-frequency signal amplified by a first amplifier and a high-frequency signal amplified by a second amplifier,
The second bias circuit is a circuit that adjusts the bias voltage applied to the input terminal of the second amplifier so that the bias current converges to a constant value with respect to the change of the bias current at the output terminal of the second amplifier. High frequency amplifier circuit. 請求項１に記載の高周波増幅回路であって、
前記高周波信号は、所定の帯域幅を有する広帯域変調信号であり、
第２バイアス回路は、第２増幅器の出力端子におけるバイアス電流の変化に対して、当該バイアス電流を所定の時定数で前記一定値に収束させるための時定数回路を含み、
前記時定数は、前記広帯域変調信号の帯域幅の逆数より大きい値に設定されている、高周波増幅回路。 The high-frequency amplifier circuit according to claim 1,
The high-frequency signal is a broadband modulation signal having a predetermined bandwidth,
The second bias circuit includes a time constant circuit for converging the bias current to the constant value with a predetermined time constant with respect to a change in the bias current at the output terminal of the second amplifier,
The high-frequency amplifier circuit, wherein the time constant is set to a value larger than the reciprocal of the bandwidth of the broadband modulation signal. 請求項１または２に記載の高周波増幅回路であって、
第２バイアス回路は、第２増幅器の出力端子におけるバイアス電流を、高周波増幅回路から出力される平均電力が最大である場合に高周波増幅回路の効率が所定値となるバイアス電流値に収束させるように、第２増幅器の入力端子に印加するバイアス電圧を調整する回路である、高周波増幅回路。 The high-frequency amplifier circuit according to claim 1 or 2,
The second bias circuit converges the bias current at the output terminal of the second amplifier to a bias current value at which the efficiency of the high frequency amplifier circuit becomes a predetermined value when the average power output from the high frequency amplifier circuit is maximum. A high frequency amplifier circuit which is a circuit for adjusting a bias voltage applied to the input terminal of the second amplifier.
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