JP2008256915A - 表示パネルの駆動回路及び画像表示装置 - Google Patents

Abstract

【課題】マルチライン駆動に起因する電圧降下補正の不具合を解決するための技術を提供する。
【解決手段】駆動回路が、走査配線のそれぞれに電気的に接続される複数の出力端子と、複数の出力端子の中から、走査配線に対して駆動信号を出力する１又は複数の出力端子を選択する走査制御部と、選択された出力端子の電位と基準電位との差電圧に基づいて、駆動信号の電位を制御する電位補正部と、選択された出力端子に接続されている部材に起因する電圧降下を補正するために、選択された出力端子に流れる電流に応じて前記基準電位を調整する基準電位調整部と、を備える。基準電位調整部は、選択された出力端子の数に応じて基準電位の調整を変更する。
【選択図】図１

Description

本発明は、表示パネルの駆動回路及び画像表示装置に関する。

平面型画像表示装置として、プラズマ表示装置（ＰＤＰ）や、電子放出素子を利用した電子線表示装置などが知られている。この種の画像表示装置は、多数の表示素子がマトリクス状に配列された表示パネル（以下、「マトリクスパネル」ともよぶ。）と、表示素子を駆動するための駆動回路と、を備えている。通常、表示パネルの走査配線と駆動回路との間は、フレキシブルプリント配線板（ＦＰＣ）により電気的に接続されている。このような構成では、ＦＰＣのインピーダンス、配線抵抗、駆動回路のスイッチのオン抵抗などに起因する走査配線の電圧降下が問題となることがある。そこで、特許文献１に開示された駆動回路では、ＦＰＣに流れる電流に基づいて出力電位を調整する（電圧降下を補正する）ための補正回路が設けられている。
特開２００４−２３３６２０号公報

ところで、マトリクスパネルの駆動方式として、複数の走査配線を同時に駆動する方式が知られている（この駆動方式を、以下、「マルチライン駆動」とよぶ。）。マルチライン駆動は、画面輝度の向上や、インターレース表示におけるフリッカ低減などの利点をもつ。

本発明者らが、特許文献１の回路構成において、マルチライン駆動を行ったところ、電圧降下補正が正常に行われないことを見出した。マルチライン駆動の場合、複数のライン分の電流が補正回路に流れ込み、その値に基づいて各ラインへの出力電位が調整されるため、過補正が生じてしまうのである。

本発明は上記実情に鑑みてなされたものであって、その目的とするところは、マルチライン駆動に起因する電圧降下補正の不具合を解決するための技術を提供することにある。

本発明の第１態様は、
複数の走査配線を有する表示パネルを駆動するための駆動回路であって、
前記走査配線のそれぞれに電気的に接続される複数の出力端子と、
前記複数の出力端子の中から、前記走査配線に対して駆動信号を出力する１又は複数の出力端子を選択する走査制御部と、
前記選択された出力端子の電位と基準電位との差電圧に基づいて、前記駆動信号の電位を制御する電位補正部と、
前記選択された出力端子に接続されている部材に起因する電圧降下を補正するために、前記選択された出力端子に流れる電流に応じて前記基準電位を調整する基準電位調整部と、を備え、
前記基準電位調整部は、前記選択された出力端子の数に応じて前記基準電位の調整を変更する
ことを特徴とする表示パネルの駆動回路である。

本発明の第２態様は、
複数の走査配線を有する表示パネルと、前記表示パネルを駆動するための前記駆動回路
と、を備えることを特徴とする画像表示装置である。

本発明によれば、マルチライン駆動に起因する電圧降下補正の不具合を解決することができる。

以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。

本発明は、多数の表示素子がマトリクス状に配列された表示パネル（マトリクスパネル）を有する画像表示装置に好ましく適用できる。この種の画像表示装置としては、プラズマ表示装置（ＰＤＰ）、電子線表示装置などがある。電子線表示装置では、表示素子として、ＦＥ型電子放出素子、ＭＩＭ型電子放出素子、表面伝導型放出素子などの冷陰極素子が好ましく用いられる。以下に述べる実施形態では、表面伝導型放出素子を用いた画像表示装置を例に挙げる。

＜画像表示装置の構成＞
図９Ａ及び図９Ｂは、画像表示装置の構成を示す図であり、図９Ａは平面図、図９Ｂは断面図である。画像表示装置は、マトリクスパネル（表示パネル）１、制御部８、走査駆動回路９、変調駆動回路１０を備えている。走査駆動回路９と変調駆動回路１０はそれぞれＩＣ（集積回路）で構成されている。マトリクスパネル１は、多数の電子放出素子５（「電子源」ともよばれる。）が配置されたリアパネル２と、蛍光体７が配置されたフェースプレート６とを備える。リアパネル２上の電子放出素子は、走査配線３と変調配線４によって単純マトリクス配線されている。各走査配線３は、フレキシブルプリント配線板（ＦＰＣ）等を介して走査駆動回路９の出力端子に接続される。また各変調配線４は、ＦＰＣ等を介して変調駆動回路１０の出力端子に接続される。

制御部８が走査駆動回路９と変調駆動回路１０を制御し、走査配線３と変調配線４の間に例えば数十ボルトの電圧を印加することにより、電子放出素子５から電子が放出される。電子放出素子５から放出された電子は、数ｋＶから数１０ｋＶの高圧が印加されたフェースプレート６に引き寄せられ、蛍光体７に衝突する。これにより発光が得られる。走査配線３と変調配線４の間に印加する電圧を制御部８により制御することにより、さまざまな映像の表示が可能となる。

＜走査駆動回路＞
図２は、走査駆動回路９の概略構成を示している。走査駆動回路９は、概略、出力バッファ１２、シフトレジスタ１３Ａ、駆動制御部１３Ｂから構成される。出力バッファ１２は走査配線３に駆動信号（走査信号）を出力するための回路である。出力バッファ１２の出力端子（出力パッド）はＦＰＣ等を介して走査配線３に電気的に接続されている。シフトレジスタ１３Ａは、複数の出力端子の中から、走査配線３に対して駆動信号を出力する出力端子を選択するための回路である。駆動制御部１３Ｂは、シフトレジスタ１３Ａの出力を出力バッファ１２を駆動するための電位へ変換するための回路である。

本実施形態では、走査駆動回路９が本発明の駆動回路に対応し、シフトレジスタ１３Ａが本発明の走査制御部に対応している。

制御部８がシフトレジスタ１３Ａに与えるシフトデータ１１及びシフトクロック１４を適宜制御することで、様々な種類の走査方式（駆動方式）が実現可能である。例えば、シフトデータを１ラインずつシフトさせればプログレッシブ駆動となり、２ラインずつシフトさせればインターレース駆動となる。また、シフトデータの幅や入力タイミングを工夫
することで、複数の走査配線３を同時に駆動することができる（マルチライン駆動）。以下、走査駆動回路９の動作例を示す。

（１）プログレッシブ駆動
図３は、プログレッシブ駆動の例を示している。

一水平期間の幅をもつシフトデータが制御部８からシフトレジスタに入力される。そして、一水平期間の周期でシフトクロックがシフトレジスタに入力されることで、一水平期間毎に順次シフトデータがシフトされていく。シフトデータを保持するシフトレジスタからは一水平期間のあいだシフトデータが出力される。ｎラインのシフトレジスタからシフトデータが出力されると、駆動制御部を介してｎラインの出力バッファ１２が駆動され、ｎラインの駆動信号が出力される。次の水平期間ではｎ＋１ラインの駆動信号が出力され、さらに次の水平期間ではｎ＋２ラインの駆動信号が出力される。ここでは、選択された走査配線３に対し、マイナス数十Ｖの電位の駆動信号が出力される。

一方、変調配線４に対しては、変調駆動回路１０によりプラス数十Ｖの変調信号が与えられる。駆動信号が与えられた走査配線３と変調信号が与えられた変調配線４に接続されている電子放出素子５には、駆動信号と変調信号の差電圧が印加される。これにより、電子放出素子５から電子が放出される。

（２）インターレース駆動
図４は、インターレース駆動の例を示している。

シフトレジスタを用いた駆動回路では、シフトデータを１ラインずつ送らざるを得ない。そこで、このような駆動回路にてインターレース駆動を行う場合は、２パルス波形のシフトクロックを用い、２ラインずつシフトデータをシフトさせる手法が採られる（米国特許第６４２９８３６号明細書参照）。図４の例では、ｎ＋１ラインの次に、ｎ＋３ラインが駆動されている。

（３）マルチライン駆動
図５は、２ライン駆動の例を示している。

２ライン駆動の場合、二水平期間の幅のシフトデータがシフトレジスタに与えられる。このシフトデータを一水平期間毎に順次シフトさせれば、２ライン・プログレッシブ駆動が実現される。

シフトデータの幅をより大きくすれば、より多くの隣接ラインを同時に駆動することができる。あるいは、１垂直期間の中で複数のシフトデータが存在するように、シフトデータの入力タイミングを制御すれば、隣接していない複数のラインを同時に駆動することも可能である。また、シフトクロックの波形を工夫することで、マルチライン・インターレース駆動も可能である。

＜走査駆動回路の構成例１＞
図６は、走査駆動回路９の構成例１を示している。

出力バッファ１２は、ライン毎に、非選択用スイッチ４４と、選択用スイッチ４５と、を有している。非選択用スイッチ４４は、ＰチャネルＭＯＳ−ＦＥＴで構成され、そのソースは非選択電位ＶＤＤの電源に接続されている。選択用スイッチ４５は、ＮチャネルＭＯＳ−ＦＥＴで構成され、そのソースは選択電位ＶＥＥの電源に接続されている。非選択用スイッチ４４及び選択用スイッチ４５のゲートは駆動制御部１３Ｂに接続され、それら
のドレインは出力パッド（出力端子）４８に接続されている。

選択ライン（駆動ライン）に関しては、駆動制御部１３Ｂが、シフトレジスタ１３Ａの出力を基に選択用スイッチ４５を駆動するための電位（選択電位ＶＥＥ＋数Ｖ（例えば３Ｖ））を生成し、選択用スイッチ４５に出力する。これにより、選択用スイッチ４５がオンになり、ＩＣ内部抵抗４７、出力パッド４８等を介して、走査配線３に選択電位ＶＥＥが出力される（この出力信号を駆動信号あるいは走査信号とよぶ。）。

非選択ライン（非駆動ライン）に関しては、駆動制御部１３Ｂが、非選択用スイッチ４４を駆動するための電位（非選択電位ＶＤＤ−数Ｖ（例えば３Ｖ））を生成し、非選択用スイッチ４４に出力する。これにより、非選択用スイッチ４４がオンになり、ＩＣ内部抵抗４７、出力パッド４８等を介して、走査配線３に非選択電位ＶＤＤが出力される（この出力信号を非選択信号あるいは非走査信号ともよぶ。）。

出力バッファとしては、上述したようなスイッチだけの単純な構成でも構わない。しかしながら、選択用スイッチ４５のオン抵抗およびＩＣ内部抵抗（ＩＣ内のＡｌ配線等の抵抗）４７によって電圧降下が生じるため、駆動信号の電位（選択ラインの出力パッド４８の電位）が選択電位ＶＥＥからずれてしまう。そこで、構成例１では、駆動信号の電位を制御（補正）するための電位補正回路（電位補正部）が設けられている。

電位補正回路は、オペアンプ４２、スイッチ４３、及び、選択電位調整用トランジスタ４６から構成される。スイッチ４３はデコーダ等で構成される回路であり、駆動制御部１３Ｂからの信号に基づいて入力を切り替え、選択ラインの出力パッド４８の電位がオペアンプ４２に供給されるようにする。オペアンプ４２の入力は、選択ラインの出力パッド４８の電位と基準電位ＲＥＦとの差電圧であり、その出力は、選択電位調整用トランジスタ４６のゲートに入力される。選択電位調整用トランジスタ４６は、ＮチャネルＭＯＳ−ＦＥＴで構成され、そのソースは選択電位ＶＥＥの電源に接続され、ドレインは選択用スイッチ４５のソースに接続されている。

かかる構成の電位補正回路によれば、選択ラインの出力パッド４８の電位（駆動信号の電位）が基準電位ＲＥＦに近づくようにフィードバック制御され、ＩＣ内部での電圧降下が好適に補償される。

＜走査駆動回路の構成例２＞
図４のように、シフトクロックを工夫することでインターレース駆動を実現した場合、飛び越されるライン（図４の例では、ｎライン、ｎ＋２ライン等）にも瞬間的に駆動信号が出力されてしまう。このように極めて短時間のうちにオン／オフを行うと、波形暴れが発生し、表示品質に影響がでるおそれがある。

図７の構成例２は、上記問題を解決するための一構成例である。この構成例２では、各ラインのシフトレジスタ１３Ａと駆動制御部１３Ｂとの間にシフトレジスタ出力をマスクするためのＡＮＤゲート３４が設けられている。偶数ライン用のＡＮＤゲート３４の一方の入力は偶数ライン用のイネーブル信号線３４Ａに接続され、他方の入力はシフトレジスタ１３Ａの出力に接続されている。また、奇数ライン用のＡＮＤゲート３４の入力の一方の入力は奇数ライン用のイネーブル信号線３４Ｂに接続され、他方の入力はシフトレジスタ１３Ａの出力に接続されている。

偶数ライン駆動時には、偶数ライン用のイネーブル信号線３４Ａにイネーブル信号（ＨＩ）が印加され、奇数ライン用のイネーブル信号線３４Ｂにディスエーブル信号（ＬＯ）が印加される。これにより、奇数ライン用のシフトレジスタ出力がマスクされるので、奇
数ライン用の駆動制御部１３Ｂが動作しない。逆に、奇数ライン駆動時には、偶数ライン用のイネーブル信号線３４Ａにディスエーブル信号（ＬＯ）が印加され、奇数ライン用のイネーブル信号線３４Ｂにイネーブル信号（ＨＩ）が印加される。これにより、偶数ライン用のシフトレジスタ出力がマスクされる。以上の構成により、飛び越されるラインの駆動が防止される。

＜走査駆動回路の構成例３＞
上記構成例１の電位補正回路では、出力パッド４８の電位をフィードバックすることで、ＩＣ内部における電圧降下を補正している。しかしながら、出力パッド４８に接続されるＦＰＣ等の部材（数百ｍΩのインピーダンスをもつものもある。）においても電圧降下が生じるため、構成例１の補正だけでは不十分である。

出力パッド４８に接続されているＦＰＣ等の部材のインピーダンスが予めわかっていれば、その電圧降下量はそこに流れる電流量から推定可能である。つまり、出力パッド４８からＩＣ内部抵抗４７、選択用スイッチ４５、選択電位調整用トランジスタ４６へと流れる電流がわかれば、ＦＰＣ等における電圧降下を補正することができる。

図８の構成例３は、構成例１の回路に、基準電位調整回路（基準電位調整部）を追加したものである。この基準電位調整回路は、出力パッド４８に接続されているＦＰＣ等の部材に起因する電圧降下を補正するために、出力パッド４８に流れる電流に応じて基準電位ＲＥＦを調整する回路である。

基準電位調整回路は、電流ミラーリング用トランジスタ４９と調整用抵抗５０から構成される。電流ミラーリング用トランジスタ４９は、ＮチャネルＭＯＳ−ＦＥＴから構成され、そのソースは選択電位ＶＥＥの電源に、ゲートはオペアンプ４２の出力に接続されている。電流ミラーリング用トランジスタ４９は選択電位調整用トランジスタ４６とカレントミラー回路を構成する。電流ミラーリング用トランジスタ４９のセルサイズは例えば選択電位調整用トランジスタ４６の１／５００に設定される。基準電位ＲＥＦの電源（供給源）とオペアンプ４２の基準電位入力との間に調整用抵抗５０が設けられ、電流ミラーリング用トランジスタ４９のドレインはオペアンプ４２の基準電位入力と調整用抵抗５０の間に接続される。調整用抵抗５０の抵抗値は、ＦＰＣ等の部材のインピーダンスに基づいて設定されている。

上記構成において、あるラインが駆動されると、選択電位調整用トランジスタ４６のドレイン電流の１／５００の電流（ミラー電流）が電流ミラーリング用トランジスタ４９のドレインに流れる。このミラー電流が調整用抵抗５０に流れることで基準電位ＲＥＦが調整される。そして、調整後の基準電位ＲＥＦがオペアンプ４２に入力されることにより、ＦＰＣ等のＩＣ外部の部材に起因する電圧降下も補正される。

＜マルチライン駆動時の過補正＞
構成例３の走査駆動回路においてマルチライン駆動を行うと、電圧降下補正に不具合が生じる。例えば２つのラインを同時に駆動した場合、選択電位調整用トランジスタ４６のドレインには２ライン分の電流が流れるので、基準電位ＲＥＦの調整量は約２倍になる。しかし、各ラインの電圧降下量はシングルライン駆動のときと同じであるため、過補正になるのである。

このようなマルチライン駆動時の過補正を解決するためには、基準電位調整回路が、同時に駆動するラインの数（駆動ライン数）に応じて基準電位ＲＥＦの調整を変更すればよい。例えば、マルチライン駆動の場合に調整をオフにする、という単純な構成でもよい。あるいは、駆動ライン数に応じて調整用抵抗５０の抵抗値を変更し、駆動ライン数によら
ず調整後の基準電位がほぼ一定になるようにしてもよい。調整用抵抗５０の抵抗値を変更する構成としては、抵抗値の異なる複数の抵抗を設けて駆動ライン数に応じて調整に用いる抵抗を切り替える構成、可変抵抗を用いる構成など、を採用できる。以下、具体的な実施例を例示する。

＜過補正を解決するための実施例１＞
図１は、マルチライン駆動時の過補正を解決するための実施例１を示している。以下では、構成例１〜３と異なる構成部分を中心に説明する。

実施例１の基準電位調整回路は、バイパス線５１と抵抗スイッチ５２とを有している。バイパス線５１は、基準電位ＲＥＦの供給源とオペアンプ４２の基準電位入力とをショートするための配線である。抵抗スイッチ５２は、駆動ライン数に応じて、調整用抵抗５０とバイパス線５１とを切り替えるための切替器である。抵抗スイッチ５２には、駆動ライン数に応じた指示値が、制御部８もしくは駆動制御部１３Ｂから与えられる。

駆動ライン数が１の場合（シングルライン駆動の場合）、抵抗スイッチ５２は調整用抵抗５０を選択する。これにより基準電位ＲＥＦが調整され、ＦＰＣ等に起因する電圧降下が補正される。

駆動ライン数が１より多い場合（マルチライン駆動の場合）、抵抗スイッチ５２はバイパス線５１を選択する。これにより基準電位ＲＥＦの調整がオフとなる。これによりマルチライン駆動時の過補正を防ぐことができる。

＜過補正を解決するための実施例２＞
図１０は、マルチライン駆動時の過補正を解決するための実施例２を示している。

実施例２の調整用抵抗５３は、抵抗値の異なる複数の抵抗５３Ａ、５３Ｂ、５３Ｃを有している。そして、抵抗スイッチ５２は、駆動ライン数が１の場合は抵抗５３Ａを選択し、駆動ライン数が２の場合は抵抗５３Ｂを選択し、駆動ライン数が３の場合は抵抗５３Ｃを選択する。これにより、駆動ライン数によらず基準電位の調整量をそろえることができ、マルチライン駆動時でもＦＰＣ等に起因する電圧降下を良好に補正することができる。なお、抵抗の数は３つに限らず、マルチライン駆動のバリエーションに応じて適宜変形すればよい。

図１は、マルチライン駆動時の過補正を解決するための実施例１を示す図である。 図２は、走査駆動回路の概略構成を示す図である。 図３は、プログレッシブ駆動の例を示す図である。 図４は、インターレース駆動の例を示す図である。 図５は、２ライン駆動の例を示す図である。 図６は、走査駆動回路の構成例１を示している。 図７は、走査駆動回路の構成例２を示している。 図８は、走査駆動回路の構成例３を示している。 図９Ａは、画像表示装置の構成を示す平面図であり、図９Ｂは、画像表示装置の構成を示す断面図である。 図１０は、マルチライン駆動時の過補正を解決するための実施例２を示す図である。

符号の説明

１ マトリクスパネル（表示パネル）
２ リアパネル
３ 走査配線
４ 変調配線
５ 電子放出素子
６ フェースプレート
７ 蛍光体
８ 制御部
９ 走査駆動回路
１０ 変調駆動回路
１１ シフトデータ
１２ 出力バッファ
１３Ａ シフトレジスタ
１３Ｂ 駆動制御部
１４ シフトクロック
３４ ＡＮＤゲート
３４Ａ 偶数ライン用のイネーブル信号線
３４Ｂ 奇数ライン用のイネーブル信号線
４２ オペアンプ
４３ スイッチ
４４ 非選択用スイッチ
４５ 選択用スイッチ
４６ 選択電位調整用トランジスタ
４７ ＩＣ内部抵抗
４８ 出力パッド
４９ 電流ミラーリング用トランジスタ
５０ 調整用抵抗
５１ バイパス線
５２ 抵抗スイッチ
５３ 調整用抵抗
５３Ａ、５３Ｂ、５３Ｃ 抵抗
ＲＥＦ 基準電位
ＶＤＤ 非選択電位
ＶＥＥ 選択電位

Claims (7)

1. 複数の走査配線を有する表示パネルを駆動するための駆動回路であって、
   前記走査配線のそれぞれに電気的に接続される複数の出力端子と、
   前記複数の出力端子の中から、前記走査配線に対して駆動信号を出力する１又は複数の出力端子を選択する走査制御部と、
   前記選択された出力端子の電位と基準電位との差電圧に基づいて、前記駆動信号の電位を制御する電位補正部と、
   前記選択された出力端子に接続されている部材に起因する電圧降下を補正するために、前記選択された出力端子に流れる電流に応じて前記基準電位を調整する基準電位調整部と、を備え、
   前記基準電位調整部は、前記選択された出力端子の数に応じて前記基準電位の調整を変更する
   ことを特徴とする表示パネルの駆動回路。
2. 前記基準電位調整部は、前記選択された出力端子の数が１より多い場合に、前記基準電位の調整をオフにする
   ことを特徴とする請求項１に記載の表示パネルの駆動回路。
3. 前記基準電位調整部は、前記基準電位の供給源と前記電位補正部との間に調整用抵抗を有しており、
   前記選択された出力端子に流れる電流に対応した電流を前記調整用抵抗に流すことによって、前記電位補正部に供給される前記基準電位を調整するものである
   ことを特徴とする請求項１に記載の表示パネルの駆動回路。
4. 前記基準電位調整部は、前記選択された出力端子の数が１より多い場合に、前記調整用抵抗をバイパスして前記基準電位を前記電位補正部に供給する
   ことを特徴とする請求項３に記載の表示パネルの駆動回路。
5. 前記基準電位調整部は、前記選択された出力端子の数に応じて前記調整用抵抗の抵抗値を変更する
   ことを特徴とする請求項３に記載の表示パネルの駆動回路。
6. 前記調整用抵抗は、抵抗値の異なる複数の抵抗を有しており、
   前記基準電位調整部は、前記選択された出力端子の数に応じて調整に用いる抵抗を切り替える
   ことを特徴とする請求項５に記載の表示パネルの駆動回路。
7. 複数の走査配線を有する表示パネルと、
   前記表示パネルを駆動するための請求項１〜６のいずれかに記載の駆動回路と、
   を備えることを特徴とする画像表示装置。

Images