JP2008210985A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce enough the warp of a rigid package substrate, in a semiconductor device wherein a semiconductor chip having solder bumps is so subjected to the face-down mounting on the rigid package substrate as to integrate the semiconductor chip and the rigid package substrate mechanically and electrically with each other via a flip-chip (FC) connection. <P>SOLUTION: In the semiconductor device having a semiconductor chip, and having a rigid package substrate whereon the semiconductor chip is mounted by a flip-chip connection, and further, having a resin sealing substance so provided as to fill therewith at least the space formed between the semiconductor chip and the rigid package substrate, the rigid package substrate is so constituted that such a region as to be extended from the end portion of the resin sealing substance to the at least included end portion of the semiconductor chip includes an elastic body. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、パッケージ基板上に半導体チップと搭載してパッケージを構成する半導体装置に関する。   The present invention relates to a semiconductor device that constitutes a package by being mounted on a package substrate with a semiconductor chip.

半導体装置のパッケージの一種として、リジッドパッケージ基板の表面上に半田バンプを有する半導体チップをフェースダウンにより搭載して半導体チップとリジッドパッケージ基板とをフリップチップ（ＦＣ）接続を介して機械的及び電気的に一体化した構造のものがある。また、この種の半導体装置では、リジッドパッケージ基板の裏面にＢＧＡ（ボール・グリッド・アレイ）ボールを配設しておき、このＢＧＡボールに対して半導体パッケージをマザーボードに実装する構成がとられており、いわゆるＦＣＢＧＡパッケージの半導体装置として構成されている。   As a kind of semiconductor device package, a semiconductor chip having solder bumps is mounted face-down on the surface of a rigid package substrate, and the semiconductor chip and the rigid package substrate are mechanically and electrically connected via flip chip (FC) connection. There is an integrated structure. In this type of semiconductor device, a BGA (ball grid array) ball is disposed on the back surface of the rigid package substrate, and the semiconductor package is mounted on the motherboard with respect to the BGA ball. It is configured as a so-called FCBGA package semiconductor device.

なお、上記半導体装置においては、一般に、少なくとも半導体チップとリジッドパッケージ基板との間の空隙を充填するために封止樹脂体（アンダーフィル樹脂）を設ける。   In the semiconductor device, generally, a sealing resin body (underfill resin) is provided to fill at least a gap between the semiconductor chip and the rigid package substrate.

この種の半導体装置では、半導体チップはシリコンで構成され、リジッドパッケージ基板は樹脂で構成されることが多いため、半導体装置が熱履歴を受けたときの前記半導体チップと、前記リジッドパッケージ基板との熱膨張係数の相違によって発生した熱応力に起因した熱ひずみにより、前記リジッドパッケージ基板が反ってしまい、前記半導体チップと前記リジッドパッケージ基板との接合部が破断してしまい、前記半導体チップと前記リジッドパッケージ基板との電気的な接続不良を生ぜしめる場合があった。   In this type of semiconductor device, since the semiconductor chip is made of silicon and the rigid package substrate is often made of resin, the semiconductor chip when the semiconductor device receives a thermal history and the rigid package substrate The rigid package substrate is warped due to thermal strain caused by the thermal stress generated by the difference in thermal expansion coefficient, the joint portion between the semiconductor chip and the rigid package substrate is broken, and the semiconductor chip and the rigid In some cases, electrical connection with the package substrate is poor.

また、前記リジッドパッケージ基板が反ってしまうことにより、前記リジッドパッケージ基板をマザーボードに接続する際に、ＢＧＡボールが前記マザーボードと十分に接触しなくなり、前記マザーボードとの間に電気的な接続不良を生ぜしめてしまうという問題があった。さらに、このような場合に、前記リジッドパッケージ基板の反りがなくなるように、前記リジッドパッケージ基板に過剰な力を加えて前記マザーボードとの接続を試みようとすると、上記半導体チップや上記リジッドパッケージ基板に無理な力が加わり、これらにクラックが生成したり、割れが発生したりする場合があった。   Further, since the rigid package substrate is warped, when the rigid package substrate is connected to the mother board, the BGA ball does not sufficiently contact the mother board, resulting in poor electrical connection with the mother board. There was a problem of squeezing. Further, in such a case, if an attempt is made to connect the motherboard to the rigid package substrate by applying an excessive force to the rigid package substrate so that the rigid package substrate is not warped, the semiconductor chip or the rigid package substrate may be damaged. An unreasonable force was applied, and there were cases where cracks were generated or cracks occurred.

このような状況に鑑み、上述のようなパッケージに際して、リジッドパッケージ基板の反りを低減することが盛んに試みられている。例えば、特許文献１では、上記リジッドパッケージ基板を構成するコア基板内において、帯状の、例えば前記リジッドパッケージ基板の構成材料とは異なる弾性体を、半導体チップから離隔した位置に埋め込み、前記リジッドパッケージ基板に弾性を付与し、上述した半導体チップとの熱膨張係数の相違によって生じる熱ひずみを前記弾性体で吸収させることによって、前記リジッドパッケージ基板の反りを低減することが開示されている。   In view of such a situation, it has been actively attempted to reduce the warpage of the rigid package substrate in the package as described above. For example, in Patent Document 1, in the core substrate constituting the rigid package substrate, a band-like, for example, elastic body different from the constituent material of the rigid package substrate is embedded at a position separated from the semiconductor chip, and the rigid package substrate is formed. It is disclosed that the warpage of the rigid package substrate is reduced by imparting elasticity to the substrate and absorbing the thermal strain caused by the difference in thermal expansion coefficient with the semiconductor chip described above by the elastic body.

また、特許文献２では、半導体チップの四隅からリジッドパッケージ基板の側端方向へ向けて放射状の溝部を設け、この溝部において前記半導体チップと前記リジッドパッケージ基板との間に生じた熱応力に起因した熱ひずみを吸収させることによって、前記リジッドパッケージ基板の反りを低減することが開示されている。
特開２００６−１０８４６０号 特開２００３−５１５６８号 Further, in Patent Document 2, radial grooves are provided from the four corners of the semiconductor chip toward the side end direction of the rigid package substrate, and due to thermal stress generated between the semiconductor chip and the rigid package substrate in the groove. It is disclosed that the warpage of the rigid package substrate is reduced by absorbing thermal strain.
JP 2006-108460 A JP 2003-51568 A

しかしながら、上述したような従来の方法では、前記リジッドパッケージ基板の反りの低減は十分ではなく、上述した従来の問題は未だ十分に解決されていないのが現状である。   However, in the conventional method as described above, the warp of the rigid package substrate is not sufficiently reduced, and the conventional problem described above has not yet been sufficiently solved.

本発明は、リジッドパッケージ基板の表面上に半田バンプを有する半導体チップをフェースダウンにより搭載して、前記半導体チップと前記リジッドパッケージ基板とをフリップチップ（ＦＣ）接続を介して機械的及び電気的に一体化した半導体装置において、前記リジッドパッケージ基板の反りを十分に低減することを目的とする。   According to the present invention, a semiconductor chip having solder bumps is mounted face-down on the surface of a rigid package substrate, and the semiconductor chip and the rigid package substrate are mechanically and electrically connected via flip chip (FC) connection. In the integrated semiconductor device, an object is to sufficiently reduce the warp of the rigid package substrate.

上記目的を達成すべく、本発明の一態様は、半導体チップと、前記半導体チップがフリップチップ接続により搭載されるリジッドパッケージ基板と、少なくとも前記半導体チップ及び前記リジッドパッケージ基板間に形成された空隙を充填するように設けられた樹脂封止体とを具え、前記リジッドパッケージ基板は、前記樹脂封止体の端部から前記半導体チップの少なくとも端部を含んで延在した領域が弾性体を含むことを特徴とする、半導体装置に関する。   In order to achieve the above object, one embodiment of the present invention includes a semiconductor chip, a rigid package substrate on which the semiconductor chip is mounted by flip chip connection, and a gap formed between at least the semiconductor chip and the rigid package substrate. A resin sealing body provided so as to be filled, and the rigid package substrate includes an elastic body in a region extending from an end portion of the resin sealing body to include at least the end portion of the semiconductor chip. The present invention relates to a semiconductor device.

また、本発明の他の態様は、半導体チップと、前記半導体チップがフリップチップ接続により搭載されるリジッドパッケージ基板と、少なくとも前記半導体チップ及び前記リジッドパッケージ基板間に形成された空隙を充填するように設けられた樹脂封止体とを具え、前記リジッドパッケージ基板は、前記半導体チップの側端と前記リジッドパッケージ基板の側端との間において、前記リジッドパッケージ基板の前記側端に沿うようにして形成された溝部を有することを特徴とする、半導体装置に関する。   According to another aspect of the present invention, a semiconductor chip, a rigid package substrate on which the semiconductor chip is mounted by flip-chip connection, and at least a gap formed between the semiconductor chip and the rigid package substrate are filled. The rigid package substrate is formed between the side end of the semiconductor chip and the side end of the rigid package substrate so as to be along the side end of the rigid package substrate. The present invention relates to a semiconductor device having a groove portion.

上記態様によれば、リジッドパッケージ基板の表面上に半田バンプを有する半導体チップをフェースダウンにより搭載して、前記半導体チップと前記リジッドパッケージ基板とをフリップチップ（ＦＣ）接続を介して機械的及び電気的に一体化した半導体装置において、前記リジッドパッケージ基板の反りを十分に低減することができる。   According to the above aspect, the semiconductor chip having solder bumps is mounted face-down on the surface of the rigid package substrate, and the semiconductor chip and the rigid package substrate are mechanically and electrically connected via flip chip (FC) connection. In an integrated semiconductor device, warpage of the rigid package substrate can be sufficiently reduced.

以下、本発明の具体的な実施形態について説明する。   Hereinafter, specific embodiments of the present invention will be described.

（第１の実施形態）
図１は、第１の実施形態における半導体装置を示す断面図であり、図２は、図１に示す半導体装置の要部を拡大して示す断面図である。また、図３は、図２に示すリジッドパッケージ基板の弾性体を含む部分を拡大して示す断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment, and FIG. 2 is an enlarged cross-sectional view showing a main part of the semiconductor device shown in FIG. FIG. 3 is an enlarged cross-sectional view showing a portion including the elastic body of the rigid package substrate shown in FIG.

図１に示すように、半導体装置１０は、半導体チップ１１が半田バンプ１３を介してリジッドパッケージ基板１２に対してフリップチップ接続され、電気的及び機械的に接続されている。また、半導体チップ１１及びリジッドパッケージ基板１２間の空隙を充填するようにして封止樹脂体（アンダーフィル樹脂）１５が形成されている。さらに、リジッドパッケージ基板１２の下面にはマザーボードなどへ実装するための半田ボール１４が形成されている。これによって、半導体装置１０は、いわゆるＦＣＢＧＡパッケージの半導体装置を構成する。   As shown in FIG. 1, in a semiconductor device 10, a semiconductor chip 11 is flip-chip connected to a rigid package substrate 12 via solder bumps 13 and is electrically and mechanically connected. Further, a sealing resin body (underfill resin) 15 is formed so as to fill a gap between the semiconductor chip 11 and the rigid package substrate 12. Further, solder balls 14 for mounting on a mother board or the like are formed on the lower surface of the rigid package substrate 12. Thus, the semiconductor device 10 constitutes a so-called FCBGA package semiconductor device.

なお、図中では簡略化して、リジッドパッケージ基板１２における半田バンプ１３及び半田ボール１４などを電気的に接続するためのビアなどについてはその記載を省略している。また、リジッドパッケージ基板１２は、以下に詳述するように、コア基板と、このコア基板の両側において形成された、Ｃｕ層（電極層）及び樹脂層が積層されてなるビルドアップ層と、このビルドアップ層の表層（表裏）に形成されたソルダーレジスト層とを含む多層基板から構成されている。但し、本態様の特徴を明確化すべく、前記ソルダーレジスト層に関してはその記載を省略している。   In the drawing, the description of the vias for electrically connecting the solder bumps 13 and the solder balls 14 in the rigid package substrate 12 is omitted in a simplified manner. The rigid package substrate 12 includes a core substrate, a build-up layer formed by laminating a Cu layer (electrode layer) and a resin layer formed on both sides of the core substrate, as described in detail below, It is comprised from the multilayer substrate containing the soldering resist layer formed in the surface layer (front and back) of a buildup layer. However, the description of the solder resist layer is omitted to clarify the features of this embodiment.

さらに、本実施形態では、簡単のためにリジッドパッケージ基板１２上に単一の半導体チップ１１のみが搭載されている場合について示しているが、複数の半導体チップを積層させて搭載させることもできる。   Furthermore, in the present embodiment, for the sake of simplicity, the case where only a single semiconductor chip 11 is mounted on the rigid package substrate 12 is shown, but a plurality of semiconductor chips can be stacked and mounted.

図２に示すように、本実施形態においては、リジッドパッケージ基板１２において、そのアンダーフィル樹脂１５との接触端部１５Ａから内側へ向けて、半導体チップ１１の側端１１Ａを含むような位置にまで延在する部分を弾性体１７から構成する。なお、本実施形態では、半導体装置１０（リジッドパッケージ基板１２）の大きさを約３０ｍｍ□〜５０ｍｍ□、半導体チップ１１の大きさを約１０ｍｍ□〜２０ｍｍ□とすることができるので、弾性体１７におけるアンダーフィル樹脂１５の端部１５Ａから半導体チップ１１の側端１１Ａまでの距離ｄ１は約１ｍｍ〜３ｍｍとすることができる。また、半導体チップ１１の側端１１Ａから内側端までの距離ｄ２は約０ｍｍ〜約５ｍｍとすることができる。   As shown in FIG. 2, in the present embodiment, the rigid package substrate 12 reaches a position including the side end 11 </ b> A of the semiconductor chip 11 inward from the contact end portion 15 </ b> A with the underfill resin 15. The extending part is constituted by the elastic body 17. In the present embodiment, the size of the semiconductor device 10 (rigid package substrate 12) can be about 30 mm □ to 50 mm □, and the size of the semiconductor chip 11 can be about 10 mm □ to 20 mm □. The distance d1 from the end 15A of the underfill resin 15 to the side end 11A of the semiconductor chip 11 can be about 1 mm to 3 mm. The distance d2 from the side end 11A to the inner end of the semiconductor chip 11 can be about 0 mm to about 5 mm.

次に、図３に関連して、弾性体１７を含むリジッドパッケージ基板１２の詳細な構成について説明する。図３に示すように、リジッドパッケージ基板１２は、コア基板１２１とその両側に形成されたビルドアップ層１２２及び１２３とを含む。また、これらビルドアップ層上には図示しないソルダーレジスト層が形成されている。コア基板１２１は、例えば、エポキシ樹脂などにガラス繊維などがフィラーとして充填されたガラス繊維強化樹脂などから構成される。ビルドアップ層１２２及び１２３は、電極層を構成するＣｕ層１２２Ａ及び１２３Ａと、これらＣｕ層上に形成された、例えばエポキシ樹脂などからなる樹脂層１２２Ｂ及び１２３Ｂとを含む。   Next, a detailed configuration of the rigid package substrate 12 including the elastic body 17 will be described with reference to FIG. As shown in FIG. 3, the rigid package substrate 12 includes a core substrate 121 and build-up layers 122 and 123 formed on both sides thereof. A solder resist layer (not shown) is formed on these buildup layers. The core substrate 121 is made of, for example, a glass fiber reinforced resin in which a glass fiber or the like is filled in an epoxy resin or the like as a filler. The build-up layers 122 and 123 include Cu layers 122A and 123A constituting the electrode layer, and resin layers 122B and 123B made of, for example, an epoxy resin formed on the Cu layers.

なお、本実施形態では、簡略化してビルドアップ層１２２及び１２３をＣｕ層及び樹脂層がそれぞれ一層ずつ積層された場合について示しているが、形成すべき電極パターンの数に応じて、Ｃｕ層を２層以上とすることもでき、これに応じて積層されたＣｕ層を電気的に絶縁する前記樹脂層を２層以上とすることもできる。   In the present embodiment, the build-up layers 122 and 123 are shown in a simplified manner when the Cu layer and the resin layer are laminated one by one. However, the Cu layer is formed according to the number of electrode patterns to be formed. Two or more layers can be provided, and the resin layer that electrically insulates the Cu layers laminated in accordance with the two or more layers can be provided.

図３に示すように、本実施形態では、リジッドパッケージ基板１２の所定箇所において、コア基板１２１中からガラス繊維を除去し、例えばエポキシ樹脂などの単なる樹脂層１２１Ｂからなる部分を形成するようにしている。コア基板１２１はガラス繊維などのフィラーを含むことにより剛性などが強化されているが、樹脂層１２１Ｂはガラス繊維などを含まない単なる樹脂層であるので、その剛性は十分に小さくなってその分弾性が向上することになる。結果として、リジッドパッケージ基板１２におけるコア基板１２１において、強化繊維を含まない単なる樹脂層１２１Ｂを形成することによって、かかる部分がリジッドパッケージ基板１２の弾性体１７を構成することになる。   As shown in FIG. 3, in this embodiment, the glass fiber is removed from the core substrate 121 at a predetermined position of the rigid package substrate 12 to form a portion made of a simple resin layer 121B such as an epoxy resin. Yes. The core substrate 121 includes a filler such as glass fiber to enhance its rigidity. However, since the resin layer 121B is a simple resin layer that does not include glass fiber or the like, its rigidity becomes sufficiently small and elastic accordingly. Will be improved. As a result, in the core substrate 121 in the rigid package substrate 12, such a portion forms the elastic body 17 of the rigid package substrate 12 by forming a simple resin layer 121 </ b> B that does not include reinforcing fibers.

なお、樹脂層１２１Ｂを構成する樹脂としては、ビルドアップ層１２２及び１２３の樹脂層１２２Ｂ及び１２３Ｂを構成する樹脂と同じものとすることができる。また、このように同じ樹脂を用いることによって、使用する樹脂の種類を増大させる必要がないので、リジッドパッケージ基板１２の製造工程を簡略化することができ、製造コストを低減させることができる。   The resin constituting the resin layer 121B can be the same as the resin constituting the resin layers 122B and 123B of the buildup layers 122 and 123. Further, by using the same resin in this way, it is not necessary to increase the type of resin to be used, so that the manufacturing process of the rigid package substrate 12 can be simplified and the manufacturing cost can be reduced.

（第２の実施形態）
次に、第２の実施形態の半導体装置について説明する。本実施形態は基本的には上記第１の実施形態と同じであり、図１及び２に示すような概略構成を呈するが、リジッドパッケージ基板の一部を構成する弾性体の構成が異なる。したがって、以下においては、その異なる弾性体の部分を中心に説明する。 (Second Embodiment)
Next, the semiconductor device of the second embodiment will be described. This embodiment is basically the same as the first embodiment described above, and has a schematic configuration as shown in FIGS. 1 and 2, but the configuration of the elastic body constituting a part of the rigid package substrate is different. Therefore, in the following, the description will focus on the different elastic body portions.

図４は、半導体装置におけるリジッドパッケージ基板の弾性体を含む部分を拡大して示す断面図である。なお、上記第１の実施形態に係わる図１〜３に示す構成要素と類似あるいは同一の構成要素に関しては、同じ参照数字を用いて表している。   FIG. 4 is an enlarged cross-sectional view showing a portion including an elastic body of the rigid package substrate in the semiconductor device. In addition, about the component similar to or the same as the component shown in FIGS. 1-3 concerning the said 1st Embodiment, it represents using the same reference number.

図４に示すように、リジッドパッケージ基板１２は、コア基板１２１とその両側に形成されたビルドアップ層１２２及び１２３とを含む。コア基板１２１は、例えば、エポキシ樹脂などにガラス繊維などがフィラーとして充填されたガラス繊維強化樹脂などから構成される。ビルドアップ層１２２及び１２３は、電極層を構成するＣｕ層１２２Ａ及び１２３Ａと、これらＣｕ層上に形成された、例えばエポキシ樹脂などからなる樹脂層１２２Ｂ及び１２３Ｂとを含む。また、前記ビルドアップ層の表層（表裏）にはソルダーレジスト層が形成されている。但し、本態様の特徴を明確化すべく、前記ソルダーレジスト層に関してはその記載を省略している。   As shown in FIG. 4, the rigid package substrate 12 includes a core substrate 121 and build-up layers 122 and 123 formed on both sides thereof. The core substrate 121 is made of, for example, a glass fiber reinforced resin in which a glass fiber or the like is filled in an epoxy resin or the like as a filler. The build-up layers 122 and 123 include Cu layers 122A and 123A constituting the electrode layer, and resin layers 122B and 123B made of, for example, an epoxy resin formed on the Cu layers. A solder resist layer is formed on the surface layer (front and back) of the build-up layer. However, the description of the solder resist layer is omitted to clarify the features of this embodiment.

なお、本実施形態でも、簡略化してビルドアップ層１２２及び１２３をＣｕ層及び樹脂層がそれぞれ一層ずつ積層された場合について示しているが、形成すべき電極パターンの数に応じて、Ｃｕ層を２層以上とすることもでき、これに応じて積層されたＣｕ層を電気的に絶縁する前記樹脂層を２層以上とすることもできる。   In the present embodiment, the build-up layers 122 and 123 are shown in a simplified manner when the Cu layer and the resin layer are laminated one by one. However, the Cu layer is formed according to the number of electrode patterns to be formed. Two or more layers can be provided, and the resin layer that electrically insulates the Cu layers laminated in accordance with the two or more layers can be provided.

図４に示すように、本実施形態では、リジッドパッケージ基板１２の所定箇所において、ビルドアップ層１２２及び１２３におけるＣｕ層１２２Ａ及び１２３Ａを除去し、Ｃｕ層開口部１２５を形成するようにしている。この場合、開口部１２５には、ビルドアップ層１２２及び１２３を構成する樹脂層１２２Ｂ及び１２３Ｂ中の樹脂が充填されるようになる。したがって、かかる箇所においては、Ｃｕ層が存在している場合よりも剛性が低下し、弾性が向上するようになる。   As shown in FIG. 4, in this embodiment, the Cu layers 122 </ b> A and 123 </ b> A in the buildup layers 122 and 123 are removed and a Cu layer opening 125 is formed at a predetermined location on the rigid package substrate 12. In this case, the opening 125 is filled with the resin in the resin layers 122B and 123B constituting the buildup layers 122 and 123. Therefore, in such a portion, the rigidity is lowered and the elasticity is improved as compared with the case where the Cu layer is present.

結果として、リジッドパッケージ基板１２におけるビルドアップ層１２２及び１２３において、Ｃｕ層１２２Ａ及び１２３Ａに開口部１２５を形成することにより、かかる開口部１２５がリジッドパッケージ基板１２の弾性体１７を構成することになる。   As a result, by forming the opening 125 in the Cu layers 122A and 123A in the build-up layers 122 and 123 in the rigid package substrate 12, the opening 125 constitutes the elastic body 17 of the rigid package substrate 12. .

なお、本実施形態では、ビルドアップ層１２２及び１２３の双方のＣｕ層１２２Ａ及び１２３Ａに対して開口部１２５を形成するようにしているが、本発明の作用効果を奏しさえすれば、Ｃｕ層１２２Ａ及び１２３Ａのいずれか一方にのみ開口部１２５を形成することができる。   In the present embodiment, the openings 125 are formed in the Cu layers 122A and 123A of both the buildup layers 122 and 123. However, as long as the effects of the present invention are obtained, the Cu layer 122A is formed. And the opening part 125 can be formed only in either one of 123A.

また、本実施形態では、弾性体１７を構成するために、Ｃｕ層１２２Ａ及び１２３Ａの、弾性体１７に該当するＣｕ層部を総て削除するようにしているが、このように総てを削除することは必ずしも要求されるものではなく、前記Ｃｕ層部を部分的に削除し、いわゆるＣｕ層をポーラス化することによっても弾性体１７として機能させることができる。   Moreover, in this embodiment, in order to constitute the elastic body 17, all the Cu layer portions corresponding to the elastic body 17 of the Cu layers 122A and 123A are deleted. However, it is not always required, and the elastic layer 17 can be made to function by partially removing the Cu layer portion and making the so-called Cu layer porous.

（第３の実施形態）
次に、第３の実施形態の半導体装置について説明する。本実施形態は基本的には上記第１の実施形態と同じであり、図１及び２に示すような概略構成を呈するが、リジッドパッケージ基板の一部を構成する弾性体の構成が異なる。したがって、以下においては、その異なる弾性体の部分を中心に説明する。 (Third embodiment)
Next, a semiconductor device according to a third embodiment will be described. This embodiment is basically the same as the first embodiment described above, and has a schematic configuration as shown in FIGS. 1 and 2, but the configuration of the elastic body constituting a part of the rigid package substrate is different. Therefore, in the following, the description will focus on the different elastic body portions.

図５は、半導体装置におけるリジッドパッケージ基板の弾性体を含む部分を拡大して示す断面図である。なお、上記第１の実施形態に係わる図１〜３に示す構成要素と類似あるいは同一の構成要素に関しては、同じ参照数字を用いて表している。   FIG. 5 is an enlarged cross-sectional view showing a portion including the elastic body of the rigid package substrate in the semiconductor device. In addition, about the component similar to or the same as the component shown in FIGS. 1-3 concerning the said 1st Embodiment, it represents using the same reference number.

図５に示すように、リジッドパッケージ基板１２は、コア基板１２１とその両側に形成されたビルドアップ層１２２及び１２３と、このビルドアップ層の表層（表裏）に形成されたソルダーレジスト層とを含む多層基板から構成されている。但し、本態様の特徴を明確化すべく、前記ソルダーレジスト層に関してはその記載を省略している。コア基板１２１は、例えば、エポキシ樹脂などにガラス繊維などがフィラーとして充填されたガラス繊維強化樹脂などから構成される。ビルドアップ層１２２及び１２３は、電極層を構成するＣｕ層１２２Ａ及び１２３Ａと、これらＣｕ層上に形成された、例えばエポキシ樹脂などからなる樹脂層１２２Ｂ及び１２３Ｂとを含む。   As shown in FIG. 5, the rigid package substrate 12 includes a core substrate 121, buildup layers 122 and 123 formed on both sides thereof, and a solder resist layer formed on the front layer (front and back) of the buildup layer. It is composed of a multilayer substrate. However, the description of the solder resist layer is omitted to clarify the features of this embodiment. The core substrate 121 is made of, for example, a glass fiber reinforced resin in which a glass fiber or the like is filled in an epoxy resin or the like as a filler. The build-up layers 122 and 123 include Cu layers 122A and 123A constituting the electrode layer, and resin layers 122B and 123B made of, for example, an epoxy resin formed on the Cu layers.

なお、本実施形態では、ビルドアップ層１２２及び１２３は、１層のＣｕ層及び２層の樹脂層が積層された場合について示しているが、形成すべき電極パターンの数に応じて適宜に変化させることができる。   In the present embodiment, the build-up layers 122 and 123 are shown in the case where one Cu layer and two resin layers are laminated, but appropriately change according to the number of electrode patterns to be formed. Can be made.

図５に示すように、本実施形態では、リジッドパッケージ基板１２の所定箇所において、フリップチップ実装には寄与しない複数のダミーのビア１２７−１〜１２７〜４が複数形成されている（図では、４個であるが必要に応じて任意の数とすることができる）。この場合、ビア１２７が形成された箇所は、その周囲の領域に比較して剛性が低下し、弾性が向上するようになる。結果として、リジッドパッケージ基板１２においてダミーのビア１２７を形成することにより、ビア１２７（ビア１２７を含む領域部分）がリジッドパッケージ基板１２の弾性体１７を構成することになる。   As shown in FIG. 5, in the present embodiment, a plurality of dummy vias 127-1 to 127-4 that do not contribute to flip-chip mounting are formed at predetermined locations on the rigid package substrate 12 (in the drawing, 4 but can be any number as needed). In this case, the portion where the via 127 is formed has a lower rigidity and an improved elasticity as compared with the surrounding region. As a result, by forming the dummy via 127 in the rigid package substrate 12, the via 127 (region portion including the via 127) constitutes the elastic body 17 of the rigid package substrate 12.

特に、コア基板１２１は剛性が高いため、図５に示すように、コア基板１２１を貫通するようにしてビア１２７−２及び１２７−４を形成することによって、リジッドパッケージ基板１２全体の剛性をより効果的に低減することができる。   In particular, since the core substrate 121 has high rigidity, as shown in FIG. 5, by forming the vias 127-2 and 127-4 so as to penetrate the core substrate 121, the rigidity of the entire rigid package substrate 12 can be further increased. It can be effectively reduced.

また、本発明の作用効果を十分に担保するためには、例えば、半導体装置１０（リジッドパッケージ基板１２）の大きさ約３０ｍｍ□〜５０ｍｍ□、半導体チップ１１の大きさ約１０ｍｍ□〜２０ｍｍ□に対して、ビア１２７の径を０．１ｍｍ〜０．３ｍｍとすることができる。また、その数は、製品の形態などに依存させて適宜に設定することができる。   In order to sufficiently secure the operational effects of the present invention, for example, the size of the semiconductor device 10 (rigid package substrate 12) is about 30 mm □ to 50 mm □, and the size of the semiconductor chip 11 is about 10 mm □ to 20 mm □. On the other hand, the diameter of the via 127 can be 0.1 mm to 0.3 mm. The number can be set as appropriate depending on the form of the product.

（第４の実施形態）
次に、第４の実施形態の半導体装置について説明する。本実施形態は基本的には上記第１の実施形態と同じであり、図１に示すような概略構成を呈するが、リジッドパッケージ基板の一部に弾性体を設ける代わりに、その一部に溝部を設ける点で相違する。したがって、以下においては、その相違点を中心に説明する。 (Fourth embodiment)
Next, a semiconductor device according to a fourth embodiment will be described. This embodiment is basically the same as the first embodiment described above, and has a schematic configuration as shown in FIG. 1, but instead of providing an elastic body in a part of the rigid package substrate, a groove portion is provided in the part. It differs in that it is provided. Therefore, in the following, the difference will be mainly described.

図６は、本実施形態における半導体装置を示す平面図である。なお、上記第１の実施形態に係わる図１〜３に示す構成要素と類似あるいは同一の構成要素に関しては、同じ参照数字を用いて表している。   FIG. 6 is a plan view showing the semiconductor device according to the present embodiment. In addition, about the component similar to or the same as the component shown in FIGS. 1-3 concerning the said 1st Embodiment, it represents using the same reference number.

図６に示す半導体装置２０においては、リジッドパッケージ基板１２上には、フリップチップ接続によって半導体チップ１１が搭載され、それらの間にはアンダーフィル樹脂１５が設けられている。また、本実施形態では、リジッドパッケージ基板１２において、アンダーフィル樹脂１５の外延において半導体チップ１１と隣接するようにしてＬ字型のスリット（溝）２１が形成されている。また、スリット２１の外方において、同じくＬ字型のスリット（溝）２２及びＩ字型のスリット（溝）２３が形成されている。   In the semiconductor device 20 shown in FIG. 6, the semiconductor chip 11 is mounted on the rigid package substrate 12 by flip chip connection, and an underfill resin 15 is provided between them. In the present embodiment, an L-shaped slit (groove) 21 is formed in the rigid package substrate 12 so as to be adjacent to the semiconductor chip 11 in the outward extension of the underfill resin 15. Similarly, an L-shaped slit (groove) 22 and an I-shaped slit (groove) 23 are formed outside the slit 21.

なお、スリット２１及び２３の各辺は、リジッドパッケージ基板１２の側端１２Ｘ及び１２Ｙに沿うように略平行となるようにして形成されている。また、スリット２２は、リジッドパッケージ基板１２の側端１２Ｙに沿って略平行となるようにして形成されている。   In addition, each side of the slits 21 and 23 is formed so as to be substantially parallel along the side edges 12X and 12Y of the rigid package substrate 12. The slits 22 are formed so as to be substantially parallel to the side end 12Y of the rigid package substrate 12.

一般に、本実施形態の半導体装置２０が熱履歴を受けた際には、半導体チップ１１とリジッドパッケージ基板１２との熱膨張係数の相違によって発生した熱応力に起因したリジッドパッケージ基板１２の熱ひずみは、半導体チップ１１から外方へ向うにつれて増大する。しかしながら、本実施形態では、リジッドパッケージ基板１２の側端１２Ｘ及び１２Ｙに沿ってスリット２１〜２３を形成し、リジッドパッケージ基板１２を部分的及び実質的に分断している。したがって、上述のようにして生成された熱ひずみは、リジッドパッケージ基板１２を実質的に分断するように機能しているスリット２１〜２３によって緩和されるようになる。この結果、リジッドパッケージ基板１２の上記熱ひずみに起因した反りを十分に低減することができるようになる。   In general, when the semiconductor device 20 of this embodiment receives a thermal history, the thermal strain of the rigid package substrate 12 due to the thermal stress generated by the difference in thermal expansion coefficient between the semiconductor chip 11 and the rigid package substrate 12 is It increases as it goes outward from the semiconductor chip 11. However, in this embodiment, the slits 21 to 23 are formed along the side edges 12X and 12Y of the rigid package substrate 12, and the rigid package substrate 12 is partially and substantially divided. Therefore, the thermal strain generated as described above is relaxed by the slits 21 to 23 that function to substantially divide the rigid package substrate 12. As a result, the warpage due to the thermal strain of the rigid package substrate 12 can be sufficiently reduced.

なお、本実施形態では特に限定していないが、スリット２１〜２３はリジッドパッケージ基板１２の表面側及び裏面側のいずれにも形成することができる。リジッドパッケージ基板１２の表面側には、図示しない複数の電極パッド（接続端子）が形成されているので、スリット２１〜２３をリジッドパッケージ基板１２の表面側に形成する際には、前記電極パッドの非形成領域を適宜選択して形成する必要がある。一方、スリット２１〜２３をリジッドパッケージ１２の裏面側に形成する際には、前記電極パッドによる制限を受けることがないので、比較的自由な位置に形成することができる。   Although not particularly limited in the present embodiment, the slits 21 to 23 can be formed on either the front surface side or the back surface side of the rigid package substrate 12. Since a plurality of electrode pads (connection terminals) (not shown) are formed on the surface side of the rigid package substrate 12, when the slits 21 to 23 are formed on the surface side of the rigid package substrate 12, It is necessary to select a non-formation region as appropriate. On the other hand, when the slits 21 to 23 are formed on the back surface side of the rigid package 12, the slits 21 to 23 are not restricted by the electrode pads, and therefore can be formed at relatively free positions.

また、スリット２１〜２３は、上述したように、リジッドパッケージ基板１２を貫通しないようにして、その表面側あるいは裏面側に形成する代わりに、リジッドパッケージ基板１２を貫通するようにして形成することもできる。この場合、リジッドパッケージ基板１２の分断効果が助長されることになるので、上述のようにして生成された熱ひずみのスリットにおける緩和効果が増大する。したがって、リジッドパッケージ基板１２の反りをより効果的に低減することができるようになる。   Further, as described above, the slits 21 to 23 do not penetrate the rigid package substrate 12 and may be formed so as to penetrate the rigid package substrate 12 instead of being formed on the front surface side or the back surface side thereof. it can. In this case, since the dividing effect of the rigid package substrate 12 is promoted, the relaxation effect of the thermal strain slit generated as described above is increased. Therefore, the warpage of the rigid package substrate 12 can be more effectively reduced.

さらに、本実施形態においては、半導体チップ１１に隣接するようにして、半導体チップ１１から見た場合に最内側に位置する（図示しない）電極パッドとの間にスリット２１を形成している。この場合、半導体チップ１１とリジッドパッケージ基板１２との熱膨張係数の相違によって発生する熱応力に起因した熱ひずみは、その生成初期の段階でスリット２１において緩和されるようになる。したがって、リジッドパッケージ基板１２全体に生じる熱ひずみを当初から十分に低減することができるようになり、さらにスリット２１の外方に形成したスリット２２及び２３によって前記熱ひずみをさらに緩和することになるので、最終的にリジッドパッケージ基板１２に残存する熱ひずみを十分に低減することができる。結果として、リジッドパッケージ基板１２の反りをより効果的に低減することができるようになる。   Further, in the present embodiment, the slit 21 is formed adjacent to the semiconductor chip 11 and between the electrode pads (not shown) located on the innermost side when viewed from the semiconductor chip 11. In this case, the thermal strain caused by the thermal stress generated by the difference in thermal expansion coefficient between the semiconductor chip 11 and the rigid package substrate 12 is relaxed in the slit 21 at the initial stage of generation. Therefore, the thermal strain generated in the entire rigid package substrate 12 can be sufficiently reduced from the beginning, and the thermal strain is further relaxed by the slits 22 and 23 formed outside the slit 21. Finally, the thermal strain remaining on the rigid package substrate 12 can be sufficiently reduced. As a result, the warpage of the rigid package substrate 12 can be more effectively reduced.

なお、スリット２１は、最も好ましくは、リジッドパッケージ基板１２において、半導体チップ１１と、この半導体チップ１１に最も近接して設けられた最内側の電極パッドとの間に形成する。例えば、半導体装置２０（リジッドパッケージ基板１２）の大きさ約３０ｍｍ□〜５０ｍｍ□、半導体チップ１１の大きさ約１０ｍｍ□〜２０ｍｍ□に対して、スリット２１の形成位置ｄ３を半導体チップ１１の側端１１Ａから２ｍｍ〜３ｍｍ（具体的には、図２に示すようなアンダーフィル樹脂フィレット部（ｄ１部）から）離隔した位置に形成することができる。また、スリット２１〜２３の幅は約０．０２５ｍｍ〜０．２ｍｍとすることができる。   The slit 21 is most preferably formed between the semiconductor chip 11 and the innermost electrode pad provided closest to the semiconductor chip 11 in the rigid package substrate 12. For example, with respect to the size of the semiconductor device 20 (rigid package substrate 12) of about 30 mm □ to 50 mm □ and the size of the semiconductor chip 11 of about 10 mm □ to 20 mm □, the formation position d3 of the slit 21 is the side edge of the semiconductor chip 11. It can be formed at a position 2 mm to 3 mm away from 11A (specifically, from an underfill resin fillet portion (d1 portion) as shown in FIG. 2). Moreover, the width | variety of the slits 21-23 can be about 0.025 mm-0.2 mm.

（第５の実施形態）
次に、第５の実施形態の半導体装置について説明する。本実施形態は基本的には上記第４の実施形態と同じであるが、リジッドパッケージ基板１２に対してスリットを形成する代わりに複数の孔を形成した点で相違する。したがって、以下においては、その相違点を中心に説明する。なお、本実施形態における半導体装置の概略構成は図１に示すとおりである。 (Fifth embodiment)
Next, a semiconductor device according to a fifth embodiment will be described. This embodiment is basically the same as the fourth embodiment described above, but differs in that a plurality of holes are formed in the rigid package substrate 12 instead of forming slits. Therefore, in the following, the difference will be mainly described. The schematic configuration of the semiconductor device in the present embodiment is as shown in FIG.

図７は、本実施形態における半導体装置を示す平面図である。なお、上記実施形態に係わる図１〜６に示す構成要素と類似あるいは同一の構成要素に関しては、同じ参照数字を用いて表している。   FIG. 7 is a plan view showing the semiconductor device according to the present embodiment. In addition, about the component similar to or the same as the component shown to FIGS. 1-6 concerning the said embodiment, it represents using the same reference number.

図７に示す半導体装置２０において、リジッドパッケージ基板１２上には、フリップチップ接続によって半導体チップ１１が搭載され、それらの間にはアンダーフィル樹脂１５が設けられている。また、本実施形態では、リジッドパッケージ基板１２において、アンダーフィル樹脂１５の外延において、リジッドパッケージ基板１２の側端１２Ｘ及び１２Ｙに沿って略平行となるように、複数の孔２６及び２７が形成されている。   In the semiconductor device 20 shown in FIG. 7, a semiconductor chip 11 is mounted on a rigid package substrate 12 by flip chip connection, and an underfill resin 15 is provided between them. In the present embodiment, a plurality of holes 26 and 27 are formed in the rigid package substrate 12 so as to be substantially parallel to the outer ends of the underfill resin 15 along the side edges 12X and 12Y of the rigid package substrate 12. ing.

本実施形態においても、本実施形態の半導体装置２０が熱履歴を受けた際に、半導体チップ１１とリジッドパッケージ基板１２との熱膨張係数の相違によって発生した熱応力に起因したリジッドパッケージ基板１２の熱ひずみは、孔２６及び２７がリジッドパッケージ基板１２を部分的及び実質的に分断しているので、これら孔２６及び２７によって緩和されるようになる。この結果、リジッドパッケージ基板１２の上記熱ひずみに起因した反りを十分に低減することができるようになる。   Also in the present embodiment, when the semiconductor device 20 of the present embodiment receives a thermal history, the rigid package substrate 12 of the rigid package substrate 12 caused by the difference in thermal expansion coefficient between the semiconductor chip 11 and the rigid package substrate 12 is caused. The thermal strain is relieved by the holes 26 and 27 because the holes 26 and 27 partially and substantially divide the rigid package substrate 12. As a result, the warpage due to the thermal strain of the rigid package substrate 12 can be sufficiently reduced.

なお、本実施形態でも、孔２６及び２７はリジッドパッケージ基板１２の表面側及び裏面側のいずれにも形成することができる。リジッドパッケージ基板１２の表面側には、図示しない複数の電極パッド（接続端子）が形成されているので、孔２６及び２７をリジッドパッケージ基板１２の表面側に形成する際には、前記電極パッドの非形成領域を適宜選択して形成する必要がある。一方、孔２６及び２７をリジッドパッケージ１２の裏面側に形成する際には、前記電極パッドによる制限を受けることがないので、比較的自由な位置に形成することができる。   Also in this embodiment, the holes 26 and 27 can be formed on either the front surface side or the back surface side of the rigid package substrate 12. Since a plurality of electrode pads (connection terminals) (not shown) are formed on the surface side of the rigid package substrate 12, when forming the holes 26 and 27 on the surface side of the rigid package substrate 12, It is necessary to select a non-formation region as appropriate. On the other hand, when the holes 26 and 27 are formed on the back surface side of the rigid package 12, they are not restricted by the electrode pads and can be formed at relatively free positions.

また、本実施形態においても、孔２６及び２７はリジッドパッケージ基板１２を貫通するようにして形成することもできる。この場合、リジッドパッケージ基板１２の分断効果が助長されることになるので、上述のようにして生成された熱ひずみの孔における緩和効果が増大する。したがって、リジッドパッケージ基板１２の反りをより効果的に低減することができるようになる。   Also in this embodiment, the holes 26 and 27 can be formed so as to penetrate the rigid package substrate 12. In this case, since the dividing effect of the rigid package substrate 12 is promoted, the relaxation effect in the hole of the thermal strain generated as described above is increased. Therefore, the warpage of the rigid package substrate 12 can be more effectively reduced.

なお、孔２６及び２７の大きさは、例えば、半導体装置２０（リジッドパッケージ基板１２）の大きさ約３０ｍｍ□〜５０ｍｍ□、半導体チップ１１の大きさ約１０ｍｍ□〜２０ｍｍ□に対して、約０．０２５ｍｍ〜０．２ｍｍとすることができる。また、その数は、製品の形態などに依存させて適宜に設定することができる。   The size of the holes 26 and 27 is, for example, about 0 with respect to the size of the semiconductor device 20 (rigid package substrate 12) of about 30 mm □ to 50 mm □ and the size of the semiconductor chip 11 of about 10 mm □ to 20 mm □. .025 mm to 0.2 mm. The number can be set as appropriate depending on the form of the product.

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。   While the present invention has been described in detail based on the above specific examples, the present invention is not limited to the above specific examples, and various modifications and changes can be made without departing from the scope of the present invention.

第１の実施形態における半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device in 1st Embodiment. 図１に示す半導体装置の要部を拡大して示す断面図である。FIG. 2 is an enlarged cross-sectional view showing a main part of the semiconductor device shown in FIG. 1. 図２に示すリジッドパッケージ基板の弾性体を含む部分を拡大して示す断面図である。It is sectional drawing which expands and shows the part containing the elastic body of the rigid package board | substrate shown in FIG. 第２の実施形態における半導体装置の、リジッドパッケージ基板の弾性体を含む部分を拡大して示す断面図である。It is sectional drawing which expands and shows the part containing the elastic body of the rigid package board | substrate of the semiconductor device in 2nd Embodiment. 第３の実施形態における半導体装置の、リジッドパッケージ基板の弾性体を含む部分を拡大して示す断面図である。It is sectional drawing which expands and shows the part containing the elastic body of the rigid package board | substrate of the semiconductor device in 3rd Embodiment. 第４の実施形態における半導体装置を示す平面図である。It is a top view which shows the semiconductor device in 4th Embodiment. 第５の実施形態における半導体装置を示す平面図である。It is a top view which shows the semiconductor device in 5th Embodiment.

符号の説明Explanation of symbols

１０，２０ 半導体装置
１１ 半導体チップ
１２ リジッドパッケージ基板
１３ 半田バンプ
１４ 半田ボール
１５ 封止樹脂体（アンダーフィル樹脂）
１７ 弾性体
２１〜２３ スリット
２６，２７ 孔 10, 20 Semiconductor device 11 Semiconductor chip 12 Rigid package substrate 13 Solder bump 14 Solder ball 15 Sealing resin body (underfill resin)
17 Elastic body 21-23 Slit 26, 27 hole

Claims (5)

半導体チップと、
前記半導体チップがフリップチップ接続により搭載されるリジッドパッケージ基板と、
少なくとも前記半導体チップ及び前記リジッドパッケージ基板間に形成された空隙を充填して設けられた樹脂封止体とを具え、
前記リジッドパッケージ基板は、前記樹脂封止体の端部から前記半導体チップの少なくとも端部を含んで延在する領域が弾性体を含むことを特徴とする、半導体装置。 A semiconductor chip;
A rigid package substrate on which the semiconductor chip is mounted by flip chip connection;
Comprising at least a resin sealing body provided by filling a gap formed between the semiconductor chip and the rigid package substrate;
In the rigid package substrate, a region extending from an end portion of the resin sealing body including at least the end portion of the semiconductor chip includes an elastic body. 前記リジッドパッケージ基板は、コア基板と、このコア基板の両側において形成された配線層パターンを有するビルドアップ層とを含み、前記弾性体は、前記リジッドパッケージ基板の、前記ビルドアップ層を構成する樹脂からなることを特徴とする、請求項１に記載の半導体装置。   The rigid package substrate includes a core substrate and a buildup layer having a wiring layer pattern formed on both sides of the core substrate, and the elastic body is a resin constituting the buildup layer of the rigid package substrate. The semiconductor device according to claim 1, comprising: 半導体チップと、
前記半導体チップがフリップチップ接続により搭載されるリジッドパッケージ基板と、
少なくとも前記半導体チップ及び前記リジッドパッケージ基板間に形成された空隙を充填するように設けられた樹脂封止体とを具え、
前記リジッドパッケージ基板は、前記半導体チップの側端と前記リジッドパッケージ基板の側端との間において、前記リジッドパッケージ基板の前記側端に沿うようにして形成された溝部を有することを特徴とする、半導体装置。 A semiconductor chip;
A rigid package substrate on which the semiconductor chip is mounted by flip chip connection;
A resin sealing body provided so as to fill at least a gap formed between the semiconductor chip and the rigid package substrate;
The rigid package substrate has a groove formed along the side end of the rigid package substrate between a side end of the semiconductor chip and a side end of the rigid package substrate. Semiconductor device. 前記溝部は、前記半導体チップの前記側端と、前記リジッドパッケージ基板の主表面に設けられた、前記半導体チップから見た場合に最内側に位置する電極パッドとの間に形成されたことを特徴とする、請求項３に記載の半導体装置。   The groove is formed between the side end of the semiconductor chip and an electrode pad that is provided on the main surface of the rigid package substrate and is located on the innermost side when viewed from the semiconductor chip. The semiconductor device according to claim 3. 前記溝部は、前記リジッドパッケージ基板の、少なくともコア基板を厚さ方向に貫通するようにして形成されたことを特徴とする、請求項３又は４に記載の半導体装置。   5. The semiconductor device according to claim 3, wherein the groove is formed so as to penetrate at least a core substrate of the rigid package substrate in a thickness direction. 6.
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