JP2008205422A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To lower the intensity of a magnetic field because the magnetic field in a direction to counteract another magnetic field is generated by its eddy current in accordance with Lenz's law, if the eddy current is induced in a pad by the magnetic field of an inductor. <P>SOLUTION: A semiconductor device 1 is provided with a semiconductor chip. The semiconductor chip has a semiconductor substrate, a wiring layer, the inductor 16, and a conductive pad 18 (a first pad). The wiring layer is provided on the semiconductor substrate. The wiring layer includes the inductor 16. The pad 18 is provided on the wiring layer. The pad 18 is inside a circuit formation region D1 of the semiconductor chip and is provided in a region that is not overlapped with the inductor 16. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、インダクタを有する半導体装置に関する。   The present invention relates to a semiconductor device having an inductor.

従来から、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の整合回路等においては、インダクタが設けられることがある（例えば特許文献１）。また、近年では、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路のローカルオシレータとして、並列ＬＣタンク回路の共振現象を利用した電圧制御発振器が用いられることがある。かかる電圧制御発振器にも、当然にインダクタが設けられる（例えば非特許文献１）。   Conventionally, an inductor is provided in a matching circuit of a MMIC (Monolithic Microwave Integrated Circuit) or the like (for example, Patent Document 1). In recent years, a voltage controlled oscillator using a resonance phenomenon of a parallel LC tank circuit may be used as a local oscillator of a PLL (Phase Locked Loop) circuit. Such a voltage controlled oscillator is naturally provided with an inductor (for example, Non-Patent Document 1).

図７は、特許文献１に開示されたＭＭＩＣを模式的に示す平面図である。このＭＭＩＣには、整合回路を構成するインダクタ１０１が形成されている。また、当該ＭＭＩＣを実装基板にフリップチップ実装するためのバンプが接続されるパッド１０２が形成されている。これらのパッド１０２は、当該ＭＭＩＣの回路形成領域Ｄ２の外に配置されている。
特開２００２−２８９７８２号公報 Ａｌｉ Ｈａｊｉｍｉｒｉ ｅｔ ａｌ．，"Ｄｅｓｉｇｎ Ｉｓｓｕｅｓ ｉｎ ＣＭＯＳ Ｄｉｆｆｅｒｅｎｔｉａｌ ＬＣ Ｏｓｃｉｌｌａｔｏｒｓ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， Ｖｏｌ．３４，Ｎｏ．５，Ｍａｙ １９９９，ｐｐ．７１７−７２４ FIG. 7 is a plan view schematically showing the MMIC disclosed in Patent Document 1. As shown in FIG. In this MMIC, an inductor 101 constituting a matching circuit is formed. In addition, a pad 102 to which a bump for flip chip mounting the MMIC on a mounting substrate is connected is formed. These pads 102 are arranged outside the circuit formation region D2 of the MMIC.
JP 2002-289882 A Ali Hajimiri et al. "Design Issues in CMOS Differential LC Oscillators", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 34, no. 5, May 1999, pp. 717-724

図７のＭＭＩＣでは、回路規模が大きくないため、パッド１０２を回路形成領域Ｄ２の外に配置することができる。しかしながら、ＬＳＩ等のように回路規模が大きくなるとパッド１０２の数が多くなるため、それらを回路形成領域Ｄ２の外に配置するとチップサイズが大きくなってしまう。   In the MMIC of FIG. 7, since the circuit scale is not large, the pad 102 can be disposed outside the circuit formation region D2. However, since the number of pads 102 increases as the circuit scale increases, such as in an LSI, the chip size increases when they are arranged outside the circuit formation region D2.

そこで、図８に示すように、パッド１０２を回路形成領域Ｄ２内に配置することが考えられる。こうすることにより、チップサイズを大きくすることなく、多数のパッド１０２を設けることができる。   Therefore, as shown in FIG. 8, it is conceivable to arrange the pad 102 in the circuit formation region D2. By doing so, a large number of pads 102 can be provided without increasing the chip size.

ところが、図８では、インダクタ１０１の磁界により、その上部に位置するパッド１０２（斜線が付されている）に渦電流が発生する。すると、レンツの法則に従い、その渦電流により上記磁界を打ち消す方向の磁界が発生し、磁界の強度が低下する。磁界の強度の低下は、Ｑ値の劣化につながってしまう。   However, in FIG. 8, an eddy current is generated in the pad 102 (hatched) provided above the magnetic field of the inductor 101. Then, according to Lenz's law, a magnetic field in the direction of canceling the magnetic field is generated by the eddy current, and the strength of the magnetic field decreases. A decrease in the strength of the magnetic field leads to a deterioration in the Q value.

本発明による半導体装置は、半導体基板と、上記半導体基板上に設けられ、インダクタを含む配線層と、上記配線層上に設けられた導電性の第１パッドと、を有する半導体チップを備え、上記第１パッドの直下には回路形成領域が設けられているとともに、上記第１パッドは、平面視で、上記インダクタと重ならない領域に設けられていることを特徴とする。   A semiconductor device according to the present invention includes a semiconductor chip including a semiconductor substrate, a wiring layer provided on the semiconductor substrate and including an inductor, and a conductive first pad provided on the wiring layer. A circuit formation region is provided immediately below the first pad, and the first pad is provided in a region that does not overlap the inductor in plan view.

この半導体装置においては、パッドの直下には回路形成領域が設けられている。これにより、チップサイズを大きくすることなく、充分な数のパッドを設けることができる。また、当該パッドは、インダクタの上部を避けるようにして配置されている。これにより、インダクタの磁界によりパッドに渦電流が発生するのを抑えることができる。   In this semiconductor device, a circuit formation region is provided immediately below the pad. Thereby, a sufficient number of pads can be provided without increasing the chip size. The pad is arranged so as to avoid the upper part of the inductor. Thereby, it is possible to suppress the generation of eddy current in the pad due to the magnetic field of the inductor.

本発明によれば、チップサイズの増大を回避しつつ、パッドに渦電流が発生するのを抑えることが可能な半導体装置が実現される。   According to the present invention, a semiconductor device capable of suppressing the generation of eddy current in a pad while avoiding an increase in chip size is realized.

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態） Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.
(First embodiment)

図１は、本発明による半導体装置の第１実施形態を示す平面図である。図２は、図１の半導体装置のＩＩ−ＩＩ線に沿った断面図である。半導体装置１は、半導体チップ１０を備えている。半導体チップ１０は、半導体基板１２、配線層１４、インダクタ１６、および導電性のパッド１８（第１パッド）を有している。半導体基板１２は、例えばシリコン基板である。   FIG. 1 is a plan view showing a first embodiment of a semiconductor device according to the present invention. 2 is a cross-sectional view taken along the line II-II of the semiconductor device of FIG. The semiconductor device 1 includes a semiconductor chip 10. The semiconductor chip 10 includes a semiconductor substrate 12, a wiring layer 14, an inductor 16, and a conductive pad 18 (first pad). The semiconductor substrate 12 is, for example, a silicon substrate.

半導体基板１２上には、配線層１４が設けられている。配線層１４は、インダクタ１６および配線２９を含んでいる。インダクタ１６は、コイル状に形成された、配線層１４中の配線によって構成されている。   A wiring layer 14 is provided on the semiconductor substrate 12. The wiring layer 14 includes the inductor 16 and the wiring 29. The inductor 16 is configured by wiring in the wiring layer 14 formed in a coil shape.

配線層１４上には、パッド１８が設けられている。パッド１８は、半導体チップ１０の回路形成領域Ｄ１内に設けられている。すなわち、パッド１８の直下には、回路形成領域が設けられている。回路形成領域とは、回路素子および配線が形成された領域である。ここでいう回路素子は、トランジスタ等の能動素子、および、抵抗、キャパシタまたはインダクタ等の受動素子が該当し、配線は含まれない。例えば、図２において、パッド１８の直下には、ゲート電極２６とゲート絶縁膜２８とソース／ドレイン領域２４からなるＭＯＳトランジスタ２２と、配線２９とが形成されている。なお、回路形成領域は、回路素子および配線のすくなくとも一方が形成された領域であってもよい。パッド１８は、平面視で、半導体チップ１０のインダクタ１６と重ならない領域に設けられている。すなわち、インダクタ１６の上部には、パッド１８が存在しない。   A pad 18 is provided on the wiring layer 14. The pad 18 is provided in the circuit formation region D1 of the semiconductor chip 10. That is, a circuit formation region is provided immediately below the pad 18. The circuit formation region is a region where circuit elements and wirings are formed. Here, the circuit element corresponds to an active element such as a transistor and a passive element such as a resistor, a capacitor, or an inductor, and does not include wiring. For example, in FIG. 2, a MOS transistor 22 including a gate electrode 26, a gate insulating film 28, and a source / drain region 24 and a wiring 29 are formed immediately below the pad 18. The circuit formation region may be a region where at least one of the circuit element and the wiring is formed. The pad 18 is provided in a region that does not overlap the inductor 16 of the semiconductor chip 10 in plan view. That is, the pad 18 does not exist above the inductor 16.

図１からわかるように、パッド１８は、平面視で、インダクタ１６と重なる領域を除いて規則的に（本実施形態においては正方格子状に）配列されている。図１におけるパッド１８の配置は、上述の図８において斜線を付した５つのパッド１０２およびそれらの近傍の４つのパッド１０２からなる９つのパッド１０２を取り除いて得られる配置に相当する。   As can be seen from FIG. 1, the pads 18 are regularly arranged (in the form of a square lattice in this embodiment) except for a region overlapping the inductor 16 in a plan view. The arrangement of the pads 18 in FIG. 1 corresponds to an arrangement obtained by removing the nine pads 102 composed of the five pads 102 with hatching in FIG. 8 and the four pads 102 in the vicinity thereof.

半導体チップ１０のパッド１８上には、バンプ２０が設けられている。バンプ２０も、パッド１８と同様に、平面視でインダクタ１６と重ならない領域に設けられている。バンプ２０は、例えば、半田バンプまたは金バンプである。バンプ２０は、半導体装置１の外部電極端子として機能する。半導体装置１が配線基板等の実装基板に実装される際には、これらのバンプ２０を介して半導体装置１と実装基板とが互いに接続される。なお、図１の平面図においては、バンプ２０の図示が省略されている。   Bumps 20 are provided on the pads 18 of the semiconductor chip 10. Similarly to the pad 18, the bump 20 is also provided in a region that does not overlap the inductor 16 in plan view. The bump 20 is, for example, a solder bump or a gold bump. The bump 20 functions as an external electrode terminal of the semiconductor device 1. When the semiconductor device 1 is mounted on a mounting board such as a wiring board, the semiconductor device 1 and the mounting board are connected to each other via these bumps 20. In the plan view of FIG. 1, the illustration of the bumps 20 is omitted.

本実施形態の効果を説明する。半導体装置１においては、パッド１８の直下には回路形成領域が設けられている。これにより、チップサイズを大きくすることなく、充分な数のパッド１８を設けることができる。また、パッド１８は、インダクタ１６の上部を避けるようにして配置されている。これにより、インダクタ１６の磁界によりパッド１８に渦電流が発生するのを抑えることができる。よって、チップサイズの増大を回避しつつ、パッド１８に渦電流が発生するのを抑えることが可能な半導体装置１が実現されている。   The effect of this embodiment will be described. In the semiconductor device 1, a circuit formation region is provided immediately below the pad 18. Thereby, a sufficient number of pads 18 can be provided without increasing the chip size. Further, the pad 18 is disposed so as to avoid the upper portion of the inductor 16. Thereby, generation | occurrence | production of an eddy current in the pad 18 by the magnetic field of the inductor 16 can be suppressed. Therefore, the semiconductor device 1 that can suppress the generation of eddy current in the pad 18 while avoiding an increase in the chip size is realized.

さらに、バンプ２０も、平面視でインダクタ１６と重ならない領域に設けられている。これにより、インダクタ１６の磁界によりバンプ２０に渦電流が発生するのも抑えることができる。バンプ２０に渦電流が発生すると、パッド１８に渦電流が発生した場合と同様に、インダクタの磁界の強度が低下してしまう。   Furthermore, the bump 20 is also provided in a region that does not overlap the inductor 16 in plan view. As a result, the generation of eddy current in the bump 20 due to the magnetic field of the inductor 16 can also be suppressed. When an eddy current is generated in the bump 20, the strength of the magnetic field of the inductor is reduced as in the case where an eddy current is generated in the pad 18.

パッド１８が、平面視で、インダクタ１６と重なる領域を除いて正方格子状に配列されている。これにより、多数のパッド１８を設けることができる。ただし、パッド１８は、正方格子状でなく斜格子状に配列されていてもよい。   The pads 18 are arranged in a square lattice pattern except for a region overlapping the inductor 16 in plan view. Thereby, a large number of pads 18 can be provided. However, the pads 18 may be arranged in an oblique lattice shape instead of a square lattice shape.

コイル状に形成された配線層１４中の配線によってインダクタ１６が構成されている。これにより、インダクタ１６を半導体チップ１０内に容易に設けることができる。   An inductor 16 is constituted by the wiring in the wiring layer 14 formed in a coil shape. Thereby, the inductor 16 can be easily provided in the semiconductor chip 10.

本実施形態においては全てのパッド１８が回路形成領域Ｄ１内に存在しているため、チップサイズを特に小さく抑えることができる。
（第２実施形態） In the present embodiment, since all the pads 18 exist in the circuit formation region D1, the chip size can be particularly reduced.
(Second Embodiment)

図３（ａ）は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、半導体チップ１０、および実装基板３０を備えている。半導体チップ１０の構成は、第１実施形態で説明したとおりである。実装基板３０は、その上面に設けられた導電性のパッド３２（第２パッド）を有している。このパッド３２にバンプ２０が接続されることにより、実装基板３０に半導体チップ１０がフリップチップ実装されている。実装基板３０は、例えば、プリント配線基板またはシリコンインターポーザである。また、実装基板３０は、半導体チップ１０とは別の半導体チップであってもよい。   FIG. 3A is a sectional view showing a second embodiment of the semiconductor device according to the present invention. The semiconductor device 2 includes a semiconductor chip 10 and a mounting substrate 30. The configuration of the semiconductor chip 10 is as described in the first embodiment. The mounting substrate 30 has conductive pads 32 (second pads) provided on the upper surface thereof. By connecting the bumps 20 to the pads 32, the semiconductor chip 10 is flip-chip mounted on the mounting substrate 30. The mounting board 30 is, for example, a printed wiring board or a silicon interposer. Further, the mounting substrate 30 may be a semiconductor chip different from the semiconductor chip 10.

パッド３２も、パッド１８およびバンプ２０と同様に、平面視で半導体チップ１０のインダクタ１６と重ならない領域に設けられている。さらに、実装基板３０の内部に設けられた配線３４も、平面視で半導体チップ１０のインダクタ１６と重ならない領域に設けられている。配線３４は、パッド３２と電気的に接続されている。   Similarly to the pad 18 and the bump 20, the pad 32 is also provided in a region that does not overlap the inductor 16 of the semiconductor chip 10 in plan view. Furthermore, the wiring 34 provided in the mounting substrate 30 is also provided in a region that does not overlap the inductor 16 of the semiconductor chip 10 in plan view. The wiring 34 is electrically connected to the pad 32.

本実施形態においては、パッド３２および配線３４が、平面視でインダクタ１６と重ならない領域に設けられている。これにより、インダクタ１６の磁界によりパッド３２や配線３４に渦電流が発生するのを抑えることができる。パッド３２や配線３４に渦電流が発生すると、パッド１８に渦電流が発生した場合と同様に、インダクタの磁界の強度が低下してしまう。本実施形態のその他の効果は、第１実施形態と同様である。   In the present embodiment, the pad 32 and the wiring 34 are provided in a region that does not overlap with the inductor 16 in plan view. Thereby, it is possible to suppress the generation of eddy current in the pad 32 and the wiring 34 due to the magnetic field of the inductor 16. When an eddy current is generated in the pad 32 and the wiring 34, the strength of the magnetic field of the inductor is reduced as in the case where an eddy current is generated in the pad 18. Other effects of the present embodiment are the same as those of the first embodiment.

なお、本実施形態において、パッド３２および配線３４のうち一方のみがインダクタ１６の下部を避けて配置されていてもよい。パッド３２のみがインダクタ１６の下部を避けて配置された場合の例を図３（ｂ）に示す。このような場合であっても、双方がインダクタ１６の下部に配置されている場合に比して、磁界強度の低下を小さく抑えることができる。
（第３実施形態） In the present embodiment, only one of the pad 32 and the wiring 34 may be arranged avoiding the lower portion of the inductor 16. FIG. 3B shows an example in which only the pad 32 is arranged avoiding the lower portion of the inductor 16. Even in such a case, a decrease in the magnetic field strength can be suppressed to a smaller extent than when both are arranged below the inductor 16.
(Third embodiment)

図９（ａ）は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置３は、半導体チップ１０、および実装基板３０を備えている。半導体チップ１０の構成は、第１実施形態で説明したとおりである。実装基板３０の配線３４は、配線３４ａ（第１配線）、配線３４ｂ（第２配線）、配線３４ｃ（第３配線）および配線３４ｄからなる多層配線構造を有している。配線３４ａは、最上層配線であり、パッド３２と同層に設けられている。配線３４ｂは、配線３４ａの１層下に位置している。同様に、配線３４ｃおよび配線３４ｄは、それぞれ配線３４ｂおよび配線３４ｃの１層下に位置している。   FIG. 9A is a cross-sectional view showing a third embodiment of the semiconductor device according to the present invention. The semiconductor device 3 includes a semiconductor chip 10 and a mounting substrate 30. The configuration of the semiconductor chip 10 is as described in the first embodiment. The wiring 34 of the mounting substrate 30 has a multilayer wiring structure including a wiring 34a (first wiring), a wiring 34b (second wiring), a wiring 34c (third wiring), and a wiring 34d. The wiring 34 a is the uppermost layer wiring and is provided in the same layer as the pad 32. The wiring 34b is located one layer below the wiring 34a. Similarly, the wiring 34c and the wiring 34d are located one layer below the wiring 34b and the wiring 34c, respectively.

半導体装置３において、配線３４ａ，３４ｂ，３４ｃ，３４ｄの一部が、平面視でインダクタ１６と重ならない領域に設けられていてもよい。そうすることにより、インダクタ１６の磁界によって配線３４に発生する渦電流を小さく抑えることができる。また、かかる効果を効率的に得るという観点からは、インダクタ１６の下部から外す配線として、インダクタ１６に近い配線を優先的に選択することが好ましい。   In the semiconductor device 3, a part of the wirings 34a, 34b, 34c, and 34d may be provided in a region that does not overlap with the inductor 16 in plan view. By doing so, the eddy current generated in the wiring 34 due to the magnetic field of the inductor 16 can be suppressed to be small. From the viewpoint of efficiently obtaining such an effect, it is preferable to preferentially select a wiring close to the inductor 16 as a wiring to be removed from the lower portion of the inductor 16.

したがって、配線３４ａ，３４ｂ，３４ｃ，３４ｄのうち何れか１つの配線をインダクタ１６の下部から外す場合であれば、図９（ｂ）に示すように、配線３４ａを外すのが好ましい。あるいは、配線３４ａ，３４ｂ，３４ｃ，３４ｄのうち何れか２つの配線を外す場合であれば、図１０（ａ）に示すように、配線３４ａ，３４ｂを外すのが好ましい。あるいは、配線３４ａ，３４ｂ，３４ｃ，３４ｄのうち何れか３つの配線を外す場合であれば、図１０（ｂ）に示すように、配線３４ａ，３４ｂ，３４ｃを外すのが好ましい。   Therefore, if any one of the wires 34a, 34b, 34c, and 34d is removed from the lower portion of the inductor 16, it is preferable to remove the wire 34a as shown in FIG. Alternatively, if any two of the wires 34a, 34b, 34c, and 34d are to be removed, it is preferable to remove the wires 34a and 34b as shown in FIG. Alternatively, if any three of the wires 34a, 34b, 34c, and 34d are to be removed, it is preferable to remove the wires 34a, 34b, and 34c as shown in FIG.

本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、パッド１８が回路形成領域Ｄ１内のインダクタ１６と重ならない領域に設けられている限り、パッド１８の配置としては図１に示した例の他にも様々なものが考えられる。   The semiconductor device according to the present invention is not limited to the above embodiment, and various modifications are possible. For example, as long as the pad 18 is provided in a region not overlapping the inductor 16 in the circuit formation region D1, various arrangements other than the example shown in FIG.

ただし、パッドリソースを充分に確保するという観点からは、以下に定義する第１、第２、第３および第４の領域のうち少なくとも１つの領域において、パッド１８が複数の列に渡って設けられていることが好ましい。これらの領域を定義するため、図４（ａ）および図４（ｂ）に示すように半導体チップ１０の４つの側面のうち対向する１組の側面を第１の側面Ｓ１および第２の側面Ｓ２、対向するもう１組の側面を第３の側面Ｓ３および第４の側面Ｓ４とする。このとき、インダクタ１６よりも第１の側面Ｓ１、第２の側面Ｓ２、第３の側面Ｓ３および第４の側面Ｓ４に近い領域が、それぞれ第１の領域Ｒ１、第２の領域Ｒ２、第３の領域Ｒ３および第４の領域Ｒ４である。便宜上、領域Ｒ１，Ｒ２を図４（ａ）に示し、領域Ｒ３，Ｒ４を図４（ｂ）に示したが、これらの図４（ａ）および図４（ｂ）は同一の半導体チップ１０を示している。   However, from the viewpoint of ensuring sufficient pad resources, the pads 18 are provided across a plurality of columns in at least one of the first, second, third, and fourth regions defined below. It is preferable. In order to define these regions, as shown in FIGS. 4A and 4B, one set of opposing side surfaces among the four side surfaces of the semiconductor chip 10 is defined as the first side surface S1 and the second side surface S2. The other set of side surfaces facing each other is referred to as a third side surface S3 and a fourth side surface S4. At this time, regions closer to the first side surface S1, the second side surface S2, the third side surface S3, and the fourth side surface S4 than the inductor 16 are the first region R1, the second region R2, and the third region, respectively. The region R3 and the fourth region R4. For convenience, the regions R1 and R2 are shown in FIG. 4A and the regions R3 and R4 are shown in FIG. 4B. FIG. 4A and FIG. 4B show the same semiconductor chip 10. Show.

さらに、図５に示すように、側面Ｓ１に垂直な方向（図中上下方向）に沿って、側面Ｓ１および側面Ｓ２までインダクタ１６を延長して得られる領域をそれぞれ第５の領域Ｒ５および第６の領域Ｒ６、側面Ｓ３に垂直な方向（図中左右方向）に沿って、側面Ｓ３および側面Ｓ４までインダクタ１６を延長して得られる領域をそれぞれ第７の領域Ｒ７および第８の領域Ｒ８と定義する。ただし、インダクタ１６が元々存在する領域は、領域Ｒ５，Ｒ６，Ｒ７，Ｒ８のうち何れの領域にも含まれないものとする。   Furthermore, as shown in FIG. 5, regions obtained by extending the inductor 16 to the side surface S1 and the side surface S2 along the direction perpendicular to the side surface S1 (up and down direction in the drawing) are the fifth region R5 and the sixth region, respectively. The regions obtained by extending the inductor 16 to the side surface S3 and the side surface S4 along the direction perpendicular to the side surface S3 and the side surface S3 (left and right direction in the figure) are defined as the seventh region R7 and the eighth region R8, respectively. To do. However, the region where the inductor 16 originally exists is not included in any of the regions R5, R6, R7, and R8.

このように定義された領域Ｒ５，Ｒ６，Ｒ７，Ｒ８について、パッドリソースを充分に確保するという観点からは、領域Ｒ５，Ｒ６のうち少なくとも１つの領域にパッド１８が設けられているとともに、領域Ｒ７，Ｒ８のうち少なくとも１つの領域にパッド１８が設けられていることが好ましい。   From the viewpoint of ensuring sufficient pad resources for the regions R5, R6, R7, and R8 defined as described above, the pad 18 is provided in at least one of the regions R5 and R6, and the region R7. , R8, a pad 18 is preferably provided in at least one region.

ここで導入された領域Ｒ１〜Ｒ８の概念を用いて、上述した図１と図７とを比較する。すると、図１では、「領域Ｒ１〜Ｒ４のうち少なくとも１つの領域においてパッドが複数の列に渡って設けられている」という条件が満たされている。領域Ｒ２，Ｒ４の２つの領域においてパッド１８が複数の列に渡って設けられているからである。一方、図７では、領域Ｒ１〜Ｒ４のうち何れの領域においてもパッド１０２が複数の列に渡って設けられていないため、この条件が満たされていない。   FIG. 1 and FIG. 7 described above are compared using the concepts of the regions R1 to R8 introduced here. Then, in FIG. 1, the condition that “pads are provided across a plurality of columns in at least one of the regions R1 to R4” is satisfied. This is because the pads 18 are provided across a plurality of columns in the two regions R2 and R4. On the other hand, in FIG. 7, the pad 102 is not provided in a plurality of rows in any of the regions R1 to R4, so this condition is not satisfied.

また、図１では、「領域Ｒ５，Ｒ６のうち少なくとも１つの領域にパッドが設けられているとともに、領域Ｒ７，Ｒ８のうち少なくとも１つの領域にパッドが設けられている」という条件が満たされている。領域Ｒ５，Ｒ６，Ｒ７，Ｒ８の４つの領域にパッド１８が設けられているからである。一方、図７では、領域Ｒ７，Ｒ８の何れにもパッド１０２が設けられていないため、この条件が満たされていない。   In FIG. 1, the condition that “a pad is provided in at least one of the regions R5 and R6 and a pad is provided in at least one of the regions R7 and R8” is satisfied. Yes. This is because pads 18 are provided in the four regions R5, R6, R7, and R8. On the other hand, in FIG. 7, since the pad 102 is not provided in any of the regions R7 and R8, this condition is not satisfied.

なお、図１および図７においても、図４（ａ）および図４（ｂ）と同様に、インダクタ１６の図中上側、下側、左側および右側の領域をそれぞれ領域Ｒ１、領域Ｒ２、領域Ｒ３および領域Ｒ４と定めている。   In FIGS. 1 and 7, as in FIGS. 4A and 4B, the upper, lower, left, and right regions of the inductor 16 are defined as region R1, region R2, and region R3, respectively. And region R4.

また、図１においては、平面視でインダクタ１６と重なる領域を除く回路形成領域Ｄ１の略全体に渡って、パッド１８を配列する例を示した。しかし、図６（ａ）および図６（ｂ）に示すように、回路形成領域Ｄ１内のインダクタ１６と重ならない領域に、パッド１８が配列されない部分（斜線が付された部分）が存在してもよい。図６（ａ）におけるパッド１８の配置は、図１において中央部に位置する４つのパッド１８を取り除いて得られる配置に相当する。また、図６（ｂ）におけるパッド１８の配置は、図１において中央部に位置する４つのパッド１８の周囲に沿って設けられた１１個のパッド１８を取り除いて得られる配置に相当する。   Further, FIG. 1 shows an example in which the pads 18 are arranged over substantially the entire circuit formation region D1 excluding the region overlapping the inductor 16 in plan view. However, as shown in FIGS. 6 (a) and 6 (b), there is a portion where the pad 18 is not arranged (shaded portion) in a region that does not overlap with the inductor 16 in the circuit formation region D1. Also good. The arrangement of the pads 18 in FIG. 6A corresponds to an arrangement obtained by removing the four pads 18 located at the center in FIG. The arrangement of the pads 18 in FIG. 6B corresponds to an arrangement obtained by removing the 11 pads 18 provided along the periphery of the four pads 18 located at the center in FIG.

また、上記実施形態においては全てのパッド１８が回路形成領域Ｄ１内に設けられた例を示したが、一部のパッド１８が回路形成領域Ｄ１の外に設けられていてもよい。   In the above embodiment, an example in which all the pads 18 are provided in the circuit formation region D1 has been described. However, some of the pads 18 may be provided outside the circuit formation region D1.

本発明による半導体装置の第１実施形態を示す平面図である。1 is a plan view showing a first embodiment of a semiconductor device according to the present invention. 図１の半導体装置のＩＩ−ＩＩ線に沿った断面図である。FIG. 2 is a cross-sectional view taken along line II-II of the semiconductor device of FIG. （ａ）および（ｂ）は、本発明による半導体装置の第２実施形態を示す断面図である。(A) And (b) is sectional drawing which shows 2nd Embodiment of the semiconductor device by this invention. （ａ）および（ｂ）は、第１〜第４の領域の定義を説明するための平面図である。(A) And (b) is a top view for demonstrating the definition of a 1st-4th area | region. 第５〜第８の領域の定義を説明するための平面図である。It is a top view for demonstrating the definition of the 5th-8th area | region. （ａ）および（ｂ）は、実施形態の変形例を説明するための平面図である。(A) And (b) is a top view for demonstrating the modification of embodiment. 従来の半導体装置の一例を示す平面図である。It is a top view which shows an example of the conventional semiconductor device. 従来の半導体装置の他の例を示す平面図である。It is a top view which shows the other example of the conventional semiconductor device. （ａ）および（ｂ）は、本発明による半導体装置の第３実施形態を示す断面図である。(A) And (b) is sectional drawing which shows 3rd Embodiment of the semiconductor device by this invention. （ａ）および（ｂ）は、本発明による半導体装置の第３実施形態を示す断面図である。(A) And (b) is sectional drawing which shows 3rd Embodiment of the semiconductor device by this invention.

符号の説明Explanation of symbols

１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 半導体チップ
１２ 半導体基板
１４ 配線層
１６ インダクタ
１８ パッド
２０ バンプ
２２ ＭＯＳトランジスタ
２４ ソースドレイン領域
２６ ゲート電極
２８ ゲート絶縁膜
２９ 配線
３０ 実装基板
３２ パッド
３４ 配線
３４ａ 配線
３４ｂ 配線
３４ｃ 配線
３４ｄ 配線
Ｄ１ 回路形成領域
Ｒ１ 第１の領域
Ｒ２ 第２の領域
Ｒ３ 第３の領域
Ｒ４ 第４の領域
Ｒ５ 第５の領域
Ｒ６ 第６の領域
Ｒ７ 第７の領域
Ｒ８ 第８の領域
Ｓ１ 第１の側面
Ｓ２ 第２の側面
Ｓ３ 第３の側面
Ｓ４ 第４の側面 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor device 3 Semiconductor device 10 Semiconductor chip 12 Semiconductor substrate 14 Wiring layer 16 Inductor 18 Pad 20 Bump 22 MOS transistor 24 Source drain region 26 Gate electrode 28 Gate insulating film 29 Wiring 30 Mounting substrate 32 Pad 34 Wiring 34a Wiring 34b Wiring 34c Wiring 34d Wiring D1 Circuit formation region R1 First region R2 Second region R3 Third region R4 Fourth region R5 Fifth region R6 Sixth region R7 Seventh region R8 Eighth region S1 1st side surface S2 2nd side surface S3 3rd side surface S4 4th side surface

Claims (12)

半導体基板と、
前記半導体基板上に設けられ、インダクタを含む配線層と、
前記配線層上に設けられた導電性の第１パッドと、を有する半導体チップを備え、
前記第１パッドの直下には、回路形成領域が設けられているとともに、前記第１パッドは、平面視で、前記インダクタと重ならない領域に設けられていることを特徴とする半導体装置。 A semiconductor substrate;
A wiring layer provided on the semiconductor substrate and including an inductor;
A semiconductor chip having a conductive first pad provided on the wiring layer;
A semiconductor device, wherein a circuit formation region is provided immediately below the first pad, and the first pad is provided in a region that does not overlap the inductor in plan view. 請求項１に記載の半導体装置において、
平面視で、前記インダクタよりも前記半導体チップの第１、第２、第３および第４の側面に近い領域を、それぞれ第１、第２、第３および第４の領域としたとき、
前記第１パッドは、前記第１、第２、第３および第４の領域のうち少なくとも１つの領域において、複数の列に渡って設けられている半導体装置。 The semiconductor device according to claim 1,
When the regions closer to the first, second, third, and fourth side surfaces of the semiconductor chip than the inductor in plan view are the first, second, third, and fourth regions, respectively,
The first pad is a semiconductor device provided in a plurality of columns in at least one of the first, second, third and fourth regions. 請求項１または２に記載の半導体装置において、
前記半導体チップの第１、第２、第３および第４の側面のうち、対向する１組の側面を第１および第２の側面、対向するもう１組の側面を第３および第４の側面とし、
前記第１の側面に垂直な方向に沿って、前記第１および第２の側面まで前記インダクタを延長して得られる領域をそれぞれ第５および第６の領域、前記第３の側面に垂直な方向に沿って、前記第３および第４の側面まで前記インダクタを延長して得られる領域をそれぞれ第７および第８の領域としたとき、
前記第１パッドは、前記第５および第６の領域のうち少なくとも１つの領域に設けられているとともに、前記第７および第８の領域のうち少なくとも１つの領域に設けられている半導体装置。 The semiconductor device according to claim 1 or 2,
Of the first, second, third and fourth side surfaces of the semiconductor chip, one set of opposing side surfaces is the first and second side surfaces, and another set of opposing side surfaces is the third and fourth side surfaces. age,
A region obtained by extending the inductor to the first and second side surfaces along a direction perpendicular to the first side surface is defined as a fifth and sixth region and a direction perpendicular to the third side surface, respectively. When the regions obtained by extending the inductor to the third and fourth side surfaces along the lines are defined as the seventh and eighth regions, respectively,
The first pad is provided in at least one of the fifth and sixth regions, and is provided in at least one of the seventh and eighth regions. 請求項１乃至３いずれかに記載の半導体装置において、
前記第１パッドは、平面視で、前記インダクタと重なる領域を除いて、規則的に配列されている半導体装置。 The semiconductor device according to claim 1,
The first pad is a semiconductor device regularly arranged except for a region overlapping the inductor in a plan view. 請求項４に記載の半導体装置において、
前記第１パッドは、平面視で、前記インダクタと重なる領域を除いて、正方格子状に配列されている半導体装置。 The semiconductor device according to claim 4,
The first pad is a semiconductor device arranged in a square lattice pattern in a plan view, except for a region overlapping the inductor. 請求項１乃至５いずれかに記載の半導体装置において、
前記第１パッド上に設けられたバンプを備え、
前記バンプは、平面視で、前記インダクタと重ならない領域に設けられている半導体装置。 The semiconductor device according to claim 1,
A bump provided on the first pad;
The said bump is a semiconductor device provided in the area | region which does not overlap with the said inductor by planar view. 請求項６に記載の半導体装置において、
導電性の第２パッドを有し、当該第２パッドに前記バンプが接続されることにより前記半導体チップが実装された実装基板を備え、
前記第２パッドは、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。 The semiconductor device according to claim 6.
A mounting board on which the semiconductor chip is mounted by connecting the bumps to the second pads, and having a conductive second pad;
The second pad is a semiconductor device provided in a region of the semiconductor chip that does not overlap the inductor in plan view. 請求項７に記載の半導体装置において、
前記実装基板は、前記第２パッドと同層に設けられた第１配線を有しており、
前記第１配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。 The semiconductor device according to claim 7,
The mounting substrate has a first wiring provided in the same layer as the second pad,
The first wiring is a semiconductor device provided in a region of the semiconductor chip that does not overlap with the inductor in plan view. 請求項８に記載の半導体装置において、
前記実装基板は、前記第１配線の１層下に位置する第２配線を有しており、
前記第２配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。 The semiconductor device according to claim 8,
The mounting substrate has a second wiring located one layer below the first wiring,
The second wiring is a semiconductor device provided in a region of the semiconductor chip that does not overlap with the inductor in a plan view. 請求項９に記載の半導体装置において、
前記実装基板は、前記第２配線の１層下に位置する第３配線を有しており、
前記第３配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。 The semiconductor device according to claim 9.
The mounting substrate has a third wiring located one layer below the second wiring,
The third wiring is a semiconductor device provided in a region of the semiconductor chip that does not overlap with the inductor in plan view. 請求項７乃至１０いずれかに記載の半導体装置において、
前記実装基板の全ての配線は、平面視で、前記半導体チップの前記インダクタと重ならない領域に設けられている半導体装置。 The semiconductor device according to claim 7,
A semiconductor device in which all the wirings of the mounting substrate are provided in a region not overlapping with the inductor of the semiconductor chip in plan view. 請求項１乃至１１いずれかに記載の半導体装置において、
前記インダクタは、コイル状に形成された、前記配線層中の配線によって構成されている半導体装置。 The semiconductor device according to claim 1,
The inductor is a semiconductor device configured by wiring in the wiring layer formed in a coil shape.
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