JP2008205180A - Semiconductor device and its manufacturing method - Google Patents

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JP2008205180A JP2007039410A JP2007039410A JP2008205180A JP 2008205180 A JP2008205180 A JP 2008205180A JP 2007039410 A JP2007039410 A JP 2007039410A JP 2007039410 A JP2007039410 A JP 2007039410A JP 2008205180 A JP2008205180 A JP 2008205180A
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Inventor
Masayuki Yui
政行 油井
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method, wherein a capacitance element of a large capacitance is constituted in a small area by a conventional production line arrangement without complicating a production process.
SOLUTION: A plurality of local select oxide films 4 are formed in a region surrounded by a select oxide film 2 for element isolation serving as an element separation region, and also there is formed the capacitance element configured by sequentially laminating a lower electrode 5, a dielectric film 6 and an upper electrode 7 which are curved along a rugged shape of the local select oxide films 4.
COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置及びその製造方法に関するものであり、特に、半導体集積回路装置に集積化する容量素子の小型化のための構成に特徴のある半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof is characterized by the structure for miniaturization of the capacitor to be integrated in a semiconductor integrated circuit device.

半導体集積回路において、SiNを誘電体膜として用いた容量素子は要求される静電容量を得るために他の素子より大きく、チップ内の面積で占める割合が大きい。 In the semiconductor integrated circuit, a capacitor element using the SiN as the dielectric film is larger than the other elements in order to obtain the capacitance required, it contributes largely in the area of ​​the chip.
このようなSiN容量パターンは、平坦な素子分離用のフィールド酸化膜上に形成されており、したがって、平面的な容量素子の形状になっているのでパターン面積が大きい(例えば、特許文献1参照)。 Such SiN capacitor pattern is formed on the field oxide film of the flat element separation, therefore, a large pattern area since a shape of the planar capacitive element (e.g., see Patent Document 1) .

ここで、図10及び図11を参照して、従来のSiN容量素子の形成工程を説明する。 Here, with reference to FIGS. 10 and 11, illustrating the formation of the conventional SiN capacitive element process. 図10参照 See FIG. 10
まず、p型シリコン基板71にイニシャル酸化膜72及びSiN膜73を順次形成したのち、例えば、幅が100μmの素子分離部を開口した耐酸化マスク74を形成する。 First, after sequentially forming the initial oxide film 72 and the SiN film 73 on the p-type silicon substrate 71, for example, to form the anti-oxidation mask 74 having a width opened isolation of 100 [mu] m.
なお、耐酸化マスク74を形成した領域が、後の素子形成領域となる。 The area forming the anti-oxidation mask 74, the element formation region after.

次いで、酸化雰囲気中で耐酸化マスク74をマスクとして熱酸化を行うことによって、開口部の厚さが、例えば、600nmの素子分離用のフィールド酸化膜75を形成する。 Then, by performing thermal oxidation oxidation mask 74 as a mask in an oxidizing atmosphere, the thickness of the opening, for example, a field oxide film 75 for element isolation of 600 nm.

次いで、耐酸化マスク74をエッチング除去したのち、全面にn型多結晶シリコン膜を堆積させ、次いで、所定の形状にエッチングすることによってキャパシタの下部電極76を形成する。 Then, after the anti-oxidation mask 74 is removed by etching, it is deposited on the entire surface n-type polycrystalline silicon film, then, a lower electrode 76 of the capacitor by etching into a predetermined shape.
次いで、全面にSiN膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜77を形成する。 Then, over the entire surface, followed by depositing a SiN film, to form a capacitor insulating film 77 by etching into a predetermined shape.

図11参照 See FIG. 11
次いで、全面に層間絶縁膜78を堆積させたのち、エッチングを施すことによって、キャパシタ絶縁膜77の大部分を露出させるキャパシタ窓79を形成する。 Then, after depositing the interlayer insulation film 78 on the entire surface, by applying etching to form a capacitor window 79 to expose a large part of the capacitor insulating film 77.

次いで、再び、全面にn型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタの上部電極80を形成する。 Then, again, after depositing the n-type polycrystalline silicon film is formed on the entire surface of the upper electrode 80 of the capacitor by etching into a predetermined shape.

次いで、下部電極76に対するコンタクトホール81を形成したのち、図示は省略するものの、必要とする回路構成に応じて下部電極76及び上部電極80に対するコンタクトビア或いは配線を形成することによって、容量素子の基本的な製造工程が完了する。 Then, after forming a contact hole 81 to the lower electrode 76, although illustration is omitted, by forming a contact via or wiring to the lower electrode 76 and upper electrode 80 in accordance with the circuit configuration in need, the basic capacitive element manufacturing process is completed.
特開平05−090492号公報 JP 05-090492 discloses

半導体集積回路装置の製造過程において、1ウェーハで製造できるチップ数が多い方が製造効率が高いが、1ウェーハあたりのチップ数を多くするには、チップサイズを小さくすることが有効であるため、チップサイズを小さくする傾向にある。 In the manufacturing process of the semiconductor integrated circuit device, since although it is often the number of chips that can be produced in one wafer has a higher production efficiency, to increase the number of chips per wafer, it is effective to reduce the chip size, there is a tendency to reduce the chip size.

このような動向の中で、半導体集積回路装置のチップサイズを小さくするためには、チップ内に占める各デバイスを面積を小さくすることが必要であるが、平面的な形状である容量素子の場合には、必要とする容量を確保するためにはそれなりの面積が必要になり、このような容量素子の面積がチップの小サイズ化の障害になっている。 Among these trends, in order to reduce the chip size of the semiconductor integrated circuit device, it is necessary to reduce the area of ​​each device occupied in the chip, when the capacitive element is a planar shape the, in order to secure the capacity required will require a moderate area, the area of ​​such a capacitor element is in the failure of the small size of the chip.

なお、小面積で大容量を得るためには、SiN膜に代えてAl 23膜、Ta 25膜、或いは、HfO 2膜等の高誘電率膜を用いれば良いが、半導体集積回路装置の製造工程において通常に使用されているSiN膜とは異なり、新たな成膜装置やそれに伴う新たなエッチング装置等を用意する必要があり、必ずしも、高製造効率化には結びつかないという問題がある。 In order to obtain a large capacity in a small area, Al 2 O 3 film in place of the SiN film, Ta 2 O 5 film, or may be used a high dielectric constant film such as HfO 2 film, a semiconductor integrated circuit Unlike SiN film which is commonly used for the manufacturing process of the device, it is necessary to prepare a new etching apparatus or the like with a new film-forming apparatus and it necessarily a problem that does not lead to higher production efficiency is there.

或いは、DRAMのメモリキャパシタのように、フィン構造等の立体構造を採用すれば小面積で大容量を得ることは可能であるが、そうするためには製造工程が複雑になり、この場合も必ずしも、高製造効率化には結びつかないという問題がある。 Alternatively, as in the DRAM of the memory capacitor, it is possible to obtain a large capacity in a small area by employing the three-dimensional structure such as a fin structure, the manufacturing process becomes complicated in order to do so, necessarily be the case , the high production efficiency there is a problem that it is not tied.

したがって、本発明は、製造工程を複雑化することなく、従来の製造ライン構成によって、小面積で大容量の容量素子を構成することを目的とする。 Accordingly, the present invention is, without complicating the manufacturing process by conventional production line configuration, and an object thereof included in the capacitor of high capacity in a small area.

図1は本発明の原理的構成図であり、ここで図1を参照して、本発明における課題を解決するための手段を説明する。 Figure 1 is a principle diagram of the present invention, referring now to FIG. 1, illustrating the means for solving the problems in the present invention.
なお、図における符号8は、層間絶縁膜である。 Reference numeral 8 in the figure is an interlayer insulating film.
図1参照 上記の課題を解決するために、本発明は、半導体装置において、素子分離領域であって素子分離用選択酸化膜2に囲まれた領域に、複数の局所的選択酸化膜4を有するとともに、局所的選択酸化膜4の凹凸形状に沿って湾曲する下部電極5、誘電体膜6、及び、上部電極7を順次積層した構造の容量素子を設けたことを特徴とする。 To solve the problem of FIG. 1 supra, the present invention provides a semiconductor device, a region surrounded by an element isolation region in isolation selective oxide film 2, having a plurality of local selective oxide film 4 together, the lower electrode 5 which is curved along the uneven shape of the local selective oxidation layer 4, a dielectric film 6, and characterized in that a capacitive element stacked sequentially the upper electrode 7.

このように、局所的選択酸化膜4の凹凸形状を利用することによって、製造工程を複雑化することなく且つ従来の製造ライン構成によって容量素子の実効的面積を大きくすることができ、容量素子の小サイズ化が容易になり、それによって、半導体装置のチップサイズの小型化も可能になる。 Thus, by utilizing the irregularities of the local selective oxide film 4, can increase the effective area of ​​the capacitor element by and conventional production line configuration without complicating the manufacturing process, the capacitive element size reduction is facilitated, thereby also enables miniaturization of the chip size of the semiconductor device.

この場合、隣接する局所的選択酸化膜4の間の領域が半導体基板1の主表面より低い窪みを設けて、容量素子の湾曲を窪みにも沿った形状としても良く、それによって、容量素子の実効的面積をさらに大きくすることができる。 In this case, the area between the local selective oxide film 4 adjacent to each provided a recess lower than the main surface of the semiconductor substrate 1 may be shaped along to recess the curvature of the capacitor, whereby the capacitance element it is possible to further increase the effective area.

または、隣接する局所的選択酸化膜4の間の領域に耐酸化性マスクを残存させても良く、それによって、半導体基板1と容量素子を構成する下部電極5との短絡を防止するための絶縁膜を形成する工程が不要になる。 Or it may be left oxidation mask in the region between the local selective oxide film 4 adjacent, whereby the insulation to prevent a short circuit between the lower electrode 5 of the semiconductor substrate 1 and the capacitive element forming a film is not required.

この場合に、少なくとも素子分離用選択酸化膜2に囲まれた領域の表面が気相成長絶縁膜により覆われるように構成しても良く、それによって、凹凸形状がさらに湾曲することになるので、容量素子のさらなる小サイズ化が可能になる。 In this case, may be configured so that the surface of the region surrounded by the least isolation selective oxide film 2 is covered by a vapor growth insulating film, thereby, it means that the concavo-convex shape to further bend, allowing further size reduction of the capacitive element.

この場合の局所的選択酸化膜4は、二次元マトリクス状に配置することが望ましく、それによって、同じ平面積における実効表面積をより大きくすることができる。 Local selective oxide film 4 in this case, it is desirable to place in a two-dimensional matrix, thereby it is possible to increase the effective surface area in the same planar area.

なお、この場合の容量素子を構成する誘電体膜6としては、窒化珪素膜(Si 34膜)が典型的なものであり、従来の製造ライン構成によって容量素子を構成することができる。 As the dielectric film 6 constituting the capacitive element in this case, a silicon nitride film (Si 3 N 4 film) is typical for can in the capacitor by a conventional manufacturing line configuration.

また、本発明は、半導体装置の製造方法において、半導体基板1を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜2を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜2に囲まれた領域にも複数の耐酸化性マスクパターン3を設けて局所的選択酸化膜4を同時に形成する工程と、素子分離領域であって且つ素子分離用選択酸化膜2に囲まれた領域に局所的選択酸化膜4の凹凸形状に沿って湾曲する下部電極5、誘電体膜6、及び、上部電極7を順次積層して容量素子を形成する工程を有することを特徴とする。 Further, the present invention provides a method of manufacturing a semiconductor device, when forming the isolation selective oxide film 2 by selective oxidation using the oxidation resistance mask semiconductor substrate 1 and element an element isolation region a step of simultaneously forming a local selective oxide film 4 provided with a plurality of oxidation-resistant mask pattern 3 also surrounded by isolation selective oxide film 2 regions, the selective oxidation layer for and isolation and an element isolation region lower electrode 5 which is curved along the uneven shape of the local selective oxide film 4 in a region surrounded by 2, the dielectric film 6, and further comprising the step of forming a capacitor element by sequentially laminating an upper electrode 7 and features.

このように、凹凸形状を形成するための局所的選択酸化膜4を素子分離用選択酸化膜2と同時に形成することによって、製造工程を増加させることなく、容量素子の実効的面積を大きくすることができる。 Thus, by locally selective oxide film 4 it is formed simultaneously with the isolation selective oxide film 2 for forming an uneven shape, without increasing the manufacturing process, increasing the effective area of ​​the capacitor element can.

この場合、容量素子を形成する工程の前に、隣接する複数の局所的選択酸化膜4の間の領域をエッチングして窪みを形成する工程を設けることが望ましく、この場合には、局所的選択酸化膜4をエッチングマスクにすれば良いので、エッチングマスクの製造工程を省略して実効的表面積を大きくすることができる。 In this case, before the step of forming the capacitor element, it is desirable to provide a step of forming a recess region between the plurality of local selective oxide film 4 adjacent to etch, in this case, local selection it is sufficient oxide film 4 as an etching mask, it is possible to increase the effective surface area by omitting the process of manufacturing the etching mask.

また、容量素子を形成する工程において、複数の耐酸化性マスクパターン3を除去することなく容量素子を形成しても良く、それによって、半導体基板1と容量素子を構成する下部電極5との短絡を防止するための絶縁膜を形成する工程を省略することができる。 Further, in the step of forming the capacitor element may be formed capacitive element without removing the plurality of oxidation-resistant mask pattern 3, thereby short-circuiting between the lower electrode 5 of the semiconductor substrate 1 and the capacitive element it is possible to omit the step of forming an insulating film for preventing.

また、容量素子を形成する工程の前に、複数の耐酸化性マスクパターン3を含む少なくとも素子分離用選択酸化膜2に囲まれた領域の表面に気相成長法によって絶縁膜を形成しても良く、それによって、簡単な成膜工程だけで、凹凸形状をさらに湾曲させることができる。 Further, before the step of forming the capacitor element, even if the insulating film is formed by vapor deposition on at least the element surface of the enclosed to the separation selective oxide film 2 region including a plurality of resistance to oxidation mask pattern 3 well, whereby only a simple film-forming process, it is possible to further bend the uneven shape.

本発明によれば、素子分離領域の形成のための選択酸化工程を利用してフィールド領域に凹凸形状を形成しているので、強誘電体膜等の新規な材料や製造装置を要することなく、従来の製造ライン構成によって大容量で小占有面積の容量素子を構成することができる。 According to the present invention, since the forming irregularities in the field area by using a selective oxidation process for forming the element isolation region, without requiring new materials and manufacturing equipment, such as a ferroelectric film, it can be in the capacitor of a small occupation area with a large capacity by a conventional manufacturing line configuration.

本発明は、半導体基板を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域にも複数の耐酸化性マスクパターンを設けて局所的選択酸化膜を同時に形成するとともに、素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域に局所的選択酸化膜の凹凸形状に沿って湾曲する下部電極、誘電体膜、及び、上部電極を順次積層して容量素子を形成するものである。 The present invention is a semiconductor substrate when said selected form the isolation selective oxide film by oxidation using an oxidation-resistant mask, the region surrounded by the a and and isolation selective oxide film in the isolation region while at the same time locally formed selective oxide film be provided with a plurality of oxidation-resistant mask pattern, in an area surrounded by a by and isolation selective oxide film in the isolation region to the concavo-convex shape of the locally selective oxide film lower electrode, a dielectric film which is curved along, and is intended to form a capacitor element by sequentially laminating an upper electrode.

その際に、容量素子を形成する工程の前に、隣接する複数の局所的選択酸化膜の間の領域をエッチングして窪みを形成しても良いし、或いは、複数の耐酸化性マスクパターンを除去することなく容量素子を形成しても良く、さらには、その上に絶縁膜を気相成長させても良いものである。 At that time, before the step of forming a capacitive element, to a region between the adjacent plurality of local selective oxide film may be formed a recess by etching, or a plurality of oxidation-resistant mask pattern removal may form a capacitive element without, furthermore, those insulating film thereon may be vapor-phase growth.

ここで、図2乃至図4を参照して、本発明の実施例1のSiN容量素子の形成工程を説明する。 Referring now to FIGS, illustrating the process of forming the SiN capacitor element of Example 1 of the present invention.
図2参照 See FIG. 2
まず、p型シリコン基板11にイニシャル酸化膜12及びSiN膜13を順次形成したのち、例えば、幅がそれぞれ3.0μm及び2.0μmの素子分離部を形成するための枠状開口部14,15と、枠状開口部14,15の内部に一片が1.0μmの矩形状開口16を例えば、2.0μmのピッチで形成するように、格子状の耐酸化マスク17を形成する。 First, after sequentially forming the initial oxide film 12 and the SiN film 13 on the p-type silicon substrate 11, for example, frame-shaped openings 14 and 15 for a width to form an isolation portion of each 3.0μm and 2.0μm If a piece in the interior of the frame-shaped openings 14, 15 a rectangular opening 16 of 1.0μm example, so as to form at a pitch of 2.0 .mu.m, to form a lattice-like anti-oxidation mask 17.

次いで、酸化雰囲気中で耐酸化マスク17をマスクとして熱酸化を行うことによって、開口部に厚さが、例えば、600nmの素子分離用のフィールド酸化膜18と局所的選択酸化膜19とを同時に形成する。 Then, by performing thermal oxidation as a mask oxidation mask 17 in an oxidizing atmosphere, the thickness of the opening, for example, a field oxide film 18 and the local selective oxide film 19 for element isolation of 600nm at the same time forming to.

次いで、耐酸化マスク17をエッチング除去したのち、フィールド酸化膜18及び局所的選択酸化膜19をマスクとしてp型シリコン基板11の露出部をエッチングすることによって、p型シリコン基板の主表面からの深さが例えば、600nmのトレンチ20を形成する。 Then, after the anti-oxidation mask 17 is removed by etching, by etching the exposed portion of the p-type silicon substrate 11 a field oxide film 18 and the local selective oxide film 19 as a mask, the depth from the main surface of p-type silicon substrate of, for example, to form a 600nm trench 20.

図3参照 See FIG. 3
次いで、再び、酸化雰囲気中で熱酸化を施すことによって、トレンチ20の底面及び側面に厚さが、例えば、100nmの酸化膜21を形成して、後に形成する容量素子とp型シリコン基板11とを絶縁するための絶縁膜とする。 Then, again, by thermal oxidation in an oxidizing atmosphere, the thickness of the bottom and side surfaces of the trench 20 is, for example, by forming the oxide film 21 of 100 nm, a capacitor and the p-type silicon substrate 11 to be formed later the the insulating film for insulating.

次いで、全面に厚さが、例えば、260nmのn型多結晶シリコン膜をCVD法を用いて堆積させたのち、所定の形状にエッチングすることによって容量素子の下部電極22を形成する。 Then, the entire surface to a thickness of, for example, after the n-type polycrystalline silicon film of 260nm is deposited by CVD to form a lower electrode 22 of the capacitor element by etching into a predetermined shape.

次いで、プラズマCVD法を用いて全面に厚さが、例えば、25nmのSiN膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜23を形成する。 Then, the thickness on the entire surface by a plasma CVD method, for example, after depositing a 25nm of SiN film, to form a capacitor insulating film 23 by etching into a predetermined shape.

図4参照 See FIG. 4
次いで、CVD法を用いて全面に厚さが、例えば、500nmのSiO 2膜を堆積させて層間絶縁膜24としたのち、エッチングを施すことによって、キャパシタ絶縁膜23の大部分を露出させるキャパシタ窓25を形成する。 Then, the capacitor window thickness on the entire surface by CVD, for example, after the interlayer insulating film 24 is deposited an SiO 2 film of 500 nm, by performing etching, to expose a large portion of the capacitor insulating film 23 to form a 25.

次いで、再び、全面にCVD法を用いて厚さが、例えば、100nmのn型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによって容量素子の上部電極26を形成する。 Then, again, it thickness using a CVD method on the entire surface, for example, after depositing the n-type polycrystalline silicon film of 100 nm, to form the upper electrode 26 of the capacitor element by etching into a predetermined shape.

次いで、下部電極22に対するコンタクトホール27を形成したのち、以降は図示は省略するものの、必要とする回路構成に応じて下部電極22及び上部電極26に対するコンタクトビア或いは配線を形成することによって、本発明の実施例1のSiN容量素子の基本的な製造工程が完了する。 Then, after forming a contact hole 27 for the lower electrode 22, although later shown omitted, by forming a contact via or wiring for the lower electrode 22 and upper electrode 26 in accordance with the circuit configuration in need, the present invention the basic manufacturing process of the SiN capacitor element of example 1 is completed.

この本発明の実施例1においては、容量素子形成領域に局所的選択酸化膜19を形成して凸部を形成するとともに、隣接する局所的選択酸化膜19の間をエッチングして掘り下げることによってトレンチ20を形成しているので、実効表面積を平面に比べて大幅に大きくすることができ、それによって、同じ容量のSiN容量素子を形成する場合の占有面積を小さくすることができる。 In the first embodiment of the present invention, a trench to form a protrusion to form a local selective oxide film 19 on the capacitor region, by digging by etching between adjacent local selective oxide film 19 since forming a 20, it can be much larger than the effective surface area in the plane, whereby it is possible to reduce the area occupied by the case of forming a SiN capacitor element of the same capacity.

因に、平坦部、即ち、トレンチ20の底面の割合を1/3とし、トレンチ20の側壁と局所的選択酸化膜19からなる凸部を半球状としてその割合を2/3として評価した場合に、SiN容量素子の大きさを約28%縮小することができる。 In this connection, the flat portion, i.e., a 1/3 ratio of the bottom surface of the trench 20, the convex portions composed of side walls and local selective oxide film 19 of the trench 20 when evaluating the ratio as 2/3 as hemispherical , it can be reduced to about 28% the size of the SiN capacitor element.

この本発明の実施例1においては、局所的選択酸化膜19をフィールド酸化膜18と同時に形成しているとともに、トレンチ20を形成する際に、局所的選択酸化膜19とフィールド酸化膜18とをエッチングマスクにしているので、大幅に工程を増加させることなく、SiN容量素子の小型化が可能になる。 In the first embodiment of the present invention, together are formed simultaneously with the field oxide film 18 locally selective oxide film 19, when forming the trench 20, and a local selective oxide film 19 and the field oxide film 18 since the etching mask, without increasing significantly process allows size reduction of the SiN capacitor element.

次に、図5及び図6を参照して、本発明の実施例2のSiN容量素子の形成工程を説明する。 Next, with reference to FIGS. 5 and 6, illustrating a process of forming the SiN capacitor device of Example 2 of the present invention.
図5参照 See FIG. 5
まず、p型シリコン基板11にイニシャル酸化膜12及びSiN膜13を順次形成したのち、例えば、幅がそれぞれ3.0μm及び2.0μmの素子分離部を形成するための枠状開口部14,15と、枠状開口部14,15の内部に一片が1.0μmの矩形状開口31を例えば、1.0μmのピッチで形成するように、格子状の耐酸化マスク32を形成する。 First, after sequentially forming the initial oxide film 12 and the SiN film 13 on the p-type silicon substrate 11, for example, frame-shaped openings 14 and 15 for a width to form an isolation portion of each 3.0μm and 2.0μm If a piece in the interior of the frame-shaped openings 14, 15 a rectangular opening 31 of 1.0 .mu.m for example, so as to form at a pitch of 1.0 .mu.m, to form a lattice-like anti-oxidation mask 32.

次いで、酸化雰囲気中で耐酸化マスク17をマスクとして熱酸化を行うことによって、開口部に厚さが、例えば、600nmの素子分離用のフィールド酸化膜18と局所的選択酸化膜33とを同時に形成する。 Then, by performing thermal oxidation oxidation mask 17 as a mask in an oxidizing atmosphere, the thickness of the opening, for example, a field oxide film 18 and the local selective oxide film 33 for element isolation of 600nm at the same time forming to.

次いで、素子形成領域に形成した耐酸化マスク32のみをエッチング除去したのち、全面に厚さが、例えば、260nmのn型多結晶シリコン膜をCVD法を用いて堆積させたのち、所定の形状にエッチングすることによって容量素子の下部電極34を形成する。 Then, only the anti-oxidation mask 32 formed in the element formation region After etching away the entire surface to a thickness of, for example, the n-type polycrystalline silicon film of 260nm after deposited by CVD, to a predetermined shape forming the lower electrode 34 of the capacitor element by etching.

次いで、プラズマCVD法を用いて全面に厚さが、例えば、25nmのSiN膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜35を形成する。 Then, the thickness on the entire surface by a plasma CVD method, for example, after depositing a 25nm of SiN film, to form a capacitor insulating film 35 by etching into a predetermined shape.

図6参照 See FIG. 6
次いで、CVD法を用いて全面に厚さが、例えば、500nmのSiO 2膜を堆積させて層間絶縁膜36としたのち、エッチングを施すことによって、キャパシタ絶縁膜35の大部分を露出させるキャパシタ窓37を形成する。 Then, the capacitor window thickness on the entire surface by CVD, for example, after an interlayer insulating film 36 is deposited an SiO 2 film of 500 nm, by performing etching, to expose a large portion of the capacitor insulating film 35 37 to form a.

次いで、再び、全面にCVD法を用いて厚さが、例えば、100nmのn型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによって容量素子の上部電極38を形成する。 Then, again, it thickness using a CVD method on the entire surface, for example, after depositing the n-type polycrystalline silicon film of 100 nm, to form the upper electrode 38 of the capacitor element by etching into a predetermined shape.

次いで、下部電極34に対するコンタクトホール39を形成したのち、以降は図示は省略するものの、必要とする回路構成に応じて下部電極34及び上部電極38に対するコンタクトビア或いは配線を形成することによって、本発明の実施例2のSiN容量素子の基本的な製造工程が完了する。 Then, after forming the contact holes 39 with respect to the lower electrode 34, although later shown omitted, by forming a contact via or wiring to the lower electrode 34 and upper electrode 38 in accordance with the circuit configuration in need, the present invention the basic manufacturing process of the SiN capacitor device of example 2 of completing.

この本発明の実施例2においては、局所的選択酸化膜19を形成する際に使用した耐酸化マスク32をそのまま残存させてp型シリコン基板11と下部電極34とを分離する絶縁膜にしているので、実施例1のような新たな絶縁膜の形成工程が不要になる。 In Example 2 of the present invention is directed to an insulating film of the anti-oxidation mask 32 used as it is left to separate the p-type silicon substrate 11 and the lower electrode 34 in forming the local selective oxide film 19 since, the formation process of new insulating film as in example 1 is not required.

因に、平坦部、即ち、局所的選択酸化膜19の間の領域の割合を1/3とし、局所的選択酸化膜19からなる円弧部の割合を2/3として評価した場合に、SiN容量素子の大きさを約3%縮小することができる。 In this connection, the flat portion, i.e., when a 1/3 ratio of the area between the local selective oxidation film 19 were evaluated the percentage of the arc portion made of locally selective oxide film 19 as a 2/3, SiN capacity it can be reduced to about 3% the size of the element.

次に、図7乃至図9を参照して、本発明の実施例3のSiN容量素子の形成工程を説明する。 Next, with reference to FIGS, illustrating the process of forming the SiN capacitor device of Example 3 of the present invention.
図7参照 See FIG. 7
まず、p型シリコン基板11にイニシャル酸化膜12及びSiN膜13を順次形成したのち、例えば、幅がそれぞれ3.0μm及び2.0μmの素子分離部を形成するための枠状開口部14,15と、枠状開口部14,15の内部に一片が1.0μmの矩形状開口31を例えば、1.0μmのピッチで形成するように、格子状の耐酸化マスク32を形成する。 First, after sequentially forming the initial oxide film 12 and the SiN film 13 on the p-type silicon substrate 11, for example, frame-shaped openings 14 and 15 for a width to form an isolation portion of each 3.0μm and 2.0μm If a piece in the interior of the frame-shaped openings 14, 15 a rectangular opening 31 of 1.0 .mu.m for example, so as to form at a pitch of 1.0 .mu.m, to form a lattice-like anti-oxidation mask 32.

次いで、酸化雰囲気中で耐酸化マスク17をマスクとして熱酸化を行うことによって、開口部に厚さが、例えば、600nmの素子分離用のフィールド酸化膜18と局所的選択酸化膜33とを同時に形成する。 Then, by performing thermal oxidation oxidation mask 17 as a mask in an oxidizing atmosphere, the thickness of the opening, for example, a field oxide film 18 and the local selective oxide film 33 for element isolation of 600nm at the same time forming to.

次いで、素子形成領域に形成した耐酸化マスク32のみをエッチング除去したのち、全面に厚さが、例えば、200nmのSiO 2膜41をCVD法を用いて堆積させる。 Then, after removing etch only anti-oxidation mask 32 formed in the element formation region, the entire surface to a thickness of, for example, to the SiO 2 film 41 of 200nm is deposited by CVD.

図8参照 See FIG. 8
次いで、全面に厚さが、例えば、260nmのn型多結晶シリコン膜をCVD法を用いて堆積させたのち、所定の形状にエッチングすることによって容量素子の下部電極42を形成する。 Then, the entire surface to a thickness of, for example, after the n-type polycrystalline silicon film of 260nm is deposited by CVD to form a lower electrode 42 of the capacitor element by etching into a predetermined shape.

次いで、プラズマCVD法を用いて全面に厚さが、例えば、25nmのSiN膜を堆積させたのち、所定の形状にエッチングすることによってキャパシタ絶縁膜43を形成する。 Then, the thickness on the entire surface by a plasma CVD method, for example, after depositing a 25nm of SiN film, to form a capacitor insulating film 43 by etching into a predetermined shape.

次いで、CVD法を用いて全面に厚さが、例えば、500nmのSiO 2膜を堆積させて層間絶縁膜44としたのち、エッチングを施すことによって、キャパシタ絶縁膜43の大部分を露出させるキャパシタ窓45を形成する。 Then, the capacitor window thickness on the entire surface by CVD, for example, after an interlayer insulating film 44 is deposited an SiO 2 film of 500 nm, by performing etching, to expose a large portion of the capacitor insulating film 43 45 to form a.

図9参照 See FIG. 9
次いで、再び、全面にCVD法を用いて厚さが、例えば、100nmのn型多結晶シリコン膜を堆積させたのち、所定の形状にエッチングすることによって容量素子の上部電極46を形成する。 Then, again, it thickness using a CVD method on the entire surface, for example, after depositing the n-type polycrystalline silicon film of 100 nm, an upper electrode 46 of the capacitor element by etching into a predetermined shape.

次いで、下部電極42に対するコンタクトホール47を形成したのち、以降は図示は省略するものの、必要とする回路構成に応じて下部電極42及び上部電極46に対するコンタクトビア或いは配線を形成することによって、本発明の実施例3のSiN容量素子の基本的な製造工程が完了する。 Then, after forming a contact hole 47 to the lower electrode 42, although later shown omitted, by forming a contact via or wiring to the lower electrode 42 and the upper electrode 46 in accordance with the circuit configuration in need, the present invention the basic manufacturing process of the SiN capacitor device of example 3 of completing.

この本発明の実施例3においては、局所的選択酸化膜19を形成したのち、耐酸化マスク32を含めた表面にSiO 2膜41を堆積させているので、表面の凹凸形状がより強調され、上述の実施例2よりもSiN容量素子の占有面積を小さくすることができる。 In Example 3 of the present invention, after forming the local selective oxide film 19, since the surface including the anti-oxidation mask 32 is deposited a SiO 2 film 41, unevenness of the surface it is more emphasized, than example 2 above it can be to reduce the area occupied by the SiN capacitor element.

因に、平坦部、即ち、局所的選択酸化膜19の間の領域の割合をほぼ0で、殆どが局所的選択酸化膜19からなる円弧部であるとして評価した場合に、SiN容量素子の大きさを約4.5%縮小することができる。 In this connection, the flat portion, i.e., at approximately 0 the ratio of area between the local selective oxide film 19, when the most evaluated as an arc portion made of locally selective oxide film 19, the size of the SiN capacitor element it is capable of a reduction of about 4.5%.

以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においてはキャパシタ誘電体膜としてSiN膜を用いているが、SiN膜に限られるものではなく、SiN膜と同様に、従来の製造ラインを変更することなく形成が可能なSiO 2膜或いはSiON膜を用いても良いものである。 Having described the individual embodiments of the present invention, the present invention the structure shown in each example, the conditions are not limited to numbers, a possible various changes, for example, in the embodiments described above Although uses a SiN film as a capacitor dielectric film is not limited to SiN film, similarly to the SiN film, using the SiO 2 film or SiON film can be formed without changing the conventional manufacturing line and those may be.

また、上記の各実施例における局所的選択酸化膜のサイズやピッチは一例であり、必要とする容量或いは許容される占有面積に応じて適宜変更されるものである。 Further, the size and pitch of the local selective oxide film in the embodiments described above are examples, are intended to be appropriately changed according to the area occupied by capacitively or acceptable in need.

また、上記の各実施例においては、耐酸化マスクパターンを格子状にして局所的選択酸化膜を二次元マトリクス状にしているが、逆に、局所的選択酸化膜を形成するための耐酸化マスクパターンを二次元マトリクス状にして、局所的選択酸化膜を格子状に形成しても良いものである。 Further, in the above embodiments, but by the anti-oxidation mask pattern in a lattice form it has a local selective oxide film in a two-dimensional matrix, conversely, anti-oxidation mask in order to form a local selective oxide film pattern as a two-dimensional matrix form, but may be formed locally selective oxide film in a grid pattern.

さらには、局所的選択酸化膜を形成するための耐酸化マスクパターンをラインアンドスース(L&S)状にして、局所的選択酸化膜もL&S状パターンにしても良いものである。 Furthermore, by the anti-oxidation mask pattern for forming a local selective oxide film on line and Sousse (L & S) form, the local selective oxidation film also it is permissible to L & S pattern.

ここで、再び図1を参照して、改めて、本発明の詳細な特徴を説明する。 Referring now again to FIG. 1, again, a detailed feature of the present invention.
再び、図1参照 Again, see Figure 1
(付記1) 素子分離領域であって素子分離用選択酸化膜2に囲まれた領域に、複数の局所的選択酸化膜4を有するとともに、前記局所的選択酸化膜4の凹凸形状に沿って湾曲する下部電極5、誘電体膜6、及び、上部電極7を順次積層した構造の容量素子を設けたことを特徴とする半導体装置。 (Supplementary Note 1) to element surrounded by a isolation region for device isolation selective oxide film 2 regions, and having a plurality of local selective oxide film 4, curved along the uneven shape of the local selective oxide film 4 lower electrode 5, a dielectric film 6, and a semiconductor device which is characterized in that a capacitive element stacked sequentially the upper electrode 7.
(付記2) 上記隣接する局所的選択酸化膜4の間の領域が半導体基板1の主表面より低い窪みになっており、上記容量素子の湾曲が前記窪みにも沿った形状であることを特徴とする付記1記載の半導体装置。 (Supplementary Note 2), wherein the region between adjacent local selective oxide film 4 has become a recess lower than the main surface of the semiconductor substrate 1, a shape that the curvature of the capacitive element is also along the recess the of Supplementary Notes 1 wherein.
(付記3) 上記隣接する局所的選択酸化膜4の間の領域に耐酸化性マスクが存在することを特徴とする付記1記載の半導体装置。 (Supplementary Note 3) The semiconductor device according to Supplementary Note 1, wherein the said adjacent oxidation mask in the region between the local selective oxidation layer 4 is present.
(付記4) 少なくとも上記素子分離用選択酸化膜2に囲まれた領域の表面が気相成長絶縁膜により覆われていることを特徴とする付記3記載の半導体装置。 (Supplementary Note 4) at least the surface of the element surrounded by isolation selective oxide film 2 region of Supplementary Notes 3, wherein the covered by a vapor growth insulating film.
(付記5) 上記局所的選択酸化膜4が、二次元マトリクス状に配置されていることを特徴とする付記1乃至4のいずれか1に記載の半導体装置。 (Supplementary Note 5) The local selective oxide film 4, the semiconductor device according to any one of Supplementary Notes 1 to 4, characterized in that it is arranged in a two-dimensional matrix.
(付記6) 上記容量素子を構成する誘電体膜6が、窒化珪素膜であることを特徴とする付記1乃至5のいずれか1に記載の半導体装置。 (Supplementary Note 6) The dielectric film 6 constituting the capacitive element, the semiconductor device according to any one of Appendices 1 to 5, characterized in that a silicon nitride film.
(付記7) 半導体基板1を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜2を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜2に囲まれた領域にも複数の耐酸化性マスクパターン3を設けて局所的選択酸化膜4を同時に形成する工程と、前記素子分離領域であって且つ素子分離用選択酸化膜2に囲まれた領域に前記局所的選択酸化膜4の凹凸形状に沿って湾曲する下部電極5、誘電体膜6、及び、上部電極7を順次積層して容量素子を形成する工程を有することを特徴とする半導体装置の製造方法。 (Supplementary Note 7) The semiconductor substrate 1 at the time of forming an element isolation selective oxide film 2 by selective oxidation using the oxidation resistance mask, surrounded there by and the isolation selective oxide film 2 an element isolation region and a step of simultaneously forming a local selective oxide film 4 provided with a plurality of oxidation-resistant mask pattern 3 is also in the area, the the region surrounded by the isolation a region and isolation selective oxide film 2 lower electrode 5 which is curved along the uneven shape of the local selective oxidation layer 4, a dielectric film 6, and the production of a semiconductor device characterized by comprising the step of forming a capacitor element by sequentially laminating an upper electrode 7 Method.
(付記8) 上記容量素子を形成する工程の前に、上記隣接する複数の局所的選択酸化膜4の間の領域をエッチングして窪みを形成する工程を有することを特徴とする付記7記載の半導体装置の製造方法。 Before (Note 8) forming the capacitor element, according Appendix 7, characterized in that it comprises a step in which a plurality of the regions between the local selective oxide film 4 is formed a recess by etching said adjacent the method of manufacturing a semiconductor device.
(付記9) 上記容量素子を形成する工程において、上記複数の耐酸化性マスクパターン3を除去することなく容量素子を形成することを特徴とする付記7記載の半導体装置の製造方法。 In (Supplementary Note 9) forming the capacitor element, the method of Supplementary Note 7, wherein the forming the capacitive element without removing the plurality of oxidation-resistant mask pattern 3.
(付記10) 上記容量素子を形成する工程の前に、少なくとも素子分離用選択酸化膜2に囲まれた領域の表面に気相成長法によって絶縁膜を形成する工程を有することを特徴とする付記9記載の半導体装置の製造方法。 Before (Note 10) forming the capacitor element, characterized by having a step of forming an insulating film by vapor deposition on the surface of the region surrounded by the least isolation selective oxide film 2 Appendix the method of manufacturing a semiconductor device according 9.

本発明の原理的構成の説明図である。 It is an illustration of the principle construction of the present invention. 本発明の実施例1のSiN容量素子の途中までの形成工程の説明図である。 It is an explanatory view of a forming process up to the middle of the SiN capacitor element of Example 1 of the present invention. 本発明の実施例1のSiN容量素子の図2以降の途中までの形成工程の説明図である。 It is an explanatory view of a forming process up to the middle of Figure 2 subsequent SiN capacitor element of Example 1 of the present invention. 本発明の実施例1のSiN容量素子の図3以降の形成工程の説明図である。 It is an explanatory view of FIG. 3 and subsequent forming process of the SiN capacitor element of Example 1 of the present invention. 本発明の実施例2のSiN容量素子の途中までの形成工程の説明図である。 It is an explanatory view of a forming process up to the middle of the SiN capacitor device of Example 2 of the present invention. 本発明の実施例2のSiN容量素子の図5以降の形成工程の説明図である。 It is an explanatory view of FIG. 5 and subsequent forming process of the SiN capacitor device of Example 2 of the present invention. 本発明の実施例3のSiN容量素子の途中までの形成工程の説明図である。 It is an explanatory view of a forming process up to the middle of the SiN capacitor device of Example 3 of the present invention. 本発明の実施例3のSiN容量素子の図7以降の途中までの形成工程の説明図である。 It is an explanatory view of a step formed halfway in Figure 7 and subsequent SiN capacitor device of Example 3 of the present invention. 本発明の実施例3のSiN容量素子の図8以降の形成工程の説明図である。 Is an explanatory view of FIG. 8 after the step of forming the SiN capacitor device of Example 3 of the present invention. 従来のSiN容量素子の途中までの形成工程の説明図である。 It is an explanatory view of a forming process up to the middle of the conventional SiN capacitive element. 従来のSiN容量素子の図10以降の形成工程の説明図である。 It is an explanatory view of FIG. 10 after the formation step of the conventional SiN capacitive element.

符号の説明 DESCRIPTION OF SYMBOLS

1 半導体基板2 素子分離用選択酸化膜3 耐酸化性マスクパターン4 局所的選択酸化膜5 下部電極6 誘電体膜7 上部電極8 層間絶縁膜11 p型シリコン基板12 イニシャル酸化膜13 SiN膜14 枠状開口部15 枠状開口部16 矩形状開口17 耐酸化マスク18 フィールド酸化膜19 局所的選択酸化膜20 トレンチ21 酸化膜22 下部電極23 キャパシタ絶縁膜24 層間絶縁膜25 キャパシタ窓26 上部電極27 コンタクトホール31 矩形状開口32 耐酸化マスク33 局所的選択酸化膜34 下部電極35 キャパシタ絶縁膜36 層間絶縁膜37 キャパシタ窓38 上部電極39 コンタクトホール41 SiO 2膜42 下部電極43 キャパシタ絶縁膜44 層間絶縁膜45 キャパシタ窓46 上部電極47 コンタクトホール71 1 semiconductor substrate 2 isolation selective oxide film 3 oxidation resistant mask pattern 4 locally selective oxide film 5 lower electrode 6 dielectric layer 7 the upper electrode 8 interlayer insulating film 11 p-type silicon substrate 12 initial oxide film 13 SiN film 14 frame Jo opening 15 frame-like opening 16 rectangular openings 17 anti-oxidation mask 18 field oxide film 19 locally selective oxide film 20 trench 21 oxide film 22 lower electrode 23 the capacitor insulating film 24 interlayer insulating film 25 capacitor window 26 upper electrode 27 contacts hole 31 rectangular openings 32 anti-oxidation mask 33 locally selective oxide film 34 lower electrode 35 the capacitor insulating film 36 interlayer insulating film 37 capacitor window 38 upper electrode 39 contact hole 41 SiO 2 film 42 lower electrode 43 the capacitor insulating film 44 interlayer insulating film 45 capacitor window 46 upper electrode 47 contact hole 71 p型シリコン基板72 イニシャル酸化膜73 SiN膜74 耐酸化マスク75 フィールド酸化膜76 下部電極77 キャパシタ絶縁膜78 層間絶縁膜79 キャパシタ窓80 上部電極81 コンタクトホール p-type silicon substrate 72 initial oxide film 73 SiN film 74 anti-oxidation mask 75 field oxide film 76 lower electrode 77 the capacitor insulating film 78 interlayer insulating film 79 capacitor window 80 upper electrode 81 contact hole

Claims (5)

  1. 素子分離領域であって素子分離用選択酸化膜に囲まれた領域に、複数の局所的選択酸化膜を有するとともに、前記局所的選択酸化膜の凹凸形状に沿って湾曲する下部電極、誘電体膜、及び、上部電極を順次積層した構造の容量素子を設けたことを特徴とする半導体装置。 The region surrounded by the selective oxide film for element isolation by a device isolation region, and having a plurality of local selective oxide film, the lower electrode which is curved along the uneven shape of the local selective oxide film, a dielectric film and, a semiconductor device which is characterized by providing a capacitor element stacked sequentially the upper electrode.
  2. 上記隣接する局所的選択酸化膜の間の領域が半導体基板の主表面より低い窪みになっており、上記容量素子の湾曲が前記窪みにも沿った形状であることを特徴とする請求項1記載の半導体装置。 The region between the adjacent local selective oxide film has become a recess lower than the main surface of the semiconductor substrate, according to claim 1, characterized in that a shape that the curvature of the capacitive element is also along the recess the semiconductor device.
  3. 上記隣接する局所的選択酸化膜の間の領域に耐酸化性マスクが存在することを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein said oxidation-resistant mask in the region between the adjacent local selective oxide film is present.
  4. 少なくとも上記素子分離用選択酸化膜に囲まれた領域の表面が気相成長絶縁膜により覆われていることを特徴とする請求項3記載の半導体装置。 At least the surface of the element surrounded by isolation selective oxide regions in the semiconductor device according to claim 3, characterized in that it is covered by vapor deposition insulating film.
  5. 半導体基板を耐酸化性マスクを用いて選択酸化することにより素子分離用選択酸化膜を形成する際に、素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域にも複数の耐酸化性マスクパターンを設けて局所的選択酸化膜を同時に形成する工程と、前記素子分離領域であって且つ素子分離用選択酸化膜に囲まれた領域に前記局所的選択酸化膜の凹凸形状に沿って湾曲する下部電極、誘電体膜、及び、上部電極を順次積層して容量素子を形成する工程を有することを特徴とする半導体装置の製造方法。 A semiconductor substrate when forming the isolation selective oxide film by selective oxidation using the oxidation resistance mask, a plurality of acid even in an area surrounded by a by and isolation selective oxide film in the isolation region a step of simultaneously forming a local selective oxide film provided of mask pattern, along the uneven shape of the local selective oxide film in a region surrounded by the element to a separation region and isolation selective oxide film lower electrode, a dielectric film which is curved Te, and method of manufacturing a semiconductor device characterized by comprising the step of forming a capacitor element by sequentially laminating an upper electrode.
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