JP2008193524A - Voltage control delay device and dll circuit - Google Patents
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Abstract
Description
本発明は、電圧制御遅延装置およびDLL(Delay Locked Loop)回路に関する。 The present invention relates to a voltage controlled delay device and a DLL (Delay Locked Loop) circuit.
半導体集積回路において、クロックやデータをある一定時間遅延させるために電圧制御遅延素子(Voltage Controlled Delay Line:VCDL)が利用される。この電圧制御遅延素子は、入力電圧に応じて決まった遅延時間を発生する。また近年は、擬似的にクロック周波数を上げる目的で多相クロックが多く利用される。その多相クロックを生成する手段としてDLL(Delay Locked Loop)がよく用いられるが、このDLLの内部において多相クロックの位相差となる遅延時間を発生させるのに電圧制御遅延素子が用いられる。 In a semiconductor integrated circuit, a voltage controlled delay line (VCDL) is used to delay a clock or data for a certain time. The voltage controlled delay element generates a delay time determined according to the input voltage. In recent years, multiphase clocks are often used for the purpose of increasing the clock frequency in a pseudo manner. A DLL (Delay Locked Loop) is often used as means for generating the multi-phase clock, and a voltage-controlled delay element is used to generate a delay time that is a phase difference of the multi-phase clock inside the DLL.
図1には、簡単な電圧制御遅延素子の構成が示されている。図1において、ckiは入力クロック、ckoは出力クロック、Vcontは遅延時間制御電圧である。点線で囲まれた単位を電圧制御遅延素子1段と考え、図1は2段接続された構成となっている。ただし1段通過後のckmはckiの反転クロックが出力される。 FIG. 1 shows the configuration of a simple voltage controlled delay element. In FIG. 1, cki is an input clock, cko is an output clock, and Vcont is a delay time control voltage. A unit surrounded by a dotted line is considered to be one stage of voltage controlled delay elements, and FIG. 1 has a configuration in which two stages are connected. However, an inverted clock of cki is output for ckm after passing through one stage.
図1のVcontによってPchTr101,102の電流が制御され、該電流が増加すると、ckiに対するckoの遅延時間が短くなる。また逆に、該電流が減少すると、ckiに対するckoの遅延時間は長くなる。また、NchTr103,104はスイッチの動作をし、NchTr103,104のいずれかがオンしている時は該NchTrのドレインノードを引き下げる。
The currents of the
図2には、各ノードのクロック波形が示されている。ckiは入力される波形である。また、ckmは電圧制御遅延素子一段の遅延量Δdだけ遅れて反転クロックが出力される。また、ckoはckiよりΔd*2遅れて出力される。遅延時間Δdは遅延時間制御電圧Vcontによりコントロールされる。 FIG. 2 shows the clock waveform of each node. cki is an input waveform. Further, the inverted clock is output with a delay of ckm by a delay amount Δd of one stage of the voltage controlled delay element. Also, cko is output with a delay of Δd * 2 from cki. The delay time Δd is controlled by the delay time control voltage Vcont.
また、図3には、NchTr側とPchTr側が対称になるようにNchTr側にも可変電流源を設けた構成が示されている。図3の構成の場合、遅延時間制御電圧VcontによりNch側とPch側の電流源Trは同じ電流を流し、ckmやckoの立上り時間と立下り時間が同じとなる。遅延時間制御電圧Vcontを変化させると、それに伴って遅延時間Δdが変化することは図1と同様である。また、PchTr105,106,107はカレントミラーを構成しており、PchTr105がそのマスターとなっている。
FIG. 3 shows a configuration in which a variable current source is provided on the NchTr side so that the NchTr side and the PchTr side are symmetrical. In the case of the configuration of FIG. 3, the Nch side and Pch side current sources Tr flow the same current by the delay time control voltage Vcont, and the rise time and fall time of ckm and cko become the same. As with the case of FIG. 1, when the delay time control voltage Vcont is changed, the delay time Δd is changed accordingly. The
図4には、制御電圧―遅延時間特性が示されている。図3の構成の場合には、制御電圧が上がるほど遅延時間が短くなる。図4において例えば制御電圧Vcont=Vdの時に遅延時間はTdとなる。 FIG. 4 shows the control voltage-delay time characteristics. In the case of the configuration of FIG. 3, the delay time becomes shorter as the control voltage increases. In FIG. 4, for example, when the control voltage Vcont = Vd, the delay time is Td.
以上のような電圧制御遅延素子は半導体集積回路上に搭載される。また昨今の半導体プロセスは90nmプロセスや65nmプロセスといった非常に微細なプロセスが主流となってきている。このように微細なプロセスの場合、デバイス(トランジスタ)の製造精度を上げることが困難であり、製造後のトランジスタには少なからず特性上のばらつきが存在する。例えば複数のサンプル間のTr(トランジスタ)のしきい値ばらつきが3σ=100mVといったように、特にアナログ回路においてはしきい値電圧が大きくばらつくと、その機能を満たせなくなってしまう場合さえありえる。在来の電圧制御遅延素子においては、このトランジスタばらつきによって、例えば同じ制御電圧を入力してもサンプルによって遅延時間が変わってしまう。図5に3種類のサンプル(sample1,sample2,sample3)の電圧制御遅延素子の制御電圧―遅延時間特性を示す。sample1は標準的なサンプル、sample2は遅延時間が短いサンプル(例えばTrのしきい値電圧が低い)、sample3は遅延時間が長いサンプル(例えばTrのしきい値電圧が高い)である。この3種類のサンプルにおいて同一の遅延時間Tdを生成したい場合、入力すべき制御電圧は、それぞれVd1,Vd2,Vd3となる。図5のような制御電圧―遅延時間特性の場合には、制御電圧がサンプル毎に大幅に変わってしまう。また制御電圧に対する遅延時間のゲインも変わっている。このようにサンプルによって電圧制御遅延素子の特性が変わってしまうと、高精度な遅延時間を生成したい場合や、またDLL(Delay Locked Loop)内の遅延素子として使用する場合などには使用しづらいものとなってしまう。
The voltage control delay element as described above is mounted on a semiconductor integrated circuit. Moreover, very fine processes such as a 90 nm process and a 65 nm process have become mainstream in recent semiconductor processes. In the case of such a fine process, it is difficult to increase the manufacturing accuracy of a device (transistor), and there are not a few variations in characteristics in the manufactured transistor. For example, when the threshold voltage variation of Tr (transistor) between a plurality of samples is 3σ = 100 mV, especially in an analog circuit, if the threshold voltage varies greatly, the function may not be satisfied. In a conventional voltage controlled delay element, the delay time varies depending on the sample even if the same control voltage is input, for example, due to this transistor variation. FIG. 5 shows the control voltage-delay time characteristics of the voltage control delay elements of three types of samples (
本発明は、サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い(すなわち、すべてのサンプルにおいて図4のような制御電圧―遅延時間特性にすることの可能な)電圧制御遅延装置およびDLL回路を提供することを目的としている。 In the present invention, even if the characteristics of components such as transistors vary from sample to sample, the control voltage-delay time characteristics are not easily affected by variations in all samples (that is, the control as shown in FIG. 4 is performed in all samples). An object of the present invention is to provide a voltage-controlled delay device and a DLL circuit that can have voltage-delay time characteristics.
上記目的を達成するために、請求項1記載の発明は、入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有していることを特徴とする電圧制御遅延装置である。
In order to achieve the above object, the invention according to
また、請求項2記載の発明は、請求項1記載の電圧制御遅延装置において、前記電圧電流変換部は、オペアンプ及び抵抗素子を備え、オペアンプのバーチャルショートにより、入力された制御電圧を抵抗素子の抵抗値で決定される電流に変換することを特徴としている。 According to a second aspect of the present invention, in the voltage controlled delay device according to the first aspect, the voltage-current conversion unit includes an operational amplifier and a resistance element, and an input control voltage is supplied to the resistance element by a virtual short circuit of the operational amplifier. It is characterized by being converted into a current determined by a resistance value.
また、請求項3記載の発明は、請求項2記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっていることを特徴としている。 According to a third aspect of the present invention, in the voltage controlled delay device according to the second aspect, the resistance element is a variable resistance whose resistance value can be changed.
また、請求項4記載の発明は、請求項1乃至請求項3のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっていることを特徴としている。 According to a fourth aspect of the present invention, in the voltage controlled delay device according to any one of the first to third aspects, the input signal is a differential signal, and the delay means is the differential signal. It is characterized by a corresponding differential configuration.
また、請求項5記載の発明は、請求項1乃至請求項4のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第1の出力信号と第2の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするDLL回路である。 According to a fifth aspect of the present invention, there is provided a voltage control delay device according to any one of the first to fourth aspects, the first output signal and the second output signal of the voltage control delay device. A phase comparison means for comparing the phase difference; and a loop filter for receiving the output signal of the phase comparison means and outputting the control voltage of the voltage control delay device. A DLL circuit that outputs a phase signal.
また、請求項6記載の発明は、請求項1乃至請求項4のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第1の出力信号と第2の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするDLL回路である。 According to a sixth aspect of the present invention, there is provided a voltage control delay device according to any one of the first to fourth aspects, the first output signal and the second output signal of the voltage control delay device. Phase comparison means for comparing the phase difference, charge pump means for converting the output signal of the phase comparison means into a current signal, and an output signal of the charge pump means are input to output a control voltage of the voltage control delay device A DLL circuit including a loop filter and outputting a plurality of multiphase signals having different phases at the same frequency as an input signal.
請求項1乃至請求項4記載の発明によれば、入力された制御電圧を電流に変換する電圧電流変換部を含み、該電圧電流変換部により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部は、所定の入力電圧範囲において線形の電圧電流変換特性を有しているので、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性にほとんどばらつきのない(すべてのサンプルにおいて制御電圧―遅延時間特性がトランジスタなどの構成素子の特性のばらつきの影響を受け難い)電圧制御遅延装置を提供することができる。 According to the first to fourth aspects of the present invention, the control includes a voltage-current converter that converts the input control voltage into a current, and outputs a control current proportional to the current converted by the voltage-current converter. Means and a delay means for delaying and outputting the input signal by a time corresponding to the control current, and the voltage-current converter has a linear voltage-current conversion characteristic in a predetermined input voltage range. Even if the characteristics of components such as transistors vary from sample to sample due to manufacturing errors, there is almost no variation in control voltage-delay time characteristics in all samples. It is possible to provide a voltage controlled delay device that is not easily affected by variations in the characteristics of the constituent elements.
特に、請求項3記載の発明によれば、請求項2記載の電圧制御遅延装置において、前記抵抗素子は、抵抗値が変更可能な可変抵抗となっているので、電圧電流変換部の電圧電流変換ゲイン(電圧電流変換利得)を可変にすることができる(すなわち、所望の電圧電流変換利得を設定することが可能となる)。 In particular, according to a third aspect of the present invention, in the voltage controlled delay device according to the second aspect, the resistance element is a variable resistance whose resistance value can be changed. The gain (voltage-current conversion gain) can be made variable (that is, a desired voltage-current conversion gain can be set).
また、請求項4記載の発明によれば、請求項1乃至請求項3のいずれか一項に記載の電圧制御遅延装置において、前記入力信号は差動信号であり、前記遅延手段は前記差動信号に対応した差動構成となっているので、遅い遅延を生成しようとする場合に、信号の立上り立下りがなまることによって信号振幅が減衰し消滅してしまうことを有効に防止することができる。 According to a fourth aspect of the present invention, in the voltage controlled delay device according to any one of the first to third aspects, the input signal is a differential signal, and the delay means is the differential unit. Since it has a differential configuration corresponding to the signal, it is possible to effectively prevent the signal amplitude from being attenuated and extinguished due to the rising and falling edges of the signal when generating a slow delay. it can.
また、請求項5記載の発明によれば、請求項1乃至請求項4のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第1の出力信号と第2の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするDLL回路であるので、電圧制御遅延装置において、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がほとんどばらつかず、ループゲインがほとんどばらつかないDLL回路を実現することができる。 According to a fifth aspect of the present invention, the voltage control delay device according to any one of the first to fourth aspects, the first output signal and the second output signal of the voltage control delay device. A phase comparison means for comparing the phase difference between the phase control means and a loop filter for receiving the output signal of the phase comparison means and outputting the control voltage of the voltage control delay device, and a plurality of different phases at the same frequency as the input signal Therefore, even if the characteristics of components such as transistors vary from sample to sample due to manufacturing errors, etc., in the voltage controlled delay device, the control voltage is applied to all samples. -It is possible to realize a DLL circuit with little variation in delay time characteristics and little variation in loop gain.
また、請求項6記載の発明によれば、請求項1乃至請求項4のいずれか一項に記載の電圧制御遅延装置と、前記電圧制御遅延装置の第1の出力信号と第2の出力信号との位相差を比較する位相比較手段と、前記位相比較手段の出力信号を電流信号に変換するチャージポンプ手段と、前記チャージポンプ手段の出力信号が入力され、前記電圧制御遅延装置の制御電圧を出力するループフィルタとを備え、入力信号と同じ周波数で位相の異なる複数の多相信号を出力することを特徴とするDLL回路であるので、電圧制御遅延装置において、サンプル毎にトランジスタなどの構成素子の特性が製造誤差などによってばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がほとんどばらつかず、ループゲインがほとんどばらつかないDLL回路を実現することができる。
According to a sixth aspect of the present invention, the voltage control delay device according to any one of the first to fourth aspects, the first output signal and the second output signal of the voltage control delay device. The phase comparison means for comparing the phase difference between the phase comparison means, the charge pump means for converting the output signal of the phase comparison means into a current signal, the output signal of the charge pump means, and the control voltage of the voltage control delay device Since the DLL circuit includes a loop filter for outputting, and outputs a plurality of multiphase signals having different phases at the same frequency as the input signal, a component such as a transistor for each sample in the voltage control delay device Even if the characteristics vary due to manufacturing error, etc., the control voltage-delay time characteristics hardly vary in all samples, and the loop gain hardly varies. It is possible to realize a DLL circuit have.
以下、本発明を実施するための最良の形態を図面に基づいて説明する。 Hereinafter, the best mode for carrying out the present invention will be described with reference to the drawings.
図6は、本発明に係る電圧制御遅延装置(電圧制御遅延回路)の構成例を示す図である。図6を参照すると、電圧電流変換部108(図6の点線で囲まれたブロック)は、オペアンプ111と、抵抗素子112と、電流源PchTr113とにより構成されている。ここで、オペアンプ111の負入力には、遅延時間制御電圧Vcontが入力され、オペアンプ111の出力は電流源PchTr113のゲートppに接続される。また、電流源PchTr113は、ゲートppの電圧に応じて電流Idを抵抗素子112(抵抗値R)に流し込む。また、抵抗素子112は、一端がGNDに接続され、電流Idによって他端VcontmにId*Rの電位を発生させる。ノードVcontmはオペアンプ111の正入力に接続される。以上のように電圧電流変換部108はオペアンプ111を含んだ負帰還回路となっている。この負帰還作用によりノードVcontmは遅延時間制御電圧Vcontと同電位になるように制御される(バーチャルショート)。
FIG. 6 is a diagram showing a configuration example of a voltage control delay device (voltage control delay circuit) according to the present invention. Referring to FIG. 6, the voltage / current converter 108 (block surrounded by a dotted line in FIG. 6) includes an operational amplifier 111, a
また、オペアンプ111のゲインや帯域は、この負帰還ループの安定性や制御精度を考慮して決定される。また、図6には示されていないが、負帰還ループを安定にするための容量やフィルタを適宜追加することができる。オペアンプ111のバーチャルショートによりVcontmとVcontはほぼ同電位となり、Id=Vcont/Rという式が成り立つ。この式により、IdとVcontの間には線形性が成り立ち、そのゲインは1/Rとなる。つまり電圧電流変換特性は抵抗素子112の抵抗値Rで決定され、抵抗素子112のばらつきのみに依存する。
The gain and band of the operational amplifier 111 are determined in consideration of the stability and control accuracy of the negative feedback loop. Further, although not shown in FIG. 6, a capacitor and a filter for stabilizing the negative feedback loop can be added as appropriate. Due to the virtual short-circuit of the operational amplifier 111, Vcontm and Vcont become substantially the same potential, and the equation Id = Vcont / R is established. According to this equation, linearity is established between Id and Vcont, and the gain is 1 / R. That is, the voltage-current conversion characteristic is determined by the resistance value R of the
図6において、オペアンプ111の出力ノードppを各電流源PchTr114〜117のゲートに接続することにより、各電流源PchTr114〜117のサイズがPchTr113と同じとした場合、それぞれ同じ電流Idを生成する。また、NchTr118〜121はカレントミラーを構成しており、NchTr118がそのマスターとなっており電流Idを折り返している。このようにして、各電圧制御遅延素子にはスイッチングに応じて各電流源Trから電流Idが流れる。
In FIG. 6, when the output node pp of the operational amplifier 111 is connected to the gates of the current sources PchTr114 to 117, and the size of each of the current sources PchTr114 to 117 is the same as that of the PchTr113, the same current Id is generated. Further, the
図7は電圧制御遅延素子における過渡的な電流の流れを示す図である。なお、図7はノードckmの電位が上昇する場合の図である。図7において、まずckiが立ち下がることにより、PchTr109がオンし、電流源Tr110から電流Idが流れる。ノードckmには次段のゲート容量や配線容量などの寄生容量Cpが存在し、電流Idにより充電される。この電流Idが寄生容量Cpを充電する時間が長いほど遅延時間は長くなり、充電時間が短いほど遅延時間は短くなる。放電時間においても同様である。寄生容量自体のばらつきはそれほど大きくないと仮定すれば、電流Idがサンプルばらつきによらず一定に制御することが出来れば、遅延時間をコントロールすることが出来る。図6においては電圧電流変換部108によってサンプルばらつきによらない電流Idを生成できるため、制御電圧−遅延時間特性がサンプルばらつきに依存しない電圧制御遅延装置(電圧制御遅延回路)を実現することが出来る。例えば図3の電圧制御遅延回路が図5のようなサンプルばらつきとなる場合に、図6のような回路構成にすることによって、トランジスタ特性がサンプルによりばらついたとしても、制御電圧−遅延時間特性は、理想的には図4のようになる。
FIG. 7 is a diagram showing a transient current flow in the voltage controlled delay element. FIG. 7 is a diagram when the potential of the node ckm rises. In FIG. 7, first, when cki falls,
実際にSPICEを使用してシミュレーションした結果を次に示す。 The result of actual simulation using SPICE is shown below.
シミュレーションに際しては、90nmプロセスのデバイスパラメータを使用し、図3の回路と図6の回路について行った。図3、図6の電圧制御遅延素子のトランジスタサイズは同一とする。図3、図6のそれぞれの回路について、制御電圧Vcontに対する遅延時間をプロットしたグラフを図8、図9に示す。ここで、電圧制御遅延素子の段数は4段構成としている。また、サンプルばらつきとして3種類(typ,slow,fast)の場合についてシミュレーションを行った。slowサンプルのトランジスタはtypサンプルと比較して電流駆動能力的に劣り、fastサンプルはtypサンプルよりも優れている。具体的には例えばしきい値電圧はslowサンプルはtypサンプルよりも約100mV高く、fastサンプルはtypサンプルよりも約100mV低い。図3の回路の制御電圧−遅延時間特性を示す図8を参照すると、サンプルにより遅延時間が大きくばらついていることがわかる。例えば500psの遅延を生成したい場合、typサンプルは制御電圧Vcontとして約0.46V、slowサンプルは約0.67V、fastサンプルは約0.33V入力する必要がある。サンプルによってVcontとしては340mVもばらつくことになる。これに対し、図6の回路の制御電圧−遅延時間特性を示す図9における3種類(typ,slow,fast)のトランジスタばらつきは図8のそれと同様であるが、図9の制御電圧−遅延時間特性は、図8と比較して、かなりばらつきが抑えられている。500psの遅延時間を生成しようとした場合には、typ,fastサンプルともに制御電圧は約0.52V、slowサンプルは約0.58Vと、サンプルによってトランジスタの特性がばらついたとしても60mVの間に収まっている。 In the simulation, device parameters of 90 nm process were used, and the circuit of FIG. 3 and the circuit of FIG. 6 were performed. The transistor sizes of the voltage controlled delay elements in FIGS. 3 and 6 are the same. FIGS. 8 and 9 are graphs plotting the delay time with respect to the control voltage Vcont for each of the circuits in FIGS. 3 and 6. Here, the voltage control delay element has a four-stage configuration. In addition, simulation was performed for three types (typ, slow, fast) of sample variations. The slow sample transistor is inferior in current drive capability compared to the typ sample, and the fast sample is superior to the typ sample. Specifically, for example, the threshold voltage of the slow sample is about 100 mV higher than the type sample, and the fast sample is about 100 mV lower than the type sample. Referring to FIG. 8 showing the control voltage-delay time characteristic of the circuit of FIG. 3, it can be seen that the delay time varies greatly depending on the sample. For example, when it is desired to generate a delay of 500 ps, it is necessary to input about 0.46 V as the control voltage Vcont, about 0.67 V as the slow sample, and about 0.33 V as the fast sample. Depending on the sample, Vcont varies as much as 340 mV. On the other hand, the three types (type, slow, fast) transistor variations in FIG. 9 showing the control voltage-delay time characteristics of the circuit of FIG. 6 are the same as those of FIG. 8, but the control voltage-delay time of FIG. The characteristics are considerably less varied than those in FIG. When trying to generate a delay time of 500 ps, the control voltage is about 0.52 V for both the type and fast samples, and the slow sample is about 0.58 V. Even if the characteristics of the transistors vary depending on the samples, they fall within 60 mV. ing.
図10は、図6における電圧電流変換部108の抵抗素子を可変抵抗にした場合の構成を示す図である。図10の回路も基本的に図6と同様の動作であるが、抵抗素子を可変抵抗(Rval)にしたことにより電圧電流変換部122の電圧電流変換ゲイン(利得)を可変にすることが出来る。つまりId=Vcont/Rvalという式が成り立ち、制御電圧−遅延時間特性のゲイン(利得)をRvalの値によって変化させることができる。例えばDLL(Delay Locked Loop)内部でこの電圧制御遅延回路を使用する場合などに、DLLのループゲインに合わせてRvalの値を変えることも可能である。
FIG. 10 is a diagram showing a configuration when the resistance element of the voltage-
また、図11は、図10の回路において電圧制御遅延素子を差動構成にした場合の電圧制御遅延回路を示す図である。図11において、点線で囲まれたブロック123が差動の電圧制御遅延素子1段である。PchTr124,125は負荷トランジスタであり、NchTr126,127はスイッチトランジスタであり、NchTr150は電流源トランジスタである。特に入力が差動クロックの場合には、図11の回路が使用される。すなわち、図10の場合、あまり遅い遅延を生成しようとすると、立上り立下りがなまることによって信号振幅が減衰し消滅してしまうこともありえる。これに対し、図11のように差動にすることによって、コモンモード電圧は除去され小振幅の場合でも伝送できる可能性は高くなる。
FIG. 11 is a diagram showing a voltage control delay circuit when the voltage control delay element has a differential configuration in the circuit of FIG. In FIG. 11, a
また、図12は図6の電圧制御遅延回路をDLLに使用した場合の構成を示す図である。図12において、VCDL(Voltage Controlled Delay Line)128が図6の電圧制御遅延回路であり、制御電圧Vcontが入力されて、入力クロックckiを遅延させるようになっている。また、VCDL128からは、ck0,ck1がループ制御用にリファレンスとして出力され、また、多相クロックckoが生成される。また、XOR129は排他的論理和ゲートであり、ck0,ck1が入力され、その2つのクロックの排他的論理和ckmを出力するようになっている。つまり、ck0,ck1が共に周期Tでduty50%のクロックであり位相がT/4ずれている場合には、ckmとして周期T/2でduty50%のクロックが出力される。また、Filter130はクロックckmが入力され制御電圧Vcontを出力するフィルタである。Vcontを安定した電圧として出力するため、フィルタの帯域としてはクロックckmの周波数に比べて十分低くする必要がある。このように、図12の例では、VCDL128,XOR129,Filter130によって、入力クロックckiから多相クロックckoを出力するDLL回路が構成されている。
FIG. 12 is a diagram showing a configuration when the voltage control delay circuit of FIG. 6 is used in a DLL. In FIG. 12, a VCDL (Voltage Controlled Delay Line) 128 is the voltage control delay circuit of FIG. 6, and the control voltage Vcont is input to delay the input clock cki. From the
図13には、図12におけるXOR129の構成例が示されている。図13において132〜134はインバータ、131はマルチプレクサである。マルチプレクサ131は、ck0の正転クロックと反転クロックが入力されるときに、ck1の状態によっていずれかのクロックをckmとして出力するようになっている。図14を用いてこの動作を説明する。図14においてck0,ck1はともに周期Tでduty50%のクロックである。図13の構成により、ck1がLの時にはck0がそのまま出力され、ck1がHの時にはck0の反転が出力される。つまりck0とck1の位相差がT/4の場合、ckmは周期T/2,duty50%のクロックとなる。ckmのdutyが50%の場合にはFilter130通過後の電圧Vcontは安定した状態となる。図15には、Vcontが安定した状態(DLLがロックした状態)での多相クロック出力ckoが示されている。なお、図15では、多相クロック出力ckoが4層の場合を想定しており、VCDL128の電圧制御遅延素子の段数は4段とする。図12のDLLがロックした状態ではck0,ck1の位相差がT/4となっており、つまり電圧制御遅延素子1段の遅延時間がT/4となっている。
FIG. 13 shows a configuration example of the
また、図16は、図6の電圧制御遅延回路をDLLに使用した場合の別の構成例を示す図である。図16において、VCDL135が図6の電圧制御遅延回路であり、制御電圧Vcontが入力されて、入力クロックckiを遅延させるようになっている。また、VCDL135からは、ck0,cknがループ制御用にリファレンスとして出力され、また、多相クロックckoが生成される。また、PD136は位相比較器であり、PD136には、ck0,cknが入力され、その2つのクロックの位相を比較し、その結果によってupb,dn信号を出力するようになっている。また、CP137はチャージポンプであり、upb,dnが入力され、それによって多相クロックcpoを出力するようになっている。また、Filter138はcpoが入力され制御電圧Vcontを生成するフィルタである。Vcontを安定した電圧として出力するため、フィルタの帯域としてはクロックck0,cknの周波数に比べて十分低くする必要がある。このように、図16の例では、VCDL135,PD136,CP137,Filter138によって、入力クロックckiから多相クロックckoを出力するDLL回路が構成されている。
FIG. 16 is a diagram showing another configuration example when the voltage control delay circuit of FIG. 6 is used for a DLL. In FIG. 16,
図17には、図16におけるPD136の構成例が示されている。図17において、142〜144はインバータ、141はNANDゲート、139,140はFF(フリップフロップ)である。FF139,140は、データ入力部は常にH電位となっており、それぞれck0,cknに従ってH電位を取り込み、rbによってリセットされる。また、NANDゲート141は、FF139,FF140の出力a,bが入力され、rbを出力する。また、ノードa,bは、それぞれ、インバータ142,インバータ143,144を通して、upb,dnとなるが、インバータの段数が異なるのは後述するチャージポンプの構成に対応するためである。
FIG. 17 shows a configuration example of the
図18を用いて図17の動作を説明する。図18にノードck0,ckn,a,b,rb,upb,dnそれぞれの波形を示す。ck0とcknは位相差がΔtであり、立ち上がった時点でそれぞれa,bが立ち上がる。a,bが同時にH電位の状態になると、NANDゲート141によってrbは立ち下がる。rbが立ち下がることによってFF139,140にリセットがかかり、それぞれの出力a,bは立ち下がる。それによってNANDゲート141の出力rbは立ち上がる。よって図18のような波形になる。dnはbの正転がそのまま出力されるが、upbはaの反転が出力される。upbはL状態がアクティブ、dnはH状態がアクティブとすると、upbの方がアクティブ期間がdnよりもΔtだけ長くなっている。つまり、入力されるクロックck0,cknの位相差Δtをそのまま保持して、upbとdnのアクティブ期間の差として取り出している。
The operation of FIG. 17 will be described with reference to FIG. FIG. 18 shows waveforms of the nodes ck0, ckn, a, b, rb, upb, and dn. The phase difference between ck0 and ckn is Δt, and a and b rise when they rise. When a and b are simultaneously in the H potential state, rb falls by the
図19には、図16におけるCP137の構成例が示されている。図19において、チャージポンプは、up用電流源である電流源Ipと、dn用電流源である電流源Inと、up用スイッチトランジスタ145と、dn用スイッチトランジスタ146とによって構成されている。up用スイッチトランジスタ145はpchTrであるため、入力信号としてはupの反転のupbが入力される。つまり、upbがL電位のとき電流源Ipはcpoに電流を流し込み、dnがH電位のとき電流源Inはcpoから電流を引き抜く。電流源Ipと電流源Inの電流値は等しいものとする。
FIG. 19 shows a configuration example of
図20には、図16のDLL回路のVcontが安定した状態(DLLがロックした状態)でのck0,ckn,upb,dnが示されている。図20において、DLLがロックした状態ではck0,cknの位相は一致(cknの位相がck0よりも周期T遅れた状態)しており、よってupbとdnのアクティブ期間は同じ時間となる。よってチャージポンプによってcpoに流れ込む電荷と引き抜かれる電荷は等しくなり、Vcontは安定した電圧となる。その時、VCDLにおいてck0とcknの間の電圧制御遅延素子の段数がn段であったと仮定すると、T/nの位相差をもつ多相クロックをckoとして出力することが出来る。 FIG. 20 shows ck0, ckn, upb, and dn when the Vcont of the DLL circuit of FIG. 16 is stable (the DLL is locked). In FIG. 20, when DLL is locked, the phases of ck0 and ckn are the same (the phase of ckn is delayed by a period T from ck0), and therefore the active period of upb and dn is the same time. Therefore, the charge flowing into cpo by the charge pump is equal to the extracted charge, and Vcont becomes a stable voltage. At this time, assuming that the number of voltage controlled delay elements between ck0 and ckn is n in the VCDL, a multiphase clock having a phase difference of T / n can be output as cko.
本発明は、半導体集積回路に利用可能である。
The present invention is applicable to a semiconductor integrated circuit.
108,122 電圧電流変換部
110 電流源Tr
111 オペアンプ
112 抵抗素子
113〜117 電流源PchTr
118〜121 NchTr
123 差動の電圧制御遅延素子1段
124,125 PchTr
126,127,150 NchTr
128,135 VCDL
129 XOR
130,138 Filter
131 マルチプレクサ
132〜134 インバータ
136 PD(位相比較器)
137 CP(チャージポンプ)
139,140 FF
141 NANDゲート
142〜144 インバータ
108, 122 Voltage-
111
118-121 NchTr
123 Differential voltage
126, 127, 150 NchTr
128,135 VCDL
129 XOR
130,138 Filter
131 Multiplexer 132-134
137 CP (charge pump)
139, 140 FF
141 NAND gate 142-144 inverter
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007027243A JP2008193524A (en) | 2007-02-06 | 2007-02-06 | Voltage control delay device and dll circuit |
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Application Number | Priority Date | Filing Date | Title |
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JP2007027243A JP2008193524A (en) | 2007-02-06 | 2007-02-06 | Voltage control delay device and dll circuit |
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Country Status (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2010220178A (en) * | 2009-03-19 | 2010-09-30 | Asahi Kasei Electronics Co Ltd | Delay generation circuit, and constant current source circuit |
WO2011128951A1 (en) * | 2010-04-15 | 2011-10-20 | パナソニック株式会社 | Differential output circuit |
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2007
- 2007-02-06 JP JP2007027243A patent/JP2008193524A/en active Pending
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