JP2008181920A - Substrate with built-in electronic component and electronic equipment using the same, and method of manufacturing substrate with built-in electronic component - Google Patents

Substrate with built-in electronic component and electronic equipment using the same, and method of manufacturing substrate with built-in electronic component Download PDF

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英司 川本
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Abstract

<P>PROBLEM TO BE SOLVED: To simply and reliably achieve interlayer connection in a substrate with a built-in electronic component incorporating a semiconductor bare chip IC. <P>SOLUTION: The substrate with a built-in electronic component has: a second conductive pattern 6 that is provided inside a first insulating layer 1 and is made of a first metal; and a via hole 8 passing through a second insulating layer 4 and connecting the second conductive pattern 6 to a third conductive pattern 7 electrically, with a second plating film 9. With the configuration, the second conductive pattern 6 is buried into the first insulating layer 1, thus preventing a first plating film 3 from adhering onto the second conductive pattern 6 without especially treating a mask, or the like when the first plating film 3 made of a second metal is formed on a first conductive pattern 2. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、多層基板内に電子部品が埋設された電子部品内蔵基板とこれを用いた電子機器、およびその製造方法に関するものである。   The present invention relates to an electronic component built-in substrate in which an electronic component is embedded in a multilayer substrate, an electronic device using the same, and a manufacturing method thereof.

電子機器の小型化・軽量化に伴い、プリント配線板の高密度化や実装部品の小型化に対する要求が厳しくなっている。プリント配線板においては、配線ルールの縮小により配線板表面と平行な方向について高密度化が図られている。さらに、ビルドアップ工法を採用して配線を積層させ、任意の層間にビアホールを形成することにより、配線板表面に垂直な方向で高密度化も可能となった。   As electronic devices become smaller and lighter, demands for higher density printed wiring boards and smaller mounted components have become stricter. In the printed wiring board, the density is increased in the direction parallel to the surface of the wiring board by reducing the wiring rules. Furthermore, by adopting a build-up method to stack wiring and forming via holes between arbitrary layers, it has become possible to increase the density in a direction perpendicular to the surface of the wiring board.

一方、半導体パッケージとしては、従来パッケージの外周に多ピン化されたリードを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の表面実装デバイス（ＳＭＤ；Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）が用いられることが多かった。近年、半導体パッケージをさらに小型化するため、半導体素子の能動面を基板に向けたフリップ・チップ実装により、チップ・サイズ・パッケージ（ＣＳＰ）化が図られている。フリップ・チップ実装によれば半導体素子をベアチップのままリードを用いずに、バンプと呼ばれる電極端子を介して基板にダイレクトに実装される。上記のフリップ・チップ実装によれば、ベアチップ半導体の実装が可能な領域は基板表面であり、実装密度は基板サイズの制限を受けるため、実装密度をさらに飛躍的に向上させることは困難である。そこで、半導体素子を基板の内部に実装して実装密度を上げ、電子機器を小型化する手段が提案されている。   On the other hand, as a semiconductor package, a surface mount device (SMD; Surface Mount Device) such as SOP (Small Outline Package) or QFP (Quad Flat Package) having a multi-pin lead on the outer periphery of the conventional package is used. There were many. In recent years, in order to further reduce the size of a semiconductor package, a chip size package (CSP) has been achieved by flip chip mounting in which an active surface of a semiconductor element faces a substrate. According to flip-chip mounting, a semiconductor element is directly mounted on a substrate via electrode terminals called bumps without using leads as bare chips. According to the flip chip mounting described above, the area where the bare chip semiconductor can be mounted is the surface of the substrate, and the mounting density is limited by the substrate size. Therefore, it is difficult to further improve the mounting density. Therefore, means for reducing the size of an electronic device by mounting a semiconductor element inside a substrate to increase the mounting density has been proposed.

以下、従来の電子部品内蔵基板について、図７を用いて説明する。図７は、従来の電子部品内蔵基板の断面図である。   Hereinafter, a conventional electronic component built-in substrate will be described with reference to FIG. FIG. 7 is a cross-sectional view of a conventional electronic component built-in substrate.

図７において、従来の電子部品内蔵基板は基材からなる第１絶縁層１０１とこの第１絶縁層１０１の上に設けられた絶縁樹脂層からなる第２絶縁層１０２とを有し、第１絶縁層１０１の上面には第２絶縁層１０２内に埋め込まれたベアチップＩＣからなる電子部品１０３が実装されている。第１絶縁層１０１と電子部品１０３との接続は、電子部品１０３のアルミ電極表面に形成されたはんだバンプ１０４と第１絶縁層１０１の上面のＡｕめっき膜１０７が施されたＣｕ電極である第１導電性パターン１０６によりなされている。また、第１絶縁層１０１の他の上面にはＣｕからなる第２導電性パターン１０８が形成されている。第２絶縁層１０２の上層には接着層１０９を介して、所定のパターンを有する第３導電性パターン１１０が形成されており、第２導電性パターン１０８上部の第２絶縁層１０２、接着層１０９および第３導電性パターン１１０にはビアホール１１５が形成され、ビアホール１１５内には導電層１１６が形成されている。   In FIG. 7, a conventional electronic component built-in substrate has a first insulating layer 101 made of a base material, and a second insulating layer 102 made of an insulating resin layer provided on the first insulating layer 101. On the upper surface of the insulating layer 101, an electronic component 103 made of a bare chip IC embedded in the second insulating layer 102 is mounted. The connection between the first insulating layer 101 and the electronic component 103 is a Cu electrode in which a solder bump 104 formed on the aluminum electrode surface of the electronic component 103 and an Au plating film 107 on the upper surface of the first insulating layer 101 are applied. One conductive pattern 106 is used. A second conductive pattern 108 made of Cu is formed on the other upper surface of the first insulating layer 101. A third conductive pattern 110 having a predetermined pattern is formed on the second insulating layer 102 via an adhesive layer 109. The second insulating layer 102 and the adhesive layer 109 above the second conductive pattern 108 are formed. A via hole 115 is formed in the third conductive pattern 110, and a conductive layer 116 is formed in the via hole 115.

なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
特開２００１−７７５３６号公報 As prior art document information related to the invention of this application, for example, Patent Document 1 is known.
JP 2001-77536 A

このような従来の電子部品内蔵基板において、電子部品１０３を実装するために、第１導電性パターン１０６の表面にはＡｕめっき膜を形成しているのであるが、第１導電性パターンと第２導電性パターン１０８は第１絶縁層１０１表面の同じ層に配置されているため、第１導電性パターンの表面にＡｕめっき膜１０７形成を行う場合、第２導電性パターン１０８の表面にもＡｕめっき膜１０７が形成されることになる。その結果、ビルドアップ工法により第２絶縁層１０２を貫通するビアホール１１５を介して導電層１１６と第２導電性パターン１０８をＣｕめっき接続を行う場合、第２導電性パターン１０８上に存在するＡｕめっき膜にＣｕめっきが付着せず（反応せず）電気的導通を取ることができなくなるという問題を有していた。   In such a conventional electronic component built-in substrate, in order to mount the electronic component 103, an Au plating film is formed on the surface of the first conductive pattern 106, but the first conductive pattern and the second conductive pattern are formed. Since the conductive pattern 108 is disposed on the same layer on the surface of the first insulating layer 101, when the Au plating film 107 is formed on the surface of the first conductive pattern, the surface of the second conductive pattern 108 is also Au plated. A film 107 is formed. As a result, when the Cu layer connection is made between the conductive layer 116 and the second conductive pattern 108 via the via hole 115 penetrating the second insulating layer 102 by the build-up method, the Au plating existing on the second conductive pattern 108 is used. There is a problem that Cu plating does not adhere to the film (does not react) and electrical conduction cannot be achieved.

また、第２導電性パターン１０８上を保護して第１導電性パターン１０６表面のみＡｕめっき処理を行うことは工程が複雑で量産性を低下させるという問題点を有していた。   Further, protecting the second conductive pattern 108 and performing the Au plating process only on the surface of the first conductive pattern 106 has a problem that the process is complicated and the mass productivity is lowered.

本発明はこのような問題を解決したもので、簡易かつ接続信頼性の高い電子部品内蔵基板とこれを用いた電子機器およびその製造方法を提供することを目的としたものである。   SUMMARY OF THE INVENTION The present invention solves such a problem, and an object of the present invention is to provide an electronic component-embedded substrate that is simple and has high connection reliability, an electronic device using the same, and a manufacturing method thereof.

上記目的を達成するために本発明は、第１絶縁層と、この第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンと、前記第１導電性パターンの上面に形成された第２金属からなる第１めっき膜と、前記第１導電性パターン及び前記第１めっき膜を覆うように前記第１絶縁層の上に設けられた第２絶縁層と、前記第１導電性パターンに前記第１めっき膜およびバンプを介して接続されると共に前記第２絶縁層の内部に配置された前記バンプを有する電子部品と、前記第１絶縁層の内部に設けられた第１金属からなる第２導電性パターンと、前記第２絶縁層の上面に設けられた前記第１金属からなる第３導電性パターンと、前記第２絶縁層を貫通し、第２めっき膜により前記第２導電性パターンと前記第３導電性パターンとを電気的に接続するビアホールとを備えた電子部品内蔵基板としたものであり、第２導電性パターンを第１絶縁層内に埋め込むことにより、第１導電性パターン上に第２金属からなる第１めっき膜を形成する際に、第２導電性パターン上に第１めっき膜が付着することを防止し、第２めっき膜により第３導電性パターンと第２導電性パターンを確実に接続することができるという作用も有する。   To achieve the above object, the present invention provides a first insulating layer, a first conductive pattern made of a first metal provided on the upper surface of the first insulating layer, and an upper surface of the first conductive pattern. A first plated film made of the second metal, a second insulating layer provided on the first insulating layer so as to cover the first conductive pattern and the first plated film, and the first conductive film. An electronic component having the bump connected to the conductive pattern through the first plating film and the bump and disposed in the second insulating layer, and a first metal provided in the first insulating layer A second conductive pattern made of, a third conductive pattern made of the first metal provided on the upper surface of the second insulating layer, and the second insulating layer penetrating the second conductive layer, and the second plating film. The conductive pattern and the third conductive pattern are electrically connected A first plating film made of a second metal on the first conductive pattern by embedding the second conductive pattern in the first insulating layer. The first plating film is prevented from adhering onto the second conductive pattern when forming the second conductive pattern, and the third conductive pattern and the second conductive pattern can be reliably connected by the second plating film. It also has an effect.

請求項２に記載の発明は、前記第２めっき膜は、第１金属からなる請求項１に記載の電子部品内蔵基板としたものであり、第２めっき膜を第１金属からなる第２導電性パターンおよび第３導電性パターンと同一材料で構成できるため信頼性の高いめっき膜形成を行うことができるという作用を有する。   The invention according to claim 2 is the electronic component built-in substrate according to claim 1, wherein the second plating film is made of a first metal, and the second plating film is made of a second metal made of the first metal. Since the conductive pattern and the third conductive pattern can be made of the same material, the plating film can be formed with high reliability.

請求項３に記載の発明は、前記第１金属はＣｕであり、前記第２金属はＡｕである請求項１に記載の電子部品内蔵基板としたものであり、安価で信頼性の高いＣｕを用いて第１〜第３導電性パターンを形成することができると共に、第２金属にＡｕを用いることで電子部品と第１導電性パターンの接続について高信頼性を確保することができるという作用を有する。   According to a third aspect of the present invention, the first metal is Cu and the second metal is Au. The electronic component-embedded substrate according to the first aspect is provided, and Cu is inexpensive and highly reliable. The first to third conductive patterns can be formed by using Au, and the use of Au as the second metal can ensure high reliability for the connection between the electronic component and the first conductive pattern. Have.

請求項４に記載の発明は、前記第２めっき膜は、Ｃｕ、Ｐｄ、Ｚｎ、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ａｇ、Ａｕのうち少なくとも１つからなる請求項１に記載の電子部品内蔵基板としたものであり、第２導電性パターンおよび第３導電性パターンとの良好な接続が可能となるという作用を有する。   According to a fourth aspect of the present invention, in the electronic component built-in substrate according to the first aspect, the second plating film is made of at least one of Cu, Pd, Zn, Ni, Ti, Cr, Sn, Ag, and Au. Thus, the second conductive pattern and the third conductive pattern can be satisfactorily connected.

請求項５に記載の発明は、前記バンプが少なくともＡｕまたはＳｎまたはＡｇにより構成されている請求項１に記載の電子部品内蔵基板としたものであり、Ａｕ線によるスタッドバンプ、めっきによるＡｕまたははんだバンプ、導電性ペーストによるＡｇバンプ等簡易な方法で形成可能なバンプを用いて、電子部品と第１導電性パターン間の信頼性の高い接続を実現することができるという作用を有する。   The invention according to claim 5 is the electronic component built-in substrate according to claim 1, wherein the bump is made of at least Au, Sn or Ag, and is a stud bump made of Au wire, Au or solder made by plating. Using bumps that can be formed by a simple method such as bumps, Ag bumps using conductive paste, etc., there is an effect that a highly reliable connection between the electronic component and the first conductive pattern can be realized.

請求項６に記載の発明は、第１絶縁層と、この第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンと、前記第１導電性パターンの上面に形成された第２金属からなる第１めっき膜と、前記第１導電性パターン及び前記第１めっき膜を覆うように前記第１絶縁層の上に設けられた第２絶縁層と、前記第１導電性パターンに前記第１めっき膜を介して接続されると共に前記第２絶縁層の内部に配置された電子部品と、前記第１絶縁層の内部に設けられた第１金属からなる第２導電性パターンと、前記第２絶縁層の上面に設けられた前記第１金属からなる第３導電性パターンと、前記第２絶縁層を貫通し、第２めっき膜により前記第２導電性パターンと前記第３導電性パターンとを電気的に接続するビアホールとを備えた電子部品内蔵基板を有する受信装置としたものであり、超小型受信装置を実現することができるという作用を有する。   The invention according to claim 6 is formed on the upper surface of the first insulating layer, the first conductive pattern made of the first metal provided on the upper surface of the first insulating layer, and the first conductive pattern. A first plating film made of a second metal; a second insulating layer provided on the first insulating layer so as to cover the first conductive pattern and the first plating film; and the first conductive pattern. An electronic component connected to the first plating film and disposed inside the second insulating layer, and a second conductive pattern made of a first metal provided inside the first insulating layer; A third conductive pattern made of the first metal provided on an upper surface of the second insulating layer, and penetrating the second insulating layer, and the second conductive pattern and the third conductive are formed by a second plating film. Component having a via hole for electrically connecting a conductive pattern It is obtained by a receiving apparatus having a built substrate, an effect that it is possible to realize a micro receiver.

請求項７に記載の発明は、第１絶縁層と、この第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンと、前記第１導電性パターンの上面に形成された第２金属からなる第１めっき膜と、前記第１導電性パターン及び前記第１めっき膜を覆うように前記第１絶縁層の上に設けられた第２絶縁層と、前記第１導電性パターンに前記第１めっき膜を介して接続されると共に前記第２絶縁層の内部に配置された電子部品と、前記第１絶縁層の内部に設けられた第１金属からなる第２導電性パターンと、前記第２絶縁層の上面に設けられた前記第１金属からなる第３導電性パターンと、前記第２絶縁層を貫通し、第２めっき膜により前記第２導電性パターンと前記第３導電性パターンとを電気的に接続するビアホールとを備えた電子部品内蔵基板を有する電子機器としたものであり、超小型電子機器を実現することができるという作用を有する。   The invention according to claim 7 is formed on the upper surface of the first insulating layer, the first conductive pattern made of the first metal provided on the upper surface of the first insulating layer, and the first conductive pattern. A first plating film made of a second metal; a second insulating layer provided on the first insulating layer so as to cover the first conductive pattern and the first plating film; and the first conductive pattern. An electronic component connected to the first plating film and disposed inside the second insulating layer, and a second conductive pattern made of a first metal provided inside the first insulating layer; A third conductive pattern made of the first metal provided on an upper surface of the second insulating layer, and penetrating the second insulating layer, and the second conductive pattern and the third conductive are formed by a second plating film. Component having a via hole for electrically connecting a conductive pattern It is obtained by an electronic device having a built substrate, an effect that can be achieved microelectronics.

請求項８に記載の発明は、第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンの上面に形成された第２金属からなる第１めっき膜上にバンプを介して電子部品を実装する工程と、前記第１絶縁層上に前記電子部品を覆うように第２絶縁層を積層する工程と、前記第２絶縁層上に前記第１金属からなる金属箔を積層する工程と、積層された前記第１絶縁層と前記第２絶縁層と前記金属箔を加熱しながら加圧して一体化する工程と、前記金属箔の所定の位置に穴加工を行い前記第２絶縁層を露出させる工程と、前記第２絶縁層および前記第１絶縁層を加工して前記第２導電性パターンを露出させる工程と、第２めっき膜により前記第２導電性パターンと前記金属箔を電気的に接続する工程と、前記金属箔を加工して第３導電性パターンを形成する工程を備えた電子部品内蔵基板の製造方法としたものであり、第２導電性パターンを第１絶縁層内に埋め込むことにより、第１導電性パターン上に第２金属からなる第１めっき膜を形成する際に、第２導電性パターン上に第１めっき膜が付着することを防止することができるため、ビルドアップ工法により電子部品内蔵基板を製造することができるという作用を有する。   According to an eighth aspect of the present invention, bumps are provided on the first plating film made of the second metal formed on the upper surface of the first conductive pattern made of the first metal provided on the upper surface of the first insulating layer. Mounting an electronic component, stacking a second insulating layer on the first insulating layer so as to cover the electronic component, and stacking a metal foil made of the first metal on the second insulating layer. A step of integrating the first insulating layer, the second insulating layer, and the metal foil by heating and pressurizing and integrating the second insulating layer by forming a hole in a predetermined position of the metal foil; A step of exposing a layer; a step of processing the second insulating layer and the first insulating layer to expose the second conductive pattern; and a step of exposing the second conductive pattern and the metal foil by a second plating film. Electrically connecting and processing the metal foil to form a third conductive pattern. A method of manufacturing an electronic component-embedded substrate including a step of forming a film, and is made of a second metal on the first conductive pattern by embedding the second conductive pattern in the first insulating layer. When the first plating film is formed, the first plating film can be prevented from adhering onto the second conductive pattern, so that the electronic component built-in substrate can be manufactured by the build-up method. Have.

請求項９に記載の発明は、第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンの上面に形成された第２金属からなる第１めっき膜上に前記第２金属からなるバンプを介して電子部品を実装する工程と、前記第１絶縁層上に前記電子部品を覆うように第２絶縁層を積層する工程と、積層された前記第１絶縁層と前記第２絶縁層を加熱しながら加圧して一体化する工程と、前記第２絶縁層及び前記第１絶縁層を加工して前記第２導電性パターンを露出させる工程と、第２めっき膜により前記第２絶縁層の上面に第３導電性パターンを形成すると共に前記第２導電性パターンと電気的に接続する工程を備えた電子部品内蔵基板の製造方法としたものであり、第２導電性パターンを第１絶縁層内に埋め込むことにより、第１導電性パターン上に第２金属からなる第１めっき膜を形成する際に、第２導電性パターン上に第１めっき膜が付着することを防止することができるため、ビルドアップ工法により電子部品内蔵基板を製造することができるという作用を有する。   According to a ninth aspect of the present invention, the second metal is formed on the first plating film made of the second metal formed on the upper surface of the first conductive pattern made of the first metal provided on the upper surface of the first insulating layer. A step of mounting an electronic component via a bump made of the above, a step of laminating a second insulating layer on the first insulating layer so as to cover the electronic component, and the laminated first insulating layer and the second A step of pressing and integrating the insulating layer while heating; a step of processing the second insulating layer and the first insulating layer to expose the second conductive pattern; and A method for manufacturing an electronic component-embedded substrate comprising a step of forming a third conductive pattern on an upper surface of an insulating layer and electrically connecting the second conductive pattern to the second conductive pattern. By embedding in one insulating layer, the first conductive pattern is formed. When the first plating film made of the second metal is formed on the wire, it is possible to prevent the first plating film from adhering to the second conductive pattern. It has the effect | action that can be manufactured.

請求項１０に記載の発明は、前記第２めっき膜は、第１金属からなる請求項８または請求項９に記載の電子部品内蔵基板の製造方法としたものであり、第２めっき膜を第１金属からなる第２導電性パターンおよび第３導電性パターンと同一材料で構成できるため信頼性の高いめっき膜形成を行うことができるという作用を有する。   According to a tenth aspect of the present invention, in the method for manufacturing an electronic component-embedded substrate according to the eighth or ninth aspect, the second plating film is made of a first metal. Since the second conductive pattern and the third conductive pattern made of one metal can be made of the same material, the plating film can be formed with high reliability.

請求項１１に記載の発明は、前記第１金属はＣｕであり、前記第２金属はＡｕである請求項８または請求項９に記載の電子部品内蔵基板の製造方法としたものであり、安価で信頼性の高いＣｕを用いて第１〜第３導電性パターンを形成することができると共に、第２金属にＡｕを用いることで電子部品と第１導電性パターンの接続について高信頼性を確保することができるという作用を有する。   The invention according to claim 11 is the method for manufacturing an electronic component built-in substrate according to claim 8 or 9, wherein the first metal is Cu and the second metal is Au. The first to third conductive patterns can be formed using highly reliable Cu, and high reliability is ensured for the connection between the electronic component and the first conductive pattern by using Au as the second metal. It has the effect of being able to.

請求項１２に記載の発明は、前記第２めっき膜は、Ｃｕ、Ｐｄ、Ｚｎ、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ａｇ、Ａｕのうち少なくとも１つからなる請求項８または請求項９に記載の電子部品内蔵基板の製造方法としたものであり、第２導電性パターンと第３導電性パターンとの良好な接続が可能となるという作用を有する。   According to a twelfth aspect of the present invention, the second plating film is made of at least one of Cu, Pd, Zn, Ni, Ti, Cr, Sn, Ag, and Au. This is a method of manufacturing an electronic component built-in substrate, and has an effect that a good connection between the second conductive pattern and the third conductive pattern is possible.

請求項１３に記載の発明は、前記バンプが少なくともＡｕまたはＳｎまたはＡｇにより構成されている請求項８または請求項９に記載の電子部品内蔵基板の製造方法としたものであり、Ａｕ線によるスタッドバンプ、めっきによるＡｕまたははんだバンプ、導電性ペーストによるＡｇバンプ等簡易な方法で形成可能なバンプを用いて、電子部品と第１導電性パターン間の信頼性の高い接続を実現することができるという作用を有する。   The invention according to claim 13 is the method for manufacturing the electronic component built-in substrate according to claim 8 or 9, wherein the bump is made of at least Au, Sn, or Ag, and is a stud made of Au wire. Using bumps that can be formed by simple methods such as bumps, Au or solder bumps by plating, and Ag bumps by conductive paste, a highly reliable connection between the electronic component and the first conductive pattern can be realized. Has an effect.

請求項１４に記載の発明は、前記第２絶縁層は少なくとも１枚以上の織布または不織布に熱硬化性樹脂を含浸させたプリプレグからなる請求項８または請求項９に記載の電子部品内蔵基板の製造方法としたものであり、第１絶縁層と略同一材料を用いることで信頼性の高い電子部品内蔵基板を実現することができるという作用を有する。   According to a fourteenth aspect of the present invention, in the electronic component-embedded substrate according to the eighth or ninth aspect, the second insulating layer comprises a prepreg in which at least one woven or non-woven fabric is impregnated with a thermosetting resin. This method has the effect that a highly reliable electronic component-embedded substrate can be realized by using substantially the same material as the first insulating layer.

請求項１５に記載の発明は、前記積層前の前記第２絶縁層に前記電子部品より大きな空隙を形成し、前記積層時に前記空隙内に前記電子部品を配置する請求項８または請求項９または請求項１４に記載の電子部品内蔵基板の製造方法としたものであり、積層された前記第１絶縁層と前記第２絶縁層と前記金属箔を加熱しながら加圧して一体化する工程において、電子部品への不要な荷重を防止することができるという作用を有する。   According to a fifteenth aspect of the present invention, a gap larger than the electronic component is formed in the second insulating layer before the stacking, and the electronic component is disposed in the gap during the stacking. In the method for manufacturing an electronic component built-in substrate according to claim 14, in the step of pressurizing and integrating the first insulating layer, the second insulating layer, and the metal foil that are laminated, It has the effect that an unnecessary load on the electronic component can be prevented.

請求項１６に記載の発明は、前記第２導電性パターンを露出させる工程はレーザ加工またはドリル加工にて行う請求項８または請求項９に記載の電子部品内蔵基板の製造方法としたものであり、簡易な方法により高度な位置精度で第２導電性パターンを露出させることができるという作用を有する。   The invention described in claim 16 is the method of manufacturing an electronic component built-in substrate according to claim 8 or 9, wherein the step of exposing the second conductive pattern is performed by laser processing or drilling. The second conductive pattern can be exposed with high positional accuracy by a simple method.

請求項１７に記載の発明は、前記第３導電性パターンは前記第２絶縁層の上面の全面に前記第２めっき膜を形成した後所望の形状にパターニングされる請求項９に記載の電子部品内蔵基板の製造方法としたものであり、簡易なビルドアップ工法により電子部品内蔵基板を製造することができるという作用を有する。   The electronic component according to claim 9, wherein the third conductive pattern is patterned into a desired shape after the second plating film is formed on the entire upper surface of the second insulating layer. This is a method for manufacturing a built-in substrate, and has an effect that a substrate with a built-in electronic component can be manufactured by a simple build-up method.

第２導電性パターンを第１絶縁層内に埋め込むことにより、第１導電性パターン上に第２金属からなる第１めっき膜を形成する際に、特にマスク等の処理を行わなくても第２導電性パターン上に第１めっき膜が付着することを防止することができるため、第１めっき膜作製時の量産性に優れ、また第２導電性パターン表面を第１金属の状態に保つことができるため、第２めっき膜により第３導電性パターンと第２導電性パターンを確実に接続することができる。   By embedding the second conductive pattern in the first insulating layer, when the first plating film made of the second metal is formed on the first conductive pattern, the second conductive pattern is not required even if a treatment such as a mask is performed. Since it is possible to prevent the first plating film from adhering to the conductive pattern, it is excellent in mass productivity during the production of the first plating film, and the surface of the second conductive pattern can be kept in the state of the first metal. Therefore, the third conductive pattern and the second conductive pattern can be reliably connected by the second plating film.

（実施の形態１）
以下に、本発明の電子部品内蔵基板およびその製造方法の実施の形態について、図面を参照して説明する。図１は本発明の実施の形態１による電子部品内蔵基板の断面図である。 (Embodiment 1)
Embodiments of an electronic component built-in substrate and a manufacturing method thereof according to the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of an electronic component built-in substrate according to Embodiment 1 of the present invention.

図１において、実施の形態１の電子部品内蔵基板は、第１絶縁層１と、この第１絶縁層１の上に設けられた第２絶縁層４とを備える。第１絶縁層１は、熱硬化性樹脂を主成分とする多層配線基板であり、第１絶縁層１の上面には第１導電性パターン２が設けられ、第１絶縁層１の内層には第２導電性パターン６が設けられている。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、シアネート樹脂またはＢＴレジン（ビスマレイミド・トリアジン樹脂）を用いることができる。エポキシ樹脂は耐熱性が高いために特に好ましい。第１導電性パターン２や第２導電性パターン６は電気導電性を有する物質から成り、例えば、Ｃｕ箔や導電性樹脂組成物から成る。本発明においてはＣｕ箔を用いている。また、第１絶縁層１に含まれるインナービア１３は、例えば、Ｃｕめっきによる金属材料や、金属粒子と熱硬化性樹脂とを混合した導電性樹脂組成物などの熱硬化性の導電性物質から成る。導電性物質中の金属粒子としては、Ａｕ、ＡｇまたはＣｕなどを用いることができる。Ａｕ、ＡｇまたはＣｕは導電性が高いために好ましく、Ｃｕは導電性が高くマイグレーションも少なく、また、低コストであるため特に好ましい。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、シアネート樹脂を用いることができる。エポキシ樹脂は耐熱性が高いために特に好ましい。   In FIG. 1, the electronic component built-in substrate of Embodiment 1 includes a first insulating layer 1 and a second insulating layer 4 provided on the first insulating layer 1. The first insulating layer 1 is a multilayer wiring board mainly composed of a thermosetting resin. A first conductive pattern 2 is provided on the upper surface of the first insulating layer 1, and an inner layer of the first insulating layer 1 is formed on the inner layer of the first insulating layer 1. A second conductive pattern 6 is provided. As the thermosetting resin, for example, epoxy resin, phenol resin, cyanate resin, or BT resin (bismaleimide / triazine resin) can be used. Epoxy resins are particularly preferred because of their high heat resistance. The first conductive pattern 2 and the second conductive pattern 6 are made of a material having electrical conductivity, for example, a Cu foil or a conductive resin composition. In the present invention, Cu foil is used. The inner via 13 included in the first insulating layer 1 is made of, for example, a thermosetting conductive material such as a metal material by Cu plating or a conductive resin composition in which metal particles and a thermosetting resin are mixed. Become. Au, Ag, Cu, or the like can be used as the metal particles in the conductive material. Au, Ag, or Cu is preferable because of its high conductivity, and Cu is particularly preferable because of its high conductivity, low migration, and low cost. As the thermosetting resin, for example, an epoxy resin, a phenol resin, or a cyanate resin can be used. Epoxy resins are particularly preferred because of their high heat resistance.

この第１絶縁層１の上面にある第１導電性パターン２上に第１めっき膜３を形成する。第１めっき膜３としては、例えば、下地金属に無電解めっき法によるＮｉめっきを行い、Ｎｉめっき上に同じく無電解めっき法によるＡｕめっき膜を形成している。なお、めっき膜形成方法については、上述した方法に限らず種々の方法によって実現することが可能であるが、後にバンプ１０を介して電子部品５を実装した際の接続安定性を考慮して、最表層にはＡｕめっき膜が形成されていることが重要である。   A first plating film 3 is formed on the first conductive pattern 2 on the upper surface of the first insulating layer 1. As the first plating film 3, for example, Ni plating by an electroless plating method is performed on a base metal, and an Au plating film is similarly formed on the Ni plating by an electroless plating method. The plating film forming method is not limited to the above-described method, and can be realized by various methods. However, in consideration of connection stability when the electronic component 5 is mounted later via the bump 10, It is important that an Au plating film is formed on the outermost layer.

この第１めっき膜３が形成された第１導電性パターン２上にバンプ１０が形成された半導体ベアチップＩＣからなる電子部品５がフリップ・チップ実装されている。バンプ１０の材料としては、Ａｕ線によるスタッドバンプ、めっきによるＡｕまたははんだバンプ、導電性ペーストによるＡｇバンプ等簡易な方法で形成可能なバンプを用いることができる。なお上述した方法に限らず種々の方法でバンプ１０を形成しても良い。   An electronic component 5 made of a semiconductor bare chip IC in which bumps 10 are formed on the first conductive pattern 2 on which the first plating film 3 is formed is flip-chip mounted. As a material of the bump 10, a bump that can be formed by a simple method such as a stud bump made of Au wire, Au or solder bump made by plating, or an Ag bump made of conductive paste can be used. The bumps 10 may be formed by various methods without being limited to the method described above.

半導体ベアチップＩＣからなる電子部品５のフリップ・チップ実装方法については、実装時に補助材料を用いないＡｕ−Ａｕ直接接続方式やはんだバンプによるはんだ接続方式を用いることができるが、上記した方法に限らず半導体ベアチップＩＣをフェイスダウンで実装するフリップ・チップ実装方式であるなら何れの方法も使用可能である。   As a flip chip mounting method of the electronic component 5 made of a semiconductor bare chip IC, an Au—Au direct connection method that does not use an auxiliary material at the time of mounting or a solder connection method using a solder bump can be used. However, the method is not limited to the above method. Any method can be used as long as it is a flip chip mounting system in which a semiconductor bare chip IC is mounted face down.

この電子部品５を完全に埋め込むように第１絶縁層１上に第２絶縁層４が形成されている。第２絶縁層４は織布または不織布に未硬化状態の熱硬化性樹脂を含浸させたプリプレグを加熱しながら加圧して熱硬化性樹脂を硬化させることにより形成している。プリプレグとしては、ガラスクロスに熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラスクロスに熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。   A second insulating layer 4 is formed on the first insulating layer 1 so as to completely embed the electronic component 5. The second insulating layer 4 is formed by applying pressure while heating a prepreg obtained by impregnating a woven fabric or a nonwoven fabric with an uncured thermosetting resin to cure the thermosetting resin. As a prepreg, a glass epoxy prepreg in which a glass cloth is impregnated with a thermosetting epoxy resin, a BT resin prepreg in which a glass cloth is impregnated with a thermosetting bismaleimide / triazine resin, and a thermosetting epoxy resin in an aramid nonwoven fabric It is possible to use an aramid prepreg impregnated with, but various materials can be used as long as the structure is obtained by impregnating a thermosetting resin into a woven fabric or a non-woven fabric. In addition to the prepreg obtained by impregnating a woven or non-woven fabric with a thermosetting resin, it is also possible to use a mixture of an inorganic filler such as silicon dioxide or alumina and a thermosetting resin.

この第２絶縁層４上には、第３導電性パターン７を配置している。第３導電性パターン７は電気導電性を有する物質から成り、例えば、Ｃｕ箔や導電性樹脂組成物から成る。本発明においてはＣｕ箔を用いている。   A third conductive pattern 7 is disposed on the second insulating layer 4. The 3rd conductive pattern 7 consists of a substance which has electrical conductivity, for example, consists of Cu foil and a conductive resin composition. In the present invention, Cu foil is used.

そして、第３導電性パターン７と第２絶縁層４を貫通し第１絶縁層１内に配置されている第２導電性パターン６に接続されるブラインドビアホール８内の第２めっき膜９により、第３導電性パターン７と第２導電性パターン６は電気的に接続されている。第２めっき膜９はＰｄを核とした無電解Ｃｕめっきや電解Ｃｕめっきで構成される。また、第２めっき膜９は、Ｃｕめっきに限らず、その他Ｚｎ、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ａｇ、Ａｕ等の材料で構成しても良い。ただし、第２導電性パターン６および第３導電性パターン７はそれぞれＣｕ箔で形成されているので、第２めっき膜９はＣｕへの反応が十分に行われるめっき材料を選択することが重要である。本実施の形態１においては、第２めっき膜９にはＣｕを使用している。   Then, by the second plating film 9 in the blind via hole 8 that penetrates the third conductive pattern 7 and the second insulating layer 4 and is connected to the second conductive pattern 6 disposed in the first insulating layer 1, The third conductive pattern 7 and the second conductive pattern 6 are electrically connected. The second plating film 9 is constituted by electroless Cu plating or electrolytic Cu plating with Pd as a nucleus. The second plating film 9 is not limited to Cu plating, and may be made of other materials such as Zn, Ni, Ti, Cr, Sn, Ag, and Au. However, since the second conductive pattern 6 and the third conductive pattern 7 are each formed of Cu foil, it is important to select a plating material that sufficiently reacts with Cu as the second plating film 9. is there. In the first embodiment, Cu is used for the second plating film 9.

なお、第２めっき膜９を形成したブラインドビアホール８内は図１に示すように凹状のままでも良いが、凹部内を熱硬化性樹脂により充填した構造であっても良い。ただし、凹部内を熱硬化性樹脂により充填した場合には、ブラインドビアホール８上面部をＣｕめっき等のめっき膜で覆っておくことが望ましい。凹部内に充填する熱硬化性樹脂は導電性材料または絶縁性材料の何れの材料であっても使用可能であるが、電気的導通を伴う信頼性を考えた場合、導電性材料の方が望ましい。   The blind via hole 8 in which the second plating film 9 is formed may remain concave as shown in FIG. 1, but may have a structure in which the concave portion is filled with a thermosetting resin. However, when the recess is filled with a thermosetting resin, it is desirable to cover the upper surface of the blind via hole 8 with a plating film such as Cu plating. The thermosetting resin filled in the recesses can be either a conductive material or an insulating material, but the conductive material is preferable in view of reliability with electrical conduction. .

次に本発明の電子部品内蔵基板の製造方法の実施の形態について、図面を参照して説明する。   Next, an embodiment of a method for manufacturing an electronic component built-in substrate according to the present invention will be described with reference to the drawings.

図２は、本発明の実施の形態１による電子部品内蔵基板の製造工程断面図である。   FIG. 2 is a manufacturing process sectional view of the electronic component built-in substrate according to the first embodiment of the present invention.

図２（ａ）に示すように、第１絶縁層１の上面に配置した第１導電性パターン２と、内層に配置した第２導電性パターン６およびインナービア１３とを含む多層配線基板の第１導電性パターン２上にＡｕめっきからなる第１めっき膜３を形成する。その後、電極上にバンプ１０を形成した半導体ベアチップＩＣからなる電子部品５を第１導電性パターン２上へフリップ・チップ実装する。   As shown in FIG. 2A, the first of the multilayer wiring board including the first conductive pattern 2 arranged on the upper surface of the first insulating layer 1, and the second conductive pattern 6 and the inner via 13 arranged in the inner layer. A first plating film 3 made of Au plating is formed on one conductive pattern 2. Thereafter, the electronic component 5 made of a semiconductor bare chip IC having bumps 10 formed on the electrodes is flip-chip mounted on the first conductive pattern 2.

次に、図２（ｂ）に示すように、電子部品５を実装済みの第１絶縁層１の電子部品５を実装している面に、電子部品５を覆うようにプリプレグ４ａ、４ｂと金属箔１７を所望の位置に重ね合わせる。   Next, as shown in FIG. 2 (b), the prepregs 4a and 4b and the metal are disposed on the surface of the first insulating layer 1 on which the electronic component 5 has been mounted so that the electronic component 5 is covered. The foil 17 is overlapped at a desired position.

なお、第１絶縁層１とプリプレグ４ａ、４ｂは、基板の反りや変形を防止するために、同一組成の材料であることが望ましいが、異種材料を使用する場合には、線膨張係数差の小さい材料を選択することが重要である。   The first insulating layer 1 and the prepregs 4a and 4b are preferably made of the same composition material in order to prevent warping or deformation of the substrate. However, when different materials are used, the difference in linear expansion coefficient is different. It is important to select a small material.

また、プリプレグ４ａには、電子部品５と接触しないように空間１４が形成されている。この空間１４は、複数個の電子部品５を実装する場合（図示せず）でも、実装エリアをすべて囲むように１つの空間としている。こうすることで、空間１４の加工を単純化することができるため、製造工程の簡略化が可能となる。また、プリプレグ４ａ、４ｂが電子部品５に接触することによって電子部品５に圧力がかからないように、プリプレグ４ａは、電子部品５の実装後の第１絶縁層１からの高さより厚く形成する必要がある。   In addition, a space 14 is formed in the prepreg 4a so as not to contact the electronic component 5. Even when a plurality of electronic components 5 are mounted (not shown), the space 14 is a single space that surrounds the entire mounting area. By doing so, since the processing of the space 14 can be simplified, the manufacturing process can be simplified. Further, the prepreg 4a needs to be formed thicker than the height from the first insulating layer 1 after the electronic component 5 is mounted so that the electronic component 5 is not pressurized when the prepreg 4a, 4b contacts the electronic component 5. is there.

一方、電子部品５への接触を避ける目的でプリプレグ４ａを厚くするために特別に厚い材料を作ることは、特注品であるが故の高コスト化を避けることが難しく、また量産性には不向きである。従って、プリプレグ４ａには、通常配線基板を作製する際に使用している一般的な厚み（例えば１００μｍ）のプリプレグを複数枚使用することで、所望の厚みを確保している。   On the other hand, to make the prepreg 4a thick in order to avoid contact with the electronic component 5, it is difficult to avoid high cost because it is a custom-made product and is not suitable for mass production. It is. Accordingly, the prepreg 4a has a desired thickness by using a plurality of prepregs having a general thickness (for example, 100 μm) that are normally used when manufacturing a wiring board.

また、プリプレグ４ａ、４ｂは、織布または不織布と未硬化状態の熱硬化性樹脂の混合シートや、無機フィラーと熱硬化性樹脂との混合物であるが、このプリプレグ４ａ、４ｂは加熱しながら加圧することにより、プリプレグ４ａ、４ｂから軟化した熱硬化性樹脂が流れ出し、加熱・加圧終了後には初期の厚みより必ず薄くなる。このため、この厚みの減少分を予め考慮して設計すれば、積層後でもプリプレグ４ｂが電子部品５に接触することを未然に防止することが可能である。そして更には、プリプレグ４ａを複数枚使用することにより、加熱・加圧時にプリプレグ４ａから流出する熱硬化性樹脂の量を十分に確保することができるため、複数の電子部品５が存在する場合（図示せず）にできる大きな空間１４であっても、その隙間を熱硬化性樹脂で確実に充填させることが可能となる。   The prepregs 4a and 4b are a mixed sheet of a woven or non-woven fabric and an uncured thermosetting resin, or a mixture of an inorganic filler and a thermosetting resin. The prepregs 4a and 4b are heated and heated. By pressing, the thermosetting resin softened from the prepregs 4a and 4b flows out, and is always thinner than the initial thickness after the heating and pressurization. For this reason, if the thickness reduction is designed in advance, it is possible to prevent the prepreg 4b from coming into contact with the electronic component 5 even after lamination. Furthermore, by using a plurality of prepregs 4a, it is possible to sufficiently secure the amount of thermosetting resin flowing out from the prepreg 4a during heating and pressurization, and thus when there are a plurality of electronic components 5 ( Even in a large space 14 that can be formed (not shown), the gap can be reliably filled with the thermosetting resin.

なお、図２（ｂ）では空間１４を形成していないプリプレグ４ｂを空間１４を形成したプリプレグ４ａの上に配置しているが、すべて空間１４を形成したプリプレグ４ａに置き換えることも可能である。   In FIG. 2B, the prepreg 4b in which the space 14 is not formed is arranged on the prepreg 4a in which the space 14 is formed. However, it is also possible to replace the prepreg 4a in which the space 14 is formed.

上述したプリプレグ４ａ、４ｂの特性により、図２（ｃ）に示すように、積層したそれぞれの構成材料をプレス機（図示せず）により加熱しながら加圧を行うことで、プリプレグ４ａ、４ｂを硬化させて第２絶縁層４とすることができる。   Due to the characteristics of the prepregs 4a and 4b described above, as shown in FIG. 2 (c), the prepregs 4a and 4b are formed by applying pressure while heating the stacked constituent materials with a press machine (not shown). The second insulating layer 4 can be formed by curing.

次に、図２（ｄ）に示すように、金属箔１７、第２絶縁層４および第１絶縁層１の所望の位置を穴１８加工して、第２導電性パターン６を露出させる。金属箔１７の加工方法は、エッチングによるサブトラクティブ法、ＣＯ2レーザやＹＡＧレーザによるレーザ加工、およびドリル加工等の加工方法を用いることができる。また、第２絶縁層４および第１絶縁層１の加工方法は、ＣＯ2レーザやＹＡＧレーザによるレーザ加工、またはドリル加工による加工方法を用いることができる。なお、各種加工方法により第２導電性パターン６を露出させた後、穴１８部の洗浄（デスミア処理）を行うことは重要である。 Next, as shown in FIG. 2D, holes 18 are formed in desired positions of the metal foil 17, the second insulating layer 4, and the first insulating layer 1 so that the second conductive pattern 6 is exposed. As a processing method of the metal foil 17, a processing method such as a subtractive method by etching, a laser processing by a CO 2 laser or a YAG laser, and a drill processing can be used. The second method of processing the insulating layer 4 and the first insulating layer 1, it is possible to use a processing method by laser machining, or drilling by CO 2 laser or YAG laser. In addition, after exposing the 2nd electroconductive pattern 6 with various processing methods, it is important to wash | clean the hole 18 part (desmear process).

デスミア処理完了後、図２（ｅ）に示すように、穴１８を介して金属箔１７と第２導電性パターン６を電気的に接続するように、第２めっき膜９を形成する。第２めっき膜９は、例えばＰｄを核付けした後、無電解Ｃｕめっき膜を形成し、更にその上に電解Ｃｕめっき膜を形成して安定したＣｕめっき膜を形成する。Ｃｕめっき膜は、接続信頼性を確保するためには通常２０〜３０μｍ程度の膜厚が必要である。   After the completion of the desmear process, as shown in FIG. 2E, the second plating film 9 is formed so as to electrically connect the metal foil 17 and the second conductive pattern 6 through the holes 18. For example, after nucleating Pd, the second plating film 9 forms an electroless Cu plating film, and further forms an electrolytic Cu plating film thereon to form a stable Cu plating film. The Cu plating film usually needs to have a thickness of about 20 to 30 μm in order to ensure connection reliability.

なお、第２めっき膜９は上述した方法に限らず、Ｃｕ箔からなる第２導電性パターン６に反応可能なめっき材料であるなら、Ｚｎ、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ａｇ、Ａｕ等様々なめっき膜を用いることが可能である。   The second plating film 9 is not limited to the above-described method, and any other material such as Zn, Ni, Ti, Cr, Sn, Ag, Au may be used as long as it is a plating material that can react to the second conductive pattern 6 made of Cu foil. It is possible to use an appropriate plating film.

次に、図２（ｆ）に示すように、金属箔１７を所望の形状にパターニングして第３導電性パターン７を形成し、必要に応じて、図２（ｇ）に示すように、表裏面にソルダーレジスト１２を形成し電子部品内蔵基板とする。なお、図２（ｇ）には表裏面の両面にソルダーレジスト１２を形成しているが、片面のみの形成、あるいは両面ともソルダーレジスト１２を形成しない場合もある。求められる基板形状により構造を選択することが可能である。   Next, as shown in FIG. 2 (f), the metal foil 17 is patterned into a desired shape to form a third conductive pattern 7. If necessary, as shown in FIG. A solder resist 12 is formed on the back surface to form an electronic component built-in substrate. In FIG. 2G, the solder resist 12 is formed on both the front and back surfaces, but there are cases where only one side is formed or the solder resist 12 is not formed on both sides. The structure can be selected depending on the required substrate shape.

以下、実施の形態１に示す電子部品内蔵基板およびその製造方法の特徴について説明する。   Hereinafter, the characteristics of the electronic component built-in substrate and the manufacturing method thereof shown in the first embodiment will be described.

本発明の電子部品内蔵基板においては、第１絶縁層１上の第１導電性パターン２上に半導体ベアチップＩＣからなる電子部品５を実装した後、第２絶縁層４に内蔵し、ブラインドビアホール８により電気的導通を行う構造となっている。電子部品５の実装方法は、機能素子面を第１導電性パターン２上に対向させて実装するフリップ・チップ実装方式を採用しており、電気的導通を安定化するためにＣｕ箔からなる第１導電性パターン２上に直接電子部品５を実装するのではなく、第１導電性パターン２上には表面が酸化されにくいＡｕめっきからなる第１めっき膜３を形成している。このＡｕめっき膜からなる第１めっき膜３の存在により、電子部品５は確実に電気的導通を取りながら第１導電性パターン２上に実装することができるのである。   In the electronic component built-in substrate of the present invention, after mounting the electronic component 5 made of a semiconductor bare chip IC on the first conductive pattern 2 on the first insulating layer 1, the electronic component 5 is built in the second insulating layer 4 and blind blind holes 8. Thus, the electrical conduction is achieved. The electronic component 5 is mounted using a flip-chip mounting method in which the functional element surface is mounted on the first conductive pattern 2 so as to stabilize the electrical continuity. Instead of mounting the electronic component 5 directly on the first conductive pattern 2, the first plating film 3 made of Au plating whose surface is not easily oxidized is formed on the first conductive pattern 2. Due to the presence of the first plating film 3 made of the Au plating film, the electronic component 5 can be mounted on the first conductive pattern 2 while ensuring electrical continuity.

この第１導電性パターン２上への第１めっき膜３形成は、第１絶縁層１をすべてめっき形成液中に浸漬して行う必要がある。そのため、本来電子部品５を実装するために、第１導電性パターン２上の電子部品５を実装するためのバンプ１０が接する部分のみ第１めっき膜３が形成されていれば良いのであるが、第１絶縁層１をすべてめっき形成液中に浸漬するため、第１導電性パターン２の表面はすべて第１めっき膜が形成されることになる。この時、ブラインドビアホール８の底面部となる第２導電性パターン６が第１導電性パターン２と同じ第１絶縁層１の表面に形成されていると、第２導電性パターン６上にも第１めっき膜３が形成されることになる。   The formation of the first plating film 3 on the first conductive pattern 2 needs to be performed by immersing the first insulating layer 1 in the plating solution. Therefore, in order to mount the electronic component 5 originally, it is only necessary that the first plating film 3 is formed only in a portion where the bump 10 for mounting the electronic component 5 on the first conductive pattern 2 is in contact. Since all of the first insulating layer 1 is immersed in the plating forming solution, the first plating film is formed on the entire surface of the first conductive pattern 2. At this time, if the second conductive pattern 6 serving as the bottom portion of the blind via hole 8 is formed on the same surface of the first insulating layer 1 as the first conductive pattern 2, the second conductive pattern 6 is also formed on the second conductive pattern 6. One plating film 3 is formed.

しかしながら、第２導電性パターン６上にＡｕめっきからなる第１めっき膜３が形成されると、ブラインドビアホール８を介して第３導電性パターン７と第２導電性パターン６を電気的に接続する第２めっき膜９を形成する時に、第２導電性パターン６上には既に第１めっき膜３であるＡｕめっきが形成されているので、Ａｕめっき表面は他のめっき膜と反応することができず、第２めっき膜を形成することができないため、第３導電性パターン７と第２導電性パターン６を電気的に接続することができなくなる。このような接続不良を防ぐためには第２導電性パターン６上に第１めっき膜３としてのＡｕめっき付着を防止しなければならない。この第２導電性パターン６上への第１めっき膜３付着防止方法として、第１めっき膜３形成時に第２導電性パターン６上をレジスト材料でマスクする方法が考えられるが、めっき時の部分的なマスク方法は非常に複雑な工程が必要であり生産性に乏しいという問題点を有している。   However, when the first plating film 3 made of Au plating is formed on the second conductive pattern 6, the third conductive pattern 7 and the second conductive pattern 6 are electrically connected through the blind via hole 8. When the second plating film 9 is formed, since the Au plating as the first plating film 3 is already formed on the second conductive pattern 6, the Au plating surface can react with other plating films. Therefore, since the second plating film cannot be formed, the third conductive pattern 7 and the second conductive pattern 6 cannot be electrically connected. In order to prevent such a connection failure, it is necessary to prevent the Au plating adhesion as the first plating film 3 on the second conductive pattern 6. As a method for preventing the first plating film 3 from adhering to the second conductive pattern 6, a method of masking the second conductive pattern 6 with a resist material when the first plating film 3 is formed can be considered. The conventional mask method has a problem that a very complicated process is required and productivity is poor.

そのため本発明においては、ブラインドビアホール８の底面となる第２導電性パターン６を第１絶縁層１の内部に配置することにより、第１導電性パターン２上への第１めっき膜３形成時に、第２導電性パターン６上への第１めっき膜３の付着を完全に防止している。このため第２導電性パターン６は、複雑なマスク工程を用いなくても表面をＣｕ箔のまま存在させることが可能となりブラインドビアホール８の底面部として第２めっき膜９を確実に形成することができるのである。この時、第２導電性パターン６は第１絶縁層１の内部に形成されていても、レーザ加工またはドリル加工により第２絶縁層４を加工する際に第１絶縁層１の一部を同時に加工して第２導電性パターン６を露出させることは、非常に容易に行うことができるものである。   Therefore, in the present invention, by disposing the second conductive pattern 6 serving as the bottom surface of the blind via hole 8 inside the first insulating layer 1, when forming the first plating film 3 on the first conductive pattern 2, Adhesion of the first plating film 3 on the second conductive pattern 6 is completely prevented. Therefore, the second conductive pattern 6 can have the surface as Cu foil without using a complicated mask process, and the second plating film 9 can be reliably formed as the bottom surface portion of the blind via hole 8. It can be done. At this time, even if the second conductive pattern 6 is formed inside the first insulating layer 1, a part of the first insulating layer 1 is simultaneously formed when the second insulating layer 4 is processed by laser processing or drilling. Processing to expose the second conductive pattern 6 can be performed very easily.

以上に示すように、本実施の形態１によれば、電子部品５を実装する第１導電性パターン２とブラインドビアホール８の底面部として作用する第２導電性パターン６を同一面に形成していないので、第１めっき膜３形成時に複雑なマスク工程を必要とせず、また第２めっき膜９を確実に第２導電性パターン６上に形成することができるため、簡易で安価かつ接続信頼性の高い電子部品内蔵基板およびその製造方法を提供することが可能となるものである。   As described above, according to the first embodiment, the first conductive pattern 2 for mounting the electronic component 5 and the second conductive pattern 6 acting as the bottom surface portion of the blind via hole 8 are formed on the same surface. Therefore, a complicated mask process is not required when forming the first plating film 3, and the second plating film 9 can be reliably formed on the second conductive pattern 6, so that it is simple, inexpensive, and reliable in connection. It is possible to provide a high electronic component built-in substrate and a method for manufacturing the same.

（実施の形態２）
以下、本発明に係る実施の形態２について図を用いて説明する。図３は本発明の実施の形態２による電子部品内蔵基板の断面図、図４は本発明の実施の形態２による電子部品内蔵基板の製造工程断面図である。なお、特に説明しない限りは実施の形態１と同一の構造については、同一番号を付与して説明を省略する。 (Embodiment 2)
Hereinafter, Embodiment 2 according to the present invention will be described with reference to the drawings. FIG. 3 is a sectional view of an electronic component built-in substrate according to the second embodiment of the present invention, and FIG. 4 is a manufacturing process sectional view of the electronic component built-in substrate according to the second embodiment of the present invention. Unless otherwise described, the same structure as that of the first embodiment is given the same number and the description thereof is omitted.

実施の形態２における実施の形態１との主な相違点は、図３に示すように、半導体ベアチップＩＣからなる電子部品５の実装方式に、実装補助材１１として、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｈｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ；異方性導電フィルム）やＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ；絶縁性フィルム）を用いたＡｕバンプによる圧接接続方式または電子部品５実装後に電子部品５と第１絶縁層１の間にアンダーフィルを充填する方式を用いている。なお、上記した方法に限らず、実装補助材１１を用いて半導体ベアチップＩＣをフェイスダウンで実装するフリップ・チップ実装方式であるなら何れの方法も使用可能である。   As shown in FIG. 3, the main difference between the second embodiment and the first embodiment is that an electronic component 5 made of a semiconductor bare chip IC is used in a mounting auxiliary material 11 as an ACF (Anisotropic Conductive Film). A pressure contact connection method using Au bumps using an anisotropic conductive film) or NCF (Non Conductive Film) or a method of filling an underfill between the electronic component 5 and the first insulating layer 1 after mounting the electronic component 5 Used. Note that the present invention is not limited to the above-described method, and any method can be used as long as it is a flip-chip mounting method in which the semiconductor bare chip IC is mounted face-down using the mounting auxiliary material 11.

この実装補助材１１を用いた実装方式を採用した電子部品５を第２絶縁層４に内蔵する場合、図４（ｂ）に示すように、実施の形態１と同様にプリプレグ４ａに電子部品５より大きな空間１４を形成しているのであるが、実装補助材１１は電子部品５の周囲にはみ出して形成されており、このはみ出した実装補助材１１を囲むように実装補助材１１より大きな空間１４を形成することが重要である。この実装補助材１１より大きな空間１４の存在により、プリプレグ４ａが電子部品５に接触することによって電子部品５に圧力がかかるようなことがないようにすることができるのである。   When the electronic component 5 adopting the mounting method using the mounting auxiliary material 11 is built in the second insulating layer 4, as shown in FIG. 4B, the electronic component 5 is attached to the prepreg 4a as in the first embodiment. Although the larger space 14 is formed, the mounting auxiliary material 11 protrudes from the periphery of the electronic component 5, and the larger space 14 than the mounting auxiliary material 11 surrounds the protruding mounting auxiliary material 11. It is important to form Due to the presence of the space 14 larger than the mounting auxiliary material 11, it is possible to prevent pressure from being applied to the electronic component 5 when the prepreg 4 a contacts the electronic component 5.

（実施の形態３）
以下、本発明に係る実施の形態３について図を用いて説明する。図５は本発明の実施の形態３による電子部品内蔵基板の製造工程断面図である。なお、特に説明しない限りは実施の形態１と同一の構造については、同一番号を付与して説明を省略する。 (Embodiment 3)
Embodiment 3 according to the present invention will be described below with reference to the drawings. FIG. 5 is a sectional view of a manufacturing process of the electronic component built-in substrate according to the third embodiment of the present invention. Unless otherwise described, the same structure as that of the first embodiment is given the same number and the description thereof is omitted.

実施の形態３における実施の形態１との主な相違点は、図５（ｂ）に示すようにプリプレグ４ｂ上に金属箔１７を用いず、第１絶縁層１上にプリプレグ４ａ、４ｂのみを積み重ねて加熱プレス（図示せず）により一体化するものである。その後、図５（ｄ）に示すように第２絶縁層４および第１絶縁層１の所望の位置を加工して第２導電性パターン６を露出させる。加工方法については実施の形態１と同様の方法により加工可能である。加工終了後、第２絶縁層４上面に第２めっき膜９を形成しながら、加工した穴１８部および第２導電性パターン６に第２めっき膜９を形成する。   The main difference between the third embodiment and the first embodiment is that, as shown in FIG. 5B, the metal foil 17 is not used on the prepreg 4b, but only the prepregs 4a and 4b are formed on the first insulating layer 1. They are stacked and integrated by a heating press (not shown). Thereafter, as shown in FIG. 5D, desired positions of the second insulating layer 4 and the first insulating layer 1 are processed to expose the second conductive pattern 6. About the processing method, it can process by the method similar to Embodiment 1. FIG. After the completion of processing, the second plating film 9 is formed in the processed hole 18 and the second conductive pattern 6 while forming the second plating film 9 on the upper surface of the second insulating layer 4.

本実施の形態３では、実施の形態１と比較して金属箔１７を用いないため、穴１８を形成する際に金属箔１７の加工が必要ないため加工工程の簡素化および加工時間の短縮化が可能である。また、第２めっき膜９形成後パターニングして第３導電性パターン７を形成する際においても、金属箔１７に関する膜厚（例えば１８μｍ）がないため、第２めっき膜の膜厚（例えば２０μｍ）のみのエッチングで第３導電性パターン７を加工することができるため、加工時間の短縮化を図ることが可能である。   Since the metal foil 17 is not used in the third embodiment as compared with the first embodiment, it is not necessary to process the metal foil 17 when the hole 18 is formed, so that the processing process is simplified and the processing time is shortened. Is possible. Further, even when the third conductive pattern 7 is formed by patterning after the second plating film 9 is formed, there is no film thickness (for example, 18 μm) related to the metal foil 17, so the film thickness of the second plating film (for example, 20 μm). Since the third conductive pattern 7 can be processed by only etching, the processing time can be shortened.

（実施の形態４）
以下、本発明に係る実施の形態４について図を用いて説明する。図６は本発明の電子部品内蔵基板を用いた受信装置または電子機器の断面図である。なお、特に説明しない限りは実施の形態１と同一の構造については、同一番号を付与して説明を省略する。 (Embodiment 4)
Embodiment 4 according to the present invention will be described below with reference to the drawings. FIG. 6 is a cross-sectional view of a receiving apparatus or electronic device using the electronic component built-in substrate of the present invention. Unless otherwise described, the same structure as that of the first embodiment is given the same number and the description thereof is omitted.

本実施の形態４では、図６に示すように、実施の形態１で作製した電子部品内蔵基板を使用し、その表面にはんだ２３を用いて電子部品２４を実装することにより、受信装置または電子機器を作製している。電子部品内蔵基板を使用することで、電子部品内蔵基板を使用しない場合と比べて受信装置または電子機器を小型化することが可能となる。   In the fourth embodiment, as shown in FIG. 6, the electronic component built-in substrate manufactured in the first embodiment is used, and the electronic component 24 is mounted on the surface thereof using the solder 23. I am making equipment. By using the electronic component built-in substrate, it is possible to reduce the size of the receiving device or the electronic device as compared with the case where the electronic component built-in substrate is not used.

本発明における電子部品内蔵基板とこれを用いた電子機器、およびその製造方法は、半導体ベアチップＩＣを基板内に内蔵した電子部品内蔵基板を簡易な工程で作製することができ、更に電子部品内蔵基板における電子部品の接続信頼性を向上させることができるので、例えば、超小型の３次元実装モジュールの製造に利用できる。   The electronic component built-in substrate according to the present invention, the electronic device using the same, and the method for manufacturing the same can produce the electronic component built-in substrate in which the semiconductor bare chip IC is built in the substrate in a simple process. Therefore, it is possible to improve the connection reliability of electronic components in the manufacturing method of, for example, an ultra-small three-dimensional mounting module.

本発明の実施の形態１における電子部品内蔵基板の断面図Sectional drawing of the electronic component built-in substrate in Embodiment 1 of this invention （ａ）から（ｇ）は、本発明の実施の形態１における電子部品内蔵基板の製造工程断面図(A) to (g) are cross-sectional views of the manufacturing process of the electronic component built-in substrate according to Embodiment 1 of the present invention. 本発明の実施の形態２における電子部品内蔵基板の断面図Sectional drawing of the electronic component built-in substrate in Embodiment 2 of this invention （ａ）から（ｇ）は、本発明の実施の形態２における電子部品内蔵基板の製造工程断面図(A) to (g) are cross-sectional views of manufacturing steps of the electronic component built-in substrate according to the second embodiment of the present invention. （ａ）から（ｇ）は、本発明の実施の形態３における電子部品内蔵基板の製造工程断面図(A) to (g) are cross-sectional views of the manufacturing process of the electronic component built-in substrate according to Embodiment 3 of the present invention. 本発明の実施の形態４における受信装置または電子機器の断面図Sectional drawing of the receiver or electronic device in Embodiment 4 of this invention 従来の製造方法で製造された電子部品内蔵基板の断面図Sectional view of the electronic component built-in substrate manufactured by the conventional manufacturing method

符号の説明Explanation of symbols

１ 第１絶縁層
２ 第１導電性パターン
３ 第１めっき膜
４ 第２絶縁層
５ 電子部品
６ 第２導電性パターン
７ 第３導電性パターン
８ ビアホール
９ 第２めっき膜
１０ バンプ
１１ 実装補助材
１２ ソルダーレジスト
１３ インナービア DESCRIPTION OF SYMBOLS 1 1st insulating layer 2 1st electroconductive pattern 3 1st plating film 4 2nd insulating layer 5 Electronic component 6 2nd electroconductive pattern 7 3rd electroconductive pattern 8 Via hole 9 2nd plating film 10 Bump 11 Mounting auxiliary material 12 Solder resist 13 Inner via

Claims (17)

第１絶縁層と、
この第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンと、
前記第１導電性パターンの上面に形成された第２金属からなる第１めっき膜と、
前記第１導電性パターン及び前記第１めっき膜を覆うように前記第１絶縁層の上に設けられた第２絶縁層と、
前記第１導電性パターンに前記第１めっき膜およびバンプを介して接続されると共に前記第２絶縁層の内部に配置された前記バンプを有する電子部品と、
前記第１絶縁層の内部に設けられた第１金属からなる第２導電性パターンと、
前記第２絶縁層の上面に設けられた前記第１金属からなる第３導電性パターンと、
前記第２絶縁層を貫通し、第２めっき膜により前記第２導電性パターンと前記第３導電性パターンとを電気的に接続するビアホールとを備えた電子部品内蔵基板。 A first insulating layer;
A first conductive pattern made of a first metal provided on the upper surface of the first insulating layer;
A first plating film made of a second metal formed on the upper surface of the first conductive pattern;
A second insulating layer provided on the first insulating layer so as to cover the first conductive pattern and the first plating film;
An electronic component connected to the first conductive pattern via the first plating film and the bump and having the bump disposed inside the second insulating layer;
A second conductive pattern made of a first metal provided in the first insulating layer;
A third conductive pattern made of the first metal provided on an upper surface of the second insulating layer;
An electronic component built-in substrate comprising a via hole penetrating the second insulating layer and electrically connecting the second conductive pattern and the third conductive pattern by a second plating film. 前記第２めっき膜は、第１金属からなる請求項１に記載の電子部品内蔵基板。 The electronic component built-in substrate according to claim 1, wherein the second plating film is made of a first metal. 前記第１金属はＣｕであり、前記第２金属はＡｕである請求項１に記載の電子部品内蔵基板。 The electronic component built-in substrate according to claim 1, wherein the first metal is Cu, and the second metal is Au. 前記第２めっき膜は、Ｃｕ、Ｐｄ、Ｚｎ、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ａｇ、Ａｕのうち少なくとも１つからなる請求項１に記載の電子部品内蔵基板。 The electronic component built-in substrate according to claim 1, wherein the second plating film is made of at least one of Cu, Pd, Zn, Ni, Ti, Cr, Sn, Ag, and Au. 前記バンプが少なくともＡｕまたはＳｎまたはＡｇにより構成されている請求項１に記載の電子部品内蔵基板。 The electronic component built-in substrate according to claim 1, wherein the bump is made of at least Au, Sn, or Ag. 第１絶縁層と、
この第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンと、
前記第１導電性パターンの上面に形成された第２金属からなる第１めっき膜と、
前記第１導電性パターン及び前記第１めっき膜を覆うように前記第１絶縁層の上に設けられた第２絶縁層と、
前記第１導電性パターンに前記第１めっき膜およびバンプを介して接続されると共に前記第２絶縁層の内部に配置された前記バンプを有する電子部品と、
前記第１絶縁層の内部に設けられた第１金属からなる第２導電性パターンと、
前記第２絶縁層の上面に設けられた前記第１金属からなる第３導電性パターンと、
前記第２絶縁層を貫通し、第２めっき膜により前記第２導電性パターンと前記第３導電性パターンとを電気的に接続するビアホールとを備えた電子部品内蔵基板を有する受信装置。 A first insulating layer;
A first conductive pattern made of a first metal provided on the upper surface of the first insulating layer;
A first plating film made of a second metal formed on the upper surface of the first conductive pattern;
A second insulating layer provided on the first insulating layer so as to cover the first conductive pattern and the first plating film;
An electronic component connected to the first conductive pattern via the first plating film and the bump and having the bump disposed inside the second insulating layer;
A second conductive pattern made of a first metal provided in the first insulating layer;
A third conductive pattern made of the first metal provided on an upper surface of the second insulating layer;
A receiving device comprising an electronic component built-in substrate that includes a via hole that penetrates through the second insulating layer and electrically connects the second conductive pattern and the third conductive pattern by a second plating film. 第１絶縁層と、
この第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンと、
前記第１導電性パターンの上面に形成された第２金属からなる第１めっき膜と、
前記第１導電性パターン及び前記第１めっき膜を覆うように前記第１絶縁層の上に設けられた第２絶縁層と、
前記第１導電性パターンに前記第１めっき膜およびバンプを介して接続されると共に前記第２絶縁層の内部に配置された前記バンプを有する電子部品と、
前記第１絶縁層の内部に設けられた第１金属からなる第２導電性パターンと、
前記第２絶縁層の上面に設けられた前記第１金属からなる第３導電性パターンと、
前記第２絶縁層を貫通し、第２めっき膜により前記第２導電性パターンと前記第３導電性パターンとを電気的に接続するビアホールとを備えた電子部品内蔵基板を有する電子機器。 A first insulating layer;
A first conductive pattern made of a first metal provided on the upper surface of the first insulating layer;
A first plating film made of a second metal formed on the upper surface of the first conductive pattern;
A second insulating layer provided on the first insulating layer so as to cover the first conductive pattern and the first plating film;
An electronic component connected to the first conductive pattern via the first plating film and the bump and having the bump disposed inside the second insulating layer;
A second conductive pattern made of a first metal provided in the first insulating layer;
A third conductive pattern made of the first metal provided on an upper surface of the second insulating layer;
An electronic apparatus having an electronic component built-in substrate that includes a via hole that penetrates the second insulating layer and electrically connects the second conductive pattern and the third conductive pattern by a second plating film. 第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンの上面に形成された第２金属からなる第１めっき膜上にバンプを介して電子部品を実装する工程と、
前記第１絶縁層上に前記電子部品を覆うように第２絶縁層を積層する工程と、
前記第２絶縁層上に前記第１金属からなる金属箔を積層する工程と、
積層された前記第１絶縁層と前記第２絶縁層と前記金属箔を加熱しながら加圧して一体化する工程と、
前記金属箔の所定の位置に穴加工を行い前記第２絶縁層を露出させる工程と、
前記第２絶縁層および前記第１絶縁層を加工して前記第２導電性パターンを露出させる工程と、
第２めっき膜により前記第２導電性パターンと前記金属箔を電気的に接続する工程と、
前記金属箔を加工して第３導電性パターンを形成する工程とを備えた電子部品内蔵基板の製造方法。 Mounting an electronic component via a bump on a first plating film made of a second metal formed on the upper surface of the first conductive pattern made of the first metal provided on the upper surface of the first insulating layer;
Laminating a second insulating layer on the first insulating layer so as to cover the electronic component;
Laminating a metal foil made of the first metal on the second insulating layer;
A step of pressurizing and integrating the laminated first insulating layer, the second insulating layer, and the metal foil;
A step of drilling a predetermined position of the metal foil to expose the second insulating layer;
Processing the second insulating layer and the first insulating layer to expose the second conductive pattern;
Electrically connecting the second conductive pattern and the metal foil by a second plating film;
And a step of forming the third conductive pattern by processing the metal foil. 第１絶縁層の上面に設けられた第１金属からなる第１導電性パターンの上面に形成された第２金属からなる第１めっき膜上に前記第２金属からなるバンプを介して電子部品を実装する工程と、
前記第１絶縁層上に前記電子部品を覆うように第２絶縁層を積層する工程と、
積層された前記第１絶縁層と前記第２絶縁層を加熱しながら加圧して一体化する工程と、
前記第２絶縁層及び前記第１絶縁層を加工して前記第２導電性パターンを露出させる工程と、
第２めっき膜により前記第２絶縁層の上面に第３導電性パターンを形成すると共に前記第２導電性パターンと電気的に接続する工程とを備えた電子部品内蔵基板の製造方法。 An electronic component is disposed on the first plating film made of the second metal formed on the upper surface of the first conductive pattern made of the first metal provided on the upper surface of the first insulating layer via the bump made of the second metal. Mounting process;
Laminating a second insulating layer on the first insulating layer so as to cover the electronic component;
A step of pressing and integrating the laminated first insulating layer and second insulating layer while heating;
Processing the second insulating layer and the first insulating layer to expose the second conductive pattern;
The manufacturing method of the board | substrate with a built-in electronic component provided with the process of forming a 3rd conductive pattern on the upper surface of the said 2nd insulating layer with a 2nd plating film, and electrically connecting with a said 2nd conductive pattern. 前記第２めっき膜は、第１金属からなる請求項８または請求項９に記載の電子部品内蔵基板の製造方法。 The method for manufacturing an electronic component built-in substrate according to claim 8, wherein the second plating film is made of a first metal. 前記第１金属はＣｕであり、前記第２金属はＡｕである請求項８または請求項９に記載の電子部品内蔵基板の製造方法。 The method for manufacturing an electronic component built-in substrate according to claim 8 or 9, wherein the first metal is Cu, and the second metal is Au. 前記第２めっき膜は、Ｃｕ、Ｐｄ、Ｚｎ、Ｎｉ、Ｔｉ、Ｃｒ、Ｓｎ、Ａｇ、Ａｕのうち少なくとも１つからなる請求項８または請求項９に記載の電子部品内蔵基板の製造方法。 10. The method of manufacturing an electronic component built-in substrate according to claim 8, wherein the second plating film is made of at least one of Cu, Pd, Zn, Ni, Ti, Cr, Sn, Ag, and Au. 前記バンプが少なくともＡｕまたはＳｎまたはＡｇにより構成されている請求項８または請求項９に記載の電子部品内蔵基板の製造方法。 The method for manufacturing an electronic component built-in substrate according to claim 8 or 9, wherein the bump is made of at least Au, Sn, or Ag. 前記第２絶縁層は少なくとも１枚以上の織布または不織布に熱硬化性樹脂を含浸させたプリプレグからなる請求項８または請求項９に記載の電子部品内蔵基板の製造方法。 10. The method of manufacturing an electronic component built-in substrate according to claim 8, wherein the second insulating layer is made of a prepreg in which at least one woven fabric or nonwoven fabric is impregnated with a thermosetting resin. 前記積層前の前記第２絶縁層に前記電子部品より大きな空隙を形成し、前記積層時に前記空隙内に前記電子部品を配置する請求項８または請求項９または請求項１４に記載の電子部品内蔵基板の製造方法。 The electronic component built-in according to claim 8, 9 or 14, wherein a gap larger than the electronic component is formed in the second insulating layer before the stacking, and the electronic component is disposed in the gap during the stacking. A method for manufacturing a substrate. 前記第２導電性パターンを露出させる工程はレーザ加工またはドリル加工にて行う請求項８または請求項９に記載の電子部品内蔵基板の製造方法。 The method for manufacturing an electronic component built-in substrate according to claim 8 or 9, wherein the step of exposing the second conductive pattern is performed by laser processing or drilling. 前記第３導電性パターンは前記第２絶縁層の上面の全面に前記第２めっき膜を形成した後所望の形状にパターニングされる請求項９に記載の電子部品内蔵基板の製造方法。 The method for manufacturing a substrate with built-in electronic components according to claim 9, wherein the third conductive pattern is patterned into a desired shape after the second plating film is formed on the entire upper surface of the second insulating layer.
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