JP2008171843A - Semiconductor electronic device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor electronic device capable of reducing a leakage current further while suppressing warpage in a wafer. <P>SOLUTION: In a field effect transistor 100 having a semiconductor operating layer 4 laminated onto a substrate 1 via buffer layers 2, 3, the buffer layer 3 has a composite layer 10, where a second layer 12 formed by a nitride-based compound semiconductor having an Al composition of not less than 0.8 is laminated on a first layer 11 formed by a nitride-based compound semiconductor having an Al composition of not more than 0.2. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスに関する。   The present invention relates to a semiconductor electronic device including a compound semiconductor layer stacked on a substrate via a buffer layer.

窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた半導体電子デバイスとしての電界効果トランジスタは、４００℃近い高温環境下においても動作する固体素子として注目されている。ＧａＮ系化合物半導体では、ＳｉやＧａＡｓのような大口径の単結晶基板を作製することが困難であるため、ＧａＮ系化合物半導体を用いた電子デバイスは、例えばサファイアやＳｉからなる代替基板を用いて作製されている。   A field effect transistor as a semiconductor electronic device using a nitride-based compound semiconductor, for example, a GaN-based compound semiconductor, has attracted attention as a solid element that operates even in a high temperature environment close to 400 ° C. With GaN compound semiconductors, it is difficult to produce large-diameter single crystal substrates such as Si and GaAs, so electronic devices using GaN compound semiconductors use, for example, alternative substrates made of sapphire or Si. Have been made.

Ｓｉ基板は、他の代替基板に比べて良質で大口径のウェハを容易に得ることが可能であることから、量産性やコスト低減を考慮した場合に非常に有用な基板である。しかしながら、ＳｉとＧａＮとの間に大きな格子定数差および熱膨張率差があることから、Ｓｉ基板上に形成されるＧａＮエピタキシャル膜には大きな引っ張り歪が内在し、これによって結晶性が悪化されるとともに、歪の大きさによってはクラックが発生する場合がある。そして、このようなＧａＮ結晶上に作製された電界効果トランジスタは、良好な特性が得られないという問題があった。   The Si substrate is a very useful substrate in consideration of mass productivity and cost reduction because it is possible to easily obtain a high-quality and large-diameter wafer as compared with other alternative substrates. However, since there is a large lattice constant difference and a thermal expansion coefficient difference between Si and GaN, a large tensile strain is inherent in the GaN epitaxial film formed on the Si substrate, which deteriorates the crystallinity. At the same time, cracks may occur depending on the magnitude of strain. And the field effect transistor produced on such a GaN crystal had the problem that a favorable characteristic was not acquired.

そこで、Ｓｉからなる単結晶基板上にＧａＮ系化合物半導体を用いて電界効果トランジスタを作製する場合、ＭＯＣＶＤ法などのエピタキシャル結晶成長法によって、まず上述した引っ張り歪を緩和する層としてのバッファ層を形成し、次いで電子走行層、電子供給層およびコンタクト層を順次積層し（以下、電子走行層、電子供給層等を半導体動作層という。）、その表面にソース電極、ドレイン電極およびゲート電極を形成する。この場合、高温でＧａＮ層を形成してバッファ層とすることにより、Ｓｉ基板上に格子定数が異なるＧａＮ層をエピタキシャル成長させることができる。従来、このようなバッファ層として超格子バッファ層やＡｌＧａＮバッファ層が用いられている（例えば、特許文献１参照）。   Therefore, when manufacturing a field effect transistor using a GaN-based compound semiconductor on a single crystal substrate made of Si, a buffer layer is first formed as a layer for reducing the tensile strain by an epitaxial crystal growth method such as MOCVD. Then, an electron transit layer, an electron supply layer, and a contact layer are sequentially stacked (hereinafter, the electron transit layer, the electron supply layer, etc. are referred to as a semiconductor operation layer), and a source electrode, a drain electrode, and a gate electrode are formed on the surface. . In this case, a GaN layer having a different lattice constant can be epitaxially grown on the Si substrate by forming a GaN layer at a high temperature to form a buffer layer. Conventionally, a superlattice buffer layer or an AlGaN buffer layer has been used as such a buffer layer (see, for example, Patent Document 1).

特開２００３−５９９４８号公報JP 2003-59948 A

ところで、半導体電子デバイスでは、破壊耐圧を向上させ、リーク電流を低減させるためにバッファ層を高抵抗化する必要がある。しかしながら、上述した従来のバッファ層では、必ずしも十分な高抵抗特性が得られていない。これに対し、バッファ層を厚くすることで高抵抗化させることができるものの、その場合、上述した従来のバッファ層では、基板としてのウェハに大きな反りを発生させるという別の問題が生じる。   By the way, in the semiconductor electronic device, it is necessary to increase the resistance of the buffer layer in order to improve the breakdown voltage and reduce the leakage current. However, the conventional buffer layer described above does not necessarily have a sufficiently high resistance characteristic. On the other hand, although the resistance can be increased by increasing the thickness of the buffer layer, in this case, the conventional buffer layer described above has another problem that a large warp is generated in the wafer as a substrate.

ここで、ウェハの反り量（ＢＯＷ）は、ウェハ表面における周縁部高さと中央部高さとの差分によって示され、半導体電子デバイスの加工プロセスにおいては５０μｍ以下にすることが必要とされている。このため、従来のバッファ層では、基板上に形成できる膜厚に限度があり、半導体電子デバイスのリーク電流を十分に低減させることができないという問題があった。   Here, the amount of warping (BOW) of the wafer is indicated by the difference between the peripheral edge height and the central height on the wafer surface, and is required to be 50 μm or less in the processing process of the semiconductor electronic device. For this reason, the conventional buffer layer has a limit in the film thickness that can be formed on the substrate, and there is a problem that the leakage current of the semiconductor electronic device cannot be sufficiently reduced.

本発明は、上記に鑑みてなされたものであって、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを提供することを目的とする。   The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor electronic device that can further reduce a leakage current while suppressing warpage of a wafer.

上述した課題を解決し、目的を達成するために、本発明にかかる半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有することを特徴とする。   In order to solve the above-described problems and achieve the object, a semiconductor electronic device according to the present invention is a semiconductor electronic device including a compound semiconductor layer stacked on a substrate via a buffer layer, wherein the buffer layer is made of Al. A second layer formed using a nitride compound semiconductor having an Al composition of 0.8 or more is stacked on the first layer formed using a nitride compound semiconductor having a composition of 0.2 or less. It is characterized by having a composite layer.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層の厚さは、１００〜１０００ｎｍであることを特徴とする。   In the semiconductor electronic device according to the present invention as set forth in the invention described above, the thickness of the first layer is 100 to 1000 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層および前記第２の層の成長温度は、各々７００〜１３００℃であることを特徴とする。   In the semiconductor electronic device according to the present invention as set forth in the invention described above, the growth temperature of the first layer and the second layer is 700 to 1300 ° C., respectively.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第２の層の厚さは、０．５〜２００ｎｍであることを特徴とする。   In the semiconductor electronic device according to the present invention as set forth in the invention described above, the thickness of the second layer is 0.5 to 200 nm.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層のカーボン濃度は、１×１０17〜１×１０20ｃｍ-3であることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the carbon concentration of the first layer is 1 × 10 17 to 1 × 10 20 cm −3 .

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記複合層を５層以上含むことを特徴とする。   In the semiconductor electronic device according to the present invention as set forth in the invention described above, the buffer layer includes five or more composite layers.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ａｓu1Ｐv1Ｎ1-u1-v1（０≦ｘ１≦０．２、０≦ｙ１，ｕ１，ｖ１≦１、ｘ１＋ｙ１≦１、ｕ１＋ｖ１＜１）で示される窒化物系化合物半導体によって形成され、前記第２の層は、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ａｓu2Ｐv2Ｎ1-u2-v2（０．８≦ｘ２≦１、０≦ｙ２，ｕ２，ｖ２≦１、ｘ２＋ｙ２≦１、ｕ２＋ｖ２＜１）で示される窒化物系化合物半導体によって形成されることを特徴とする。 In the semiconductor electronic device according to the present invention, the first layer is formed of Al x1 In y1 Ga 1-x1-y1 Asu1 P v1 N 1-u1-v1 (0 ≦ x1 ≦ 0. 2, 0 ≦ y1, u1, v1 ≦ 1, x1 + y1 ≦ 1, u1 + v1 <1), and the second layer is made of Al x2 In y2 Ga 1 -x2-y2 As. It is formed by a nitride compound semiconductor represented by u2 P v2 N 1-u2-v2 (0.8 ≦ x2 ≦ 1, 0 ≦ y2, u2, v2 ≦ 1, x2 + y2 ≦ 1, u2 + v2 <1). Features.

本発明にかかる半導体電子デバイスによれば、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる。   According to the semiconductor electronic device of the present invention, it is possible to further reduce the leakage current while suppressing the warpage of the wafer.

以下、添付図面を参照し、本発明にかかる半導体電子デバイスの好適な実施の形態を詳細に説明する。なお、この実施の形態によって、この発明が限定されるものではない。また、図面の記載において、同一部分には同一符号を付して示している。   DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of a semiconductor electronic device according to the present invention will be described in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment. Moreover, in description of drawing, the same code | symbol is attached | subjected and shown to the same part.

（実施の形態１）
まず、本発明の実施の形態１にかかる半導体電子デバイスについて説明する。図１は、本実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタ１００の構成を示す断面図である。この図に示すように、電界効果トランジスタ１００は、Ｓｉからなる基板１上に、窒化物系化合物半導体を用いて形成されたバッファ層２，３および半導体動作層４が順次積層され、その上にＴｉ／Ａｌからなるソース電極８Ｓおよびドレイン電極８Ｄと、Ｐｔ／Ａｕからなるゲート電極８Ｇとが形成されている。 (Embodiment 1)
First, the semiconductor electronic device according to the first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view showing a configuration of a field effect transistor 100 as a semiconductor electronic device according to the first embodiment. As shown in this figure, in a field effect transistor 100, a buffer layer 2, 3 and a semiconductor operation layer 4 formed by using a nitride-based compound semiconductor are sequentially stacked on a substrate 1 made of Si. A source electrode 8S and a drain electrode 8D made of Ti / Al, and a gate electrode 8G made of Pt / Au are formed.

バッファ層２は、ＡｌＮによって形成され、バッファ層３は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層１１上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層１２が積層された複合層１０を用いて形成されている。例えば、第１の層１１は、非ドープＧａＮによって形成され、第２の層１２は、非ドープＡｌＮによって形成される。バッファ層３は、一例として、複合層１０が５層積層されている。   The buffer layer 2 is formed of AlN, and the buffer layer 3 has an Al composition of 0.8 or more on the first layer 11 formed using a nitride compound semiconductor having an Al composition of 0.2 or less. The composite layer 10 is formed by stacking the second layers 12 formed using a nitride compound semiconductor. For example, the first layer 11 is made of undoped GaN, and the second layer 12 is made of undoped AlN. As an example, the buffer layer 3 is formed by stacking five composite layers 10.

半導体動作層４は、非ドープＧａＮからなる電子走行層５と、ＳｉドープＡｌＧａＮからなる電子供給層６と、高濃度ドープＧａＮからなるコンタクト層７とをこの順に積層して形成されている。電子供給層６は電子走行層５に比べてバンドギャップエネルギーが大きく、この２層のヘテロ接合界面直下には２次元電子ガス層５ａが形成されている。ソース電極８Ｓおよびドレイン電極８Ｄは、コンタクト層７上に形成され、ゲート電極８Ｇは、電子供給層６上に形成されている。   The semiconductor operation layer 4 is formed by laminating an electron transit layer 5 made of undoped GaN, an electron supply layer 6 made of Si-doped AlGaN, and a contact layer 7 made of highly doped GaN in this order. The electron supply layer 6 has a larger band gap energy than the electron transit layer 5, and a two-dimensional electron gas layer 5a is formed immediately below the heterojunction interface between the two layers. The source electrode 8S and the drain electrode 8D are formed on the contact layer 7, and the gate electrode 8G is formed on the electron supply layer 6.

このような電界効果トランジスタ１００では、ソース電極８Ｓとドレイン電極８Ｄとを作動させた場合、電子供給層６を介して電子走行層５に供給された電子が２次元電子ガス層５ａ中を高速走行し、ドレイン電極８Ｄまで移動する。このとき、ゲート電極８Ｇに加える電圧に応じてゲート電極８Ｇ直下に形成される空乏層の厚さを変化させることで、ソース電極８Ｓからドレイン電極８Ｄへ移動する電子、つまりドレイン電流を制御することができる。   In such a field effect transistor 100, when the source electrode 8S and the drain electrode 8D are operated, the electrons supplied to the electron transit layer 5 through the electron supply layer 6 travel at high speed in the two-dimensional electron gas layer 5a. And move to the drain electrode 8D. At this time, the electron moving from the source electrode 8S to the drain electrode 8D, that is, the drain current is controlled by changing the thickness of the depletion layer formed immediately below the gate electrode 8G according to the voltage applied to the gate electrode 8G. Can do.

つづいて、バッファ層３が有する複合層１０について詳細に説明する。図２−１は、第１の層１１がＡｌx1Ｇａ1-x1Ｎによって形成されるものとして、そのＡｌ組成ｘ１に対し、電界効果トランジスタ１００を製作した際のウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。同様に、図２−２は、第２の層１２がＡｌx2Ｇａ1-x2Ｎによって形成されるものとして、そのＡｌ組成ｘ２に対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。これらの測定において、第１の層１１の厚さおよび成長温度は、それぞれ３００ｎｍおよび１０００℃であり、第２の層１２の厚さおよび成長温度は、それぞれ２０ｎｍおよび１０００℃である。 Next, the composite layer 10 included in the buffer layer 3 will be described in detail. FIG. 2A shows the amount of warpage (BOW) of the wafer when the field effect transistor 100 is manufactured with respect to the Al composition x1 on the assumption that the first layer 11 is formed of Al x1 Ga 1-x1 N. It is a graph which shows the result of actual measurement. Similarly, FIG. 2-2 is a graph showing the results of actual measurement of the amount of warpage (BOW) of the wafer with respect to the Al composition x2 on the assumption that the second layer 12 is formed of Al x2 Ga 1-x2 N. . In these measurements, the thickness and growth temperature of the first layer 11 are 300 nm and 1000 ° C., respectively, and the thickness and growth temperature of the second layer 12 are 20 nm and 1000 ° C., respectively.

図２−１および図２−２に示す結果から、電界効果トランジスタ１００では、第１の層１１のＡｌ組成ｘ１を０．２以下とし、第２の層１２のＡｌ組成ｘ２を０．８以上とすることで、ウェハの反り量を５０μｍ以下にできることがわかる。また、図２−１では、第１の層１１のＡｌ組成ｘ１＝０とすることで反り量を最小にすることでき、図２−２では、第２の層１２のＡｌ組成ｘ２＝１とすることで反り量を最小にできることがわかる。   From the results shown in FIGS. 2-1 and 2-2, in the field effect transistor 100, the Al composition x1 of the first layer 11 is 0.2 or less, and the Al composition x2 of the second layer 12 is 0.8 or more. It can be seen that the warpage amount of the wafer can be reduced to 50 μm or less. In FIG. 2A, the warping amount can be minimized by setting the Al composition x1 = 0 of the first layer 11, and in FIG. 2B, the Al composition x2 = 1 of the second layer 12. It can be seen that the amount of warpage can be minimized.

これをもとに、電界効果トランジスタ１００では、第１の層１１は、Ａｌ組成ｘ１が０．２以下とされ、第２の層１２は、Ａｌ組成ｘ２が０．８以上とされており、より好ましい一例として、第１の層１１はＧａＮによって形成され、第２の層１２はＡｌＮによって形成されている。これによって、電界効果トランジスタ１００では、製作時のウェハの反り量を小さく抑えることが可能であり、具体的には、バッファ層３の厚さを３μｍ以上とした場合にもウェハの反り量を半導体電子デバイスの加工プロセスにおいて要求される５０μｍ以下に抑えることができる。このため、電界効果トランジスタ１００では、ウェハの反り量を５０μｍ以下に抑制しつつ、従来技術にかかるバッファ層よりも十分に厚くバッファ層３を形成することができ、従来よりもリーク電流を低減させて耐圧性を向上させることができる。   Based on this, in the field effect transistor 100, the first layer 11 has an Al composition x1 of 0.2 or less, and the second layer 12 has an Al composition x2 of 0.8 or more. As a more preferred example, the first layer 11 is made of GaN, and the second layer 12 is made of AlN. Thereby, in the field effect transistor 100, it is possible to suppress the amount of warpage of the wafer at the time of manufacture. Specifically, even when the thickness of the buffer layer 3 is 3 μm or more, the amount of warpage of the wafer can be reduced. It can be suppressed to 50 μm or less required in the processing process of the electronic device. Therefore, in the field effect transistor 100, it is possible to form the buffer layer 3 sufficiently thicker than the buffer layer according to the related art while suppressing the amount of warpage of the wafer to 50 μm or less, thereby reducing the leakage current as compared with the conventional case. The pressure resistance can be improved.

実測結果では、リーク電流は、１０-6Ａ／ｍｍ以下とすることができ、従来よりも１桁以上低減できることが確認された。また、２次元電子ガス層５ａにおける移動度は、約１２００ｃｍ2／Ｖｓとすることができ、従来に比して約３０％向上できることが確認された。さらに、内部歪によって発生する貫通転位は、従来の１／１０〜１／１００程度に減少できることが確認された。 As a result of actual measurement, it was confirmed that the leakage current can be 10 −6 A / mm or less, and can be reduced by one digit or more than the conventional one. Further, it was confirmed that the mobility in the two-dimensional electron gas layer 5a can be about 1200 cm 2 / Vs, which can be improved by about 30% compared to the conventional case. Furthermore, it was confirmed that threading dislocations generated by internal strain can be reduced to about 1/10 to 1/100 of the conventional one.

一方、図３は、第１の層１１としてのＧａＮ層の厚さに対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。このグラフでは、Ｓｉからなる基板１の厚さが５２５μｍおよび７００μｍごとに反り量を実測した結果を示している。なお、第２の層１２は、ＡｌＮによって形成され、その厚さおよび成長温度は、それぞれ２０ｎｍおよび１１００℃である。   On the other hand, FIG. 3 is a graph showing the results of actual measurement of the amount of warpage (BOW) of the wafer with respect to the thickness of the GaN layer as the first layer 11. This graph shows the results of actual measurement of the amount of warpage when the thickness of the substrate 1 made of Si is 525 μm and 700 μm. The second layer 12 is made of AlN, and its thickness and growth temperature are 20 nm and 1100 ° C., respectively.

図３に示す結果から、電界効果トランジスタ１００では、第１の層１１を比較的薄く形成することでウェハの反り量を極小にさせることができ、具体的には、第１の層１１の厚さを約２００ｎｍとすることで反り量を極小にできることがわかる。また、この反り量は、極小値においてマイナス値であり、第１の層１１の厚さが約１５０〜５００ｎｍである場合にマイナス値であることがわかる。さらに、この反り量は、第１の層１１の厚さが約１００〜１０００ｎｍである場合に絶対量が５０μｍ以下であることがわかる。これをもとに、電界効果トランジスタ１００では、第１の層１１の厚さは１００〜１０００ｎｍとされている。なお、図３では、Ｓｉからなる基板１の厚さを５２５μｍおよび７００μｍとした場合の結果を示しているが、基板１の厚さに対する反り量の依存性は特に認められない。   From the results shown in FIG. 3, in the field effect transistor 100, the warp amount of the wafer can be minimized by forming the first layer 11 relatively thin. Specifically, the thickness of the first layer 11 can be reduced. It can be seen that the amount of warpage can be minimized by setting the thickness to about 200 nm. Further, it can be seen that the amount of warpage is a minus value at the minimum value, and is a minus value when the thickness of the first layer 11 is about 150 to 500 nm. Furthermore, it can be seen that the amount of warpage is 50 μm or less in absolute value when the thickness of the first layer 11 is about 100 to 1000 nm. Based on this, in the field effect transistor 100, the thickness of the first layer 11 is set to 100 to 1000 nm. FIG. 3 shows the results when the thickness of the substrate 1 made of Si is set to 525 μm and 700 μm, but the dependency of the warpage amount on the thickness of the substrate 1 is not particularly recognized.

また、図４は、第２の層１２としてのＡｌＮ層の成長温度に対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。図４では、第１の層１１としてのＧａＮ層の厚さを２００ｎｍとした場合の結果を示している。この結果から、電界効果トランジスタ１００では、第２の層１２を比較的高温で成長させることで反り量を極小にさせることができ、具体的には、第２の層１２の成長温度を約１０００〜１１００℃とすることで極小にできることがわかる。また、この反り量は、極小値においてマイナス値であり、第２の層１２の成長温度が約８００〜１２００℃である場合にマイナス値であることがわかる。さらに、この反り量は、第２の層１２の成長温度が約７００〜１３００℃である場合に絶対量が５０μｍ以下であることがわかる。これをもとに、電界効果トランジスタ１００では、第２の層１２の成長温度は７００〜１３００℃とされている。   FIG. 4 is a graph showing the results of actual measurement of the amount of warpage (BOW) of the wafer with respect to the growth temperature of the AlN layer as the second layer 12. FIG. 4 shows the results when the thickness of the GaN layer as the first layer 11 is 200 nm. From this result, in the field effect transistor 100, the amount of warpage can be minimized by growing the second layer 12 at a relatively high temperature. Specifically, the growth temperature of the second layer 12 is about 1000. It turns out that it can be minimized by setting it to -1100 degreeC. Further, it can be seen that this warpage amount is a minus value at the minimum value, and is a minus value when the growth temperature of the second layer 12 is about 800 to 1200 ° C. Furthermore, it can be seen that the amount of warping is 50 μm or less in absolute value when the growth temperature of the second layer 12 is about 700 to 1300 ° C. Based on this, in the field effect transistor 100, the growth temperature of the second layer 12 is set to 700 to 1300 ° C.

これに対して第１の層１１は、例えばＧａＮ層の成長温度として一般的な７００〜１３００℃の温度範囲内で成長させることができる。さらに、この成長温度を８００〜１２００℃に限定することで、結晶性および平坦度が良好な第１の層１１を形成することができる。ただし、より高精度な第１の層１１を形成するには、その成長温度を１０００〜１１００℃に限定することが好ましい。   On the other hand, the first layer 11 can be grown, for example, in a temperature range of 700 to 1300 ° C. which is a general GaN layer growth temperature. Furthermore, by limiting the growth temperature to 800 to 1200 ° C., the first layer 11 having good crystallinity and flatness can be formed. However, in order to form the first layer 11 with higher accuracy, the growth temperature is preferably limited to 1000 to 1100 ° C.

なお、図２〜図４に示した結果に対応する第２の層１２の厚さは、いずれも２０ｎｍであるが、図２〜図４に示した結果は、第２の層１２の厚さに対する依存性が小さく、第２の層１２の厚さが約０．５〜２００ｎｍである場合、図２〜図４と同様の結果が得られることが別途見出されている。また、第２の層１２の厚さを０．５ｎｍより薄くした場合には、第２の層として十分な効果が発揮されず、逆に２００ｎｍより厚くした場合には、この層から余計な応力が発せられることなどが推察されることから、電界効果トランジスタ１００における第２の層１２の厚さは、０．５〜２００ｎｍであることが好ましいといえる。   The thicknesses of the second layer 12 corresponding to the results shown in FIGS. 2 to 4 are all 20 nm, but the results shown in FIGS. 2 to 4 are the thicknesses of the second layer 12. It has been separately found that the same results as in FIGS. 2 to 4 can be obtained when the dependence on is small and the thickness of the second layer 12 is about 0.5 to 200 nm. In addition, when the thickness of the second layer 12 is made thinner than 0.5 nm, a sufficient effect as the second layer is not exhibited. Conversely, when the thickness is made thicker than 200 nm, excessive stress is applied from this layer. Therefore, it can be said that the thickness of the second layer 12 in the field effect transistor 100 is preferably 0.5 to 200 nm.

（実施の形態２）
つぎに、本発明の実施の形態２にかかる半導体電子デバイスについて説明する。図５は、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタ２００の構成を示す断面図である。この図に示すように、電界効果トランジスタ２００は、電界効果トランジスタ１００の構成をもとに、バッファ層３に替えてバッファ層２３を備える。その他の構成は電界効果トランジスタ１００と同じであり、同一構成部分には同一符号を付して示している。 (Embodiment 2)
Next, a semiconductor electronic device according to the second embodiment of the present invention will be described. FIG. 5 is a cross-sectional view showing a configuration of a field effect transistor 200 as a semiconductor electronic device according to the second embodiment. As shown in this figure, the field effect transistor 200 includes a buffer layer 23 instead of the buffer layer 3 based on the configuration of the field effect transistor 100. Other configurations are the same as those of the field effect transistor 100, and the same components are denoted by the same reference numerals.

バッファ層２３は、バッファ層３と同様に、複合層２０を複数積層して形成されている。ここでは、一例として複合層２０が５層積層されているものとする。複合層２０は、バッファ層３における複合層１０の構成をもとに、第１の層１１に替えて第１の層２１を用い、この第１の層２１上に第２の層１２を積層させて形成されている。第１の層２１は、Ａｌ組成が０．２以下であって炭素（Ｃ）がドープされた窒化物系化合物半導体を用いて形成されており、一例としてＣドープＧａＮによって形成されている。この第１の層２１における炭素濃度（Ｃ濃度）は、１×１０17〜１×１０20ｃｍ-3とされている。その他の条件において、第１の層２１は、上述した第１の層１１と同等に形成されている。 Similar to the buffer layer 3, the buffer layer 23 is formed by stacking a plurality of composite layers 20. Here, as an example, it is assumed that five composite layers 20 are laminated. The composite layer 20 uses the first layer 21 instead of the first layer 11 based on the configuration of the composite layer 10 in the buffer layer 3, and the second layer 12 is laminated on the first layer 21. Is formed. The first layer 21 is formed using a nitride compound semiconductor having an Al composition of 0.2 or less and doped with carbon (C). For example, the first layer 21 is formed of C-doped GaN. The carbon concentration (C concentration) in the first layer 21 is set to 1 × 10 17 to 1 × 10 20 cm −3 . Under other conditions, the first layer 21 is formed in the same manner as the first layer 11 described above.

図６は、第１の層２１としてのＧａＮ層の炭素濃度に対する電界効果トランジスタ２００の耐圧を実測した結果を示すグラフである。この図に示す結果から、第１の層２１の炭素濃度を大きくすることで、電界効果トランジスタ２００の耐圧を大きくできることがわかる。また、第１の層２１の炭素濃度を約１×１０17ｃｍ-3以下とした場合に、電界効果トランジスタ２００の耐圧が急激に低下することがわかる。これをもとに電界効果トランジスタ２００では、第１の層２１の炭素濃度が１×１０17ｃｍ-3以上とされ、高耐圧化が実現されている。 FIG. 6 is a graph showing results of actually measuring the withstand voltage of the field effect transistor 200 with respect to the carbon concentration of the GaN layer as the first layer 21. From the results shown in this figure, it can be seen that the breakdown voltage of the field effect transistor 200 can be increased by increasing the carbon concentration of the first layer 21. Further, it can be seen that the breakdown voltage of the field-effect transistor 200 rapidly decreases when the carbon concentration of the first layer 21 is about 1 × 10 17 cm −3 or less. Based on this, in the field effect transistor 200, the carbon concentration of the first layer 21 is set to 1 × 10 17 cm −3 or more, and high breakdown voltage is realized.

一方、ＧａＮ層に対して炭素濃度を１×１０20ｃｍ-3以上とするドーピングを行うことで、その結晶性が劣化し、結晶欠陥が増加することが一般に知られている。このため、電界効果トランジスタ２００では、第１の層２１の炭素濃度が１×１０17ｃｍ-3以上、１×１０20ｃｍ-3以下とされ、高耐圧化をはかりつつ、結晶欠陥の増加が抑制されている。 On the other hand, it is generally known that when the GaN layer is doped with a carbon concentration of 1 × 10 20 cm −3 or more, its crystallinity is deteriorated and crystal defects are increased. Therefore, in the field effect transistor 200, the carbon concentration of the first layer 21 is set to 1 × 10 17 cm −3 or more and 1 × 10 20 cm −3 or less, and an increase in crystal defects is achieved while achieving high breakdown voltage. It is suppressed.

また、電界効果トランジスタ２００では、第１の層２１が炭素濃度以外の条件において第１の層１１と同等に形成されているため、電界効果トランジスタ１００と同様に、ウェハの反りを抑制しつつ、リーク電流を低減させて耐圧性を向上させることができる。   In the field effect transistor 200, since the first layer 21 is formed in the same manner as the first layer 11 under conditions other than the carbon concentration, while suppressing the warpage of the wafer, similar to the field effect transistor 100, Leakage current can be reduced and pressure resistance can be improved.

（実施の形態３）
つぎに、本発明の実施の形態３にかかる半導体電子デバイスについて説明する。上述した実施の形態１および２では、本発明にかかる半導体電子デバイスとしての電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であるものとして説明したが、高電子移動度トランジスタに限定されず、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor FET）とすることもできる。 (Embodiment 3)
Next, a semiconductor electronic device according to a third embodiment of the present invention will be described. In the first and second embodiments described above, the field effect transistor (FET) as a semiconductor electronic device according to the present invention has been described as a high electron mobility transistor (HEMT). The present invention is not limited to a high electron mobility transistor, and may be a MOS field effect transistor (MOSFET: Metal Oxide Semiconductor FET).

図７は、本実施の形態３にかかる半導体電子デバイスとしての電界効果トランジスタ３００の構成を示す断面図である。この図に示すように、電界効果トランジスタ３００は、ＭＯＳ電界効果トランジスタとして形成され、電界効果トランジスタ１００の構成をもとに、半導体動作層４、ソース電極８Ｓ、ゲート電極８Ｇおよびドレイン電極８Ｄのそれぞれに替えて、半導体動作層３４、ソース電極３８Ｓ、ゲート電極３８Ｇおよびドレイン電極３８Ｄを備える。その他の構成は、電界効果トランジスタ１００と同じであり、同一構成部分には同一符号を付して示している。   FIG. 7 is a cross-sectional view showing a configuration of a field effect transistor 300 as a semiconductor electronic device according to the third embodiment. As shown in this figure, a field effect transistor 300 is formed as a MOS field effect transistor, and based on the configuration of the field effect transistor 100, each of the semiconductor operation layer 4, the source electrode 8S, the gate electrode 8G, and the drain electrode 8D. Instead, the semiconductor operation layer 34, the source electrode 38S, the gate electrode 38G, and the drain electrode 38D are provided. Other configurations are the same as those of the field effect transistor 100, and the same components are denoted by the same reference numerals.

半導体動作層３４は、ｐ−ＧａＮからなるｐ型半導体層３５と、ｎ+−ＧａＮからなるｎ型半導体層３６とを用いて形成されている。ｐ型半導体層３５は、例えばＭＯＣＶＤ法によってバッファ層３上に成膜され、そのドーパント濃度は、１×１０16〜１×１０17ｃｍ-3程度とされている。ｐ型半導体層３５では、ドーパントとして例えばＭｇ、Ｃ、ＺｎまたはＢｅが用いられる。ｎ型半導体層３６は、ｐ型半導体層３５を成長後、これにイオン注入をして形成される。 The semiconductor operation layer 34 is formed using a p-type semiconductor layer 35 made of p-GaN and an n-type semiconductor layer 36 made of n + -GaN. The p-type semiconductor layer 35 is formed on the buffer layer 3 by, for example, the MOCVD method, and the dopant concentration is about 1 × 10 16 to 1 × 10 17 cm −3 . In the p-type semiconductor layer 35, for example, Mg, C, Zn, or Be is used as a dopant. The n-type semiconductor layer 36 is formed by ion implantation after growing the p-type semiconductor layer 35.

絶縁ゲートとしてのゲート電極３８Ｇは、絶縁膜３８Ｇａおよび電極層３８Ｇｂをこの順に積層して形成されている。絶縁膜３８Ｇａは、例えばＳｉＯ2またはＡｌ2Ｏ3など、十分な絶縁破壊電界強度を有する絶縁膜が用いられる。絶縁膜３８Ｇａの厚さは、例えばＳｉＯ2の場合、５０〜１００ｎｍ程度とされる。電極層３８Ｇｂは、例えばポリシリコン、あるいはＮｉ／ＡｕやＷＳｉ等の金属膜を用いて形成される。一方、ソース電極３８Ｓおよびドレイン電極３８Ｄは、Ｔｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏ等、ｎ型半導体層３６に対してオーミック接触が可能な金属膜を用いて形成される。 The gate electrode 38G as an insulated gate is formed by laminating an insulating film 38Ga and an electrode layer 38Gb in this order. As the insulating film 38Ga, for example, an insulating film having sufficient dielectric breakdown electric field strength such as SiO 2 or Al 2 O 3 is used. The thickness of the insulating film 38Ga is, for example, about 50 to 100 nm in the case of SiO 2 . The electrode layer 38Gb is formed using, for example, polysilicon or a metal film such as Ni / Au or WSi. On the other hand, the source electrode 38S and the drain electrode 38D are formed using a metal film that can make ohmic contact with the n-type semiconductor layer 36, such as Ti / Al or Ti / AlSi / Mo.

このように構成された電界効果トランジスタ３００では、ゲート電極３８Ｇに所定電位以上の正電圧を加えることで、ｐ型半導体層３５における絶縁膜３８Ｇａとの境界部に反転層３５ａが形成される。そして、この反転層３５ａがチャネルとなり、２つのｎ型半導体層３６間が電気的に接続されて、ソース電極３８Ｓおよびドレイン電極３８Ｄ間にドレイン電流が導通される。このとき、ゲート電極３８Ｇに加える電圧によって絶縁膜３８Ｇａ直下に形成される図示しない空乏層の厚さを変化させることで、ドレイン電流を制御することができる。   In the field effect transistor 300 configured as described above, the inversion layer 35a is formed at the boundary between the p-type semiconductor layer 35 and the insulating film 38Ga by applying a positive voltage equal to or higher than a predetermined potential to the gate electrode 38G. The inversion layer 35a serves as a channel, the two n-type semiconductor layers 36 are electrically connected, and a drain current is conducted between the source electrode 38S and the drain electrode 38D. At this time, the drain current can be controlled by changing the thickness of a depletion layer (not shown) formed immediately below the insulating film 38Ga by the voltage applied to the gate electrode 38G.

本実施の形態３にかかる電界効果トランジスタ３００では、上述した実施の形態１と同じバッファ層３を用いて構成されているため、実施の形態１と同様に、ウェハの反りを抑制しつつ、リーク電流を低減させて耐圧性を向上させることができる。   Since the field effect transistor 300 according to the third embodiment is configured by using the same buffer layer 3 as that of the first embodiment described above, the leakage of the wafer while suppressing the warpage of the wafer, as in the first embodiment. The withstand voltage can be improved by reducing the current.

ここまで、本発明を実施する最良の形態を実施の形態１〜３として説明したが、本発明は、上述した実施の形態１〜３に限定されず、本発明の趣旨を逸脱しない範囲であれば、種々の変形が可能である。   Up to this point, the best mode for carrying out the present invention has been described as the first to third embodiments. However, the present invention is not limited to the above-described first to third embodiments, and may be within the scope of the present invention. Various modifications are possible.

例えば、上述した実施の形態１〜３では、本発明にかかる半導体電子デバイスとして高電子移動度トランジスタおよびＭＯＳ電界効果トランジスタについて説明したが、これらに限定されず、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）、ショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor FET）等、種々の電界効果トランジスタに対して本発明は適用可能である。   For example, in the first to third embodiments described above, the high electron mobility transistor and the MOS field effect transistor have been described as the semiconductor electronic device according to the present invention. However, the present invention is not limited to these, and an insulated gate field effect transistor (MISFET: Metal). The present invention is applicable to various field effect transistors such as an Insulator Semiconductor FET) and a Schottky gate field effect transistor (MESFET: Metal Semiconductor FET).

また、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対して本発明は適用可能である。本発明を適用したダイオードとして、例えば、電界効果トランジスタ１００が備えたソース電極８Ｓ、ゲート電極８Ｇおよびドレイン電極８Ｄに替えて、カソード電極およびアノード電極を形成したダイオードが実現できる。   In addition to field effect transistors, the present invention is applicable to various diodes such as Schottky diodes. As a diode to which the present invention is applied, for example, a diode in which a cathode electrode and an anode electrode are formed instead of the source electrode 8S, the gate electrode 8G, and the drain electrode 8D provided in the field effect transistor 100 can be realized.

また、上述した実施の形態１〜３では、Ｓｉからなる基板１を用いるものとして説明したが、基板材料はＳｉに限定されず、サファイア、ＳｉＣ、ＧａＮまたはＺｎＯ等、種々の材料を用いることができる。   In the first to third embodiments described above, the substrate 1 made of Si has been described. However, the substrate material is not limited to Si, and various materials such as sapphire, SiC, GaN, or ZnO may be used. it can.

また、上述した実施の形態１〜３では、本発明にかかる半導体電子デバイスが、窒化物系化合物半導体、特にＧａＮ系化合物半導体を用いて形成された半導体動作層４または３４を備えるものとして説明したが、窒化物系およびＧａＮ系に限定して解釈する必要はなく、他の化合物半導体を用いて形成された半導体動作層を備える半導体電子デバイスに対しても本発明は適用可能である。   In the first to third embodiments described above, the semiconductor electronic device according to the present invention has been described as including the semiconductor operation layer 4 or 34 formed using a nitride compound semiconductor, particularly a GaN compound semiconductor. However, the present invention is not necessarily limited to the nitride system and the GaN system, and the present invention can be applied to a semiconductor electronic device including a semiconductor operation layer formed using another compound semiconductor.

また、上述した実施の形態１〜３では、バッファ層３または２３における第１の層１１または２１がＡｌx1Ｇａ1-x1Ｎ（０≦ｘ１≦０．２）によって形成され、第２の層１２がＡｌx2Ｇａ1-x2Ｎ（０．８≦ｘ２≦１）によって形成されるものとして説明したが、これに限定されるものではなく、第１の層１１，２１は、一般にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ａｓu1Ｐv1Ｎ1-u1-v1（０≦ｘ１≦０．２、０≦ｙ１，ｕ１，ｖ１≦１、ｘ１＋ｙ１≦１、ｕ１＋ｖ１＜１）で示される化合物半導体によって形成することができ、第２の層は、一般にＡｌx2Ｉｎy2Ｇａ1-x2-y2Ａｓu2Ｐv2Ｎ1-u2-v2（０．８≦ｘ２≦１、０≦ｙ２，ｕ２，ｖ２≦１、ｘ２＋ｙ２≦１、ｕ２＋ｖ２＜１）で示される窒化物系化合物半導体によって形成することができる。 In the first to third embodiments described above, the first layer 11 or 21 in the buffer layer 3 or 23 is formed of Al x1 Ga 1-x1 N (0 ≦ x1 ≦ 0.2), and the second layer 12 is formed by Al x2 Ga 1-x2 N (0.8 ≦ x2 ≦ 1), but the present invention is not limited to this, and the first layers 11 and 21 are generally made of Al x1 In by a compound semiconductor represented by y1 Ga 1-x1-y1 as u1 P v1 N 1-u1-v1 (0 ≦ x1 ≦ 0.2,0 ≦ y1, u1, v1 ≦ 1, x1 + y1 ≦ 1, u1 + v1 <1) The second layer can generally be formed of Al x2 In y2 Ga 1 -x2-y2 Asu2 P v2 N 1 -u2-v2 (0.8≤x2≤1, 0≤y2, u2, v2≤ 1, x2 + y2 ≦ 1, u2 + v2 <1).

本発明の実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 1 of this invention. 図１に示した電界効果トランジスタにおける第１の層のＡｌ組成とウェハの反り量との関係を示す図である。FIG. 2 is a diagram showing the relationship between the Al composition of the first layer and the amount of warpage of the wafer in the field effect transistor shown in FIG. 1. 図１に示した電界効果トランジスタにおける第２の層のＡｌ組成とウェハの反り量との関係を示す図である。FIG. 2 is a diagram showing a relationship between the Al composition of a second layer and the amount of warpage of the wafer in the field effect transistor shown in FIG. 1. 第１の層の厚さとウェハの反り量との関係を示す図である。It is a figure which shows the relationship between the thickness of a 1st layer, and the curvature amount of a wafer. 第２の層の成長温度とウェハの反り量との関係を示す図である。It is a figure which shows the relationship between the growth temperature of a 2nd layer, and the curvature amount of a wafer. 本発明の実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 2 of this invention. 図５に示した電界効果トランジスタにおける第１の層の炭素濃度と電界効果トランジスタの耐圧との関係を示す図である。It is a figure which shows the relationship between the carbon concentration of the 1st layer in the field effect transistor shown in FIG. 5, and the proof pressure of a field effect transistor. 本発明の実施の形態３にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 3 of this invention.

符号の説明Explanation of symbols

１ 基板
２，３，２３ バッファ層
４ 半導体動作層
５ 電子走行層
５ａ ２次元電子ガス層
６ 電子供給層
７ コンタクト層
８Ｄ ドレイン電極
８Ｇ ゲート電極
８Ｓ ソース電極
１０，２０ 複合層
１１，２１ 第１の層
１２ 第２の層
３４ 半導体動作層
３５ ｐ型半導体層
３５ａ 反転層
３６ ｎ型半導体層
３８Ｄ ドレイン電極
３８Ｇ ゲート電極
３８Ｇａ 絶縁膜
３８Ｇｂ 電極層
３８Ｓ ソース電極
１００,２００，３００ 電界効果トランジスタ DESCRIPTION OF SYMBOLS 1 Substrate 2,3,23 Buffer layer 4 Semiconductor operation layer 5 Electron traveling layer 5a Two-dimensional electron gas layer 6 Electron supply layer 7 Contact layer 8D Drain electrode 8G Gate electrode 8S Source electrode 10, 20 Composite layer 11, 21 First Layer 12 second layer 34 semiconductor operation layer 35 p-type semiconductor layer 35a inversion layer 36 n-type semiconductor layer 38D drain electrode 38G gate electrode 38Ga insulating film 38Gb electrode layer 38S source electrode 100, 200, 300 field effect transistor

Claims (7)

基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、
前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有することを特徴とする半導体電子デバイス。 In a semiconductor electronic device comprising a compound semiconductor layer laminated on a substrate via a buffer layer,
The buffer layer is formed on the first layer formed using a nitride compound semiconductor having an Al composition of 0.2 or less using a nitride compound semiconductor having an Al composition of 0.8 or more. A semiconductor electronic device comprising a composite layer in which a second layer is laminated. 前記第１の層の厚さは、１００〜１０００ｎｍであることを特徴とする請求項１に記載の半導体電子デバイス。   The semiconductor electronic device according to claim 1, wherein the thickness of the first layer is 100 to 1000 nm. 前記第１の層および前記第２の層の成長温度は、各々７００〜１３００℃であることを特徴とする請求項１または２に記載の半導体電子デバイス。   3. The semiconductor electronic device according to claim 1, wherein a growth temperature of each of the first layer and the second layer is 700 to 1300 ° C. 3. 前記第２の層の厚さは、０．５〜２００ｎｍであることを特徴とする請求項１〜３のいずれか一つに記載の半導体電子デバイス。   The thickness of the said 2nd layer is 0.5-200 nm, The semiconductor electronic device as described in any one of Claims 1-3 characterized by the above-mentioned. 前記第１の層のカーボン濃度は、１×１０17〜１×１０20ｃｍ-3であることを特徴とする請求項１〜４のいずれか一つに記載の半導体電子デバイス。 The semiconductor electronic device according to claim 1, wherein the carbon concentration of the first layer is 1 × 10 17 to 1 × 10 20 cm −3 . 前記バッファ層は、前記複合層を５層以上含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体電子デバイス。   The semiconductor electronic device according to claim 1, wherein the buffer layer includes five or more composite layers. 前記第１の層は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ａｓu1Ｐv1Ｎ1-u1-v1（０≦ｘ１≦０．２、０≦ｙ１，ｕ１，ｖ１≦１、ｘ１＋ｙ１≦１、ｕ１＋ｖ１＜１）で示される窒化物系化合物半導体によって形成され、
前記第２の層は、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ａｓu2Ｐv2Ｎ1-u2-v2（０．８≦ｘ２≦１、０≦ｙ２，ｕ２，ｖ２≦１、ｘ２＋ｙ２≦１、ｕ２＋ｖ２＜１）で示される窒化物系化合物半導体によって形成されることを特徴とする請求項１〜６のいずれか一つに記載の半導体電子デバイス。 Said first layer, Al x1 In y1 Ga 1- x1-y1 As u1 P v1 N 1-u1-v1 (0 ≦ x1 ≦ 0.2,0 ≦ y1, u1, v1 ≦ 1, x1 + y1 ≦ 1, formed by a nitride compound semiconductor represented by u1 + v1 <1),
The second layer is made of Al x2 In y2 Ga 1-x2-y2 Asu2 P v2 N 1-u2-v2 (0.8 ≦ x2 ≦ 1, 0 ≦ y2, u2, v2 ≦ 1, x2 + y2 ≦ 1, The semiconductor electronic device according to claim 1, wherein the semiconductor electronic device is formed of a nitride compound semiconductor represented by u2 + v2 <1).
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