JP2008166627A

JP2008166627A - Semiconductor device

Info

Publication number: JP2008166627A
Application number: JP2006356824A
Authority: JP
Inventors: Yoshihiko Ozeki; 善彦尾関; Nozomi Akagi; 望赤木; Atsushige Senda; 厚慈千田; Kenji Kono; 憲司河野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-12-29
Filing date: 2006-12-29
Publication date: 2008-07-17

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device having an LDMOS in a stripe cell structure for preventing a withstand voltage and a tolerance from decreasing. <P>SOLUTION: A drain cell 12 is formed shorter than a source cell 11, and an edge 12a in the drain cell 12 is arranged inside the formation region of an LDMOS 20 as compared with an edge 11a in the source cell 11, so that no opposing drain region exists at the edge 11a of the source cell 11. Thus, a depletion layer from the PN junction of a source region does not reach the drain region and is easily spread, thus relaxing an electric field and improving a breakdown voltage. No NPN structure is formed at a region within a prescribed distance from the edge 11a of the source cell 11 to the inside of the formation region of the LDMOS 20, thus preventing parasitic operation from occurring in spite of a current concentration at the edge 11a of the source cell 11 and preventing a tolerance from decreasing. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、ストライプセル構造の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a lateral DMOS transistor (LDMOS) having a stripe cell structure.

従来、ＣＭＯＳ、パワー素子などを混載して形成される半導体装置として、横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）を備えた半導体装置が知られている。例えば、特許文献１では、ＬＤＭＯＳとＣＭＯＳとを搭載したインテリジェントパワーＩＣが開示されている。
特開平１１−３５４７９３号公報 2. Description of the Related Art Conventionally, a semiconductor device including a lateral DMOS transistor (LDMOS) is known as a semiconductor device formed by mounting a CMOS, a power element, and the like. For example, Patent Document 1 discloses an intelligent power IC equipped with LDMOS and CMOS.
JP 11-354793 A

しかし、このような半導体装置において、ＬＤＭＯＳをストライプセル構造によりレイアウトした場合、ストライプセル終端で電界集中が生じ、ソース領域のＰＮ接合部からの空乏層が、ドレイン領域にリーチスルーすることにより耐圧が低下するという問題があった。更に、ストライプセル終端における電流集中により、ＮＰＮターンオンによる寄生動作が起こり、耐量が低下するという問題があった。 However, in such a semiconductor device, when an LDMOS is laid out with a stripe cell structure, electric field concentration occurs at the end of the stripe cell, and the depletion layer from the PN junction in the source region reaches through to the drain region, thereby increasing the breakdown voltage. There was a problem of lowering. In addition, current concentration at the end of the stripe cell causes a parasitic operation due to NPN turn-on, resulting in a problem that the tolerance is reduced.

そこで、本発明は、耐圧及び耐量の低下が生じないストライプセル構造のＬＤＭＯＳを備えた半導体装置を実現することを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to realize a semiconductor device including an LDMOS having a stripe cell structure that does not cause a decrease in breakdown voltage and resistance.

この発明は、上記目的を達成するため、請求項１に記載の発明では、基板に、ドレイン領域が形成されたストライプ状のドレインセルと、ソース領域が形成されたストライプ状のソースセルとが、略平行に配置されたストライプセル構造の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）を備えた半導体装置において、前記ドレインセルは、前記ソースセルより長手方向に短く形成されており、前記ドレインセルの基板面における長手方向の端部は、前記ソースセルの基板面における長手方向の端部より前記横型ＤＭＯＳトランジスタが形成されている領域の内側に配置されている、という技術的手段を用いる。 In order to achieve the above object, according to the first aspect of the present invention, in the invention according to claim 1, a striped drain cell in which a drain region is formed on a substrate, and a striped source cell in which a source region is formed, In a semiconductor device including a lateral DMOS transistor (LDMOS) having a stripe cell structure arranged substantially in parallel, the drain cell is formed shorter in the longitudinal direction than the source cell, and the longitudinal direction of the drain cell on the substrate surface A technical means is used in which the end of is disposed inside the region where the lateral DMOS transistor is formed from the end in the longitudinal direction of the substrate surface of the source cell.

請求項１に記載の発明によれば、基板に、ドレイン領域が形成されたストライプ状のドレインセルと、ソース領域が形成されたストライプ状のソースセルとが、略平行に配置されたストライプセル構造の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）を備えた半導体装置において、ドレインセルは、ソースセルより長手方向に短く形成されており、ドレインセルの基板面における長手方向の端部は、ソースセルの基板面における長手方向の端部より前記横型ＤＭＯＳトランジスタが形成されている領域の内側に配置されているため、ソースセルの基板面における長手方向の端部において、対向するドレイン領域が存在しない。そのため、ソース領域のＰＮ接合部からの空乏層が、ドレイン領域にリーチスルーすることなく広がりやすくなり、電界緩和されるので、端部でのソース／ドレイン間の電流経路を遮断することができ、耐圧を向上させることができる。 According to the invention described in claim 1, a stripe cell structure in which a stripe-shaped drain cell in which a drain region is formed and a stripe-shaped source cell in which a source region is formed are arranged substantially in parallel on a substrate. In the semiconductor device including the lateral DMOS transistor (LDMOS), the drain cell is formed to be shorter in the longitudinal direction than the source cell, and the end in the longitudinal direction on the substrate surface of the drain cell is the length on the substrate surface of the source cell. Since it is arranged inside the region where the lateral DMOS transistor is formed from the end in the direction, there is no opposing drain region at the end in the longitudinal direction on the substrate surface of the source cell. Therefore, the depletion layer from the PN junction of the source region is easily spread without reaching through to the drain region, and the electric field is relaxed, so that the current path between the source and drain at the end can be blocked, The breakdown voltage can be improved.

請求項２に記載の発明では、請求項１に記載の半導体装置において、前記ソースセルの長手方向であって、前記ソースセルの基板面における長手方向の端部から前記横型ＤＭＯＳトランジスタが形成されている領域の内側に向かって所定の距離までの領域に、ＮＰＮ構造が形成されていない、という技術的手段を用いる。 According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the lateral DMOS transistor is formed from an end portion in the longitudinal direction of the source cell and in the longitudinal direction of the substrate surface of the source cell. The technical means that the NPN structure is not formed in a region up to a predetermined distance toward the inside of the existing region is used.

請求項２に記載の発明によれば、ソースセルの基板面における長手方向の端部から横型ＤＭＯＳトランジスタが形成されている領域の内側に向かって所定の距離までの領域に、ＮＰＮ構造が形成されていないため、ソースセルの端部において電流集中が生じたとしても、寄生動作を生じにくくすることができるので、耐量の低下を防ぐことができる。 According to the second aspect of the present invention, the NPN structure is formed in a region from the end in the longitudinal direction on the substrate surface of the source cell to a predetermined distance toward the inside of the region where the lateral DMOS transistor is formed. Therefore, even if current concentration occurs at the end portion of the source cell, it is possible to make it difficult for the parasitic operation to occur.

請求項３に記載の発明では、請求項２に記載の半導体装置において、前記ドレインセルの基板面における長手方向の端部は、前記ソースセルにおいて前記ＮＰＮ構造が形成されている領域よりも、前記横型ＤＭＯＳトランジスタが形成されている領域の外周側に配置されている、という技術的手段を用いる。 According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the longitudinal end portion of the substrate surface of the drain cell is more than the region where the NPN structure is formed in the source cell. The technical means of being arranged on the outer peripheral side of the region where the lateral DMOS transistor is formed is used.

請求項３に記載の発明によれば、ドレインセルの基板面における長手方向の端部は、ソースセルにおいてＮＰＮ構造が形成されている領域よりも、横型ＤＭＯＳトランジスタが形成されている領域の外周側に配置されているため、耐圧及び耐量の低下が生じない範囲でドレインセルの長さを長く形成することができるので、ＬＤＭＯＳの形成領域を有効に使用することができる。 According to the third aspect of the present invention, the end in the longitudinal direction on the substrate surface of the drain cell is on the outer peripheral side of the region where the lateral DMOS transistor is formed, rather than the region where the NPN structure is formed in the source cell. Since the drain cell can be formed long in a range in which the breakdown voltage and the withstand capability are not reduced, the LDMOS formation region can be used effectively.

請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載の半導体装置において、前記ソースセルの基板面における長手方向の端部は、角部が丸められた形状に形成されている、という技術的手段を用いる。 According to a fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the end portion in the longitudinal direction of the substrate surface of the source cell has a shape with rounded corners. The technical means that it is formed is used.

請求項４に記載の発明によれば、ソースセルの基板面における長手方向の端部は、角部が丸められた形状に形成されているため、ソースセルの端部における電界集中を緩和することができるので、耐圧の低下を防ぐことができる。 According to the fourth aspect of the present invention, since the end in the longitudinal direction on the substrate surface of the source cell is formed in a shape with rounded corners, the electric field concentration at the end of the source cell is alleviated. Therefore, a decrease in breakdown voltage can be prevented.

この発明に係る半導体装置について、図を参照して説明する。図１は、ストライプセル構造の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）を備えた半導体装置の説明図である。図１（Ａ）は、ソースセル及びドレインセルの端部近傍の平面説明図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視断面説明図である。図２は、ソースセルの端部とドレインセルの端部との長手方向の距離と耐圧との関係を示す説明図である。
なお、図１では、説明のために一部を拡大して誇張して示している。また、以下の説明において、図１（Ａ）の上下方向を「長手方向」、左右方向を「幅方向」と呼ぶこととする。 A semiconductor device according to the present invention will be described with reference to the drawings. FIG. 1 is an explanatory diagram of a semiconductor device provided with a lateral DMOS transistor (LDMOS) having a stripe cell structure. FIG. 1A is an explanatory plan view of the vicinity of the end portions of the source cell and the drain cell. FIG. 1B is a cross-sectional explanatory view taken along arrow AA in FIG. FIG. 2 is an explanatory diagram showing the relationship between the longitudinal distance between the end portion of the source cell and the end portion of the drain cell and the breakdown voltage.
In FIG. 1, a part is enlarged and exaggerated for explanation. In the following description, the vertical direction in FIG. 1A is referred to as a “longitudinal direction”, and the horizontal direction is referred to as a “width direction”.

図１に示すように、半導体装置１０は、ソース領域が形成されたソースセル１１と、ドレイン領域が形成されたドレインセル１２とからなるストライプセル構造に形成されたＬＤＭＯＳ２０を備えている。
ソースセル１１とドレインセル１２とは、シリコン基板上に絶縁膜を介して高濃度Ｎ型シリコン層２１ａ及び低濃度Ｎ型シリコン層２１ｂを積層してなるＳＯＩ基板２１の幅方向に平行となるように交互にレイアウトされている。 As shown in FIG. 1, a semiconductor device 10 includes an LDMOS 20 formed in a stripe cell structure including a source cell 11 in which a source region is formed and a drain cell 12 in which a drain region is formed.
The source cell 11 and the drain cell 12 are parallel to the width direction of the SOI substrate 21 in which the high-concentration N-type silicon layer 21a and the low-concentration N-type silicon layer 21b are stacked on the silicon substrate via an insulating film. Are alternately laid out.

ソースセル１１の低濃度Ｎ型シリコン層２１ｂの表層部には、Ｎ型のドレイン拡散層２２が、ドレインセル１２の低濃度Ｎ型シリコン層２１ｂの表層部には、Ｐ型のチャネル拡散層２３が形成されている。このＰ型のチャネル拡散層２３とＮ型のドレイン拡散層２２とは、ＬＯＣＯＳ膜１４により分離されている。
ＬＯＣＯＳ膜１４は、低濃度Ｎ型シリコン層２１ｂの表層部に形成されており、ソースセル１１側では、ソースセル１１の外周形状に沿ってソースセル１１の外側まで形成されている。ドレインセル１２側では、ドレインセル１２の外周形状に沿ってドレインセル１２の内側まで形成されている。 An N-type drain diffusion layer 22 is formed on the surface layer portion of the low-concentration N-type silicon layer 21b of the source cell 11, and a P-type channel diffusion layer 23 is formed on the surface layer portion of the low-concentration N-type silicon layer 21b of the drain cell 12. Is formed. The P-type channel diffusion layer 23 and the N-type drain diffusion layer 22 are separated by the LOCOS film 14.
The LOCOS film 14 is formed on the surface layer portion of the low-concentration N-type silicon layer 21b, and is formed to the outside of the source cell 11 along the outer peripheral shape of the source cell 11 on the source cell 11 side. On the drain cell 12 side, the drain cell 12 is formed to the inside of the drain cell 12 along the outer peripheral shape of the drain cell 12.

Ｐ型のチャネル拡散層２３の表層部には、ソースセル１１の幅にほぼ等しいＮ型のソース拡散層２４が形成されており、このソース拡散層２４の幅方向の中央にＰ型の拡散層２５が形成されている。つまり、チャネル拡散層２３の表層部には、ＮＰＮ型のトランジスタが構成されている。
ゲート電極１３は、ポリシリコンによりソースセル１１及びドレインセル１２の形状に開口して形成されている。ゲート電極１３は、ソースセル１１側ではソース拡散層２４にコンタクトするように形成されている。 An N-type source diffusion layer 24 substantially equal to the width of the source cell 11 is formed on the surface layer portion of the P-type channel diffusion layer 23, and the P-type diffusion layer is formed at the center in the width direction of the source diffusion layer 24. 25 is formed. That is, an NPN transistor is formed on the surface layer portion of the channel diffusion layer 23.
The gate electrode 13 is formed by opening in the shape of the source cell 11 and the drain cell 12 with polysilicon. The gate electrode 13 is formed in contact with the source diffusion layer 24 on the source cell 11 side.

続いて、ソースセル１１及びドレインセル１２の端部近傍の構造について説明する。ここで、「端部」とは、各ストライプセルのＳＯＩ基板２１の基板面における長手方向の先端部のことを示す。図１（Ａ）に示すように、ドレインセル１２は、ソースセル１１よりも短く形成されており、ドレインセル１２の端部１２ａは、ソースセルの端部１１ａに比べて、ＬＤＭＯＳ２０の形成領域の内側方向へ配置されている。
また、長手方向に見ると、ドレインセル１２の端部１２ａは、ソース拡散層２４及びＰ型の拡散層２５の端部と、ソースセル１１の端部１１ａとの間に対向する位置となるように配置されている。
これにより、ソースセル１１の端部１１ａにおいて、対向するドレイン領域が存在しないため、ソース領域のＰＮ接合部からの空乏層が、ドレイン拡散層２２にリーチスルーすることなく広がりやすくなり、電界緩和されるので、ソースセル１１の端部１１ａでのソース／ドレイン間の電流経路を遮断することができるので、耐圧を向上させることができる。
また、耐圧及び耐量の低下が生じない範囲でドレインセル１２の長さを長く形成することができるので、ＬＤＭＯＳ２０の形成領域を有効に使用することができる。 Next, the structure near the ends of the source cell 11 and the drain cell 12 will be described. Here, the “end portion” indicates a front end portion in the longitudinal direction on the substrate surface of the SOI substrate 21 of each stripe cell. As shown in FIG. 1A, the drain cell 12 is formed shorter than the source cell 11, and the end portion 12a of the drain cell 12 is larger in the region where the LDMOS 20 is formed than the end portion 11a of the source cell. It is arranged inward.
Further, when viewed in the longitudinal direction, the end 12 a of the drain cell 12 is positioned so as to face between the end of the source diffusion layer 24 and the P-type diffusion layer 25 and the end 11 a of the source cell 11. Is arranged.
As a result, since there is no opposing drain region at the end 11a of the source cell 11, the depletion layer from the PN junction of the source region can easily spread without reaching through to the drain diffusion layer 22, and the electric field is reduced. Therefore, the current path between the source and the drain at the end 11a of the source cell 11 can be cut off, so that the breakdown voltage can be improved.
In addition, since the drain cell 12 can be formed long in a range in which the breakdown voltage and the resistance are not reduced, the formation region of the LDMOS 20 can be used effectively.

また、ドレインセル１２では、ドレイン拡散層２２がドレインセルの端部まで形成されているのに対し、ソースセル１１では、ソースセル１１の端部１１ａから所定の距離、例えば１０μｍまで、ソース拡散層２４及びＰ型の拡散層２５が形成されておらず、ＮＰＮ構造が存在しない。これにより、ソースセル１１の端部１１ａ近傍にＮＰＮ構造が存在しないため、電流集中が生じたとしても、寄生動作を生じにくくすることができるので、耐量の低下を防ぐことができる。 In the drain cell 12, the drain diffusion layer 22 is formed up to the end of the drain cell, whereas in the source cell 11, the source diffusion layer is separated from the end 11 a of the source cell 11 to a predetermined distance, for example, 10 μm. 24 and the P type diffusion layer 25 are not formed, and there is no NPN structure. Thereby, since the NPN structure does not exist in the vicinity of the end portion 11a of the source cell 11, even if current concentration occurs, it is possible to make it difficult for the parasitic operation to occur, and thus it is possible to prevent a reduction in withstand capability.

更に、ソースセル１１の端部１１ａ及びドレインセル１２の端部１２ａの近傍では、セルの角部が丸められて、半円状に形成されている。これにより、セル端部における電界集中を緩和することができるので、耐圧の低下を防ぐことができる。ここで、半円状以外の形状でも角部が丸められていれば、同様の効果を奏することができる。 Furthermore, in the vicinity of the end 11a of the source cell 11 and the end 12a of the drain cell 12, the corners of the cell are rounded to form a semicircle. As a result, the electric field concentration at the cell edge can be relaxed, so that a decrease in breakdown voltage can be prevented. Here, the same effect can be obtained if the corners are rounded even in shapes other than the semicircular shape.

図２には、ソースセル１１の端部１１ａとドレインセル１２の端部１２ａとの長手方向の距離Ｌと耐圧との関係を示す。
Ｌが正の場合は、ドレインセル１２がソースセル１１よりも短く形成されている場合に、Ｌが負の場合は、ソースセル１１がドレインセル１２よりも短く形成されている場合にそれぞれ対応する。
Ｌが負である場合、Ｌが小さくなる、つまり、ソースセル１１が短くなるのに伴い、耐圧が急激に低下する。一方、Ｌが正である場合、つまり、ドレインセル１２がソースセル１１よりも短く形成されている場合には、Ｌの値に大きく依存することなく、例えば、Ｌが３μｍ以上の場合に、安定した耐圧を保持することができる。 FIG. 2 shows the relationship between the longitudinal distance L between the end portion 11a of the source cell 11 and the end portion 12a of the drain cell 12 and the breakdown voltage.
The case where L is positive corresponds to the case where the drain cell 12 is formed shorter than the source cell 11, and the case where L is negative corresponds to the case where the source cell 11 is formed shorter than the drain cell 12. .
When L is negative, the withstand voltage decreases rapidly as L decreases, that is, as the source cell 11 becomes shorter. On the other hand, when L is positive, that is, when the drain cell 12 is formed shorter than the source cell 11, it is stable when, for example, L is 3 μm or more without greatly depending on the value of L. The withstand pressure can be maintained.

（変更例）
本実施形態では、ＬＤＭＯＳ２０として、ＬＯＣＯＳ膜１４を用いたＬＤＭＯＳを用いたが、これに限定されるものではなく、例えば、ＬＯＣＯＳ膜１４を用いずに、チャネル表面領域を形成したＬＤＭＯＳなどを用いることもできる。 (Example of change)
In the present embodiment, an LDMOS using the LOCOS film 14 is used as the LDMOS 20, but the present invention is not limited to this. For example, an LDMOS having a channel surface region formed without using the LOCOS film 14 is used. You can also.

［最良の形態の効果］
（１）ドレインセル１２とソースセル１１とが、略平行に配置されたストライプセル構造のＬＤＭＯＳ２０を備えた半導体装置１０において、ドレインセル１２は、ソースセル１１より長手方向に短く形成されており、ドレインセル１２の端部１２ａは、ソースセル１１の端部１１ａよりＬＤＭＯＳ２０の形成領域の内側に配置されているため、ソースセル１１の端部１１ａにおいて、対向するドレイン領域が存在しない。そのため、ソース領域のＰＮ接合部からの空乏層が、ドレイン領域にリーチスルーすることなく広がりやすくなり、電界緩和されるので、ストライプセル端部でのソース／ドレイン間の電流経路を遮断することができ、耐圧を向上させることができる。 [Effect of the best form]
(1) In the semiconductor device 10 including the LDMOS 20 having the stripe cell structure in which the drain cell 12 and the source cell 11 are arranged substantially in parallel, the drain cell 12 is formed shorter than the source cell 11 in the longitudinal direction. Since the end portion 12 a of the drain cell 12 is disposed inside the LDMOS 20 formation region from the end portion 11 a of the source cell 11, there is no opposing drain region at the end portion 11 a of the source cell 11. For this reason, the depletion layer from the PN junction of the source region is likely to spread without reaching through to the drain region, and the electric field is relaxed, so that the current path between the source and drain at the edge of the stripe cell can be blocked. And withstand voltage can be improved.

（２）ソースセル１１の端部１１ａからＬＤＭＯＳ２０の形成領域の内側に向かって所定の距離までの領域に、ＮＰＮ構造が形成されていないため、ソースセル１１の端部１１ａにおいて電流集中が生じたとしても、寄生動作を生じにくくすることができるので、耐量の低下を防ぐことができる。 (2) Since no NPN structure is formed in a region from the end portion 11a of the source cell 11 to a predetermined distance toward the inside of the formation region of the LDMOS 20, current concentration occurs in the end portion 11a of the source cell 11. However, since it is possible to make the parasitic operation difficult to occur, it is possible to prevent a reduction in the tolerance.

（３）ドレインセル１２の端部１２ａは、ソースセル１１においてＮＰＮ構造が形成されている領域よりも、ＬＤＭＯＳ２０の形成領域の外周側に配置されているため、耐圧及び耐量の低下が生じない範囲でドレインセル１２の長さを長く形成することができるので、ＬＤＭＯＳ２０の形成領域を有効に使用することができる。 (3) Since the end portion 12a of the drain cell 12 is disposed on the outer peripheral side of the formation region of the LDMOS 20 rather than the region where the NPN structure is formed in the source cell 11, a range in which the breakdown voltage and the resistance are not reduced. Since the drain cell 12 can be formed long, the region where the LDMOS 20 is formed can be used effectively.

（４）ソースセル１１の端部１１ａ近傍は、角部が丸められた形状に形成されているため、ソースセル１１の端部１１ａにおける電界集中を緩和することができるので、耐圧の低下を防ぐことができる。 (4) Since the vicinity of the end portion 11a of the source cell 11 is formed in a shape with rounded corners, the electric field concentration at the end portion 11a of the source cell 11 can be relaxed, thereby preventing a decrease in breakdown voltage. be able to.

ストライプセル構造の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳ）を備えた半導体装置の説明図である。図１（Ａ）は、ソースセル及びドレインセルの端部近傍の平面説明図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視断面説明図である。It is explanatory drawing of the semiconductor device provided with the horizontal type DMOS transistor (LDMOS) of stripe cell structure. FIG. 1A is an explanatory plan view of the vicinity of the end portions of the source cell and the drain cell. FIG. 1B is a cross-sectional explanatory view taken along arrow AA in FIG. ソースセルの端部とドレインセルの端部との長手方向の距離と耐圧との関係を示す説明図である。It is explanatory drawing which shows the relationship between the distance of the longitudinal direction of the edge part of a source cell, and the edge part of a drain cell, and a proof pressure.

Explanation of symbols

１０半導体装置
１１ソースセル
１１ａソースセルの端部
１２ドレインセル
１２ａドレインセルの端部
１３ゲート電極
２１ＳＯＩ基板
２４ソース拡散層
２５拡散層 DESCRIPTION OF SYMBOLS 10 Semiconductor device 11 Source cell 11a End part of source cell 12 Drain cell 12a End part of drain cell 13 Gate electrode 21 SOI substrate 24 Source diffusion layer 25 Diffusion layer

Claims

A semiconductor comprising a stripe-shaped drain cell in which a drain region is formed on a substrate and a stripe-shaped source cell in which a source region is formed and a lateral DMOS transistor (LDMOS) having a stripe cell structure in which the stripe-shaped source cell is arranged substantially in parallel. In the device
The drain cell is formed shorter in the longitudinal direction than the source cell,
The semiconductor substrate is characterized in that the end in the longitudinal direction on the substrate surface of the drain cell is disposed inside the region where the lateral DMOS transistor is formed from the end in the longitudinal direction on the substrate surface of the source cell. apparatus.

An NPN structure is formed in a region in the longitudinal direction of the source cell and a predetermined distance from the longitudinal end of the substrate surface of the source cell toward the inside of the region where the lateral DMOS transistor is formed. The semiconductor device according to claim 1, wherein the semiconductor device is not provided.

The longitudinal end of the drain cell on the substrate surface is disposed on the outer peripheral side of the region where the lateral DMOS transistor is formed, rather than the region where the NPN structure is formed in the source cell. The semiconductor device according to claim 2.

4. The semiconductor device according to claim 1, wherein an end in a longitudinal direction of the substrate surface of the source cell is formed in a shape with rounded corners. 5.