JP2007266267A

JP2007266267A - Semiconductor device

Info

Publication number: JP2007266267A
Application number: JP2006088707A
Authority: JP
Inventors: Shigeo Kozuki; 繁雄上月; Hironori Yoshioka; 裕典吉岡; Yasuyuki Iijima; 康行飯島; Kiyoshi Kimura; 淑木村; Masahiro Yamada; 政浩山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2007-10-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which compensates for a fast switching characteristic and can raise a breakdown resistance caused by an electric field breakdown. <P>SOLUTION: This semiconductor device comprises an n++ type silicon substrate 10, a semiconductor layer 20 formed on the n++ type silicon substrate 10, an embedded layer 35 formed in a trench 30 formed so as to reach the n++ type silicon substrate 10, an n-type pillar layer 22 formed at a position adjacent to the embedded layer 35, a p-type pillar layer 24 formed at a position adjacent to the n-type pillar layer 22, a p-type base layer 50 provided on the p-type pillar layer 24, a gate electrode 40 formed on the embedded layer 35, an additional electrode 45 connecting the gate electrode 40 mutually, an n-type source layer 54 formed in the semiconductor layer 20 and formed laterally of the gate electrode 40 and the additional electrode 45, and an n-type base layer 56 formed in a lower part of the additional electrode 45. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.

近年、ＭＯＳＦＥＴを利用したパワースイッチング素子として、Deep Trench MOSFET（以下、ＤＴＭＯＳと称す）が提案されている（例えば、特許文献１参照。）。 In recent years, Deep Trench MOSFET (hereinafter referred to as DTMOS) has been proposed as a power switching element using MOSFET (see, for example, Patent Document 1).

従来、ＤＴＭＯＳ構造は、ｎ＋＋型シリコン基板内に、従来のプレーナ型ＭＯＳＦＥＴには存在しない深さ約１０〜６０μｍのトレンチが存在し、このトレンチ以外には、スーパージャンクション構造となるｎ型ピラー層やｐ型ピラー層が存在している。 Conventionally, in a DTMOS structure, a trench having a depth of about 10 to 60 μm that does not exist in a conventional planar MOSFET exists in an n ++ type silicon substrate. Besides this trench, an n-type pillar layer that becomes a super junction structure, A p-type pillar layer is present.

このスーパージャンクション構造により、高速なスイッチング特性が得られる。しかしながら、このスーパージャンクション構造では、その素子の最大耐圧を得る為に、縦方向の電界分布が矩形となりバルク層が一様に高電界となっている。そのため、この高電界による電界破壊が起こりやすく、この電界破壊に耐えうる破壊耐性を持ったＤＴＭＯＳが望まれている。 With this super junction structure, high-speed switching characteristics can be obtained. However, in this super junction structure, in order to obtain the maximum breakdown voltage of the element, the electric field distribution in the vertical direction is rectangular and the bulk layer has a uniform high electric field. Therefore, electric field breakdown due to this high electric field is likely to occur, and a DTMOS having breakdown resistance that can withstand this electric field breakdown is desired.

そこで、ＤＴＭＯＳの破壊耐性を向上させるため、つまり、ゲート電極の内部抵抗を低減させるために、ゲート絶縁膜上にある、ゲート電極をｎ型ピラー層やｐ型ピラー層に平行に設けるだけでなく、直交する位置にもゲート電極を設け、格子状にゲート電極を配置し、自己整合的にｎ型ピラー層やｐ型ピラー層に直交するベース拡散層を形成することにより、ゲート電極の内部抵抗を低減させることができた。 Therefore, in order to improve the breakdown resistance of the DTMOS, that is, to reduce the internal resistance of the gate electrode, not only the gate electrode on the gate insulating film is provided in parallel to the n-type pillar layer and the p-type pillar layer. The gate electrode is also provided at the orthogonal position, the gate electrode is arranged in a lattice shape, and the base diffusion layer orthogonal to the n-type pillar layer and the p-type pillar layer is formed in a self-aligned manner, thereby Was able to be reduced.

しかしながら、このようなｎ型、ｐ型ピラー層に直交したベース拡散層では、ベース拡散層のコーナー部、つまり、ゲート電極の四つ角部分のベース拡散層やそのベース拡散層とｎ型ピラー層との接続部が電界集中しやすく、高電界となり、この部分を起点にして、電界破壊が起こりやすいという問題点がある。 However, in such a base diffusion layer orthogonal to the n-type and p-type pillar layers, the corner portion of the base diffusion layer, that is, the base diffusion layer at the four corners of the gate electrode and the base diffusion layer and the n-type pillar layer There is a problem in that the electric field is easily concentrated at the connection portion and becomes a high electric field, and electric field breakdown is likely to occur starting from this portion.

また、この電界破壊を避ける為に、ｎ型ピラー層やｐ型ピラー層に直交するゲート電極をなくすことも考えられるが、ゲート電極の内部抵抗を増大させてしまう問題が生じる。
特開２００３−４６０８２号公報（第１０頁、図１） In order to avoid this electric field breakdown, it may be possible to eliminate the gate electrode orthogonal to the n-type pillar layer or the p-type pillar layer, but this causes a problem of increasing the internal resistance of the gate electrode.
JP 2003-46082 A (page 10, FIG. 1)

本発明は、高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device that can compensate for high-speed switching characteristics and can increase breakdown resistance due to electric field breakdown.

本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成される第1導電型の第1の半導体層と、前記半導体基板上に形成され、前記第１の半導体層に隣接し、前記第１の半導体層と交互に縞状に配列した第２導電型の第２の半導体層と、前記第２の半導体層上に設けられる第２導電型の第１のベース層と、前記第1の半導体層上に形成されるゲート電極と、前記ゲート電極同士を接続し、前記ゲート電極と格子状を成す追加電極と、前記第1の半導体層及び前記第2の半導体層に形成され、前記ゲート電極の側方に形成される第１導電型のソース層と、前記追加電極の下部に形成され、前記第1のベース層と接続する第２導電型の第２のベース層と、を備えることを特徴としている。 A semiconductor device of one embodiment of the present invention includes a first conductivity type semiconductor substrate, a first conductivity type first semiconductor layer formed on the semiconductor substrate, the first conductivity type semiconductor substrate, and the first conductivity type semiconductor substrate. A second conductivity type second semiconductor layer adjacent to the first semiconductor layer and arranged alternately in a stripe pattern with the first semiconductor layer, and a second conductivity type first provided on the second semiconductor layer. A base layer, a gate electrode formed on the first semiconductor layer, an additional electrode that connects the gate electrodes and forms a lattice with the gate electrode, the first semiconductor layer, and the second semiconductor layer A first conductivity type source layer formed on a side of the gate electrode and a second conductivity type second layer formed under the additional electrode and connected to the first base layer. And 2 base layers.

本発明によれば、高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる。 According to the present invention, high-speed switching characteristics can be compensated and breakdown resistance due to electric field breakdown can be increased.

以下、本発明の実施例について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を模式的に示した断面斜視図である。図２は、本発明の実施例１に係るＤＴＭＯＳの構造を示す図1のＡ−Ａ′面の断面図であり、図３は、本発明の実施例１に係るＤＴＭＯＳの構造を示す図1のＢ−Ｂ′面の断面図である。 FIG. 1 is a cross-sectional perspective view schematically showing the structure of a DTMOS that is a semiconductor device according to Embodiment 1 of the present invention. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1 showing the structure of the DTMOS according to the first embodiment of the present invention. FIG. 3 is a diagram showing the structure of the DTMOS according to the first embodiment of the present invention. It is sectional drawing of a BB 'surface.

図１に示すように、この本実施例のＤＴＭＯＳは、共通のドレイン層となる高不純物濃度のｎ＋＋型シリコン基板１０上に、エピタキシャル成長により形成された低濃度のｎ−型の半導体層２０が設けられ、この半導体層２０を貫通して、ｎ＋＋型シリコン基板１０に達するようなトレンチ３０が設けられ、このトレンチ３０内に、例えば、酸化膜を介して、多結晶シリコン、誘電体等が埋め込まれた埋め込み層３５が形成されている。 As shown in FIG. 1, in the DTMOS of this embodiment, a low concentration n− type semiconductor layer 20 formed by epitaxial growth is provided on a high impurity concentration n ++ type silicon substrate 10 serving as a common drain layer. A trench 30 is provided so as to penetrate the semiconductor layer 20 and reach the n ++ type silicon substrate 10. For example, polycrystalline silicon, dielectric, etc. are buried in the trench 30 via an oxide film. A buried layer 35 is formed.

そして、この半導体層２０には、この埋め込み層３５側面に隣接する位置に、第1の半導体層であるｎ型ピラー層２２が形成され、ｎ型ピラー層２２に隣接する位置に第2の半導体層であるｐ型ピラー層２４が形成されている。この並んで配置されたｎ型ピラー層２２及びｐ型ピラー層２４がスーパージャンクション構造をとり、高速なスイッチング特性を得ることができる。 In the semiconductor layer 20, an n-type pillar layer 22 that is a first semiconductor layer is formed at a position adjacent to the side surface of the buried layer 35, and a second semiconductor is positioned at a position adjacent to the n-type pillar layer 22. A p-type pillar layer 24 as a layer is formed. The n-type pillar layer 22 and the p-type pillar layer 24 arranged side by side have a super junction structure, and high-speed switching characteristics can be obtained.

ここで、トレンチ３０及び埋め込み層３５は、図１に示すように、図中の手前から奥行き方向に形成されている。また、ｎ型ピラー層２２及びｐ型ピラー層２４についても、図中の手前から奥行き方向に形成されおり、埋め込み層３５及びｎ型ピラー層２２及びｐ型ピラー層２４がストライプ状に形成されている。 Here, as shown in FIG. 1, the trench 30 and the buried layer 35 are formed in the depth direction from the front in the drawing. The n-type pillar layer 22 and the p-type pillar layer 24 are also formed in the depth direction from the front in the figure, and the buried layer 35, the n-type pillar layer 22 and the p-type pillar layer 24 are formed in a stripe shape. Yes.

そして、この埋め込み層３５上には、ゲート絶縁膜（図示しない）を介してゲート電極４０が形成される。つまり、このゲート電極４０は、図中の手前から奥行き方向に形成されることになる。また、このゲート電極４０は、隣接するゲート電極４０と追加電極部４５で接続され、格子形状を有する。 A gate electrode 40 is formed on the buried layer 35 via a gate insulating film (not shown). That is, the gate electrode 40 is formed in the depth direction from the front in the drawing. The gate electrode 40 is connected to the adjacent gate electrode 40 through the additional electrode portion 45 and has a lattice shape.

このように、ゲート電極４０同士を追加電極部４５で接続し、格子形状にすることにより、ゲート電極４０全体の内部抵抗を減らすことができ、ＤＴＭＯＳの高電界による破壊耐性を上げることができる。 As described above, the gate electrodes 40 are connected to each other by the additional electrode portion 45 to form a lattice shape, whereby the internal resistance of the entire gate electrode 40 can be reduced, and the breakdown resistance due to the high electric field of DTMOS can be increased.

そして、ゲート電極４０及び追加電極４５の側方で、この半導体層２０のｎ型ピラー層２２の相互間、かつ半導体層２０の表面には、ｐ型ベース拡散層５０及びｐ＋型ベース拡散層５２が設けられる。このｐ型ベース拡散層５０の一部分は、ゲート電極４０及び追加電極４５下部の一部分にまで形成される。 Then, on the side of the gate electrode 40 and the additional electrode 45, between the n-type pillar layers 22 of the semiconductor layer 20 and on the surface of the semiconductor layer 20, there are a p-type base diffusion layer 50 and a p + -type base diffusion layer 52. Is provided. A part of the p-type base diffusion layer 50 is formed to a part below the gate electrode 40 and the additional electrode 45.

そして、このｐ型ベース拡散層５０及びｐ+型ベース拡散層５２の表面には、高濃度のｎ＋型ソース拡散層５４が選択的に形成される。このｎ＋型ソース拡散層５４は、ゲート電極４０の側方に形成される。 A high concentration n + type source diffusion layer 54 is selectively formed on the surfaces of the p type base diffusion layer 50 and the p + type base diffusion layer 52. The n + type source diffusion layer 54 is formed on the side of the gate electrode 40.

そして、図２、図３に示すように、埋め込み層３５上にあるゲート電極４０間を格子状に接続している追加電極部４５下部には、p型ベース拡散層５０と接続するようにｐ型ベース拡散層５６が形成されている。 As shown in FIGS. 2 and 3, the p-type base diffusion layer 50 is connected to the p-type base diffusion layer 50 below the additional electrode portion 45 connecting the gate electrodes 40 on the buried layer 35 in a lattice pattern. A mold base diffusion layer 56 is formed.

このｐ型ベース拡散層５６の半導体層２０への不純物拡散層の深さは、図３に示すように、隣接するｐ型ベース拡散層５０の不純物拡散層の深さとおおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物拡散層の深さが異なる場合には、ｐ型ベース拡散層５６の不純物拡散層の深さは、ｐ型ベース拡散層５０の電界集中による電界破壊が緩和される程度に、ｐ型ベース拡散層５０の不純物拡散層の深さよりも深いことが望ましい。 The depth of the impurity diffusion layer to the semiconductor layer 20 of the p-type base diffusion layer 56 is preferably approximately equal to the depth of the impurity diffusion layer of the adjacent p-type base diffusion layer 50 as shown in FIG. Further, when the depths of the impurity diffusion layers of the p-type base diffusion layers 50 and 56 are different, the depth of the impurity diffusion layer of the p-type base diffusion layer 56 is the electric field breakdown due to the electric field concentration of the p-type base diffusion layer 50. It is desirable that the depth of the impurity diffusion layer of the p-type base diffusion layer 50 is deeper than the depth of the p-type base diffusion layer 50.

また、ｐ型ベース拡散層５０、５６の不純物濃度も、おおよそ等しいことが望ましい。また、ｐ型ベース拡散層５０、５６の不純物濃度は、電界集中による電界破壊が緩和される程度に、不連続であってもかまわない。 Also, it is desirable that the impurity concentrations of the p-type base diffusion layers 50 and 56 are approximately equal. Further, the impurity concentration of the p-type base diffusion layers 50 and 56 may be discontinuous to such an extent that electric field breakdown due to electric field concentration is mitigated.

以上のように構成される本実施例のＤＴＭＯＳは、ゲート電極が追加電極部により格子形状に構成されているため、ゲート電極の内部抵抗を小さくすることができ、高速なスイッチング特性を期待することできる。また、この追加電極部下部にｐ型ベース拡散層を設けることにより、従来、追加電極部との間で分離していたｐ型ベース拡散層をつなげることができ、ゲート電極及び追加電極側方に形成されたｐ型ベース拡散層のコーナー部やこのｐ型ベース拡散層とｎ型ピラー層との接合部での電界集中を緩和することができ、破壊耐性を向上させることができる。 In the DTMOS of the present embodiment configured as described above, since the gate electrode is configured in a lattice shape by the additional electrode portion, the internal resistance of the gate electrode can be reduced, and high-speed switching characteristics are expected. it can. Further, by providing a p-type base diffusion layer below the additional electrode portion, the p-type base diffusion layer that has been separated from the additional electrode portion can be connected to the side of the gate electrode and the additional electrode. Electric field concentration at the corner of the formed p-type base diffusion layer and at the junction between the p-type base diffusion layer and the n-type pillar layer can be alleviated, and breakdown resistance can be improved.

ここで、本実施例のＤＴＭＯＳの構造として、ｎチャネル型のＤＴＭＯＳについて述べるが、不純物を適宜変更することにより、本実施例のＤＴＭＯＳをＰチャネル型のＤＴＭＯＳにも適用することができる。 Here, an n-channel type DTMOS will be described as the structure of the DTMOS of this embodiment, but the DTMOS of this embodiment can also be applied to a P-channel DTMOS by appropriately changing impurities.

図４は、本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を模式的に示した断面斜視図である。図５は、本発明の実施例２に係るパワーＭＯＳＦＥＴの構造を示す図４のＣ−Ｃ′面の断面図であり、図６は、本発明の実施例２に係るパワーＭＯＳＦＥＴの構造を示す図４のＤ−Ｄ′面の断面図である。尚、実施例２と同一の構成については、同一符号を附している。 FIG. 4 is a cross-sectional perspective view schematically showing the structure of a power MOSFET which is a semiconductor device according to Embodiment 2 of the present invention. 5 is a cross-sectional view taken along the line CC ′ of FIG. 4 showing the structure of the power MOSFET according to the second embodiment of the present invention. FIG. 6 shows the structure of the power MOSFET according to the second embodiment of the present invention. It is sectional drawing of the DD 'surface of FIG. In addition, the same code | symbol is attached | subjected about the structure same as Example 2. FIG.

図４に示すように、この本実施例のパワーＭＯＳＦＥＴは、実施例１のＤＴＭＯＳと同様、共通のドレイン層となる高不純物濃度のｎ＋＋型シリコン基板１０上に、エピタキシャル成長により形成された低濃度のｎ−型の半導体層２０であるn型ピラー層２２が設けられる。そして、ｐ型ピラー層２４がｎ型ピラー層２２と縞状になるように形成されている。 As shown in FIG. 4, the power MOSFET of this example, like the DTMOS of Example 1, has a low concentration formed by epitaxial growth on a high impurity concentration n ++ type silicon substrate 10 serving as a common drain layer. An n-type pillar layer 22 that is the n − -type semiconductor layer 20 is provided. The p-type pillar layer 24 is formed in a striped pattern with the n-type pillar layer 22.

つまり、ｎ型ピラー層２２及びｐ型ピラー層２４は、図中の手前から奥行き方向に形成されおり、ｎ型ピラー層２２及びｐ型ピラー層２４が交互に形成されている。この並んで配置されたｎ型ピラー層２２及びｐ型ピラー層２４がスーパージャンクション構造をとり、高速なスイッチング特性を得ることができる。 That is, the n-type pillar layer 22 and the p-type pillar layer 24 are formed in the depth direction from the front in the figure, and the n-type pillar layer 22 and the p-type pillar layer 24 are alternately formed. The n-type pillar layer 22 and the p-type pillar layer 24 arranged side by side have a super junction structure, and high-speed switching characteristics can be obtained.

そして、このｎ型ピラー層２２上には、ゲート絶縁膜（図示しない）を介してゲート電極４０が形成される。このゲート電極４０は、隣接するゲート電極４０と追加電極部４５で接続され、格子形状を有する。 A gate electrode 40 is formed on the n-type pillar layer 22 via a gate insulating film (not shown). The gate electrode 40 is connected to the adjacent gate electrode 40 by the additional electrode portion 45 and has a lattice shape.

このように、隣接するゲート電極４０を追加電極部４５で接続し、格子形状にすることにより、ゲート電極４０全体の内部抵抗を減らすことができ、パワーＭＯＳＦＥＴの高電界による破壊耐性を上げることができる。 Thus, by connecting the adjacent gate electrodes 40 with the additional electrode portions 45 and forming a lattice shape, the internal resistance of the entire gate electrode 40 can be reduced, and the breakdown resistance of the power MOSFET due to a high electric field can be increased. it can.

そして、図４、図５に示すように、埋め込み層３５上にあるゲート電極４０間を格子状に接続している追加電極部４５下部には、p型ベース拡散層５０と接続するようにｐ型ベース拡散層５６が形成されている。 As shown in FIGS. 4 and 5, the p-type base diffusion layer 50 is connected to the lower portion of the additional electrode portion 45 connecting the gate electrodes 40 on the buried layer 35 in a lattice pattern. A mold base diffusion layer 56 is formed.

以上のように構成される本実施例のパワーＭＯＳＦＥＴは、実施例１のＤＴＭＯＳと同様、ゲート電極が追加電極部により格子形状に構成されているため、ゲート電極の内部抵抗を小さくすることができ、高速なスイッチング特性を期待することできる。また、この追加電極部下部にｐ型ベース拡散層を設けることにより、従来、追加電極部との間で分離していたｐ型ベース拡散層をつなげることができ、ゲート電極及び追加電極側方に形成されたｐ型ベース拡散層のコーナー部やこのｐ型ベース拡散層とｎ型ピラー層との接合部での電界集中を緩和することができ、破壊耐性を向上させることができる。 In the power MOSFET of the present embodiment configured as described above, the internal resistance of the gate electrode can be reduced because the gate electrode is configured in a lattice shape by the additional electrode portion, similarly to the DTMOS of the first embodiment. High-speed switching characteristics can be expected. Further, by providing a p-type base diffusion layer below the additional electrode portion, the p-type base diffusion layer that has been separated from the additional electrode portion can be connected to the side of the gate electrode and the additional electrode. Electric field concentration at the corner of the formed p-type base diffusion layer and at the junction between the p-type base diffusion layer and the n-type pillar layer can be alleviated, and breakdown resistance can be improved.

ここで、本実施例のパワーＭＯＳＦＥＴの構造として、ｎチャネル型のパワーＭＯＳＦＥＴについて述べるが、不純物を適宜変更することにより、本実施例のパワーＭＯＳＦＥＴをＰチャネル型のパワーＭＯＳＦＥＴにも適用することができる。 Here, an n-channel type power MOSFET will be described as the structure of the power MOSFET of this embodiment, but the power MOSFET of this embodiment can also be applied to a P-channel type power MOSFET by appropriately changing impurities. it can.

なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。 The present invention is not limited to the embodiments described above, and various modifications can be made without departing from the spirit of the present invention.

本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を模式的に示した断面斜視図。1 is a cross-sectional perspective view schematically showing the structure of a DTMOS that is a semiconductor device according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を示す図1のＡ−Ａ′面の断面図。1 is a cross-sectional view of the AA ′ plane of FIG. 1 showing the structure of a DTMOS that is a semiconductor device according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体装置であるＤＴＭＯＳの構造を示す図1のＢ−Ｂ′面の断面図。1 is a cross-sectional view of the BB ′ plane of FIG. 1 showing the structure of a DTMOS that is a semiconductor device according to Embodiment 1 of the present invention. 本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を模式的に示した断面斜視図。Sectional perspective view which showed typically the structure of power MOSFET which is a semiconductor device which concerns on Example 2 of this invention. 本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を示す図４のＣ−Ｃ′面の断面図。Sectional drawing of CC 'surface of FIG. 4 which shows the structure of power MOSFET which is a semiconductor device which concerns on Example 2 of this invention. 本発明の実施例２に係る半導体装置であるパワーＭＯＳＦＥＴの構造を示す図４のＤ−Ｄ′面の断面図。Sectional drawing of the DD 'surface of FIG. 4 which shows the structure of power MOSFET which is a semiconductor device which concerns on Example 2 of this invention.

Explanation of symbols

１０ｎ＋＋型シリコン基板
２０半導体層
２２ｎ型ピラー層
２４ｐ型ピラー層
３０トレンチ
３５埋め込み層
４０ゲート電極
４５追加電極
５０、５６ｐ型ベース拡散層
５２ｐ＋型ベース拡散層
５４ｎ＋型ソース拡散層 10 n ++ type silicon substrate 20 semiconductor layer 22 n type pillar layer 24 p type pillar layer 30 trench 35 buried layer 40 gate electrode 45 additional electrode 50, 56 p type base diffusion layer 52 p + type base diffusion layer 54 n + type source diffusion layer

Claims

A first conductivity type semiconductor substrate;
A first conductivity type first semiconductor layer formed on the semiconductor substrate;
A second semiconductor layer of a second conductivity type formed on the semiconductor substrate, adjacent to the first semiconductor layer, and arranged alternately in a stripe pattern with the first semiconductor layer;
A gate electrode formed on the first semiconductor layer;
An additional electrode connecting the gate electrodes and forming a lattice shape with the gate electrodes;
A first base layer of a second conductivity type provided on the second semiconductor layer and formed on a side of the gate electrode and the additional electrode;
A source layer of a first conductivity type formed in the first base layer on the side of the gate electrode, formed in the first semiconductor layer and the second semiconductor layer;
A second base layer of a second conductivity type formed under the additional electrode and connected to the first base layer;
A semiconductor device comprising:

A trench formed in the first semiconductor layer below the gate electrode and formed to reach the semiconductor substrate from the surface of the first semiconductor layer;
A buried layer formed inside the trench;
2. The semiconductor device according to claim 1, further comprising:

3. The semiconductor device according to claim 1, wherein impurity concentrations of the first base layer and the second base layer are substantially uniform.

3. The semiconductor device according to claim 1, wherein an impurity diffusion depth of the first base layer is substantially equal to an impurity diffusion depth of the second base layer.

3. The semiconductor device according to claim 1, wherein an impurity diffusion depth of the first base layer is shallower than an impurity diffusion depth of the second base layer.