JP2008165756A - ローカル・レジスタを有する処理要素のアレイ - Google Patents
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Abstract
【解決手段】 特殊化された画像処理回路が、通常、単一命令複数データ(SIMD)アーキテクチャとして超並列方式でハードウェア中に実装される。公知の実装形態は一般に、処理要素とメモリ・サブシステムとの間の接続パスが長く複雑であり、その結果、最大動作周波数が制限されるという難点がある。最適化された画像処理用アーキテクチャは、2次元構造に配列された処理要素(PE00,...,PE77)を有し、各処理要素は、複数の参照ピクセルを含むローカル・ストレージ(X0,...,X8)を有するが、参照ピクセルは参照画像中の近隣ではない。そうではなく、参照ピクセルは参照画像の異なるブロックに属し、これは種々の符号化方式で様々である場合がある。
【選択図】 図5
Description
(1)複数のディジタル処理要素(PE00,...,PE77)のアレイであって、ディジタル処理要素は、ディジタル入力データを処理してディジタル出力データを提供するためのハードウェア構造であり、前記アレイは1つまたは複数の次元を有することができ、
各ディジタル処理要素は、入力データを保持するための複数のレジスタ(X0,...,X8)を関連付けており、前記入力データはロード・モードで外部データ・ソースからロードすることができ、
ディジタル処理要素の前記複数のレジスタ(X0,...,X8)はそれぞれ、切換え可能な接続を介して、前記アレイの各次元における2つの近隣処理要素に関連する前記レジスタのうちの少なくとも2つに接続され、前記切換え可能な接続はシフト・レジスタ動作モードに切り換えることができ、前記アレイの境界にある処理要素に関連するレジスタは、前記アレイの反対側の境界にある処理要素に関連するレジスタに接続されるアレイ。
(2)前記シフト・レジスタ・モードは複数のサブモードを含み、前記サブモードは前記アレイの各次元の各方向へのシフトを可能にする、(1)に記載のアレイ。
(3)第2のレジスタ群が前記シフト・レジスタ・モードにある間に、第1のレジスタ群を前記ロード・モードに切り換えることができる、(1)または(2)に記載のアレイ。
(4)「ショート・シフト・レジスタ」モードという別のモードで、前記アレイの境界にない処理要素に関連するレジスタが、前記アレイの境界のうちの1つにある処理要素に関連するレジスタに接続される、(1)から(3)のうちの一項に記載のアレイ。
(5)各処理要素は現データを保持するための少なくとも1つの第2のレジスタ(R0)を有し、前記第1のレジスタが前記シフト・レジスタ・モードにあるときに前記第2のレジスタの内容はシフトされない、(1)から(4)のうちの一項に記載のアレイ。
(6)前記アレイはクロック信号によって動作させられ、前記処理要素による前記処理は前記シフト・レジスタ・モードでの前記シフトと同じクロック・サイクルで実施される、(1)から(5)のうちの一項に記載のアレイ。
(7)処理要素の前記アレイは1次元あたり8つの処理要素を含む2次元を有し、各処理要素は入力データを保持するために9つの前記レジスタ(X0,...,X8)を有する、(1)から(6)のうちの一項に記載のアレイ。
(8)前記入力データは、1つまたは複数の次元で、ある順序で配列され、処理要素の前記複数のレジスタに記憶されている入力データは前記順序に従った近隣ではない、(1)から(7)のうちの一項に記載のアレイ。
(9)前記入力データは隣接データ・ブロックに配列され、処理要素に関連する前記複数のレジスタ(X0,...,X8)は、異なるブロックからの入力データを記憶するためのものである、(8)に記載のアレイ。
(10)前記ディジタル入力データおよびディジタル出力データは複数ビットの値である、(1)から(9)のうちの一項に記載のアレイ。
(11)前記複数ビットの値は画像のピクセル値である、(10)に記載のアレイ。
X0〜X8 レジスタ
R0〜R3 レジスタ
MX43 マルチプレクサ
MX43X1 マルチプレクサ
MX44X1 マルチプレクサ
PU43 処理ユニット
Claims (11)
- 複数のディジタル処理要素のアレイであって、ディジタル処理要素は、ディジタル入力データを処理してディジタル出力データを提供するためのハードウェア構造であり、前記アレイは1つまたは複数の次元を有することができ、
各ディジタル処理要素は、入力データを保持するための複数のレジスタを関連付けており、前記入力データはロード・モードで外部データ・ソースからロードすることができ、
ディジタル処理要素の前記複数のレジスタはそれぞれ、切換え可能な接続を介して、前記アレイの各次元における2つの近隣処理要素に関連する前記レジスタのうちの少なくとも2つに接続され、前記切換え可能な接続はシフト・レジスタ動作モードに切り換えることができ、前記アレイの境界にある処理要素に関連するレジスタは、前記アレイの反対側の境界にある処理要素に関連するレジスタに接続される、前記アレイ。 - 前記シフト・レジスタ・モードは複数のサブモードを含み、前記サブモードは前記アレイの各次元の各方向へのシフトを可能にする、請求項1に記載のアレイ。
- 第2のレジスタ群が前記シフト・レジスタ・モードにある間に、第1のレジスタ群を前記ロード・モードに切り換えることができる、請求項1または2に記載のアレイ。
- 「ショート・シフト・レジスタ」モードという別のモードで、前記アレイの境界にない処理要素に関連するレジスタが、前記アレイの境界のうちの1つにある処理要素に関連するレジスタに接続される、請求項1から3のうちの一項に記載のアレイ。
- 各処理要素は現データを保持するための少なくとも1つの第2のレジスタを有し、前記第1のレジスタが前記シフト・レジスタ・モードにあるときに前記第2のレジスタの内容はシフトされない、請求項1から4のうちの一項に記載のアレイ。
- 前記アレイはクロック信号によって動作させられ、前記処理要素による前記処理は前記シフト・レジスタ・モードでの前記シフトと同じクロック・サイクルで実施される、請求項1から5のうちの一項に記載のアレイ。
- 処理要素の前記アレイは1次元あたり8つの処理要素を含む2次元を有し、各処理要素は入力データを保持するために9つの前記レジスタを有する、請求項1から6のうちの一項に記載のアレイ。
- 前記入力データは、1つまたは複数の次元で、ある順序で配列され、処理要素の前記複数のレジスタに記憶されている入力データは前記順序に従った近隣ではない、請求項1から7のうちの一項に記載のアレイ。
- 前記入力データは隣接データ・ブロックに配列され、処理要素に関連する前記複数のレジスタは、異なるブロックからの入力データを記憶するためのものである、請求項8に記載のアレイ。
- 前記ディジタル入力データおよびディジタル出力データは複数ビットの値である、請求項1から9のうちの一項に記載のアレイ。
- 前記複数ビットの値は画像のピクセル値である、請求項10に記載のアレイ。
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