JP2008164457A - 圧力トランスデューサ - Google Patents

Abstract

【課題】外部から加えられる圧力を検出してディジタル計測値を得る圧力トランスデューサにおいて、ブリッジ回路や差動増幅回路等を用いずに、簡単な回路構成で十分な検出感度を得る。
【解決手段】この圧力トランスデューサは、外部から加えられる圧力によって抵抗値を変化させる直列接続された複数のピエゾ抵抗素子を含む検出回路と、基準抵抗及びコンデンサを含み、基準抵抗を介してコンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第１のカウント値を求めると共に、複数のピエゾ抵抗素子を介してコンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第２のカウント値を求める変換回路と、第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部とを具備する。
【選択図】図１

Description

本発明は、圧力センサと電子回路とによって構成され、気体や液体等により外部から加えられる圧力を検出して、マイコンで処理可能なディジタル計測値に変換する圧力トランスデューサに関する。

外部から加えられる圧力を電気信号に変換する圧力センサは、ピエゾ抵抗効果や磁歪効果の方式を利用することにより歪みゲージやコイルを用いて実現され、工業計測機器や医療機器の分野において広く用いられている。特に、近年においては、そのような圧力センサに対し、回路規模の低減の要求が高まっている。

ピエゾ抵抗効果を利用する圧力センサとしては、シリコンウエハの表面に複数のピエゾ抵抗素子が形成され、裏面はエッチング処理によってダイヤフラムとされたピエゾ抵抗型圧力センサが広く知られている。ピエゾ抵抗型圧力センサは、気体や液体等により外部から圧力が加えられるとダイヤフラムが撓んでピエゾ抵抗素子の抵抗値が変化するという原理を利用しており、例えば、自動車エンジンの燃焼圧を測定するために用いられている。

一般に、ピエゾ抵抗型圧力センサにおいては、互いに接続された複数のピエゾ抵抗素子がブリッジ回路を構成しており、ブリッジ回路の２つの出力電位の差（出力電圧）を取り出すことによって、外部から加えられる圧力の変化を検出することができる。ピエゾ抵抗型圧力センサから取り出される出力電圧は微小なアナログ信号であるので、マイコンにおいて信号処理を行うためには、アナログ信号を増幅し、ディジタル信号に変換することが必要となる。

しかしながら、ブリッジ回路の出力電圧を差動増幅するためにオペアンプ等の差動増幅回路を用い、また、Ａ／Ｄ（アナログ／ディジタル）変換のために一般的なＡ／Ｄ変換回路を用いると、回路規模や消費電流が大きくなってしまう。そこで、圧力を検出してディジタル計測値に変換する圧力トランスデューサにおいて、差動増幅回路や一般的なＡ／Ｄ変換回路を用いない構成とすることが望ましい。

関連する技術として、下記の特許文献１には、負荷荷重の大きさに応じて所定の値を変化させる荷重検出器と、荷重検出器に接続され、所定の値の変化に応じて発振周波数を変化させる発振回路と、発振周波数の変化数値をカウントして負荷荷重の大きさを計測する計測回路とを有する荷重測定装置が開示されている。

この荷重測定装置によると、負荷荷重の大きさに応じて所定の値を変化させ、所定の値の変化に応じて発振周波数を変化させ、この発振周波数の変化数値をカウントして負荷荷重の大きさを計測するので、荷重検出のための駆動電源、検出信号を増幅する増幅器、及び、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換器等が不要になると記載されている。しかしながら、特許文献１の図１に示されているように、ブリッジ回路において、１つのセンサＳ１しか用いられておらず、他の３つはダミー抵抗Ｄ１〜Ｄ３であるので、センサ出力が小さく検出感度が低くなってしまう。

一方、電極が形成されたダイヤフラムと、その電極に他の電極を一定の空隙を介して対向させた静電容量型の圧力センサも知られている。空隙を介して対向する２つの電極がコンデンサを構成していて、気体や液体等により外部から圧力が加えられるとダイヤフラムが撓んで空隙距離が変化し、その結果、コンデンサの静電容量が変化する。そのような静電容量の変化に基づいて、外部から加えられる圧力の変化を検出することができる。

関連する技術として、下記の特許文献２には、コンデンサの静電容量により発振周波数を変化させる発振回路と、所定時間幅のゲート信号を発生するゲート信号発生回路と、ゲート信号発生回路から出力されるゲート信号が所定の論理値の間に発振回路より出力される入力パルスの立上がり又は立下がりを２つずつ計数するカウンタと、カウンタの計数開始及び計数終了の時点での入力パルスの論理値によってゲート期間内の入力パルスの立上がり及び立下がり数に等しくなるようにカウンタの計数値を補正する補正手段とを有する静電容量型センサが開示されている。

この静電容量型センサによると、測定時間や発振周波数を２倍にすることなく、周波数やゲート時間を２倍にした場合と同一の精度で計数値を得ることができると記載されている。しかしながら、特許文献２の図２に示されているように、ゲート信号の立上がり時点において発振パルスのレベルを保持するラッチ回路２１と、ゲート信号の立下がり時点において発振パルスのレベルを保持するラッチ回路２２と、これらのラッチ回路の出力の論理レベルによってカウンタの計数値を補正するための補正値を出力する組合せ回路２４と、カウンタの計数値から補正値を加算又は減算する加減算回路２５とが必要となるので、回路が複雑となってしまう。
特開２０００−１９９７２３号公報（第３、５頁、図１） 特開平１１−２９８３１７号公報（第２、５頁、図１、図２）

そこで、上記の点に鑑み、本発明は、外部から加えられる圧力を検出してディジタル計測値を得る圧力トランスデューサにおいて、ブリッジ回路や差動増幅回路等を用いずに、簡単な回路構成で十分な検出感度を得ることを目的とする。

上記課題を解決するため、本発明の第１の観点に係る圧力トランスデューサは、外部から加えられる圧力によって抵抗値を変化させる直列接続された複数のピエゾ抵抗素子を含む検出回路と、基準抵抗及びコンデンサを含み、基準抵抗を介してコンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第１のカウント値を求めると共に、複数のピエゾ抵抗素子を介してコンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第２のカウント値を求める変換回路と、第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部とを具備する。

ここで、変換回路が、制御部から供給される第１の制御信号に従って、基準抵抗を介してコンデンサが充電されるようにする第１のスイッチ回路と、制御部から供給される第２の制御信号に従って、複数のピエゾ抵抗素子を介してコンデンサが充電されるようにする第２のスイッチ回路と、制御部から供給される第３の制御信号に従って、コンデンサに充電された電荷が放電されるようにする第３のスイッチ回路と、コンデンサの両端の電圧に基づいてクロック信号を生成する論理回路と、第１の期間及び第２の期間において、論理回路から出力されるクロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求めるカウンタとをさらに含むようにしても良い。

また、本発明の第２の観点に係る圧力トランスデューサは、外部から加えられる圧力によって静電容量値を変化させる検出用コンデンサを含む検出回路と、抵抗及び基準コンデンサを含み、抵抗を介して基準コンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第１のカウント値を求めると共に、抵抗を介して検出用コンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第２のカウント値を求める変換回路と、第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部とを具備する。

ここで、変換回路が、制御部から供給される第１の制御信号に従って、抵抗の第１の端子に電圧を供給する第１のスイッチ回路と、制御部から供給される第２の制御信号に従って、抵抗の第２の端子に基準コンデンサを接続する第２のスイッチ回路と、制御部から供給される第３の制御信号に従って、抵抗の第２の端子に検出用コンデンサを接続する第３のスイッチ回路と、制御部から供給される第４の制御信号に従って、基準コンデンサ又は検出用コンデンサに充電された電荷が放電されるようにする第４のスイッチ回路と、基準コンデンサ又は検出用コンデンサの両端の電圧に基づいてクロック信号を生成する論理回路と、第１の期間及び第２の期間において、論理回路から出力されるクロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求めるカウンタとをさらに含むようにしても良い。

本発明によれば、外部から加えられる圧力によって抵抗値を変化させる直列接続された複数のピエゾ抵抗素子及びコンデンサ、又は、外部から加えられる圧力によって静電容量値を変化させる検出用コンデンサを用いて、コンデンサを充放電することにより生成したクロックパルスをカウントすることにより、ブリッジ回路や差動増幅回路等を用いずに、簡単な回路構成で十分な検出感度を得ることができる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る圧力トランスデューサの構成を示す回路図である。図１に示すように、圧力トランスデューサ１は、検出回路１０と、変換回路２０と、制御部３０と、分周回路４０とを含んでいる。

検出回路１０は、気圧や液体等によって外部から加えられる圧力を電気信号に変換する回路であって、数１００Ω〜数ｋΩ程度の所定の抵抗値を有する４つのピエゾ抵抗素子１１〜１４を有している。本実施形態における検出回路１０は、一般にピエゾ抵抗型圧力センサにおいて広く用いられているホイートストンブリッジ回路における一部の接続を変更することによって構成される。

図１に示す検出回路１０において、ホイートストンブリッジ回路として用いられる場合には、ノードＡからノードＢに向けて流れる定電流が供給され、ノードＤとノードＥとの間に補正回路等が接続される。一方、本実施形態の場合には、ノードＡとノードＣとが短絡され、ノードＢ及びノードＤが後述する変換回路２０に接続され、ノードＥが開放端とされる。

検出回路１０は、シリコンチップの表面に拡散型のピエゾ抵抗素子１１〜１４を形成すると共に、シリコンチップの裏面をエッチング処理等により中央の部分を選択的に薄くしてダイヤフラムを形成し、このシリコンチップを直径１０ｍｍ程度の円筒ケースに格納することにより作成される。

ダイヤフラムに外部から圧力が加わると、ダイヤフラムが撓み、シリコンチップの表面に形成されているピエゾ抵抗素子１１〜１４の抵抗値が僅かに変化する。例えば、同じ抵抗値Ｒ（Ω）を有するピエゾ抵抗素子１１〜１４がダイヤフラム上の所定の位置に配置されており、外部から圧力が加わるとダイヤフラムが撓む。その結果、ピエゾ抵抗素子１１及び１２においては、抵抗値が微少量ΔＲだけ増加して（Ｒ＋ΔＲ）となり、ピエゾ抵抗素子１３及び１４においては、抵抗値が微少量ΔＲだけ減少して（Ｒ−ΔＲ）となる。この抵抗変化の極性は、ダイヤフラムに対して正圧あるいは負圧を加えることにより、符号が変化する。

従って、検出回路１０におけるノードＢからノードＤまでの合成抵抗値（以下、単に「合成抵抗値」という）は、ピエゾ抵抗素子１３及び１４の抵抗値の和（２Ｒ±２ΔＲ）となり、特に、外部から圧力が加えられていない状態における合成抵抗値は２Ｒとなる。このように、本実施形態によれば、所定の抵抗値を有する１つのピエゾ抵抗素子を用いる場合と比較して、検出回路における検出感度を２倍にすることができる。

変換回路２０は、充放電用のコンデンサ２４と、コンデンサ２４を充電するための第１の充電経路を形成するＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）２１及び抵抗（基準抵抗：一般には温度計数の小さい金属皮膜抵抗等が用いられる）２２と、検出回路１０と共にコンデンサ２４を充電するための第２の充電経路を形成するＰチャネルＭＯＳトランジスタ２３と、コンデンサ２４に充電された電荷を放電するための放電経路を形成するＮチャネルＭＯＳトランジスタ２５と、ノードＦの電圧Ｖ_Ｆを論理レベルに変換するシュミットトリガバッファ２６と、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴ及び制御信号（カウントイネーブル信号）ＣＴＬ４に基づいて論理演算を行うことによりクロック信号Ｖ_ＣＥを生成するＡＮＤ回路２７と、クロック信号Ｖ_ＣＥのパルスをカウントするカウンタ２８とを含んでいる。なお、抵抗２２の抵抗値は、外部から圧力が加わらない状態における検出回路１０の合成抵抗値２Ｒと等しくされている。

トランジスタ２１は、ソースに電源電圧Ｖ_ＤＤが供給され、ゲートに入力される制御信号ＣＴＬ１に従って、電源電圧Ｖ_ＤＤを抵抗２２に供給する。トランジスタ２１のドレインは、抵抗２２を介してコンデンサ２４の一端（ノードＦ）に接続されている。一方、トランジスタ２３は、ソースに電源電圧Ｖ_ＤＤが供給され、ゲートに入力される制御信号ＣＴＬ２に従って、電源電圧Ｖ_ＤＤを検出回路１０に供給する。トランジスタ２３のドレインは、検出回路１０のノードＢに接続され、検出回路１０のノードＤは、コンデンサ２４の一端（ノードＦ）に接続されている。

トランジスタ２５は、ドレインがコンデンサ２４の一端（ノードＦ）に接続され、ソースが電源電圧Ｖ_ＳＳに接続されており、ゲートに入力される制御信号ＣＴＬ３に従ってスイッチング動作を行う。なお、第１及び第２の実施形態においては、電源電圧Ｖ_ＳＳを接地電圧（０Ｖ）としている。また、コンデンサ２４の他端は、接地電圧Ｖ_ＳＳに接続される。

制御部３０は、ディジタル回路、又は、ＣＰＵとソフトウェアによって構成され、システムクロック信号及びカウントイネーブル信号ＣＴＬ４に基づいて、制御信号ＣＴＬ１〜ＣＴＬ３、及び、カウンタ２８のリセット信号を生成する。制御部３０から出力される制御信号ＣＴＬ１〜ＣＴＬ３に従って、トランジスタ２１又は２３により、電源電圧Ｖ_ＤＤが抵抗２２又は検出回路１０に供給され、トランジスタ２５がスイッチングを行うことにより、第１の充電経路を介してコンデンサ２４が充電された後に、放電経路を介してコンデンサ２４の電荷が放電され、また、第２の充電経路を介してコンデンサ２４が充電された後に、放電経路を介してコンデンサ２４の電荷が放電される。これにより、ノードＦの電圧Ｖ_Ｆが変化する。

シュミットトリガバッファ２６は、ノードＦの電圧Ｖ_Ｆを入力し、２つの閾値に従ってハイレベル又はローレベルの論理値を出力する。ＡＮＤ回路２７は、シュミットトリガバッファ２６の出力信号がハイレベルでカウントイネーブル信号ＣＴＬ４がハイレベルである期間において、クロック信号Ｖ_ＣＥをハイレベルに活性化する。ここで、コンデンサ２４の充放電における時定数が大きくなれば、それに対応してクロック信号Ｖ_ＣＥの活性期間（パルス幅）が長くなる。

分周回路４０は、例えば、制御部３０に供給されるシステムクロック信号を分周することにより、カウントイネーブル信号ＣＴＬ４を生成する。カウンタ２８は、カウントイネーブル信号ＣＴＬ４が活性化されている期間に、クロック信号Ｖ_ＣＥをカウントしてカウント値を求め、これを制御部３０に出力する。ここで、カウントイネーブル信号ＣＴＬ４の活性化期間Ｔは、予め所定の期間に設定されている。この活性化期間Ｔにおいて、第１の充電経路による充電動作に基づくクロック信号Ｖ_ＣＥのパルスのカウント数を基準値（基準発振）として、第２の充電経路による充電動作に基づくクロック信号Ｖ_ＣＥのパルスのカウント数（センサ発振）が計測され、基準値との差が求められる。従って、圧力トランスデューサ１は、外部から検出回路１０に加えられる圧力の変化を、ディジタル計測値であるカウント値に変換することができる。

以上において、変換回路２０（抵抗２２及びコンデンサ２４を除く）及び分周回路４０の少なくとも一部が、ＣＰＵと共にマイコンの内部に組み込まれるようにしても良い。一般に、抵抗値／周波数変換回路（「Ｒ／Ｆコンバータ」とも呼ばれている）を内蔵し、温度係数の小さい基準抵抗（例えば、金属被膜抵抗等）とサーミスタとコンデンサとを外付けすることによって温度センサを構成できるマイコンが開発されている。そのようなマイコンを利用すれば、温度補償の行われた圧力トランスデューサ１を簡単に構成することができる。

従来、ピエゾ抵抗素子から構成されるブリッジ回路をＡ／Ｄ変換回路に接続して圧力トランスデューサを構成する場合には、ブリッジ回路から出力される差動電圧を増幅する差動増幅回路や、ブリッジ回路を駆動する駆動回路等が必要となっていた。しかしながら、本実施形態によれば、ブリッジ回路における接続を変更することによって、差動増幅回路や駆動回路等を設けることなく、高い検出感度を得ることができる。

次に、本実施形態に係る圧力トランスデューサの動作について、図２を参照しながら説明する。
図２は、図１に示す圧力トランスデューサの各部における信号の変化を示す波形図である。圧力トランスデューサ１を搭載する装置又はシステムの電源が投入されると、電源電圧Ｖ_ＤＤ及びシステムクロック信号が圧力トランスデューサ１に供給される。

圧力の計測を行わない場合（休止モード）においては、制御部３０が、制御信号ＣＴＬ１〜ＣＴＬ３をハイレベルとしているので、トランジスタ２１及び２３がオフ状態になると共に、トランジスタ２５がオン状態となり、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがローレベルに非活性化されている。その結果、クロック信号Ｖ_ＣＥが、ローレベルに非活性化されている。

制御部３０は、例えば、外部から供給される命令に従って、圧力トランスデューサ１を休止モードから計測モードに移行させる。計測モードにおいては、制御部３０が、リセット信号によりカウンタ２８におけるカウント値をリセットし、制御信号ＣＴＬ１及びＣＴＬ３をローレベルにしてトランジスタ２１をオンさせることにより、第１の充電経路によってコンデンサ２４を充電する。ノードＦの電圧Ｖ_Ｆがシュミットトリガバッファ２６の閾値Ｖ_ＴＨ１に達すると、制御部３０は、制御信号ＣＴＬ１及びＣＴＬ３をハイレベルにしてトランジスタ２５をオンさせることにより、放電経路によってコンデンサ２４を放電する。活性化期間Ｔにおいて、このようなスイッチング動作が繰り返される。

第１の充電経路によってコンデンサ２４が充電される際に、図２に示すように、ノードＦの電圧Ｖ_Ｆは、期間τ_１が経過すると、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ１（例えば、Ｖ_ＤＤ×２／３）に達し、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルとなる。これにより、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥが、ハイレベルに活性化される。

シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルになると、制御部３０は、制御信号ＣＴＬ１及びＣＴＬ３をハイレベルにする。これにより、トランジスタ２１がオフ状態となるので、第１の充電経路が電気的に遮断され、トランジスタ２５がオン状態となるので、コンデンサ２４の電荷が放電経路を介して放電される。

従って、ノードＦの電圧Ｖ_Ｆは、図２に示すように、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ２（例えば、Ｖ_ＤＤ／３）を超えて低下し、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがローレベルとなる。これにより、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥが、ローレベルに非活性化される。シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがローレベルになると、制御部３０は、制御信号ＣＴＬ１及びＣＴＬ３を再びローレベルにし、活性化期間Ｔにおいて、このようなスイッチング動作を繰り返す。

ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥは、カウンタ２８に供給される。カウンタ２８は、カウントイネーブル信号ＣＴＬ４がハイレベルに活性化されている活性化期間Ｔにおいて、クロック信号Ｖ_ＣＥに含まれているパルスの数をカウントする。カウンタ２８のカウント値は、基準パルス数（基準発振）として、マイコン内部のメモリ等に格納される。

基準発振の後に、制御部３０が、リセット信号によりカウンタ２８におけるカウント値をリセットし、制御信号ＣＴＬ１〜ＣＴＬ３をハイレベルとし、トランジスタ２５をオン状態として、コンデンサ２４を十分に放電させる。その後、制御部３０が、制御信号ＣＴＬ２及びＣＴＬ３をローレベルとし、トランジスタ２３をオン状態として検出回路１０に電源電圧Ｖ_ＤＤを供給することにより、第２の充電経路を介してコンデンサ２４が充電される。

従って、ノードＦの電圧Ｖ_Ｆは、期間τ_２において、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ１に達し、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルとなる。これにより、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥが、ハイレベルに活性化される。ここで、ノードＦの電圧Ｖ_Ｆは、検出回路１０の合成抵抗値とコンデンサの静電容量値とによって定まる時定数によって電圧上昇時間が異なり、検出回路１０の合成抵抗値が小さくなる程、期間τ_２は短くなる。

シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルになると、制御部３０は、制御信号ＣＴＬ２及びＣＴＬ３をハイレベルとする。これにより、トランジスタ２３がオフ状態となるので、第２の充電経路が電気的に遮断され、トランジスタ２５がオン状態となるので、コンデンサ２４の電荷が放電経路を介して放電される。

従って、ノードＦの電圧Ｖ_Ｆは、図２に示すように、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ２を超えて低下し、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがローレベルとなる。これにより、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥが、ローレベルに非活性化される。シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがローレベルになると、制御部３０は、制御信号ＣＴＬ２及びＣＴＬ３を再びローレベルにし、活性化期間Ｔにおいて、このようなスイッチング動作を繰り返す。

ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥは、カウンタ２８に供給される。カウンタ２８は、カウントイネーブル信号ＣＴＬ４がハイレベルに活性化されている活性化期間Ｔにおいて、クロック信号に含まれているパルスの数をカウントする。カウンタ２８のカウント値は、検出パルス数（センサ発振）として、マイコン内部のメモリ等に格納される。

制御部３０は、検出パルス数と基準パルス数との差を求め、その差に応じて圧力を算出する。コンデンサ２４は、第１の充電経路を介する充電と第２の充電経路を介する充電とにおいて共通に使用されるので、検出回路１０における合成抵抗値の微小変化量（２ΔＲ）が、検出パルス数と基準パルス数との差に対応する。従って、外部から圧力が加えられ、ピエゾ抵抗素子の抵抗値の変化が大きくなる程、その圧力の方向による微小変化量（２ΔＲ）の極性に応じて、検出パルス数と基準パルス数との差が変化する。

ここで、ピエゾ抵抗素子１３及び１４等のゼロ点調整や感度調整は、ディジタル化されたパルス数（カウント値）に基づいて、制御部３０のハードウェア又はソフトウェアによって処理することができるので、トリミング回路等を外付け回路として構成する必要がなく、回路規模の拡大を防ぐことができる。

次に、本発明の第１の実施形態に係る圧力トランスデューサの他の構成例について説明する。
図３は、本発明の第１の実施形態に係る圧力トランスデューサの他の構成例を示す回路図である。図３に示す圧力トランスデューサ２の構成は、検出回路１０の替わりに検出回路５０が用いられる点を除き、図１に示す圧力トランスデューサ１の構成と同じである。

検出回路５０は、検出回路５０ａ〜５０ｃを含んでいる。検出回路５０ａにおけるピエゾ抵抗素子１１ａ〜１４ａと、検出回路５０ｂにおけるピエゾ抵抗素子１１ｂ〜１４ｂと、検出回路５０ｃにおけるピエゾ抵抗素子１１ｃ〜１４ｃとは、図１に示すピエゾ抵抗素子１１〜１４と同じである。

変換回路２０におけるトランジスタ２３のドレインは検出回路５０ａのノードＢに接続され、検出回路５０ａのノードＤは検出回路５０ｂのノードＢに接続されている。さらに、検出回路５０ｂのノードＤは検出回路５０ｃのノードＢに接続され、検出回路５０ｃのノードＤはコンデンサ２４の一端（ノードＦ）に接続されている。従って、検出回路５０ａのノードＢから検出回路５０ｃのノードＤまでの合成抵抗値は（６Ｒ±６ΔＲ）となる。また、変換回路２０における抵抗２２の抵抗値は６Ｒとされる。従って、合成抵抗値の微小変化量（６ΔＲ）によって検出パルス数と基準パルス数との差が求められるので、図１に示す圧力トランスデューサ１に比べると、検出感度をさらに向上させることができる。

次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る圧力トランスデューサの構成を示す回路図である。図４に示すように、圧力トランスデューサ３は、検出回路７０と、変換回路６０と、制御部３０と、分周回路４０とを含んでいる。

検出回路７０における検出用コンデンサ７１としては、外部から圧力が加わると静電容量値が変化する容量変化型のセンサ素子又はデバイスが用いられる。例えば、検出用コンデンサ７１は、ダイヤフラム上に第１の電極を形成し、空隙を介して第１の電極に対向するように片持ち梁状の第２の電極を形成することにより作成される。これらの電極の内、第１の電極が接地電圧Ｖ_ＳＳに接続され、第２の電極が変換回路６０におけるトランジスタ６２のソースに接続される。

変換回路６０は、図１に示す第１の実施形態におけるのと同様のトランジスタ２１及び２５と、一端がトランジスタ２１のドレインに接続された基準抵抗２２と、コンデンサ（基準コンデンサ）２４と、シュミットトリガバッファ２６と、ＡＮＤ回路２７と、カウンタ２８とに加えて、スイッチ回路としてのＮチャネルＭＯＳトランジスタ６１及び６２を含んでいる。

基準抵抗２２としては、例えば、金属皮膜抵抗のように、温度による抵抗値変化の小さい抵抗を用いることが望ましい。また、トランジスタ６１及び６２は、ＰチャネルＭＯＳトランジスタで構成されても良い。その場合には、制御信号ＣＴＬ２Ａ及びＣＴＬ２Ｂの極性を反転することによって、ＮチャネルＭＯＳトランジスタで構成された場合と同じ動作を実現することができる。

本実施形態において、コンデンサ２４の静電容量値は、外部から圧力が加わっていない状態における検出用コンデンサ７１の静電容量値と等しくされている。また、外部から検出用コンデンサ７１に正圧が印加されると、電極間の距離が狭まり、検出用コンデンサ７１の静電容量値は増大する。一方、外部から検出用コンデンサ７１に負圧が印加されると、電極間の距離が広がり、検出用コンデンサ７１の静電容量値は減少する。

トランジスタ６１は、ドレインが抵抗２２の他端（ノードＦ）に接続され、ソースがコンデンサ２４の一端に接続され、ゲートに入力される制御信号ＣＴＬ２Ａに従ってスイッチング動作を行う。トランジスタ６２は、ドレインがノードＦに接続され、ソースが検出回路７０における検出用コンデンサ７１の一端に接続され、ゲートに入力される制御信号ＣＴＬ２Ｂに従ってスイッチング動作を行う。また、トランジスタ２１は、ゲートに入力される制御信号ＣＴＬ１に従ってスイッチング動作を行い、トランジスタ２５は、ゲートに入力される制御信号ＣＴＬ３に従ってスイッチング動作を行う。

図４に示すような圧力トランスデューサにおいても、変換回路６０（抵抗２２及びコンデンサ２４を除く）及び分周回路４０の少なくとも一部が、ＣＰＵと共にマイコンの内部に組み込まれるようにしても良い。そのようなマイコンを利用すれば、温度補償の行われた圧力トランスデューサ３を簡単に構成することができる。

次に、本実施形態に係る圧力トランスデューサの動作について、図５を参照しながら説明する。
図５は、図４に示す圧力トランスデューサの各部における信号の変化を示す波形図である。圧力トランスデューサ３を搭載する装置又はシステムの電源が投入されると、電源電圧Ｖ_ＤＤ及びシステムクロック信号が圧力トランスデューサ３に供給される。

圧力の計測を行わない場合（休止モード）においては、制御部３０が、制御信号ＣＴＬ１〜ＣＴＬ３をハイレベルとしているので、トランジスタ２１がオフ状態になると共に、トランジスタ２５、６１、６２がオン状態となり、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥがローレベルに非活性化されている。

制御部３０は、例えば、外部から供給される命令に従って、圧力トランスデューサ３を休止モードから計測モードに移行させる。計測モードにおいては、制御部３０が、リセット信号によりカウンタ２８におけるカウント値をリセットし、制御信号ＣＴＬ２Ａをハイレベルに維持したまま、制御信号ＣＴＬ２Ｂをローレベルとする。これにより、トランジスタ６１がオン状態となり、トランジスタ６２がオフ状態となる。さらに、制御部３０は、制御信号ＣＴＬ１及びＣＴＬ３を所定の期間Ｔにおいてローレベルとする。これにより、トランジスタ２１がオン状態となり、トランジスタ２５がオフ状態となるので、充電経路を介してコンデンサ２４が充電される。

充電経路によってコンデンサ２４が充電される際に、図５に示すように、ノードＦの電圧Ｖ_Ｆは、期間τ_１が経過すると、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ１に達し、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルとなる。これにより、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥが、ハイレベルに活性化される。

シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルになると、制御部３０は、制御信号ＣＴＬ１及びＣＴＬ３をハイレベルとする。これにより、トランジスタ２１がオフ状態となるので、充電経路が電気的に遮断され、トランジスタ２５がオン状態となるので、コンデンサ２４の電荷が放電経路を介して放電される。従って、ノードＦの電圧Ｖ_Ｆは、図５に示すように、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ２を超えて低下する。このときのノードＦの電圧Ｖ_Ｆとクロック信号Ｖ_ＣＥの変化は、図２を参照しながら説明したものと同じである。

ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥは、カウンタ２８に供給される。カウンタ２８は、カウントイネーブル信号ＣＴＬ４がハイレベルに活性化されている活性化期間Ｔにおいて、クロック信号Ｖ_ＣＥに含まれているパルスの数をカウントする。カウンタ２８のカウント値は、基準パルス数（基準発振）として、マイコン内部のメモリ等に格納される。

基準発振の後に、制御部３０が、リセット信号によりカウンタ２８におけるカウント値をリセットし、制御信号ＣＴＬ１〜ＣＴＬ３をハイレベルとし、トランジスタ２５をオン状態として、コンデンサ２４及び検出用コンデンサ７１を十分に放電させる。その後、制御部３０が、制御信号ＣＴＬ１及びＣＴＬ２Ａ及びＣＴＬ３をローレベルとし、制御信号ＣＴＬ２Ｂをハイレベルのままとする。これにより、トランジスタ２１がオン状態となり、トランジスタ６１がオフ状態となり、トランジスタ６２がオン状態となると共に、トランジスタ２５がオフ状態となり、充電経路を介して検出用コンデンサ７１が充電される。

従って、ノードＦの電圧Ｖ_Ｆは、期間τ_２において、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ１に達し、シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルとなる。これにより、ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥが、ハイレベルに活性化される。ここで、ノードＦの電圧Ｖ_Ｆは、抵抗２２の抵抗値と検出用コンデンサ７１の静電容量値によって定まる時定数によって電圧上昇時間が異なり、検出用コンデンサ７１の静電容量値が小さくなる程、期間τ_２は短くなる。

シュミットトリガバッファ２６の出力信号Ｖ_ＳＴがハイレベルになると、制御部３０は、制御信号ＣＴＬ１及びＣＴＬ３をハイレベルとし、制御信号ＣＴＬ２Ａをローレベルのままとし、制御信号ＣＴＬ２Ｂをハイレベルのままとする。これにより、トランジスタ２１がオフ状態となるので、充電経路が電気的に遮断され、トランジスタ２５がオン状態となるので、検出用コンデンサ７１の電荷が放電経路を介して放電される。従って、ノードＦの電圧Ｖ_Ｆは、図５に示すように、シュミットトリガバッファ２６の閾値Ｖ_ＴＨ２を超えて低下する。このときのノードＦの電圧Ｖ_Ｆとクロック信号Ｖ_ＣＥの変化は、図２を参照しながら説明したものと同じである。

ＡＮＤ回路２７から出力されるクロック信号Ｖ_ＣＥは、カウンタ２８に供給される。カウンタ２８は、カウントイネーブル信号ＣＴＬ４がハイレベルに活性化されている活性化期間Ｔにおいて、クロック信号に含まれているパルスの数をカウントする。カウンタ２８のカウント値は、検出パルス数として、マイコン内部のメモリ等に格納される。

制御部３０は、第１の実施形態におけるのと同様に、検出パルス数と基準パルス数との差を求め、その差に応じて圧力を算出する。抵抗２２は、コンデンサ２４の放電と検出用コンデンサ７１の放電とにおいて共通に用いられるので、検出用コンデンサ７１の静電容量値の微小変化量が、検出パルス数と基準パルス数との差に対応する。従って、外部から加えられる圧力に応じて、検出用コンデンサ７１の静電容量値が変化し、検出パルス数と基準パルス数との差が変化する。

本実施形態においても、検出用コンデンサ７１等のゼロ点調整や感度調整は、ディジタル化されたパルス数（カウント値）に基づいて、制御部３０のハードウェア又はソフトウェアによって処理することができる。

本発明の第１の実施形態に係る圧力トランスデューサの構成を示す回路図。 図１に示す圧力トランスデューサの各部における信号の変化を示す波形図。 第１の実施形態に係る圧力トランスデューサの他の構成例を示す回路図。 本発明の第２の実施形態に係る圧力トランスデューサの構成を示す回路図。 図４に示す圧力トランスデューサの各部における信号の変化を示す波形図。

符号の説明

１〜３ 圧力トランスデューサ、 １０、５０、７０ 検出回路、 １１〜１４、１１ａ〜１４ａ、１１ｂ〜１４ｂ、１１ｃ〜１４ｃ ピエゾ抵抗素子、 ２０、６０ 変換回路、 ２１、２３、２５、６１、６２ トランジスタ、 ２２ 抵抗、 ２４ コンデンサ、 ２６ シュミットトリガバッファ、 ２７ ＡＮＤ回路、 ２８ カウンタ、 ３０ 制御部、 ４０ 分周回路、 ７１ 検出用コンデンサ

Claims (4)

1. 外部から加えられる圧力によって抵抗値を変化させる直列接続された複数のピエゾ抵抗素子を含む検出回路と、
   基準抵抗及びコンデンサを含み、前記基準抵抗を介して前記コンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第１のカウント値を求めると共に、前記複数のピエゾ抵抗素子を介して前記コンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第２のカウント値を求める変換回路と、
   第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部と、
   を具備する圧力トランスデューサ。
2. 前記変換回路が、
   前記制御部から供給される第１の制御信号に従って、前記基準抵抗を介して前記コンデンサが充電されるようにする第１のスイッチ回路と、
   前記制御部から供給される第２の制御信号に従って、前記複数のピエゾ抵抗素子を介して前記コンデンサが充電されるようにする第２のスイッチ回路と、
   前記制御部から供給される第３の制御信号に従って、前記コンデンサに充電された電荷が放電されるようにする第３のスイッチ回路と、
   前記コンデンサの両端の電圧に基づいてクロック信号を生成する論理回路と、
   第１の期間及び第２の期間において、前記論理回路から出力されるクロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求めるカウンタと、
   をさらに含む、請求項１記載の圧力トランスデューサ。
3. 外部から加えられる圧力によって静電容量値を変化させる検出用コンデンサを含む検出回路と、
   抵抗及び基準コンデンサを含み、前記抵抗を介して前記基準コンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第１のカウント値を求めると共に、前記抵抗を介して前記検出用コンデンサを充放電することによりクロック信号を生成し、該クロック信号に含まれているパルスの数をカウントすることにより第２のカウント値を求める変換回路と、
   第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部と、
   を具備する圧力トランスデューサ。
4. 前記変換回路が、
   前記制御部から供給される第１の制御信号に従って、前記抵抗の第１の端子に電圧を供給する第１のスイッチ回路と、
   前記制御部から供給される第２の制御信号に従って、前記抵抗の第２の端子に前記基準コンデンサを接続する第２のスイッチ回路と、
   前記制御部から供給される第３の制御信号に従って、前記抵抗の第２の端子に前記検出用コンデンサを接続する第３のスイッチ回路と、
   前記制御部から供給される第４の制御信号に従って、前記基準コンデンサ又は前記検出用コンデンサに充電された電荷が放電されるようにする第４のスイッチ回路と、
   前記基準コンデンサ又は前記検出用コンデンサの両端の電圧に基づいてクロック信号を生成する論理回路と、
   第１の期間及び第２の期間において、前記論理回路から出力されるクロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求めるカウンタと、
   をさらに含む、請求項３記載の圧力トランスデューサ。

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