JP2008147325A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、NMOSトランジスタとPMOSトランジスタとを備える半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including an NMOS transistor and a PMOS transistor.
近年の半導体装置の製造方法においては、短チャネル特性の影響やトンネルリークの増大等により、スケーリングによる高性能化が困難になってきている。そこで、これを補う手法の一つとして、MOSトランジスタのチャネル領域に局所的な歪みを発生させることにより、当該MOSトランジスタの性能を向上させる技術が提案されている。局所的な歪みを発生させるにはいくつかの方法が提案されているが、代表的な方法の一つとして、非特許文献1,2に記載されているように、引張応力や圧縮応力を有するシリコン窒化膜を使用する方法がある。この方法では、NMOSトランジスタに対しては引張応力を有するシリコン窒化膜を使用し、PMOSトランジスタには圧縮応力を有するシリコン窒化膜を使用することによって、両トランジスタのキャリア移動度を向上させることができ、各トランジスタの電流駆動能力が向上する。なお、MOSトランジスタに関する技術についての出願については「特願2006−230293号」の出願がある。
In recent semiconductor device manufacturing methods, it has become difficult to achieve high performance by scaling due to the influence of short channel characteristics and an increase in tunnel leakage. Therefore, as one of methods for compensating for this, a technique for improving the performance of the MOS transistor by generating local distortion in the channel region of the MOS transistor has been proposed. Several methods have been proposed to generate local strain, but as one of the representative methods, as described in
上述のように、NMOSトランジスタとPMOSトランジスタとでは、キャリア移動度を向上させるためにシリコン窒化膜に必要な応力の向きが異なり、反対向きの応力が発生した場合には逆にキャリア移動度が低下してしまう。例えば、引張応力を有するシリコン窒化膜をウェハ全面に形成した場合には、NMOSトランジスタの性能は向上するものの、PMOSトランジスタの性能は逆に悪化してしまう。特に、結晶方向が<110>方向のチャネル領域を有するPMOSトランジスタではチャネル移動度の低下が著しい。 As described above, the direction of the stress required for the silicon nitride film differs between the NMOS transistor and the PMOS transistor to improve the carrier mobility, and the carrier mobility decreases when the opposite stress occurs. Resulting in. For example, when a silicon nitride film having tensile stress is formed on the entire surface of the wafer, the performance of the NMOS transistor is improved, but the performance of the PMOS transistor is deteriorated. In particular, in a PMOS transistor having a channel region whose crystal direction is the <110> direction, the channel mobility is significantly reduced.
この問題を解決する手段として、「DSL(Dual Stress Liner)」と呼ばれる、NMOSトランジスタとPMOSトランジスタとで異なる応力を有するシリコン窒化膜を使用する技術が提案されているが、当該技術においては加工上の困難さが問題となる。具体的には、引張応力及び圧縮応力のうち一方の応力を有するシリコン窒化膜を形成した後に、NMOSトランジスタが形成される領域あるいはPMOSトランジスタが形成される領域のシリコン窒化膜を除去する場合において、当該シリコン窒化膜と、半導体基板等の下地の構造との間の選択比を十分に確保することができず、プロセスマージンを十分に確保することが難しいという問題がある。 As a means for solving this problem, a technique called “DSL (Dual Stress Liner)” using a silicon nitride film having different stresses between an NMOS transistor and a PMOS transistor has been proposed. Difficulty is a problem. Specifically, in the case of removing the silicon nitride film in the region where the NMOS transistor is formed or the region where the PMOS transistor is formed after forming the silicon nitride film having one of the tensile stress and the compressive stress, There is a problem in that it is difficult to secure a sufficient process margin because a sufficient selection ratio between the silicon nitride film and a base structure such as a semiconductor substrate cannot be ensured.
そこで、本発明は上述の問題に鑑みて成されたものであり、簡単な製造方法で高性能な半導体装置を得ることが可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above-described problems, and an object thereof is to provide a technique capable of obtaining a high-performance semiconductor device by a simple manufacturing method.
この発明の一実施形態に係る半導体装置の製造方法では、NMOSトランジスタ及びPMOSトランジスタのゲート構造を覆って、半導体基板上に第1のシリコン窒化膜を形成する。次に、第1のシリコン窒化膜上に、シリコン酸化膜と、紫外線を透過しない保護膜としての第2のシリコン窒化膜とを順に形成する。そして、NMOS領域における第2のシリコン窒化膜を除去する。その後、得られた構造の上方から、当該構造に対して紫外線を照射する。これにより、NMOS領域における第1のシリコン窒化膜には紫外線が照射されて、当該第1のシリコン窒化膜の引張応力が増加する。 In the method of manufacturing a semiconductor device according to one embodiment of the present invention, the first silicon nitride film is formed on the semiconductor substrate so as to cover the gate structures of the NMOS transistor and the PMOS transistor. Next, a silicon oxide film and a second silicon nitride film as a protective film that does not transmit ultraviolet light are sequentially formed on the first silicon nitride film. Then, the second silicon nitride film in the NMOS region is removed. Thereafter, the structure is irradiated with ultraviolet rays from above the obtained structure. As a result, the first silicon nitride film in the NMOS region is irradiated with ultraviolet rays, and the tensile stress of the first silicon nitride film increases.
この発明の一実施形態によれば、PMOS領域には紫外線を透過しない保護膜を形成しているため、PMOS領域における第1のシリコン窒化膜には紫外線が照射されない。そのため、NMOS領域の第1のシリコン窒化膜の引張応力だけを増加することができる。したがって、PMOSトランジスタの性能をある程度維持しつつ、NMOSトランジスタの性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。 According to one embodiment of the present invention, since the protective film that does not transmit ultraviolet rays is formed in the PMOS region, the first silicon nitride film in the PMOS region is not irradiated with ultraviolet rays. Therefore, only the tensile stress of the first silicon nitride film in the NMOS region can be increased. Therefore, the performance of the NMOS transistor can be easily improved while maintaining the performance of the PMOS transistor to some extent. As a result, a high-performance semiconductor device can be obtained with a simple manufacturing method.
実施の形態1.
図1〜11は本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態1に係る半導体装置は、NMOSトランジスタが形成されるNMOS領域と、PMOSトランジスタが形成されるPMOS領域とを備えている。図1に示されるように、まず、例えばp型の半導体基板1を準備する。そして、NMOS領域及びPMOS領域における半導体基板1に活性領域を区画する素子分離絶縁膜2を当該半導体基板1に形成する。素子分離絶縁膜2は例えばシリコン酸化膜から成る。
1 to 11 are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps. The semiconductor device according to the first embodiment includes an NMOS region in which an NMOS transistor is formed and a PMOS region in which a PMOS transistor is formed. As shown in FIG. 1, first, for example, a p-
次に、NMOS領域における半導体基板1の活性領域にp型のウェル領域3を形成し、PMOS領域における半導体基板1の活性領域にn型のウェル領域4を形成する。そして、ウェル領域3にNMOSトランジスタ10を形成し、ウェル領域4にPMOSトランジスタ20を形成する。
Next, a p-
NMOSトランジスタ10は、ともにn型の2つのソース・ドレイン領域11と、ゲート構造13とを備えている。2つのソース・ドレイン領域11は、互いに所定距離を成してウェル領域3の上面内に形成されている。各ソース・ドレイン領域11の上端部にはシリサイド12が形成されている。
The
ゲート構造13は、2つのソース・ドレイン領域11の端部を覆いつつ、当該2つのソース・ドレイン領域11で挟まれたウェル領域3の上面上に形成されている。ゲート構造13は、2つのソース・ドレイン領域11で挟まれたウェル領域3の上面上に形成されたゲート絶縁膜14と、ゲート絶縁膜14上に形成されたゲート電極15と、ゲート絶縁膜14及びゲート電極15の側面上に形成されたサイドウォール17とを備えている。ゲート電極15の上端部にはシリサイド16が形成されている。
The
一方で、PMOSトランジスタ20は、ともにp型の2つのソース・ドレイン領域21と、ゲート構造23とを備えている。2つのソース・ドレイン領域21は、互いに所定距離を成してウェル領域4の上面内に形成されている。各ソース・ドレイン領域21の上端部にはシリサイド22が形成されている。
On the other hand, the
ゲート構造23は、2つのソース・ドレイン領域21の端部を覆いつつ、当該2つのソース・ドレイン領域21で挟まれたウェル領域4の上面上に形成されている。ゲート構造23は、2つのソース・ドレイン領域21で挟まれたウェル領域4の上面上に形成されたゲート絶縁膜24と、ゲート絶縁膜24上に形成されたゲート電極25と、ゲート絶縁膜24及びゲート電極25の側面上に形成されたサイドウォール27とを備えている。ゲート電極25の上端部にはシリサイド26が形成されている。
The
半導体基板1は例えばシリコン基板であって、シリサイド12,16,22,26は例えばニッケルシリサイドやコバルトシリサイドである。また、ゲート絶縁膜14,24は例えばシリコン酸化膜であって、サイドウォール17,27は例えばシリコン窒化膜である。そして、ゲート電極15においてシリサイド16を除く部分と、ゲート電極25においてシリサイド26を除く部分とは、それぞれ例えばポリシリコンで形成されている。
The
次に、図2に示されるように、NMOSトランジスタ10のゲート構造13と、PMOSトランジスタ20のゲート構造23とを覆って、半導体基板1上にシリコン窒化膜30を形成する。このシリコン窒化膜30は、後の工程において紫外線が照射されることによってその引張応力が増加するような膜であって、例えばプラズマCVD法を使用して形成することができる。
Next, as shown in FIG. 2, a
なお、シリコン窒化膜30においては、引張応力が0.5GPa以下であり、結合水素濃度、つまりシリコンあるいは窒素に結合している水素の濃度が少なくとも2.0×1022atoms/ccに設定されている方が好ましい。膜中の結合水素濃度は、例えばFT−IR分析法(Fourier Transform Infrared Spectrosopy)を使用して定量的に測定することができる。このようなシリコン窒化膜30は、例えば、シラン系化合物と、窒素(N2)または窒素系化合物とを原料とし、処理温度が200℃以上300℃以下のプラズマCVD法を使用して形成することができる。シラン系化合物としては例えばSiH4が使用され、窒素系化合物としては例えばN20やNH3が使用される。引張応力が0.5GPa以下であり、結合水素濃度が少なくとも2.0×1022atoms/ccに設定されているシリコン窒化膜30に対して紫外線を照射することによって、当該シリコン窒化膜30の引張応力は1.7GPa以上まで向上する。この理由として以下のことが考えられる。
In the
シリコン窒化膜30に対して、紫外線を照射すると、そのエネルギーがシリコン窒化膜30で吸収され、シリコン窒化膜30では架橋反応(クロスリンク)が促進される。そのため、シリコン窒化膜30では、各種結合(シリコンと窒素の結合、シリコンと水素の結合、窒素と水素の結合)が一度切れ、新たな各種結合が生じて、アモルファス構造の再配列が生じる。その結果、シリコン窒化膜30の組成比が局所的に化学量論組成比に近づき、シリコン窒化膜30の引張応力が1.7GPa以上まで向上するものと考えられる。また、膜中のマクロボイド等の欠陥のサイズが減少し、アモルファス構造の再配列が生じて局所的に膜組成比が化学量論組成比に近づくことにより、シリコン窒化膜30の機械的強度が向上するものと思われる。シリコン窒化膜30の引張応力を飛躍的に向上させるためには、初期状態でのシリコン窒化膜30の引張応力と結合水素濃度の値が重要であり、初期状態でのシリコン窒化膜30の引張応力が高かったり、結合水素濃度が少なかったりすると、紫外線を照射したとしても、シリコン窒化膜30の引張応力が1.7GPa以上に向上することはない。
When the
次に図3に示されるように、シリコン窒化膜30上にNSG等のシリコン酸化膜31を形成する。そして、シリコン酸化膜31上に、紫外線を透過しない保護膜を形成する。本実施の形態1では、当該保護膜として、紫外線を透過しないシリコン窒化膜32を使用する。つまり、シリコン窒化膜30上に、シリコン酸化膜31及びシリコン窒化膜32を順に形成する。このようなシリコン窒化膜32は、例えばプラズマCVD法を使用して形成することができる。
Next, as shown in FIG. 3, a
次に図4に示されるように、シリコン窒化膜32上に全面にフォトレジスト33を形成する。そして、図5に示されるように、写真製版技術を使用して、NMOS領域におけるフォトレジスト33を除去する。これにより、NMOS領域におけるシリコン窒化膜32が露出する。
Next, as shown in FIG. 4, a
次に図6に示されるように、フォトレジスト33をマスクに用いて露出しているNMOS領域のシリコン窒化膜32をエッチングで除去する。本実施の形態1では、シリコン窒化膜30上にシリコン窒化膜32を直接形成するのではなく、シリコン窒化膜32との間の選択比が十分に大きいシリコン酸化膜31を介してシリコン窒化膜30上にシリコン窒化膜32を形成しているため、シリコン窒化膜32に対するエッチングをシリコン酸化膜31で停止することができる。したがって、シリコン窒化膜32のエッチングの際に、シリコン窒化膜30がエッチングされることを防止できる。その後、図7に示されるように、フォトレジスト33の残りの部分を除去する。
Next, as shown in FIG. 6, the exposed
次に図8に示されるように、図7の構造の上方から当該構造に対して紫外線100を照射する。PMOS領域では紫外線を透過しないシリコン窒化膜32が設けられているため、PMOS領域におけるシリコン窒化膜30には紫外線は照射されない。一方で、NMOS領域では、シリコン酸化膜31が設けられてはいるものの、当該シリコン酸化膜31では紫外線は透過するため、NMOS領域におけるシリコン窒化膜30には紫外線が照射される。その後、図9に示されるように、PMOS領域のシリコン窒化膜32と、シリコン酸化膜31とを順にエッチングで除去する。
Next, as shown in FIG. 8, the
このように、紫外線に対する保護膜をPMOS領域に形成することによって、NMOS領域におけるシリコン窒化膜32のみに紫外線を照射することができる。その結果、PMOS領域におけるシリコン窒化膜32の引張応力を増加させることなく、NMOS領域におけるシリコン窒化膜32の引張応力を増加させることができる。
Thus, by forming a protective film against ultraviolet rays in the PMOS region, only the
次に図10に示されるように、シリコン窒化膜30上に、例えばシリコン酸化膜から成る層間絶縁膜34を全面に形成する。そして、層間絶縁膜34上に所定の開口パターンを有する図示しないフォトレジストを形成し、当該フォトレジストをマスクに用いて層間絶縁膜34をその上面からエッチングする。このとき、シリコン窒化膜30はエッチングを停止させるストッパ膜として機能するため、シリコン窒化膜30が部分的に露出する。その後、露出したシリコン窒化膜30をエッチングで除去する。これにより、図11に示されるように、NMOS領域においては、層間絶縁膜34の上面から各ソース・ドレイン領域11のシリサイド12に達するコンタクトホール35が層間絶縁膜34内に形成され、PMOS領域においては、層間絶縁膜34の上面から各ソース・ドレイン領域21のシリサイド22に達するコンタクトホール36が層間絶縁膜34内に形成される。
Next, as shown in FIG. 10, an
その後、コンタクトホール35,36をそれぞれ充填するコンタクトプラグ37,38を形成し、層間絶縁膜34上にコンタクトプラグ37,38にそれぞれ接触して配線39,40を形成する。
Thereafter, contact plugs 37 and 38 filling the contact holes 35 and 36 are formed, and wirings 39 and 40 are formed on the
以上のように、本実施の形態1に係る半導体装置の製造方法では、PMOS領域には紫外線を透過しない保護膜(本実施の形態1ではシリコン窒化膜32)を形成しているため、PMOS領域におけるシリコン窒化膜30には紫外線が照射されない。そのため、NMOS領域のシリコン窒化膜30の引張応力だけを増加することができる。したがって、PMOSトランジスタ20の性能をある程度維持しつつ、NMOSトランジスタ10の性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
As described above, in the method of manufacturing the semiconductor device according to the first embodiment, the protective region (
実施の形態2.
図12〜14は本発明の実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態1では、紫外線に対する保護膜としてシリコン窒化膜32を使用していたが、本実施の形態2ではその代わりにフォトレジストを使用する。
12 to 14 are cross-sectional views showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps. In the first embodiment described above, the
まず実施の形態1と同様の製造方法を使用して、上述の図2に示される構造を作製する。そして図12に示されるように、シリコン窒化膜30上に全面にフォトレジスト50を形成する。フォトレジストは一般的に紫外線を透過しないため、このフォトレジスト50を紫外線に対する保護膜として使用する。
First, the structure shown in FIG. 2 is manufactured using the same manufacturing method as in the first embodiment. Then, as shown in FIG. 12, a
次に図13に示されるように、写真製版技術を使用して、NMOS領域におけるフォトレジスト50を除去する。これにより、NMOS領域におけるシリコン窒化膜30が露出する。そして図14に示されるように、図13の構造の上方から当該構造に対して紫外線100を照射する。PMOS領域においては紫外線を透過しないフォトレジスト50が設けられているため、PMOS領域におけるシリコン窒化膜30には紫外線は照射されない。一方で、NMOS領域におけるシリコン窒化膜30は露出しているため、当該シリコン窒化膜30には紫外線が照射される。その後、フォトレジスト50の残りの部分を除去する。以後、実施の形態1と同様にして、層間絶縁膜34、コンタクトホール35,36、コンタクトプラグ37,38及び配線39,40を順次形成する。
Next, as shown in FIG. 13, the photo resist 50 is used to remove the
以上のように、本実施の形態2に係る半導体装置の製造方法においても、PMOS領域には紫外線を透過しない保護膜(本実施の形態2ではフォトレジスト50)を形成しているため、PMOS領域におけるシリコン窒化膜30には紫外線が照射されない。そのため、NMOS領域のシリコン窒化膜30の引張応力だけを増加することができる。したがって、PMOSトランジスタ20の性能をある程度維持しつつ、NMOSトランジスタ10の性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
As described above, also in the manufacturing method of the semiconductor device according to the second embodiment, the protective region that does not transmit ultraviolet light (the
また、上述の実施の形態1では、紫外線に対する保護膜としてシリコン窒化膜32を使用しているため、NMOS領域の保護膜を除去するために、当該保護膜とは別にフォトレジスト33を形成する必要があった。しかしながら、本実施の形態2では、保護膜としてフォトレジスト50を使用しているため、保護膜とは別のフォトレジストは不要であり、NMOS領域の保護膜を除去する際に必要な製造工程を簡素化できる。その結果、より簡単な製造方法で高性能な半導体装置を実現できる。
In the first embodiment, since the
実施の形態3.
図15〜20は本発明の実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態1,2では、PMOS領域におけるシリコン窒化膜30を除去せずに残していたが、本実施の形態3では、当該シリコン窒化膜30を除去して、あらたに圧縮応力を有するシリコン窒化膜をPMOS領域に形成し、高性能なPMOSトランジスタ20を実現する。以下では、実施の形態1に係る半導体装置の製造方法を基本にして本実施の形態3に係る半導体装置の製造方法を説明する。
15 to 20 are cross-sectional views showing the method of manufacturing a semiconductor device according to the third embodiment of the present invention in the order of steps. In the first and second embodiments described above, the
まず実施の形態1と同様の製造方法を使用して、上述の図7に示される構造を作製する。そして、実施の形態1と同様に、図7の構造の上方から当該構造に対して紫外線100を照射する。これにより、PMOS領域におけるシリコン窒化膜30には紫外線は照射されず、NMOS領域におけるシリコン窒化膜30には紫外線が照射される。その後、PMOS領域のシリコン窒化膜32をエッチングで除去する。
First, the structure shown in FIG. 7 is manufactured using the same manufacturing method as in the first embodiment. Then, as in the first embodiment, the structure is irradiated with
次に図15に示されるように、NMOS領域におけるシリコン酸化膜31上にフォトレジスト60を形成する。そして、図16に示されるように、フォトレジスト60をマスクに用いて、PMOS領域におけるシリコン酸化膜31及びシリコン窒化膜30を順にエッチングで除去する。その後、フォトレジスト60を除去する。
Next, as shown in FIG. 15, a
次に図17に示されるように、圧縮応力を有するシリコン窒化膜61を全面に形成する。そして、図18に示されるように、PMOS領域におけるシリコン窒化膜61上にフォトレジスト62を形成する。
Next, as shown in FIG. 17, a
次に、フォトレジスト62をマスクに用いて、NMOS領域におけるシリコン窒化膜61及びシリコン酸化膜31を順にエッチングで除去する。その後、フォトレジスト62を除去する。これにより、図19に示されるように、PMOSトランジスタ20のゲート構造23を覆ってPMOS領域における半導体基板1の上面上に圧縮応力を有するシリコン窒化膜61が形成される。なお、NMOS領域におけるシリコン窒化膜61及びシリコン酸化膜31は完全には除去されずに、NMOS領域におけるPMOS領域との境界付近に残置している。
Next, using the
その後、図20に示されるように、実施の形態1と同様にして、シリコン窒化膜30,61上に層間絶縁膜34を形成し、コンタクトホール35,36、コンタクトプラグ37,38及び配線39,40を順に形成する。
Thereafter, as shown in FIG. 20, an
以上のように、本実施の形態3に係る半導体装置の製造方法では、実施の形態1と同様に、PMOS領域には紫外線を透過しない保護膜を形成しているため、PMOS領域におけるシリコン窒化膜30には紫外線が照射されない。そのため、NMOS領域のシリコン窒化膜30の引張応力だけを増加することができ、高性能なNMOSトランジスタ10を実現することができる。
As described above, in the method of manufacturing a semiconductor device according to the third embodiment, as in the first embodiment, the protective film that does not transmit ultraviolet light is formed in the PMOS region. 30 is not irradiated with ultraviolet rays. Therefore, only the tensile stress of the
また、紫外線が照射されていないシリコン窒化膜では、密度が低くエッチングレートが速いため、PMOS領域におけるシリコン窒化膜30と、半導体基板1などの下地の構造との間の選択比を大きくすることができる。そのため、PMOS領域のシリコン窒化膜30を除去し易くなる。よって、圧縮応力を有するシリコン窒化膜61をPMOS領域に形成して、PMOSトランジスタ20の性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
In addition, since the silicon nitride film not irradiated with ultraviolet rays has a low density and a high etching rate, the selectivity between the
なお、上述の実施の形態2に係る半導体装置の製造方法においても、PMOS領域におけるシリコン窒化膜30を除去して、圧縮応力を有するシリコン窒化膜をあらたにPMOS領域に形成し、高性能なPMOSトランジスタ20を実現することができる。具体的には、まず実施の形態2と同様の製造方法を使用して、上述の図13に示される構造を作製する。そして、実施の形態2と同様に、図13の構造の上方から当該構造に対して紫外線100を照射する。これにより、PMOS領域におけるシリコン窒化膜30には紫外線は照射されず、NMOS領域におけるシリコン窒化膜30には紫外線が照射される。その後、PMOS領域のフォトレジスト50を除去する。
In the semiconductor device manufacturing method according to the second embodiment described above, the
次に図21に示されるように、シリコン窒化膜30上に全面に上述のシリコン酸化膜31を形成し、NMOS領域におけるシリコン酸化膜31上にフォトレジスト60を形成する。その後、上述の図16,17に示されるように、PMOS領域におけるシリコン酸化膜31及びシリコン窒化膜30を順に除去して、全面に圧縮応力を有するシリコン窒化膜61を形成する。そして、上述の図18,19に示されるように、NMOS領域におけるシリコン窒化膜61及びシリコン酸化膜31とフォトレジスト62とを除去する。その後、上述の図20に示されるように、層間絶縁膜34、コンタクトホール35,36、コンタクトプラグ37,38及び配線39,40を順次形成する。
Next, as shown in FIG. 21, the above-described
このように、紫外線100に対する保護膜としてフォトレジスト50を使用する場合であっても、PMOSトランジスタ20の性能を簡単に向上することができ、簡単な製造方法で高性能な半導体装置を得ることができる。
Thus, even when the
1 半導体基板、10 NMOSトランジスタ、20 PMOSトランジスタ、13,23 ゲート構造、30,32,61 シリコン窒化膜、33,50 フォトレジスト、34 層間絶縁膜、100 紫外線。
DESCRIPTION OF
Claims (5)
(a)半導体基板を準備する工程と、
(b)前記NMOS領域における前記半導体基板の上面上に前記NMOSトランジスタのゲート構造を形成する工程と、
(c)前記PMOS領域における前記半導体基板の上面上に前記PMOSトランジスタのゲート構造を形成する工程と、
(d)前記NMOSトランジスタ及び前記PMOSトランジスタの前記ゲート構造を覆って前記半導体基板上にシリコン窒化膜を形成する工程と、
(e)前記PMOS領域における前記シリコン窒化膜上に、紫外線を透過しない保護膜を形成する工程と、
(f)前記工程(e)の後に得られる構造の上方から、当該構造に対して紫外線を照射する工程と、
(g)前記工程(f)の後に前記保護膜を除去する工程と
を備え、
前記工程(f)では、前記NMOS領域における前記シリコン窒化膜に対して前記紫外線が照射され、前記NMOS領域における前記シリコン窒化膜の引張応力が増加する、半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising an NMOS region in which an NMOS transistor is formed and a PMOS region in which a PMOS transistor is formed,
(A) preparing a semiconductor substrate;
(B) forming a gate structure of the NMOS transistor on the upper surface of the semiconductor substrate in the NMOS region;
(C) forming a gate structure of the PMOS transistor on the upper surface of the semiconductor substrate in the PMOS region;
(D) forming a silicon nitride film on the semiconductor substrate so as to cover the gate structures of the NMOS transistor and the PMOS transistor;
(E) forming a protective film that does not transmit ultraviolet light on the silicon nitride film in the PMOS region;
(F) irradiating the structure with ultraviolet light from above the structure obtained after the step (e);
(G) a step of removing the protective film after the step (f),
In the step (f), the ultraviolet light is irradiated to the silicon nitride film in the NMOS region, and the tensile stress of the silicon nitride film in the NMOS region is increased.
前記工程(e)は、
(e−1)前記工程(d)の後に得られる構造上に全面に第2のシリコン窒化膜を前記保護膜として形成する工程と、
(e−2)前記第2のシリコン窒化膜上に全面にフォトレジストを形成する工程と、
(e−3)前記NMOS領域における前記フォトレジストを除去する工程と、
(e−4)前記工程(e−3)の後に、前記フォトレジストから露出する前記NMOS領域における前記第2のシリコン窒化膜を除去する工程と、
(e−5)前記フォトレジストの残りの部分を除去する工程と
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The step (e)
(E-1) forming a second silicon nitride film as the protective film on the entire surface on the structure obtained after the step (d);
(E-2) forming a photoresist on the entire surface of the second silicon nitride film;
(E-3) removing the photoresist in the NMOS region;
(E-4) After the step (e-3), removing the second silicon nitride film in the NMOS region exposed from the photoresist;
(E-5) A method for manufacturing a semiconductor device, comprising: removing a remaining portion of the photoresist.
前記工程(e)は、
(e−1)前記工程(d)の後に得られる構造上に全面にフォトレジストを前記保護膜として形成する工程と、
(e−2)前記NMOS領域における前記フォトレジストを除去する工程と
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
The step (e)
(E-1) forming a photoresist as the protective film on the entire surface on the structure obtained after the step (d);
(E-2) A method for manufacturing a semiconductor device, comprising: removing the photoresist in the NMOS region.
(h)前記工程(g)の後に、前記シリコン窒化膜上に層間絶縁膜を形成する工程をさらに備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
(H) A method for manufacturing a semiconductor device, further comprising a step of forming an interlayer insulating film on the silicon nitride film after the step (g).
(h)前記工程(g)の後に、前記PMOS領域における前記シリコン窒化膜を除去する工程と、
(i)前記工程(h)の後に、前記PMOSトランジスタの前記ゲート構造を覆って前記PMOS領域における前記半導体基板の上面上に、圧縮応力を有する第2のシリコン窒化膜を形成する工程と、
(j)前記シリコン窒化膜上及び前記第2のシリコン窒化膜上に層間絶縁膜を形成する工程と
をさらに備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
(H) after the step (g), removing the silicon nitride film in the PMOS region;
(I) after the step (h), forming a second silicon nitride film having compressive stress on the upper surface of the semiconductor substrate in the PMOS region so as to cover the gate structure of the PMOS transistor;
(J) A method of manufacturing a semiconductor device, further comprising: forming an interlayer insulating film on the silicon nitride film and the second silicon nitride film.
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- 2006-12-08 JP JP2006331447A patent/JP2008147325A/en active Pending
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