JP2008145317A - 半導体試験装置 - Google Patents

Abstract

【課題】トータルの試験時間を短縮して試験全体の効率の向上を図るとともに、コストの低減を実現した半導体試験装置を提供する。
【解決手段】半導体試験装置１００では、複数回実行されるうちの所定回目のファンクションテストにおいて、各ＤＵＴのマッチ時間を計測し、ＤＵＴの収量の分布を統計する処理を行い各マッチ時間ごとに試験効率値を算出する処理を行う。そして、各マッチ時間ごとの試験効率値のそれぞれを基準試験効率値と比較して基準試験効率値を超える数値の中で最適値となる試験効率値と、この試験効率値に対応するマッチ時間を検出し、マッチタイムアウト時間に設定する処理を行う。
【選択図】図５

Description

本発明は、メモリデバイスやＩＣデバイス等の半導体デバイスを試験する半導体試験装置に係り、特に、半導体デバイスの試験を効率よく行う回路構成に関するものである。

従来より、メモリデバイスやＩＣデバイス等の半導体デバイスである被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を入力して動作を試験する半導体試験装置では、ウエハ上に形成された複数のＤＵＴやパッケージ化された複数のＤＵＴに対して、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓｅ）等の機能を動作させる試験信号を出力し、個々のＤＵＴについてページもしくはブロック単位で動作確認（マッチ）をとる機能試験が行われている。このような機能試験では、同時測定する全てのＤＵＴに対してマッチがとれるまで進行を待ち、その上で正常にマッチがとれないページもしくはブロックを不良と判定する。そして、不良ページ又は不良ブロックがある一定数を超えたＤＵＴは不良品と判断される。

以下の特許文献１に記載された半導体試験装置は、コマンドパターンマッチ回路と、タイマ回路と、試験中のデバイスの判定変化点を検知するべく良品判定信号の論理積をとるアンド回路を備えている。また、タイマ回路の出力信号とアンド回路との論理和をとるオア回路と、このオア回路の出力信号により、パターンシーケンス制御動作を変化させるパターンシーケンス制御回路を備えている。そして、被試験デバイスの特定のモード処理又は試験を実行する場合には、同時試験中の全被試験デバイスのピンの出力変化をモニタし、デバイスの良品信号を検出して最短時間で判定処理を終了する。同一判定処理が２回目以上繰り返される場合には、１回目の処理での既知の不良デバイスの判定を無効とし、判定処理時間を短縮して試験時間の短縮を図っている（例えば、特許文献１参照。）。
特開平１０−３００８１２号公報（図１）

しかしながら、特許文献１に記載された半導体試験装置では、１回目の処理での既知の不良デバイスの判定が繰り返された場合にこれを無効としているが、不良デバイスと判定されていない場合に、デバイスの良品信号が検出されるまでの判定処理が遅くなって長時間が経過した場合には、判定処理時間が短縮されず試験時間の短縮が図れないという問題があった。

同時測定する複数のＤＵＴに対して、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓｅ）等の機能を動作させる試験信号を同時に出力してマッチをとるファンクション試験では、マッチがとれるまでのマッチ時間がＤＵＴごとに異なっており、平均的な時間内ではマッチがとれないもの、つまり、最終的に良品（Ｐａｓｓ）と判定されるまでのマッチ時間が比較的長くなったＤＵＴが存在すると、複数のＤＵＴ間でのマッチ時間差が大きくなる場合がある。この場合、多くのＤＵＴが平均的なマッチ時間内で試験が終了していても、マッチ時間が長くなったＤＵＴでマッチがとれるまで待たなければならず、これを待っている間の時間が無駄になり、それだけファンクション試験全体の進行が遅延してしまう。

そこで、本発明は、マッチタイムアウト時間を短縮して試験全体の効率の向上を図るとともに、コストの低減を実現した半導体試験装置を提供することを課題とする。

以上のような課題を達成するために、本発明に係る半導体試験装置は、複数の被試験対象に対してそれぞれ複数回実行されるうちの所定回目の試験について、予め定められたマッチタイムアウト時間内にマッチがとれるまでのマッチ時間を被試験対象ごとに計測する時間計測手段と、マッチがとれた被試験対象の数量と前記時間計測手段により計測されたマッチ時間とに基づいて、単位時間当たりにマッチがとれる被試験対象の数量を試験効率値として算出し、この試験効率値を最適とするマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする。

このような構成によれば、所定回目で計測したマッチ時間から試験効率値を予測的に算出し、この試験効率値が最適となるマッチ時間を所定回目以降のマッチタイムアウト時間に設定することにより、機能試験の全体時間に対して大きな割合を占めるマッチタイムアウト時間を短縮して試験全体の効率の向上を図ることができる。また、マッチタイムアウト時間が短縮されて試験全体の効率が向上するとともに、単位時間当たりにマッチがとれる被試験対象の数量を最適化できるため、試験コストの低減を実現できる。

また、本発明にかかる他の半導体試験装置は、複数の被試験対象に対してそれぞれ所定の試験を行い、予め定められたマッチタイムアウト時間内にマッチがとれたか否かによって被試験対象ごとの良否を判定する半導体試験装置において、複数回実行されるうちの所定回目の試験時に、前記マッチタイムアウト時間内にマッチがとれるまでのマッチ時間を被試験対象ごとに計測する時間計測手段と、前記時間計測手段により計測された被試験対象ごとのマッチ時間に基づいて、試験を複数回行った場合にマッチがとれる被試験対象の数量と各マッチ時間との関係から単位時間当たりにマッチがとれる被試験対象の数量を試験効率値として算出する効率算出手段と、前記効率算出手段により算出される試験効率値を最大にするマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間として設定する時間設定手段とを備えたことを特徴とする。

このような構成によれば、時間設定手段が試験効率値の最大値に対応するマッチ時間を所定回目以降のマッチタイムアウト時間に設定することにより、例えば全ての被試験対象のマッチがとれるまでに要する時間をマッチタイムアウト時間に設定した場合と比較して、マッチタイムアウト時間が短縮されて試験全体の効率の向上を図ることができる。この場合、マッチ時間が極端に長くなる傾向にある被試験対象については、所定回目以降の試験で切り捨てられる（マッチがとれない）ことになるものの、その分を補うだけの試験効率値が得られるため、結果的に単位時間あたりにマッチがとれる被試験対象の数量が高まることになる。また、所定回目以降はマッチタイムアウト時間が短縮されて試験全体の時間が短縮される結果、試験全体としてのコストの低減を実現できる。

さらに、本発明に係る他の半導体試験装置は、複数の被試験対象に対してそれぞれ所定の試験を行い、予め定められたマッチタイムアウト時間内にマッチがとれたか否かによって被試験対象ごとの良否を判定する半導体試験装置において、複数回実行されるうちの所定回目の試験時に、前記マッチタイムアウト時間内にマッチがとれるまでのマッチ時間を被試験対象ごとに計測する時間計測手段と、前記時間計測手段により計測された被試験対象ごとのマッチ時間に基づいて、試験を複数回行った場合にマッチがとれる被試験対象の数量と各マッチ時間との関係から単位時間当たりにマッチがとれる被試験対象の数量を試験効率値として算出する効率算出手段と、前記効率算出手段により算出される試験効率値を、予め最長に定められたマッチタイムアウト時間を用いて試験を行った場合に算出される値よりも上回らせるのに必要なマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする。

このような構成によれば、時間設定手段が試験効率値の最大値に対応するマッチ時間を所定回目以降のマッチタイムアウト時間に設定することにより、１回の試験でなるべく多くの被試験対象のマッチがとれる最長時間をマッチタイムアウト時間とした場合と比較して、マッチタイムアウト時間が短縮されて試験全体の効率の向上を図ることができる。この場合も同様に、マッチ時間が極端に長くなる傾向にある被試験対象については、所定回目以降の試験で切り捨てられる（マッチがとれない）ことになるものの、その分を補って最大の試験効率値が得られるため、結果的に単位時間あたりにマッチがとれる被試験対象の数量が最大になることになる。また同様に、所定回目以降はマッチタイムアウト時間が短縮されて試験全体の時間が短縮される結果、試験全体としてのコストの低減を実現できる。

本発明の半導体試験装置において、時間設定手段は、ユーザにより指定された任意のマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間として設定可能である。

このような構成によれば、時間設定手段がユーザにより指定されたマッチ時間を所定回目以降のマッチタイムアウト時間に設定することにより、そのときの試験効率値を任意に調整することができる。このため、例えば全ての被試験対象のマッチがとれるまでの時間をマッチタイムアウト時間とした場合と比較して短いマッチタイムアウト時間で試験を行うことができるため、全体の試験時間が短縮されて効率の向上を図ることができる。また、より試験効率値の良いマッチタイムアウト時間を用いることで単位時間当たりにマッチがとれる被試験対象の数量が向上する結果、全体としてコストの低減を実現できる。

また、上述の半導体試験装置において、時間計測手段は、複数回実行されるうちの初回目の試験において、被試験対象ごとのマッチ時間を計測することとしても良い。このような構成によれば、時間設定手段が設定したマッチタイムアウト時間で効率良く、かつコストの低減を図りながら２回目以降の試験を行うことができるため、可能な限りトータルでの試験時間を短縮化することができる。

本発明に係る半導体試験装置によれば、試験全体の時間短縮とともに試験効率の向上を図り、コストの低減を実現することができる。

以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は本実施の形態における半導体試験装置１００の全体構成を示す説明図である。半導体試験装置１００は、１度のタッチダウンにより複数の被試験対象（以下、ＤＵＴと称する。）にテストヘッドを接続し、これらＤＵＴに対して機能動作を試験するファンクションテストを複数回行い、各ＤＵＴからマッチをとって正常な動作確認を行うための装置である。ＤＵＴは、例えばウエハ上に形成されていてもよいし、あるいは、個々にパッケージ化された後のものであってもよい。

半導体試験装置１００は、同時測定する複数のＤＵＴ１，ＤＵＴ２，ＤＵＴ３，ＤＵＴ４，ＤＵＴ５，・・・に対して同時に試験信号を出力する試験を複数回実行するテスト実行部１０１を備えている。このテスト実行部１０１は、例えばＡＬＰＧ回路（Algorithmic Pattern Generator）を内蔵し、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓｅ）等の機能動作を試験する試験信号を複数のＤＵＴ１，ＤＵＴ２，ＤＵＴ３，ＤＵＴ４，ＤＵＴ５，・・・に対して出力するファンクションテストを複数回実行する機能を有する。

また、半導体試験装置１００は、各ＤＵＴでのファンクションテストにおけるのマッチ時間を計測するマッチ時間計測部１０２を備えている。マッチ時間計測部１０２は、主として以下の３つの機能を有する。

（１）マッチ時間計測部１０２は、各ＤＵＴのブロックについて、マッチ時間の長い方から数えて「予備ブロック数＋１個」分のマッチ時間を記憶する。例えば、ＤＵＴに予備ブロックがＮ個ある場合、ブロックごとのマッチ時間について、その長い方から数えて「Ｎ＋１個」分のマッチ時間を記憶する。

（２）またマッチ時間計測部１０２は、マッチ時間の長い順でみて「予備ブロック数＋１」番目のマッチ時間をＰａｓｓ／Ｆａｉｌ境界のマッチタイムアウト時間として算出する。
例えば、あるＤＵＴが合計１０個のブロックを持ち、それらのマッチ時間が長い順でみて１番目のブロックで２０００μｓを超え、２番目に長いブロックで１５００μｓを超えており、３番目以降の８ブロックが概ね１０００μｓ以下のマッチ時間であったとする。このＤＵＴの予備ブロック数を２とすると、２ブロックまで不良でもこのＤＵＴはＰａｓｓ（良品）と判定されるが、マッチ時間の長い順でみて「２＋１」＝３番目に長いマッチ時間を要したブロックがマッチタイムアウトした場合、このＤＵＴはＦａｉｌ（不良品）とみなされる。したがってこの例では、３番目に長いマッチ時間を要したブロックのマッチ時間（１０００μｓ付近）がＰａｓｓ／Ｆａｉｌ境界のマッチタイムアウト時間として算出される。

（３）そしてマッチ時間計測部１０２は、ＤＵＴごとのファンクションテストに要した時間を記憶する。

さらに、半導体試験装置１００は、これら以外にマッチ時間計測部１０２が計測した各ＤＵＴごとのマッチ時間を記憶するマッチ時間データメモリ１０３と、マッチ時間データメモリ１０３に記憶された各ＤＵＴごとのマッチ時間に基づいて演算を行い単位時間当たりのＤＵＴの収量（マッチがとれた数量）を示す試験効率値を算出する試験効率演算部１０４を備えている。試験効率演算部１０４は、マッチ時間データメモリ１０３から各ＤＵＴごとのマッチ時間のデータを読み出し、図３に示すように、これらのデータに基づいて各マッチ時間ごとに収集されたＤＵＴの収量をプロットする統計処理を行い、この統計処理結果のデータを用いて単位時間当たりのＤＵＴの収量を示す試験効率値を算出する機能を有する。

半導体試験装置１００は、マッチ時間の最大値とこの最大値に基づいて算出された試験効率値を検出する最大マッチ時間検出部１０５を備えている。最大マッチ時間検出部１０５は、試験効率演算部１０４が算出した各マッチ時間ごとの試験効率値のうち、マッチがとれた最後のＤＵＴのマッチ時間、即ちマッチ時間の最大値と、この最大値に基づいて算出された試験効率値を示す基準試験効率値を検出する機能を有する。

半導体試験装置１００は、最適な試験効率値に対応するマッチ時間をマッチタイムアウト時間に設定するマッチタイムアウト設定部１０６を備えている。マッチタイムアウト設定部１０６は、試験効率演算部１０４が算出した各マッチ時間ごとの試験効率値を、最大マッチ時間検出部１０５が検出した基準試験効率値と比較する処理を行い、基準試験効率値を超える試験効率値の最大値を最適な試験効率値として、この最大値に対応するマッチ時間をマッチタイムアウト時間に設定する機能を有する。ここで、マッチタイムアウト時間とはＤＵＴでマッチをとる時間の上限を示す時間である。マッチ時間がマッチタイムアウト時間を超えるＤＵＴ、即ちマッチタイムアウト時間を経過してもマッチがとれないページあるいはブロックが一定数を超えるＤＵＴはＦａｉｌ品として処理される。

また、マッチタイムアウト設定部１０６は、操作部１０８を用いたユーザの選択操作に応じて試験効率演算部１０４が算出した各マッチ時間ごとの試験効率値のうち、ユーザによって選択操作された試験効率値に対応するマッチ時間をマッチタイムアウト時間に設定する機能を有する。マッチタイムアウト設定部１０６が設定したマッチタイムアウト時間の情報は、図４に示すように、各ＤＵＴに出力され、例えば２回目等の所定回目以降のファンクションテストにおいてマッチをとる際に設定される。

半導体試験装置１００は、マッチ時間や試験効率値等のデータを画面表示するディスプレイ画面等の画面表示部１０７と、ユーザが選択操作等を行うための操作部１０８（例えばキーボード、マウス等のユーザインタフェース）を備えている。

続いて、本実施の形態における半導体試験装置１００の動作について、図５に示すフローチャートを用いて説明する。

ステップＳ２０１：半導体試験装置１００は、テスト実行部１０１により同時測定する複数のＤＵＴのファンクションテストを開始する。半導体試験装置１００は、テスト実行部１０１（ＡＬＰＧ）によりＤＵＴ１〜ＤＵＴ１５に対して試験信号を出力する。各ＤＵＴでは、テスト実行部１０１からの試験信号がパターン回路を走行して、機能動作が行われる。

ステップＳ２０２：半導体試験装置１００は、複数回実行されるうちの初回目のファンクションテストにおいて、マッチ時間計測部１０２によりＤＵＴ１〜ＤＵＴ１５のマッチ時間を計測する処理を行う。図２に示すように、半導体試験装置１００は、マッチ時間計測部１０２により各ＤＵＴからマッチ開始信号が出力されたことに応じてマッチ時間の計測を開始し、各ＤＵＴからマッチがとれた後にマッチ完了信号が出力されたそれぞれの時点で各ＤＵＴごとのマッチ時間の計測を終了する。

例えば、ＤＵＴ１からマッチ開始信号が出力されてマッチ完了信号が出力されるまでの時間をマッチごとに記憶しておき、その結果としてＰａｓｓ／Ｆａｉｌの境界が１０００μｓと計測された場合には、ＤＵＴ１のマッチ時間を１０００μｓとする。そして、このようにして計測した各ＤＵＴごとのマッチ時間をマッチ時間データメモリ１０３に記憶させる。マッチ時間データメモリ１０３では、各ＤＵＴに対応してマッチ時間がリスト形式で保存される。

ステップＳ２０３：半導体試験装置１００は、試験効率演算部１０４により各ＤＵＴごとのマッチ時間のデータに基づいて、ＤＵＴの収量をプロットする統計処理を行う。図３に示すように、半導体試験装置１００は、試験効率演算部１０４によりマッチ時間データメモリ１０３から各ＤＵＴごとのマッチ時間のデータを読み出し、それぞれのマッチ時間の時点でのＤＵＴの収量をプロットして、各マッチ時間ごとのＤＵＴの収量の分布を統計する処理を行う。

なお、半導体試験装置１００は、統計処理によってプロットした各マッチ時間ごとのＤＵＴの収量に基づいて、図８に示すように、収量を示すグラフを作成し画面表示部１０７に表示する。

ステップＳ２０４：半導体試験装置１００は、試験効率演算部１０４により統計処理結果のデータを用いて、各マッチ時間ごとに試験効率値を算出する処理を行う。半導体試験装置１００は、試験効率演算部１０４により統計処理によってプロットした各マッチ時間ごとのＤＵＴの収量のデータに基づいて、以下の数式１（数１）で示す関係式によりマッチタイムアウト時間をＴとした場合のＤＵＴの収量の合計を算出する処理を行う。

なお、ここで、Ａｔはタイムアウト値ｔのときのＤＵＴの収量を示す。

一方、各々のブロックでのマッチ時間を長い順にＴ_１，Ｔ_２，Ｔ_３，・・・とし、新規のマッチタイムアウト時間をＴとして、そのうちｍ番目までがマッチタイムアウト時間Ｔを上回る場合、短縮できる時間は以下の数式２（数２）で表すことができる。

これにより、元のテスト全体時間をＳ_{ｏｒｉｇｉｎａｌ}とすると、予想テスト時間は、以下の数式３（数３）で示す関係式により表される。

したがって、試験効率演算部１０４は、マッチタイムアウト時間Ｔでの試験効率値（予想される単位時間あたりの収量）を以下の数式４（数４）で示す関係式により算出する処理を行う。

ただし、ここでは複数のＤＵＴについて同時測定であることから、予想テスト時間（数式３）はテスト時間の最も長いＤＵＴについての値を使用する。

数式４のマッチタイムアウト時間Ｔの数値に、各マッチ時間を順次代入していくことで各マッチ時間ごとの試験効率値を算出することができる。そして、このようにして算出された試験効率値が各マッチ時間ごとに対応付けてマッチ時間データメモリ１０３に記憶される。

なお、半導体試験装置１００は、数式４で示す関係式に各マッチ時間を順次代入して算出した各マッチ時間ごとの試験効率値に基づいて、図９に示すように、試験効率値を示すグラフを作成し、これを画面表示部１０７に表示する。

ステップＳ２０５：半導体試験装置１００は、最大マッチ時間検出部１０５、マッチタイムアウト設定部１０６によりマッチ時間の最大値での基準試験効率値を上回る試験効率値に対応するマッチ時間を検出する処理を行う。半導体試験装置１００は、最大マッチ時間検出部１０５によりマッチタイムアウト時間の初期値であるマッチ時間の最大値と、この最大値に基づいて算出された基準試験効率値をマッチ時間データメモリ１０３から読み出す。

そして、図３に示すように半導体試験装置１００は、マッチタイムアウト設定部１０６によりマッチ時間データメモリ１０３に記憶された各マッチ時間ごとの試験効率値のそれぞれを基準試験効率値と比較する処理を行い、基準試験効率値を超える数値であり最大値となる試験効率値と、この試験効率値に対応するマッチ時間を検出してマッチ時間データメモリ１０３から読み出す処理を行う。

例えば、ユーザが指定した元のマッチタイムアウト時間の試験効率値を１００とする。このときのマッチ時間の最大値が１０００μｓ、基準試験効率値は１００である。演算の結果、基準試験効率値を超えて最大値となる試験効率値が１３０、この試験効率値に対応するマッチ時間が６００μｓである場合には、これらの試験効率値１３０、マッチ時間６００μｓのデータをマッチ時間データメモリ１０３から読み出す。

なお、半導体試験装置１００は、図９に示すように、最大値となる試験効率値とこの試験効率値に対応するマッチ時間で示す点Ｐをプロットし画面表示部１０７に表示する。

ステップＳ２０６：半導体試験装置１００は、マッチタイムアウト設定部１０６により試験効率値の最大値を最適な試験効率値として、この最大値に対応するマッチ時間をマッチタイムアウト時間に設定する処理を行う。図３、図４に示すように、半導体試験装置１００は、マッチタイムアウト設定部１０６によりステップＳ２０５でマッチ時間データメモリ１０３から読み出した試験効率値の最大値に対応するマッチ時間を自動的にファンクションテストにおけるマッチタイムアウト時間に設定し、各ＤＵＴに出力する処理を行う。

例えば、最大値となる試験効率値１３０に対応するマッチ時間としてマッチ時間データメモリ１０３から読み出したマッチ時間６００μｓのデータをマッチタイムアウト時間に設定し、各ＤＵＴに出力する。

また、ここでユーザが図９に示すグラフ等を参照し、操作部１０８を用いてマッチ時間データメモリ１０３に記憶された試験効率値のうち、いずれかの数値を選択操作した場合には、半導体試験装置１００は、マッチタイムアウト設定部１０６によりこの選択操作された試験効率値に対応するマッチ時間をマッチタイムアウト時間に設定し、各ＤＵＴに出力する処理を行う。

ステップＳ２０７：半導体試験装置１００は、テスト実行部１０１によりマッチタイムアウト設定部１０６が設定したマッチタイムアウト時間で２回目以降のファンクションテストを続けて実行する。また２回目以降にも、必要に応じて再計算を行うことが可能である。

以上のように、本実施の形態における半導体試験装置１００では、複数回実行されるうちの初回目のファンクションテストにおいて、各ＤＵＴのマッチ時間を計測し、ＤＵＴの収量の分布を統計する処理を行って各マッチ時間ごとに試験効率値を算出する処理を行う。そして、各マッチ時間ごとの試験効率値のそれぞれを基準試験効率値と比較して基準試験効率値を超える数値であり最大値となる試験効率値と、この試験効率値に対応するマッチ時間を検出し、マッチタイムアウト時間に設定する処理を行う。

このため、マッチタイムアウト時間の初期値よりも短く、かつ、基準試験効率値を超える数値であり最大値となる試験効率値に対応するマッチ時間を設定して、２回目以降のマッチタイムアウト時間を短縮することができる。これにより、図７に示すように、ファンクションテストの全体時間に対して大きな割合を占めるマッチタイムアウト時間を短縮してファンクションテスト全体の効率の向上を図ることができる。

なお、ユーザが操作部１０８を用いて選択操作した試験効率値に対応するマッチ時間を設定しても２回目以降のマッチタイムアウト時間を短縮することができ、ファンクションテスト全体の効率の向上を図ることができる。

また、マッチタイムアウト時間が短縮されてファンクションテスト全体の効率が向上するとともに、基準試験効率値を超えた試験効率値となって単位時間当たりのＤＵＴの収量が向上し、その結果コストの低減を実現できる。

〔他の実施の形態〕
上述の実施の形態においては、図６に示すように、１回のファンクションテストごとにＰａｓｓとなる全てのＤＵＴについてマッチがとれるまで待機し、それからテスト実行部１０１がその回以降のファンクションテストを実行していたが、これに限られず、図１０に示すように、１回のファンクションテストごとに全てのＤＵＴでマッチがとれるまで待機せずに各ＤＵＴで個別に続けてその回以降のファンクションテストを実行していく場合にも、半導体試験装置１００を用いることができる。このようにすることで、各ＤＵＴで個別にマッチタイムアウト設定部１０６が設定したマッチタイムアウト時間でテストを行っていき、各ＤＵＴで複数回全てのファンクションテストが終了した時の全体時間を短縮して効率の向上を図ることができる。

なお、一実施形態では半導体メモリをＤＵＴの例として挙げているが、システムＬＳＩ（ＳＯＣ）等のファンクションテストに本発明の半導体試験装置を適用することはもちろん可能である。

本実施形態における半導体試験装置の構成を示す説明図である。 本実施形態における半導体試験装置のマッチ時間を計測する様子を示す説明図である。 本実施形態における半導体試験装置の試験効率値を算出する様子を示す説明図である。 本実施形態における半導体試験装置のマッチタイムアウト時間を設定する様子を示す説明図である。 本実施形態における半導体試験装置の動作を示すフローチャートである。 本実施形態における半導体試験装置の各ＤＵＴのマッチ時間を示す説明図である。 本実施形態における半導体試験装置のテストの全体時間を示す説明図である。 本実施形態における半導体試験装置のＤＵＴ収量のグラフを示す説明図である。 本実施形態における半導体試験装置の試験効率値のグラフを示す説明図である。 他の実施形態における半導体試験装置の各ＤＵＴのマッチ時間を示す説明図である。

符号の説明

１００ 半導体試験装置
１０１ テスト実行部
１０２ マッチ時間計測部
１０３ マッチ時間データメモリ
１０４ 試験効率演算部
１０５ 最大マッチ時間検出部
１０６ マッチタイムアウト設定部
１０７ 画面表示部
１０８ 操作部

Claims (5)

1. 複数の被試験対象に対してそれぞれ複数回実行されるうちの所定回目の試験について、予め定められたマッチタイムアウト時間内にマッチがとれるまでのマッチ時間を被試験対象ごとに計測する時間計測手段と、
   マッチがとれた被試験対象の数量と前記時間計測手段により計測されたマッチ時間とに基づいて、単位時間当たりにマッチがとれる被試験対象の数量を試験効率値として算出し、この試験効率値を最適とするマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする半導体試験装置。
2. 複数の被試験対象に対してそれぞれ所定の試験を行い、予め定められたマッチタイムアウト時間内にマッチがとれたか否かによって被試験対象ごとの良否を判定する半導体試験装置において、
   複数回実行されるうちの所定回目の試験時に、前記マッチタイムアウト時間内にマッチがとれるまでのマッチ時間を被試験対象ごとに計測する時間計測手段と、
   前記時間計測手段により計測された被試験対象ごとのマッチ時間に基づいて、試験を複数回行った場合にマッチがとれる被試験対象の数量と各マッチ時間との関係から単位時間当たりにマッチがとれる被試験対象の数量を試験効率値として算出する効率算出手段と、
   前記効率算出手段により算出される試験効率値を最大にするマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間として設定する時間設定手段とを備えたことを特徴とする半導体試験装置。
3. 複数の被試験対象に対してそれぞれ所定の試験を行い、予め定められたマッチタイムアウト時間内にマッチがとれたか否かによって被試験対象ごとの良否を判定する半導体試験装置において、
   複数回実行されるうちの所定回目の試験時に、前記マッチタイムアウト時間内にマッチがとれるまでのマッチ時間を被試験対象ごとに計測する時間計測手段と、
   前記時間計測手段により計測された被試験対象ごとのマッチ時間に基づいて、試験を複数回行った場合にマッチがとれる被試験対象の数量と各マッチ時間との関係から単位時間当たりにマッチがとれる被試験対象の数量を試験効率値として算出する効率算出手段と、
   前記効率算出手段により算出される試験効率値を、予め最長に定められたマッチタイムアウト時間を用いて試験を行った場合に算出される値よりも上回らせるのに必要なマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする半導体試験装置。
4. 請求項２又は３記載の半導体試験装置において、
   前記時間設定手段は、ユーザにより指定された任意のマッチ時間を所定回目以降の試験におけるマッチタイムアウト時間として設定可能であることを特徴とする半導体試験装置。
5. 請求項２から４のいずれかに記載の半導体試験装置において、
   前記時間計測手段は、複数回実行されるうちの初回目の試験時に被試験対象ごとのマッチ時間を計測することを特徴とする半導体試験装置。

Images