JP2008141305A - 負荷素子駆動回路装置 - Google Patents

Abstract

【課題】 基準クロック信号が高速化した場合でも、確実にシフトレジスタのシフトデータを誤り無くラッチ回路でラッチさせること。
【解決手段】 負荷素子駆動回路装置１０Ａは、基準クロック信号ＣＬＫのクロックパルスの計数値が４８になったときに、１クロック周期に相当する期間だけイネーブル信号enableを出力するカウンタ１６Ａと、シフトレジスタ１２とラッチ回路１４との間に挿入された選択回路２２と有する。選択回路２２は、イネーブル信号が無いときには、第１乃至第４８のラッチセルの内容をそれぞれ第１乃至第４８の選択データとして選択し、イネーブル信号が有るときには、第１乃至第４８のシフトデータをそれぞれ第１乃至第Ｎの選択データとして選択する。ラッチ回路１４は、基準クロック信号ＣＬＫに同期して第１乃至第Ｎの選択データを第１乃至第ＮのラッチセルＬＡ_１〜ＬＡ_４８にラッチする。
【選択図】 図５

Description

本発明は、プリンタのＬＥＤ（発光ダイオード）等の負荷素子を駆動するための負荷素子駆動回路装置に関する。

印字用のサーマルヘッド、ＬＥＤプリントヘッド等の印字素子を駆動する印字素子駆動回路装置が知られている（例えば、特許文献１参照）。この特許文献１に開示された印字素子駆動回路装置は、複数個の印字素子と、ＩＣ回路装置とを備える。ＩＣ回路装置は、印字すべきデータを入力に受け、外部からのクロック信号とともに前記データをビットシリアルにシフトして記憶するシフトレジスタと、このシフトレジスタのパラレル出力をラッチ信号により取込むラッチ回路と、このラッチ回路にラッチされたデータを受けて、印字素子を駆動する駆動素子とを有する。前記ＩＣ回路装置に、前記クロック信号を計数するカウンタを備え、このカウンタの所定のカウントアップ出力に基づいて得られる信号を前記ラッチ信号として前記ラッチ回路に入力するようにしている。

以下、図１を参照して、従来の負荷素子駆動回路装置１０について説明する。図１は従来の負荷素子駆動回路装置１０を示すブロック図である。図示の例では、各データが１２ビットの並列データから成っている。各データの１２ビットのうち、６ビットは、２^６すなわち、６４階層の電流値を表し、残りの６ビットは、６４種類の電流の流す時間を規定する。また、負荷素子駆動回路装置１０は、Ｎ個の負荷素子（ＬＥＤ）（図示せず）を駆動するための装置であるとする。ここでは、Ｎは４８に等しいとする。したがって、本例においては、負荷素子駆動回路装置１０は、第１乃至第４８の負荷素子を駆動するための装置である。

図示の負荷素子駆動回路装置１０は、シフトレジスタ１２と、ラッチ回路１４と、カウンタ１６と、パルス変調回路１８と、定電流出力回路２０とから構成されている。

シフトレジスタ１２は、シリアルに接続された第１乃至第４８のシフトセルＳ_１、Ｓ_２、Ｓ_３、…、Ｓ_４６、Ｓ_４７、Ｓ_４８から成る。各シフトセルＳ_ｎ（１≦ｎ≦４８）は、１２ビットのレジスタから成る。シフトレジスタ１２は、基準クロック信号ＣＬＫに同期して、１２ビットから成る各入力データＤＡＴＡをシフト（図示の例では、右シフト）し、最終的には、第１乃至第４８の入力データＰＯ１、ＰＯ２、ＰＯ３、…、ＰＯ４６、ＰＯ４７、ＰＯ４８がそれぞれ第１乃至第４８のシフトセルＳ_１〜Ｓ_４８に第１乃至第４８のシフトデータＰＯ１〜ＰＯ４８として保持される。

ラッチ回路１４は、第１乃至第４８のシフトセルＳ_１〜Ｓ_４８にそれぞれ接続された第１乃至第４８のラッチセルＬＡ_１、ＬＡ_２、ＬＡ_３、…、ＬＡ_４６，ＬＡ_４７、ＬＡ_４８から成る。各ラッチセルＬＡ_ｎも、１２ビットのレジスタから成る。ラッチ回路１４は、後述するカウンタ１６から供給されるラッチクロック信号latch-clkに応答して、シフトレジスタ１２に保持されているシフトデータをラッチデータとしてラッチする。すなわち、ラッチ回路１４の第１乃至第４８のラッチセルＬＡ_１〜ＬＡ_４８は、ラッチクロック信号latch-clkに応答して、第１乃至第４８のシフトセルＳ_１〜Ｓ_４８に保持されている第１乃至第４８のシフトデータＰＯ１〜ＰＯ４８を、それぞれ、第１乃至第４８のラッチデータＰＯ１〜ＰＯ４８としてラッチする。

カウンタ１６は、基準クロック信号ＣＬＫの４８個（４８番目）のクロックパルスを計数すると、カウントアップして、上記ラッチクロック信号latch-clkを出力する。カウンタ１６の具体例については後述する。

尚、ラッチ回路１４にラッチされた第１乃至第４８のラッチデータＰＯ１〜ＰＯ４８は、パルス変調回路１８および定電流出力回路２０を介して、第１乃至第４８の負荷素子（ＬＥＤ）に供給される。パルス変調回路１８では、第１乃至第４８のラッチデータＰＯ１〜ＰＯ４８の各々に対して、１２ビットの内の６ビットを使用して、上記６４種類の電流の流す時間の１つの種類を選択して出力する。定電流出力回路２０は、第１乃至第４８のラッチデータＰＯ１〜ＰＯ４８の各々に対して、１２ビットの内の残りの６ビットを使用して、上記６４階層の電流値の１つの階層を選択して出力する。

換言すれば、パルス変調回路１８は、第１乃至第４８のラッチデータをそれぞれ第１乃至第４８のパルス幅変調信号に変換する。定電流出力回路２０は、第１乃至第４８のパルス幅変調信号をそれぞれ第１乃至第４８の定電流出力信号に変換して、第１乃至第４８の定電流出力信号をそれぞれ第１乃至第４８の負荷素子（ＬＥＤ）へ供給する。

図２に図１に示した負荷素子駆動回路装置１０のタイムチャートを示す。図２に示されるように、基準クロック信号ＣＬＫのクロックパルス数が４８になるまで、第１乃至第４８の入力データＰＯ１〜ＰＯ４８はシフトレジスタ１２でシフトされ、カウンタ１６は、基準クロック信号ＣＬＫのクロックパルス数として４８を計数した後の４９番目のクロックパルスでラッチクロック信号latch-clkをラッチ回路１４に供給して、シフトデータをラッチ回路１４にラッチさせている。

図３は図１の負荷素子駆動回路装置１０に使用されるカウンタ１６を示す回路図である。図示のカウンタ１６は、特許文献２に開示されたカウンタ回路を利用したものであって、４９進カウンタである。

図示のカウンタ１６は、第１乃至第６のＴフリップフロップＴ−ＦＦ_１、Ｔ−ＦＦ_２、Ｔ−ＦＦ_３、Ｔ−ＦＦ_４、Ｔ−ＦＦ_５、およびＴ−ＦＦ_６と、ＤフリップフロップＤ−ＦＦ_７と、インバータゲート（位相反転回路）ＩＮＶと、第１乃至第３のアンドゲート（論理積回路）ＡＮＤ１、ＡＮＤ２、およびＡＮＤ３とから構成されている。

第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６は、６４進カウンタを構成する。第１のアンドゲート（第１の論理積回路）ＡＮＤ１は、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６の非反転出力を４８のタイミングで検出して、第１の論理積出力信号を検出信号ｅ_ａとして出力する。インバータゲート（位相反転回路）ＩＮＶは、基準クロック信号ＣＬＫを位相反転して、位相反転クロック信号ｅ_ｂを出力する。ＤフリップフロップＤ−ＦＦ_７は、検出信号ｅ_ａを受ける遅延端子Ｄと、位相反転クロック信号ｅ_ｂを受けるクロック端子ｃｐとを持ち、出力端子Ｑから遅延出力信号ｅ_ｃを出力する。第２のアンドゲート（第２の論理積回路）ＡＮＤ２は、遅延出力信号ｅ_ｃと位相反転クロック信号ｅ_ｂとの論理積を取り、第２の論理積出力信号をリセット信号ｅ_ｄとして出力する。このリセット信号ｅ_ｄは、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６のリセット端子Ｒに供給される。第３のアンドゲート（第３の論理積回路）ＡＮＤ３は、基準クロック信号ＣＬＫと検出信号ｅ_ａとの論理積を取り、第３の論理積出力信号をラッチクロック信号latch-clkとして出力する。

図４は図３に示したカウンタ１６の動作を説明するためのタイムチャートである。図４において、第１行目はクロックサイクルを示し、第２行目は基準クロック信号ＣＬＫを示す。第３乃至第８行目は、それぞれ、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６の出力信号Ｑ_１、Ｑ_２、Ｑ_３、Ｑ_４、Ｑ_５、およびＱ_６を示す。第９行目は第１のアンドゲートＡＮＤ１から出力される検出信号ｅ_ａを示し、第１０行目はインバータゲートＩＮＶから出力される位相反転クロック信号ｅ_ｂを示し、第１１行目はＤフリップフロップＤ−ＦＦ_７から出力される遅延出力信号ｅ_ｃを示し、第１２行目は第２のアンドゲートＡＮＤ２から出力されるリセットパルスｅ_ｄを示し、第１３行目は第３のアンドゲートＡＮＤ３から出力されるラッチクロック信号latch-clkを示す。

第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｆ−ＦＦ_６の出力信号Ｑ_１〜Ｑ_６は、図４のＱ_１〜Ｑ_６のように変化する。基準クロック信号ＣＬＫの３２番目のクロックパルスが計数された時点で、第６のＴフリップフロップＴ−ＦＦ_６の出力信号Ｑ_６のみが論理ハイレベルＨとなり、残りの第１乃至第５のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_５の出力信号Ｑ_１〜Ｑ_５は論理ロウレベルＬとなる。基準クロック信号ＣＬＫの４８番目のクロックパルスが計数された時点で、第５及び第６のＴフリップフロップＴ−ＦＦ_５およびＴ−ＦＦ_６の出力信号Ｑ_５およびＱ_６のみが論理ハイレベルＨとなり、残りの第１乃至第４のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_４の出力信号Ｑ_１〜Ｑ_４は論理ロウレベルＬとなる。このとき、第１のアンドゲートＡＮＤ１の出力信号である検出信号ｅ_ａが論理ロウレベルＬから論理ハイレベルＨに遷移する。したがって、第３のアンドゲートＡＮＤ３は、基準クロック信号ＣＬＫの４９番目のクロックの立上り時に、ラッチクロック信号latch-clkを出力する。

一方、ＤフリップフロップＤ−ＦＦ_７のクロック端子ｃｐには、基準クロック信号ＣＬＫがインバータゲートＩＮＶにより位相反転されたクロック信号ｅ_ｂが入力され、遅延入力端子Ｄには、第１のアンドゲートＡＮＤ１の出力（検出信号）ｅ_ａが印加されている。したがって、ＤフリップフロップＤ−ＦＦ_７のＱ出力である遅延出力信号ｅ_ｃは、基準クロック信号ＣＬＫの４８番目のクロックパルスが計数されるまでは論理ロウレベルＬのままであり、４９番目のクロックパルスの立上り時に論理ハイレベルＨに遷移する。このときのＤフリップフロップＤ−ＦＦ_７のＱ出力（遅延出力信号）ｅ_ｃと位相反転クロック信号ｅ_ｂとの論理積を第２のアンドゲートＡＮＤ２でとると、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６で構成される６４進カウンタが４８を計数した直後の基準クロック信号ＣＬＫのクロックパルス（４９番目のクロックパルス）の消滅と同時に、第２のアンドゲートＡＮＤ２よりリセットパルスｅ_ｄが発生する。このリセットパルスｅ_ｄは、基準クロック信号の５０番目のクロックパルスが到来すると同時に消滅するために半ビット期間のみであり、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６をすべてリセットする。したがって、このカウンタ１６は４９進カウンタとして動作する。

なお、ラッチクロック信号latch-clkも、基準クロック信号ＣＬＫの４９番目のクロックパルスの期間のみ出力されるので、半ビット期間である。

また、図３に示すカウンタ１６では、第１のアンドゲート（第１の論理積回路）ＡＮＤ１が、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６の出力信号Ｑ_１〜Ｑ_６の全てを使用しているが、第５のＴフリップフロップＦ−ＦＦ_５の出力信号Ｑ_５と第６のＴフリップフロップＴ−ＦＦ_６の出力信号Ｑ_６との論理積を取る回路から構成されても良い。

特許第３０６２３１４号公報 特公昭５６−２４５８号公報

上述した従来の負荷素子駆動回路装置１０では、シフトレジスタ１２で入力データをシフトするタイミングと、ラッチ回路１４がシフトレジスタ１２のシフトデータをラッチするタイミングとが実質的に重なってしまい、カウンタ１６から出力されるラッチクロック信号latch-clkのタイミングが基準クロック信号ＣＬＫに対して少しでも遅れてしまうと、ラッチ回路１４は間違った内容をラッチしてしまう可能性がある。これは、基準クロック信号ＣＬＫが高速化した場合に特に顕著となる。

したがって、本発明の課題は、基準クロック信号が高速化した場合でも、確実にシフトレジスタのシフトデータを誤り無くラッチ回路でラッチさせることができる、負荷素子駆動回路装置を提供することにある。

本発明によれば、第１乃至第Ｎ（Ｎは２以上の整数）の負荷素子を駆動するための負荷素子駆動回路装置（１０Ａ）であって、前記第１乃至第Ｎの負荷素子に対応する第１乃至第Ｎの入力データ（ＰＯ１〜ＰＯ４８）を順次受け、基準クロック信号（ＣＬＫ）に同期して前記第１乃至第Ｎの入力データ（ＰＯ１〜ＰＯ４８）をシリアルにシフトしてそれぞれ第１乃至第Ｎのシフトデータ（ＰＯ１〜ＰＯ４８）として記憶する第１乃至第Ｎのシフトセル（Ｓ_１〜Ｓ_４８）から成るシフトレジスタ（１２）と、前記第１乃至第Ｎのシフトデータ（ＰＯ１〜ＰＯ４８）をそれぞれ第１乃至乃至第Ｎのラッチデータ（ＰＯ１〜ＰＯ４８）としてラッチするための第１乃至第Ｎのラッチセル（ＬＡ_１〜ＬＡ_４８）から成るラッチ回路（１４）と、前記基準クロック信号（ＣＬＫ）のクロックパルスを計数して、該計数値がＮになったときに、当該基準クロック信号（ＣＬＫ）の１クロック周期に相当する期間だけイネーブル信号（enable）を出力するカウンタ（１６Ａ）と、前記シフトレジスタ（１２）と前記ラッチ回路（１４）との間に挿入されて、前記イネーブル信号が無いときには、前記第１乃至第Ｎのラッチセルの内容をそれぞれ第１乃至第Ｎの選択データとして選択し、前記イネーブル信号が有るときには、前記第１乃至第Ｎのシフトデータをそれぞれ第１乃至第Ｎの選択データとして選択する選択回路（２２）とを有し、前記ラッチ回路（１４）は、前記基準クロック信号（ＣＬＫ）に同期して前記第１乃至第Ｎの選択データを前記第１乃至第Ｎのラッチセル（ＬＡ_１〜ＬＡ_４８）にラッチし、これにより、前記ラッチ回路（１４）は、前記イネーブル信号が無いときには、前記第１乃至第Ｎのラッチセルの内容を前記基準クロック信号（ＣＬＫ）に同期して自己保持し、前記イネーブル信号が有るときには、前記第１乃至第Ｎのシフトデータ（ＰＯ１〜ＰＯ４８）をそれぞれ前記第１乃至第Ｎのラッチセル（ＬＡ_１〜ＬＡ_４８）に前記第１乃至第Ｎのラッチデータ（ＰＯ１〜ＰＯ４８）としてラッチすることを特徴とする負荷素子駆動回路装置が得られる。

上記本発明に係る負荷素子駆動回路装置において、前記第１乃至第Ｎのラッチデータをそれぞれ第１乃至第Ｎのパルス幅変調信号に変換して、該第１乃至第Ｎのパルス幅変調信号をそれぞれ前記第１乃至第Ｎの負荷素子へ供給するパルス変調回路（１８）を更に有しても良い。その代わりに、上記負荷素子駆動回路装置は、前記第１乃至第Ｎのラッチデータをそれぞれ第１乃至第Ｎの定電流出力信号に変換して、該第１乃至第Ｎの定電流出力信号をそれぞれ前記第１乃至第Ｎの負荷素子へ供給する定電流出力回路（２０）を更に有しても良い。或いは、上記負荷素子駆動回路装置（１０Ａ）は、前記第１乃至第Ｎのラッチデータをそれぞれ第１乃至第Ｎのパルス幅変調信号に変換するパルス変調回路（１８）と、前記第１乃至第Ｎのパルス幅変調信号をそれぞれ第１乃至第Ｎの定電流出力信号に変換して、該第１乃至第Ｎの定電流出力信号をそれぞれ前記第１乃至第Ｎの負荷素子へ供給する定電流出力回路（２０）と、を更に有しても良い。

尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。

本発明による負荷素子駆動回路装置は、基準クロック信号のクロックパルスを計数して、計数値がＮになったときに、基準クロック信号の１クロック周期に相当する期間だけイネーブル信号を出力するカウンタと、シフトレジスタとラッチ回路との間に挿入されて、イネーブル信号が無いときには、第１乃至第Ｎのラッチセルの内容をそれぞれ第１乃至第Ｎの選択データとして選択し、イネーブル信号が有るときには、第１乃至第Ｎのシフトデータをそれぞれ第１乃至第Ｎの選択データとして選択する選択回路とを備え、ラッチ回路は、基準クロック信号に同期して第１乃至第Ｎの選択データを第１乃至第Ｎのラッチセルにラッチしているので、基準クロック信号が高速化した場合でも、確実にシフトレジスタのシフトデータを誤り無くラッチ回路でラッチさせることができる。これにより、タイミング設計を容易に行うことが可能となる。

図５を参照して、本発明の一実施の形態に係る負荷素子駆動回路装置１０Ａについて説明する。図示の負荷素子駆動回路装置１０Ａは、カウンタが後述するように変更されると共に、シフトレジスタ１２とラッチ回路１４との間に選択回路２２が挿入されている点を除いて、図１に示した従来の負荷素子駆動回路装置１０と同様の構成を有する。したがって、カウンタに１６Ａの参照符号を付してある。また、図１に示したものと同様の機能を有するものには同一の参照符号を付し、説明の簡略化のためにそれらの説明については省略する。

カウンタ１６Ａは、基準クロック信号のクロックパルスを計数して、その計数値が４８になったときに、当該基準クロック信号ＣＬＫの１クロック周期に相当する期間だけイネーブル信号enableを出力する。カウンタ１６Ａの具体例については後で図面を参照して説明する。

選択回路２２は、シフトレジスタ１２とラッチ回路１４との間に挿入されている。選択回路２２は、イネーブル信号enableが無いときには、第１乃至第ＮのラッチセルＬＡ_１〜ＬＡ_４８の内容をそれぞれ第１乃至第Ｎの選択データとして選択し、イネーブル信号enableが有るときには、第１乃至第ＮのシフトデータＰＯ１〜ＰＯ４８をそれぞれ第１乃至第Ｎの選択データとして選択する。

ラッチ回路１４は、基準クロック信号ＣＬＫに同期して第１乃至第Ｎの選択データを第１乃至第ＮのラッチセルＬＡ_１〜ＬＡ_４８にラッチする。これにより、ラッチ回路１４は、イネーブル信号enableが無いときには、第１乃至第ＮのラッチセルＬＡ_１〜ＬＡ_４８の内容を基準クロック信号ＣＬＫに同期して自己保持し、イネーブル信号enableが有るときには、第１乃至第ＮのシフトデータＰＯ１〜ＰＯ４８をそれぞれ第１乃至第ＮのラッチセルＬＡ_１〜ＬＡ_４８に第１乃至第ＮのラッチデータＰＯ１〜ＰＯ４８としてラッチする。

図６に図５に示した負荷素子駆動回路装置１０Ａのタイムチャートを示す。図６に示されるように、基準クロック信号ＣＬＫのクロックパルス数が４８になるまで、第１乃至第４８の入力データＰＯ１〜ＰＯ４８はシフトレジスタ１２でシフトされる。カウンタ１６Ａは、基準クロック信号ＣＬＫのクロックパルス数として４８を計数した直後に１クロック周期のイネーブル信号enableを選択回路２２に供給する。選択回路２２は、イネーブル信号enableに応答して、第１乃至第ＮのシフトデータＰＯ１〜ＰＯ４８をそれぞれ第１乃至第Ｎの選択データとして選択する。ラッチ回路１４は、基準クロック信号ＣＬＫの４９番目のクロックパルスに応答して、第１乃至第Ｎの選択データ（すなわち、第１乃至第ＮのシフトデータＰＯ１〜ＰＯ４８）をラッチする。

図７に図５の負荷素子駆動回路装置１０Ａに使用されるカウンタ１６Ａの構成を示す。図示のカウンタ１６Ａは、第３のアンドゲート（論理積回路）ＡＮＤ３が省略されている点を除いて、図３に示したカウンタ１６と同様の構成を有する。したがって、図３に示されているものと同様の構成を有するものには同一の参照符号を付して、簡略化のためにそれらの説明の説明については省略する。

図７に示されるように、カウンタ１６Ａは、第１のアンドゲート（論理積回路）ＡＮＤ１から出力される検出信号ｅ_ａをそのままイネーブル信号enableとして出力する。

図８は図７に示したカウンタ１６Ａの動作を説明するためのタイムチャートである。図８において、第１行目はクロックサイクルを示し、第２行目は基準クロック信号ＣＬＫを示す。第３乃至第８行目は、それぞれ、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６の出力信号Ｑ_１〜Ｑ_６を示す。第９行目は第１のアンドゲートＡＮＤ１から出力される検出信号ｅ_ａを示し、第１０行目はインバータゲートＩＮＶから出力される位相反転クロック信号ｅ_ｂを示し、第１１行目はＤフリップフロップＤ−ＦＦ_７から出力される遅延出力信号ｅ_ｃを示し、第１２行目は第２のアンドゲートＡＮＤ２から出力されるリセットパルスｅ_ｄを示し、第１３行目はイネーブル信号enableを示す。

第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｆ−ＦＦ_６の出力信号Ｑ_１〜Ｑ_６は、図８のＱ_１〜Ｑ_６のように変化する。基準クロック信号ＣＬＫの３２番目のクロックパルスが計数された時点で、第６のＴフリップフロップＴ−ＦＦ_６の出力信号Ｑ_６のみが論理ハイレベルＨとなり、残りの第１乃至第５のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_５の出力信号Ｑ_１〜Ｑ_５は論理ロウレベルＬとなる。基準クロック信号ＣＬＫの４８番目のクロックパルスが計数された時点で、第５及び第６のＴフリップフロップＴ−ＦＦ_５およびＴ−ＦＦ_６の出力信号Ｑ_５およびＱ_６のみが論理ハイレベルＨとなり、残りの第１乃至第４のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_４の出力信号Ｑ_１〜Ｑ_４は論理ロウレベルＬとなる。このとき、第１のアンドゲートＡＮＤ１の出力信号である検出信号ｅ_ａおよびイネーブル信号enableが論理ロウレベルＬから論理ハイレベルＨに遷移する。

このイネーブル信号enableが論理ハイレベルＨの間、選択回路２２は、シフトレジスタ１２で保持されている第１乃至第４８のシフトデータＰＯ１〜ＰＯ４８をそれぞれ第１乃至第４８の選択データとして選択し出力する。そして、基準クロック信号ＣＬＫの４９番目のクロックパルスの立上りで、ラッチ回路１４は第１乃至第４８の選択データＰＯ１〜ＰＯ４８をそれぞれ第１乃至第４８のラッチデータとしてラッチする（図６参照）。すなわち、ラッチ回路１４は、従来のようなラッチクロック信号latch-clkではなく、基準クロック信号ＣＬＫに同期してラッチ動作を行うので、たとえ基準クロック信号ＣＬＫが高速化された場合でも、誤り無く、シフトレジスタ１２に保持されている第１乃至第４８のシフトデータＰＯ１〜ＰＯ４８をそれぞれ第１乃至第４８のラッチデータとしてラッチすることが出来る。

一方、ＤフリップフロップＤ−ＦＦ_７のクロック端子ｃｐには、基準クロック信号ＣＬＫがインバータゲートＩＮＶにより位相反転されたクロック信号ｅ_ｂが入力され、遅延入力端子Ｄには、第１のアンドゲートＡＮＤ１の出力（検出信号）ｅ_ａが印加されている。したがって、ＤフリップフロップＤ−ＦＦ_７のＱ出力である遅延出力信号ｅ_ｃは、基準クロック信号ＣＬＫの４８番目のクロックパルスが計数されるまでは論理ロウレベルＬのままであり、４９番目のクロックパルスの立上り時に論理ハイレベルＨに遷移する。このときのＤフリップフロップＤ−ＦＦ_７のＱ出力（遅延出力信号）ｅ_ｃと位相反転クロック信号ｅ_ｂとの論理積を第２のアンドゲートＡＮＤ２でとると、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６で構成される６４進カウンタが４８を計数した直後の基準クロック信号ＣＬＫのクロックパルス（４９番目のクロックパルス）の消滅と同時に、第２のアンドゲートＡＮＤ２よりリセットパルスｅ_ｄが発生する。このリセットパルスｅ_ｄは、基準クロック信号の５０番目のクロックパルスが到来すると同時に消滅するために半ビット期間のみであり、第１乃至第６のＴフリップフロップＴ−ＦＦ_１〜Ｔ−ＦＦ_６をすべてリセットする。したがって、このカウンタ１６Ａは４９進カウンタとして動作する。

なお、イネーブル信号enableは、基準クロック信号ＣＬＫの１クロック周期の間、論理ハイレベルＨの信号である。

以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、負荷素子駆動回路装置１０Ａは、パルス変調回路１８と定電流出力回路２０とを備えているが、必ずしも両方とも備える必要がなく、どちらか片方のみ備えていても良い。また、上述した実施の形態では、各入力データが１２ビットの場合を例に挙げて説明したが、これに限定されず、各入力データは任意のビット数から構成されて良い。各入力データが１ビットから成る場合、負荷素子駆動回路装置１０Ａは、パルス変調回路１８と定電流出力回路２０とが不要である。また、負荷素子駆動回路装置に使用されるカウンタは、図７に示されたような非同期式カウンタに限定されず、同期式カウンタ等の種々の構成のものを採用して良いのは勿論である。更に、負荷素子はＬＥＤに限定されず、発熱抵抗体やＬＣＤ（液晶表示器）であっても良い。また、負荷素子の個数Ｎは４８に限定されず、２以上であれば良い。

従来の負荷素子駆動回路装置の構成を示すブロック図である。 図１に示した負荷素子駆動回路装置の動作を説明するための動作タイミングを示すタイムチャートである。 図１に示した負荷素子駆動回路装置に使用されるカウンタの構成を示す回路図である。 図３に示したカウンタの動作を説明するためのタイムチャートである。 本発明の一実施の形態に係る負荷素子駆動回路装置の構成を示すブロック図である。 図５に示した負荷素子駆動回路装置の動作を説明するための動作タイミングを示すタイムチャートである。 図５に示した負荷素子駆動回路装置に使用されるカウンタの構成を示す回路図である。 図７に示したカウンタの動作を説明するためのタイムチャートである。

符号の説明

１０Ａ 負荷素子駆動回路装置
１２ シフトレジスタ
１４ ラッチ回路
１６Ａ カウンタ
１８ パルス変調回路
２０ 定電流出力回路
２２ 選択回路
Ｓ_１〜Ｓ_４８ シフトセル
ＬＡ_１〜ＬＡ_４８ ラッチセル
Ｔ−ＦＦ_１〜Ｔ−ＦＦ_６ Ｔフリップフロップ
Ｄ−ＦＦ_７ Ｄフリップフロップ
ＡＮＤ１、ＡＮＤ２ アンドゲート（論理積回路）
ＩＮＶ インバータゲート（位相反転回路）

Claims (4)

1. 第１乃至第Ｎ（Ｎは２以上の整数）の負荷素子を駆動するための負荷素子駆動回路装置であって、
   前記第１乃至第Ｎの負荷素子に対応する第１乃至第Ｎの入力データを順次受け、基準クロック信号に同期して前記第１乃至第Ｎの入力データをシリアルにシフトしてそれぞれ第１乃至第Ｎのシフトデータとして記憶する第１乃至第Ｎのシフトセルから成るシフトレジスタと、
   前記第１乃至第Ｎのシフトデータをそれぞれ第１乃至第Ｎのラッチデータとしてラッチするための第１乃至第Ｎのラッチセルから成るラッチ回路と、
   前記基準クロック信号のクロックパルスを計数して、該計数値がＮになったときに、当該基準クロック信号の１クロック周期に相当する期間だけイネーブル信号を出力するカウンタと、
   前記シフトレジスタと前記ラッチ回路との間に挿入されて、前記イネーブル信号が無いときには、前記第１乃至第Ｎのラッチセルの内容をそれぞれ第１乃至第Ｎの選択データとして選択し、前記イネーブル信号が有るときには、前記第１乃至第Ｎのシフトデータをそれぞれ第１乃至第Ｎの選択データとして選択する選択回路とを有し、
   前記ラッチ回路は、前記基準クロック信号に同期して前記第１乃至第Ｎの選択データを前記第１乃至第Ｎのラッチセルにラッチし、これにより、前記ラッチ回路は、前記イネーブル信号が無いときには、前記第１乃至第Ｎのラッチセルの内容を前記基準クロック信号に同期して自己保持し、前記イネーブル信号が有るときには、前記第１乃至第Ｎのシフトデータをそれぞれ前記第１乃至第Ｎのラッチセルに前記第１乃至第Ｎのラッチデータとしてラッチすることを特徴とする負荷素子駆動回路装置。
2. 前記第１乃至第Ｎのラッチデータをそれぞれ第１乃至第Ｎのパルス幅変調信号に変換して、該第１乃至第Ｎのパルス幅変調信号をそれぞれ前記第１乃至第Ｎの負荷素子へ供給するパルス変調回路を更に有する、請求項１記載の負荷素子駆動回路装置。
3. 前記第１乃至第Ｎのラッチデータをそれぞれ第１乃至第Ｎの定電流出力信号に変換して、該第１乃至第Ｎの定電流出力信号をそれぞれ前記第１乃至第Ｎの負荷素子へ供給する定電流出力回路を更に有する、請求項１に記載の負荷素子駆動回路装置。
4. 前記第１乃至第Ｎのラッチデータをそれぞれ第１乃至第Ｎのパルス幅変調信号に変換するパルス変調回路と、
   前記第１乃至第Ｎのパルス幅変調信号をそれぞれ第１乃至第Ｎの定電流出力信号に変換して、該第１乃至第Ｎの定電流出力信号をそれぞれ前記第１乃至第Ｎの負荷素子へ供給する定電流出力回路と、
   を更に有する、請求項１に記載の負荷素子駆動回路装置。

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