JP2008140343A - Electronic apparatus - Google Patents
Electronic apparatus Download PDFInfo
- Publication number
- JP2008140343A JP2008140343A JP2006328698A JP2006328698A JP2008140343A JP 2008140343 A JP2008140343 A JP 2008140343A JP 2006328698 A JP2006328698 A JP 2006328698A JP 2006328698 A JP2006328698 A JP 2006328698A JP 2008140343 A JP2008140343 A JP 2008140343A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- input
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012795 verification Methods 0.000 claims description 27
- 230000002265 prevention Effects 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 abstract description 9
- 230000008672 reprogramming Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
Description
本発明は、装置内部に異常が発生した場合でも、不用意な動作が行われるのを防止することが可能な電子装置に関する。 The present invention relates to an electronic apparatus capable of preventing an inadvertent operation from being performed even when an abnormality occurs inside the apparatus.
従来、マイコンの動作モード設定用入力回路が公知である。例えば特許文献1の回路は、モード信号入力端子がGNDにボンディングされた状態では、プルアップトランジスタが非導通となり、モード信号入力端子はローレベルに固定される。モード設定端子がボンディングされずハイインピーダンス状態となると、前述のプルアップトランジスタが導通し、不要な貫通電流を流すことなくモード入力端子がハイレベルに固定される。
ところで、電子装置においては、ノイズ等の影響によって装置内部に異常が発生し、マイコンの動作モードが突然変更されたり、記憶されたデータの予期せぬ書き換えが行われたりする場合がある。特許文献1のように、入力端子のレベルを十分に固定する回路を構成しても、ノイズ等の影響によって装置内部に発生する異常にまで対処することは難しい。 By the way, in an electronic device, an abnormality may occur inside the device due to the influence of noise or the like, and the operation mode of the microcomputer may be suddenly changed or the stored data may be unexpectedly rewritten. Even if a circuit that sufficiently fixes the level of the input terminal is configured as in Patent Document 1, it is difficult to cope with an abnormality that occurs inside the apparatus due to the influence of noise or the like.
本発明は、上記の問題に鑑みてなされたものであり、装置内部に異常が発生した場合でも、不用意な動作が行われるのを防止することが可能な電子装置の提供を目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an electronic device capable of preventing an inadvertent operation from being performed even when an abnormality occurs inside the device.
上記目的を達成するために、請求項1に記載の電子装置は、入力ラインから入力された設定信号を記憶するとともに記憶した設定信号を出力する設定信号記憶回路と、設定信号記憶回路から出力される設定信号に基づいて動作する処理回路とを備えた電子装置であって、入力ラインから入力される設定信号と設定信号記憶回路に記憶された設定信号とが入力される論理回路であって、入力ラインから入力される設定信号が所定設定信号であるときは、その所定設定信号によって出力信号が一つに定まる論理回路を備え、処理回路は論理回路から出力される出力信号に基づいて動作することを特徴とする。 In order to achieve the above object, an electronic device according to claim 1 stores a setting signal input from an input line and outputs a stored setting signal and a setting signal storage circuit that outputs the setting signal. An electronic device including a processing circuit that operates based on a setting signal, and a logic circuit that receives a setting signal input from an input line and a setting signal stored in the setting signal storage circuit, When the setting signal input from the input line is a predetermined setting signal, a logic circuit is provided in which one output signal is determined by the predetermined setting signal, and the processing circuit operates based on the output signal output from the logic circuit. It is characterized by that.
このようにすれば、入力ラインに所定設定信号が入力されると、その所定設定信号によって1つに定まる出力信号が論理回路から処理回路に出力されて、処理回路はその出力信号に基づく動作を行う。ここで、処理回路が所定設定信号に基づいて定まる動作をしているときに、設定信号記憶回路に記憶されている設定信号が予期せず書き換えられた場合を考える。この場合でも、論理回路には入力ラインから所定設定信号が入力されており、論理回路からは、設定信号記憶回路に記憶されている設定信号には影響されずに、所定設定信号によって1つに定まる出力信号が出力される。従って、設定信号記憶回路に記憶されている設定信号が予期せず書き換えられたとしても、処理回路が不用意な動作を行うことはない。 In this way, when a predetermined setting signal is input to the input line, one output signal determined by the predetermined setting signal is output from the logic circuit to the processing circuit, and the processing circuit performs an operation based on the output signal. Do. Here, consider a case where the setting signal stored in the setting signal storage circuit is unexpectedly rewritten while the processing circuit is performing an operation determined based on the predetermined setting signal. Even in this case, the predetermined setting signal is input to the logic circuit from the input line, and the logic circuit is not affected by the setting signal stored in the setting signal storage circuit, and is set to one by the predetermined setting signal. A fixed output signal is output. Therefore, even if the setting signal stored in the setting signal storage circuit is unexpectedly rewritten, the processing circuit does not perform an inadvertent operation.
請求項2は、請求項1において、処理回路は通常モードとテストモードの2つの動作モードを有するマイコンであり、論理回路はAND回路であり、入力ラインには、所定設定信号となる信号であってマイコンを通常モードに設定するためのロー信号、および、マイコンをテストモードに設定するためのハイ信号が択一的に入力されることを特徴とする。 A second aspect of the present invention provides the processing circuit according to the first aspect, wherein the processing circuit is a microcomputer having two operation modes of a normal mode and a test mode, the logic circuit is an AND circuit, and the input line is a signal serving as a predetermined setting signal. The low signal for setting the microcomputer to the normal mode and the high signal for setting the microcomputer to the test mode are alternatively input.
このようにすれば、入力ラインにロー信号が入力されているときは、設定信号記憶回路にそのロー信号が記憶され、且つ、そのロー信号がAND回路に出力される。AND回路には、設定信号記憶回路からのロー信号が入力されるとともに、入力ラインからもロー信号が入力され、出力信号としてロー信号がマイコンに出力される。これによって、マイコンは通常モードで動作する。一方、入力ラインにハイ信号が入力されているときは、設定信号記憶回路にハイ信号が記憶され、且つ、そのハイ信号がAND回路に出力される。AND回路には、設定信号記憶回路からのハイ信号が入力されるとともに、入力ラインからもハイ信号が入力され、出力信号としてハイ信号がマイコンに出力される。これによって、マイコンはテストモードで動作する。ここで、設定信号記憶回路に記憶されたロー信号が予期せずハイ信号に書き換えられた場合を考える。この場合でも、AND回路には入力ラインからロー信号が入力されているので、AND回路から出力される信号はロー信号に保持される。従って、マイコンが通常モードで動作しているときに、設定信号記憶回路に記憶されているロー信号がハイ信号に予期せず書き換えられたとしても、マイコンの動作モードがテストモードになってしまうことはない。 In this way, when a low signal is input to the input line, the low signal is stored in the setting signal storage circuit, and the low signal is output to the AND circuit. A low signal from the setting signal storage circuit is input to the AND circuit, a low signal is also input from the input line, and a low signal is output to the microcomputer as an output signal. As a result, the microcomputer operates in the normal mode. On the other hand, when a high signal is input to the input line, the high signal is stored in the setting signal storage circuit, and the high signal is output to the AND circuit. A high signal from the setting signal storage circuit is input to the AND circuit, a high signal is also input from the input line, and a high signal is output to the microcomputer as an output signal. As a result, the microcomputer operates in the test mode. Here, consider a case where the low signal stored in the setting signal storage circuit is unexpectedly rewritten to a high signal. Even in this case, since the low signal is input from the input line to the AND circuit, the signal output from the AND circuit is held as the low signal. Therefore, when the microcomputer is operating in the normal mode, even if the low signal stored in the setting signal storage circuit is unexpectedly rewritten to the high signal, the microcomputer operation mode becomes the test mode. There is no.
請求項3に記載のように、設定信号記憶回路は制御信号に従って動作するラッチであり、マイコンが通常モードで動作中においては設定信号記憶回路に制御信号としてハイ信号が入力され、設定信号機億回路は電子装置の起動時において入力ラインから設定信号として入力して記憶したロー信号を出力し続けることが望ましい。これにより、本電子装置の通常作動時、すなわちマイコンの動作モードを通常モードに設定して動作させる場合には、設定信号記憶回路へ制御信号としてハイ信号が入力され、設定信号記憶回路は本電子装置の起動時において入力ラインに設定信号として入力して記憶したロー信号を出力し続ける。そのため、本装置の通常動作時においてマイコンの動作モードをより確実に通常モードに保持しておくことができる。 The setting signal storage circuit is a latch that operates according to a control signal. When the microcomputer is operating in the normal mode, a high signal is input as a control signal to the setting signal storage circuit. It is desirable to continue outputting the low signal stored as a setting signal from the input line when the electronic device is activated. Thus, when the electronic device is in normal operation, that is, when the microcomputer is set to the normal operation mode, a high signal is input as a control signal to the setting signal storage circuit, and the setting signal storage circuit is At the time of starting the apparatus, the stored low signal is continuously output as a setting signal to the input line. Therefore, the operation mode of the microcomputer can be held in the normal mode more reliably during the normal operation of the apparatus.
請求項4に記載のように、マイコンはテストモード動作中においては、当該マイコンの動作モードをテストモードに変更するモード変更信号を含むテスト信号に従って動作するものであり、マイコンが通常モードで動作中においてAND回路からロー信号が出力されている場合にマイコンへのテスト信号の出力を防止する防止回路を設けることが望ましい。これにより、本電子装置の通常作動時、すなわち、マイコンが通常モードで動作中においては、防止回路はマイコンへのテスト信号の出力を防止する。そのため、本装置の通常動作時において、テスト信号に含まれるモード変更信号がマイコンへ出力されることはなく、マイコンの動作モードをさらに確実に通常モードに保持しておくことができる。 The microcomputer operates in accordance with a test signal including a mode change signal for changing the operation mode of the microcomputer to the test mode during the test mode operation, and the microcomputer is operating in the normal mode. It is desirable to provide a prevention circuit for preventing output of a test signal to the microcomputer when a low signal is output from the AND circuit. As a result, the prevention circuit prevents the test signal from being output to the microcomputer during normal operation of the electronic apparatus, that is, when the microcomputer is operating in the normal mode. Therefore, during the normal operation of this apparatus, the mode change signal included in the test signal is not output to the microcomputer, and the operation mode of the microcomputer can be held in the normal mode more reliably.
請求項5に記載の電子装置は、入力ラインから入力された設定信号を記憶するとともに、記憶した設定信号を所定の照合信号と照合して一致/不一致を示す第1照合結果信号を出力する設定信号記憶回路と、設定信号記憶回路から出力される第1照合結果信号に基づいて動作する処理回路とを備えた電子装置であって、入力ラインから入力された設定信号を所定の照合信号と照合し、一致/不一致を示す第2照合結果信号を出力する照合結果出力回路と、設定信号記憶回路からの第1照合結果信号と照合結果出力回路からの第2照合結果信号とが入力される論理回路であって、第2照合結果信号が一致/不一致のうちの予め設定されたいずれか一方を示す信号であるときは、その第2照合結果信号によって出力信号が一つに定まる論理回路とを備え、処理回路は論理回路から出力される出力信号に基づいて動作することを特徴とする。 The electronic device according to claim 5, wherein the setting signal input from the input line is stored, and the stored setting signal is checked against a predetermined check signal to output a first check result signal indicating match / mismatch An electronic apparatus comprising a signal storage circuit and a processing circuit that operates based on a first verification result signal output from a setting signal storage circuit, wherein a setting signal input from an input line is verified with a predetermined verification signal And a logic to which a collation result output circuit for outputting a second collation result signal indicating coincidence / mismatch, a first collation result signal from the setting signal storage circuit, and a second collation result signal from the collation result output circuit are input. A logic circuit in which, when the second verification result signal is a signal indicating either one of coincidence / non-coincidence, a logic circuit in which one output signal is determined by the second collation result signal; Provided, the processing circuit is characterized in that it operates based on an output signal outputted from a logic circuit.
この請求項5記載の電子装置は、設定信号出力回路が設定信号をそのまま出力するのではなく、所定の照合信号と照合して照合結果を出力する点、その設定信号出力回路とは別に、設定信号を照合して照合結果を出力する照合結果出力回路を備えている点、および、論理回路には、2つの設定信号が入力されるのではなく、2つの照合結果信号が入力される点において請求項1と異なるが、その他の点においては請求項1と同様の構成を有する。 The electronic device according to claim 5 is configured separately from the setting signal output circuit, in that the setting signal output circuit does not output the setting signal as it is, but collates with a predetermined collation signal and outputs a collation result. In the point which is provided with the collation result output circuit which collates a signal and outputs a collation result, and the point to which two collation result signals are input into a logic circuit instead of two setting signals being input Although different from the first aspect, the configuration is the same as that of the first aspect in other points.
ここで、設定信号記憶回路から出力される第1照合結果信号が予期せず変化した場合を考える。この場合でも、第2照合結果信号が、一致/不一致を示す信号のうち、論理回路の出力信号が一つに定まる側の信号である場合には、論理回路から出力される信号は変化しない。従って、設定信号記憶回路から出力される第1照合結果信号が予期せず変化したとしても、処理回路が不用意な動作を行うことはない。 Here, consider a case where the first verification result signal output from the setting signal storage circuit changes unexpectedly. Even in this case, when the second matching result signal is a signal on the side where the output signal of the logic circuit is determined to be one among the signals indicating coincidence / mismatch, the signal output from the logic circuit does not change. Therefore, even if the first verification result signal output from the setting signal storage circuit changes unexpectedly, the processing circuit does not perform an inadvertent operation.
請求項6は、請求項5において、論理回路はAND回路であり、第1照合結果信号および第2照合結果信号は、いずれも、設定信号と照合信号とが一致するときはハイ信号となり、処理回路は、データを書き換え可能に記憶するメモリであってAND回路からハイ信号が出力されたことに基づいて書き換え許可状態で動作し、AND回路からロー信号が出力されたことに基づいて書き換え禁止状態で動作することを特徴とする。 In a sixth aspect of the present invention, the logic circuit is an AND circuit according to the fifth aspect, and the first verification result signal and the second verification result signal are both high signals when the setting signal matches the verification signal. The circuit is a memory that stores data in a rewritable manner, operates in a rewrite enabled state based on a high signal output from the AND circuit, and is in a rewrite prohibited state based on a low signal output from the AND circuit. It is characterized by operating in.
このようにすれば、入力ラインに設定信号が入力されると、その設定信号が設定信号記憶回路および照合結果出力回路に入力される。そして、設定信号記憶回路において設定信号と照合信号とが一致する場合、第1照合結果信号としてハイ信号がAND回路に入力される。また、照合結果出力回路において設定信号と照合信号とが一致する場合、第2照合結果信号としてハイ信号がAND回路に入力される。その結果、論理回路からの出力はハイ信号となるので、メモリは書き換え許可状態で動作する。一方、入力ラインに設定信号が入力されない状態においては、第1照合結果信号としてロー信号がAND回路に入力され、また、第2照合結果信号としてロー信号がAND回路に入力される。その結果、論理回路からの出力はロー信号となるので、メモリは書き換え禁止状態で動作する。 In this way, when a setting signal is input to the input line, the setting signal is input to the setting signal storage circuit and the verification result output circuit. When the setting signal matches the verification signal in the setting signal storage circuit, a high signal is input to the AND circuit as the first verification result signal. Further, when the setting signal matches the verification signal in the verification result output circuit, a high signal is input to the AND circuit as the second verification result signal. As a result, since the output from the logic circuit becomes a high signal, the memory operates in a rewrite permitted state. On the other hand, when the setting signal is not input to the input line, a low signal is input to the AND circuit as the first verification result signal, and a low signal is input to the AND circuit as the second verification result signal. As a result, the output from the logic circuit becomes a low signal, and the memory operates in a rewrite-inhibited state.
ここで、設定信号記憶回路から出力される信号が予期せずハイ信号に変化した場合を考える。この場合でも、AND回路には、照合結果出力回路からロー信号が入力されているので、AND回路から出力される信号はロー信号に保持される。従って、メモリが書き換え禁止状態で動作しているときに、設定信号記憶回路から出力される信号が予期せずロー信号からハイ信号に変化したとしても、メモリが書き換え許可状態となってしまうことはない。 Here, consider a case where the signal output from the setting signal storage circuit unexpectedly changes to a high signal. Even in this case, since the low signal is input from the collation result output circuit to the AND circuit, the signal output from the AND circuit is held in the low signal. Therefore, when the memory is operating in a rewrite prohibition state, even if the signal output from the setting signal storage circuit unexpectedly changes from a low signal to a high signal, the memory is in a rewrite permission state. Absent.
図1は、本発明の一実施形態における電子装置の全体構成を示すブロック図である。本実施形態の電子装置は、例えばエンジン制御装置等の車載機器に適用される。 FIG. 1 is a block diagram showing the overall configuration of an electronic device according to an embodiment of the present invention. The electronic device of this embodiment is applied to in-vehicle devices such as an engine control device, for example.
図1に示すメモリ200は、不揮発性のフラッシュメモリであり、プログラムやデータの記憶領域として利用される。このメモリ200は、リプログラミング信号(ハイ信号)が入力されると、記憶されたプログラムやデータを書き換えることが可能なリプログラミング状態となるよう構成されている。一方、メモリ200がリプログラミング状態でない場合には、記憶されたプログラムやデータの読み出しは可能であるが、書き換えは不可能である。
A
処理回路に相当するマイコン100は、公知のマイコンであり、ユーザーモードとテストモードの2つの動作モードに従って動作する。ユーザーモードは本装置が通常作動を行う際のマイコン100の動作モードであり、テストモードは本装置が故障テストや断線テスト等のテスト作動を行う際のマイコン100の動作モードである。
The
マイコン100の動作モードの設定は、本装置の起動時においてマイコン100に入力されるモード信号(ロー信号またはハイ信号)によって行われる。すなわち、本装置の起動時においてマイコン100にモード信号としてハイ信号が入力されると、マイコン100はユーザーモードに設定されてメモリ200に記憶されたプログラムやデータに従って動作し、本装置は通常作動を開始する。また、本装置の起動時においてマイコン100にモード信号としてロー信号が入力されると、マイコン100の動作モードはテストモードに設定され、本装置は故障テストや断線テスト等のテスト作動を開始する。なお、本装置のテスト作動時には、メモリ200はリプログラミング状態となり、記憶されたプログラムやデータの書き換えが可能となる。メモリ200がリプログラミング状態となる動作の詳細については、後述する。
The operation mode of the
また、マイコン100はユーザーモードで動作している際、すなわち、本装置が通常作動を行っている際に、メモリ200に記憶されたプログラムやデータの書き換えも行う。具体的には、マイコン100は、メモリ200に記憶されたプログラムやデータの書き換えを行うにあたり、内部クロックライン301に常時出力されているクロックに同期して異なる3つの認証キーの各々を内部データバス300に順次出力するとともに、後述するレジスタ201、202、206に対してライト信号を順次出力する。その後、メモリ200がリプログラミング状態となると、図示しないデータバスを介してメモリ200に記憶されたプログラムやデータの書き換えを行う。なお、レジスタ201、202、206の詳細な動作については後述する。
The
以下では、マイコン100の動作モードの設定に関する回路部分について説明した後に、メモリ200の書き換えに関する回路部分について説明を行う。まず、マイコン100の動作モードの設定に関する回路部分について説明する。
Hereinafter, after describing the circuit portion related to the setting of the operation mode of the
モード端子101は、本装置の起動時においてマイコン100の動作モードを設定するためのモード信号を入力ライン111に入力する入力端子である。このモード端子101には、ロー信号またはハイ信号がモード信号として入力される。本装置の起動時においてマイコン100の動作モードをユーザーモードに設定する場合、すなわち、本装置を起動して通常作動させる場合には、モード信号としてロー信号が入力される。一方、本装置の起動時においてマイコン100をテストモードで起動する場合、すなわち、本装置を起動してテスト作動させる場合には、モード信号としてハイ信号が入力される。このモード端子101にハイ信号が入力されるのは、本装置の出荷時や定期点検時に工場等で行われる場合に限られ、それ以外のときは、常にロー信号が入力される。
The
リセット端子102は、マイコン100の動作モードをリセットするとともに、その動作モードをモード端子101に現在入力されているモード信号の示す動作モードにセットするためのロー信号を入力する入力端子である。なお、リセット端子102にロー信号が入力されることにより行われる上述のリセット動作は、本装置の出荷時や定期点検時に工場等で行われる本装置のテスト作動の際に利用されるものであり、通常は行われない。
The
パワーオンリセット回路103は、本装置の図示しない電源スイッチがオンされた場合、すなわち本装置の起動時にロー信号を出力し、マイコン100の動作モードをリセットするとともに、その動作モードをモード端子101に現在入力されているモード信号の示す動作モードにセットする回路である。このパワーオンリセット回路103は、本装置の通常作動時およびテスト作動時には、常にハイ信号を出力する。
The power-on reset circuit 103 outputs a low signal when a power switch (not shown) of the apparatus is turned on, that is, when the apparatus is activated, resets the operation mode of the
AND回路104は、論理積演算回路であり、リセット端子102に入力されるロー信号またはハイ信号と、パワーオンリセット回路103から出力されるロー信号またはハイ信号との論理積演算を行い、演算結果をロー信号またはハイ信号として出力する。すなわち、リセット端子102にロー信号が入力された場合、または、パワーオンリセット回路103からロー信号が出力された場合にロー信号を出力し、リセット端子102にハイ信号が入力され、かつ、パワーオンリセット回路103からハイ信号が出力されている場合には、ハイ信号を出力する。
The AND
設定信号記憶回路に相当するラッチ105およびラッチ106は、信号入力端子であるD端子、G端子、R端子と、信号出力端子であるQ端子とを有するラッチであり、モード端子101から入力ライン111を介して入力されるモード信号を記憶する。具体的には、ラッチ105および106は、D端子が入力ライン111に接続され、R端子がインバータ107を介して入力ライン111に接続される。また、G端子がAND回路104の出力側に接続される。G端子にロー信号が入力された後にハイ信号が入力された場合(同期リセット)、または、R端子にハイ信号が入力された場合(非同期リセット)、ラッチ105および106は、D端子に現在入力されているモード信号(ロー信号またはハイ信号)を記憶するとともに、記憶したモード信号(ロー信号またはハイ信号)をQ端子からそれぞれ出力する。すなわち、ラッチ105および106は、G端子にロー信号が入力された時点において入力ライン111に出力されているモード信号(ロー信号またはハイ信号)を記憶し、R端子にハイ信号が入力された場合には、D端子に現在入力されているモード信号(ロー信号またはハイ信号)によらずロー信号が記憶される。マイコン100の動作モードがユーザーモードで動作中の場合、すなわち本装置の通常動作時においては、R端子にハイ信号が入力されることとなり、ラッチ105および106がモード信号として記憶したロー信号が、本装置の起動時においてモード信号として記憶したロー信号と異なってしまうのを防止している。
A
AND回路108は、論理積演算回路であり、ラッチ105および106のQ端子からそれぞれ出力される2つのモード信号(ロー信号またはハイ信号)の論理積演算を行い、その演算結果をロー信号またはハイ信号として出力する。すなわち、ラッチ105および106のQ端子のいずれか一方からロー信号が出力された場合にはロー信号を出力し、両方からハイ信号が出力された場合にはハイ信号を出力する。
The AND
AND回路109は、論理積演算回路であり、入力ライン111に入力されるモード信号(ロー信号またはハイ信号)と、AND回路108から出力されるロー信号またはハイ信号の論理積演算を行い、その演算結果をマイコン100の動作モードを示す最終的なモード信号(ロー信号またはハイ信号)として出力する。すなわち、入力ライン111にロー信号が入力された場合、または、AND回路108からロー信号が出力された場合には、AND回路109は、マイコン100の動作モードをユーザーモードに設定するものとし、最終的なモード信号としてロー信号を出力する。一方、入力ライン111にハイ信号が入力され、かつ、AND回路108からハイ信号が出力された場合には、AND回路109は、マイコン100の動作モードをテストモードに設定するものとし、最終的なモード信号としてハイ信号を出力する。AND回路109が出力する最終的なモード信号(ロー信号またはハイ信号)は、インバータ110を介してマイコン100へ入力される。
The AND
次に、メモリ200の書き換えに関する回路部分について説明を行う。レジスタ201および202は、データ入力端子であるD端子、内部クロック入力端子であるG端子、データ出力端子であるQ端子を有するレジスタであり、内部データバス300を介してマイコン100から発行される3つの認証キーのうちの2つを順次取り込む。具体的には、レジスタ201および202は、D端子が内部データバス300に接続され、G端子が内部クロックライン301に接続される。マイコン100から図示しない制御ラインを介して順次出力されるライト信号を受信すると、レジスタ201およびレジスタ202は、内部クロックライン301に常時出力されているクロックに同期して、マイコン100から内部データバス300に出力される認証キーを各々が一つずつ取り込む。より具体的には、マイコン100は、まず初めにレジスタ201に制御ラインを介してライト信号を出力するとともに、1つ目の認証キーを内部データバス300に出力する。レジスタ201は制御ラインを介してライト信号を受信すると、内部クロックライン301に常時出力されているクロックに同期して、マイコン100から内部データバス300に出力された1つ目の認証キーを取り込む。この時、レジスタ202にはライト信号が出力されていないので、レジスタ202は内部データバス300に出力された1つ目の認証キーの取り込みを行わない。次に、マイコン100はレジスタ202に制御ラインを介してライト信号を出力するとともに、2つ目の認証キーを内部データバス300に出力する。レジスタ202は制御ラインを介してライト信号を受信すると、内部クロックライン301に常時出力されているクロックに同期して、マイコン100から内部データバス300に出力された2つ目の認証キーを取り込む。この時、レジスタ201にはライト信号が出力されていないので、レジスタ201は内部データバス300に出力された2つ目の認証キーの取り込みを行わない。こうしてレジスタ201および202に取り込まれた認証キーは、レジスタ201およびレジスタ202のQ端子から、それぞれ出力される。
Next, a circuit portion related to rewriting of the
比較器203および204は、コンパレータ回路を有し、レジスタ201およびレジスタ202のQ端子からそれぞれ出力される認証キーが、予め設定された2つの照合キーと一致するか否かを比較する。具体的には、比較器203は前述した2つの照合キーのうちの一方を記憶し、比較器204はもう一方を記憶している。比較器203は、レジスタ201のQ端子から出力される認証キーが予め記憶している照合キーと一致するか否かを常時調べており、一致する場合にはハイ信号を出力し、一致しない場合にはロー信号を出力する。比較器204は、レジスタ202のQ端子から出力される認証キーが予め記憶している照合キーと一致するか否かを常時調べており、一致する場合にはハイ信号を出力し、一致しない場合にはロー信号を出力する。
The
AND回路205は、論理積演算回路であり、比較器203および204からそれぞれ出力されるロー信号またはハイ信号の論理積演算を行うとともに、その演算結果に従って、メモリ200の書き換えを許可する書換許可信号(ハイ信号)の出力を許可・不許可とするガード信号(ロー信号で不許可、ハイ信号で許可)を出力する。具体的には、比較器203および204の両方からハイ信号が出力されている場合には、ガード信号としてハイ信号を出力し、比較器203または204のいずれか一方からロー信号が出力されている場合には、ガード信号としてロー信号を出力する。
The AND
レジスタ206は、データ入力端子であるD端子、内部クロック入力端子であるG端子、ガード信号(ロー信号またはハイ信号)の入力端子であるE端子、信号出力端子であるQ端子を有するレジスタである。このレジスタ206は、D端子が内部データバス300に接続され、G端子が内部クロックライン301に接続される。また、E端子がAND回路205の出力側に接続される。さらに、レジスタ206は、比較器203および204が記憶する照合キーとは異なる予め設定された照合キーを有する。マイコン100から図示しない制御ラインを介してライト信号を受信した際、E端子にガード信号としてハイ信号が入力されている場合には、レジスタ206は内部クロックライン301に常時出力されているクロックに同期して、マイコン100から内部データバス300に出力された認証キーを取り込む。そして、取り込んだ認証キーが前述の照合キーと一致する場合には、Q端子から書換許可信号としてハイ信号を出力し、一致しない場合には書換不許可信号としてロー信号を出力する。
The
AND回路207は、論理積演算回路であり、AND回路205から出力されるガード信号(ロー信号またはハイ信号)と、レジスタ206のQ端子から出力される書換許可信号(ハイ信号)・書換不許可信号(ロー信号)の論理積演算を行う。そして、AND回路205からガード信号としてハイ信号が出力され、かつ、レジスタ206のQ端子から書換許可信号(ハイ信号)が出力された場合には、書換許可信号(ハイ信号)を後段のメモリ200へ通過させる。AND回路205からガード信号としてロー信号が出力されている場合や、かつ、レジスタ206のQ端子から書換不許可信号(ロー信号)が出力されている場合は、書換不許可信号(ロー信号)を後段のメモリ200へ出力する。
The AND
OR回路208は、論理和演算回路であり、モード端子101から入力されるモード信号(ロー信号またはハイ信号)と、AND回路207から出力される書換許可信号(ハイ信号)・書換不許可信号(ロー信号)の論理和演算を行う。そして、モード端子101からモード信号としてハイ信号が入力されている場合(本装置がテスト作動している場合)、または、AND回路207から書換許可信号(ハイ信号)が出力されている場合には、メモリ200へリプログラミング信号(ハイ信号)を出力する。モード端子101からモード信号としてロー信号が入力されており(本装置が通常作動しており)、かつ、AND回路207から書換不許可信号(ロー信号)が出力されている場合には、リプログラミング信号の出力は行わない(ロー信号を出力する)。
The OR
次に、本装置の起動時にマイコン100の動作モードをテストモードに設定し、本装置がテスト作動する際に利用される回路部分について説明する。
Next, a description will be given of a circuit portion used when the operation mode of the
ユーザー端子401〜403は、本装置がテスト作動として行う故障テストや断線テスト等のテスト種別を指定するための信号(ロー信号またはハイ信号)を入力する入力端子である。このユーザー端子401〜403は、トライステート回路404〜406およびバッファ回路407〜409を介して、後述するAND回路410〜412と接続される。
AND回路410〜412は、論理積演算回路であり、ユーザー端子401〜403の各々から出力される信号(ロー信号またはハイ信号)と、AND回路109から出力されるモード信号(ロー信号またはハイ信号)との論理積演算を行う。そして、ユーザー端子401〜403にロー信号が入力された場合、または、AND回路109から出力されるモード信号がロー信号である場合には、AND回路410〜412はロー信号を出力する。ユーザー端子401〜403にハイ信号が入力され、かつ、AND回路109から出力されるモード信号がハイ信号である場合には、AND回路410〜412はハイ信号を出力する。言い換えれば、AND回路410〜412は、モード信号としてハイ信号が出力されてマイコン100の動作モードがテストモードに設定され、本装置がテスト作動を行っている場合に、ユーザー端子401〜403の各々から出力される信号(ロー信号またはハイ信号)を後段のラッチ413〜415へ出力するものである。
The AND
ラッチ413〜415は、信号入力端子であるD端子、クロック入力端子であるG端子、信号出力端子であるQ端子を有するラッチである。このラッチ413〜415は、D端子がAND回路410〜412の出力側に接続され、G端子がリセット端子102に接続される。そして、リセット端子102にロー信号が入力された後にハイ信号が入力されると(同期リセット)、AND回路410〜412から出力されるロー信号またはハイ信号を記憶するとともに、記憶したロー信号またはハイ信号をQ端子からそれぞれ出力する。
The
デコーダ部416は、ラッチ413〜415のQ端子からそれぞれ出力されるロー信号またはハイ信号を入力してデコードし、本装置がテスト作動として行うテスト種類を指示する指示信号(テスト信号)を、後段に接続されたAND回路417〜420を介してマイコン100へ出力する。前述の指示信号には、マイコン100の動作モードをテストモードに変更するモード変更信号が含まれる。なお、図1においてデコーダ部416から出力される指示信号は、便宜上、4つのAND回路417〜420を介してマイコン100へ出力されるよう記載されているが、実際には4つ以上のAND回路を介してマイコン100へ出力されるよう構成されている。
The
防止回路に相当するAND回路417〜420は、論理積演算回路であり、デコーダ部416から出力される指示信号と、AND回路109から出力されるモード信号(ロー信号またはハイ信号)との論理積演算を行うことにより、マイコン100への指示信号の出力を制御する。具体的には、AND回路417〜420は、AND回路109から出力されるモード信号がロー信号の場合、すなわちマイコン100がユーザーモードで動作中の場合には、デコーダ部416から出力される指示信号にかかわらずマイコン100へロー信号を出力する。AND回路109から出力されるモード信号がハイ信号の場合、すなわちマイコン100がテストモードで動作中の場合には、AND回路417〜420は、デコーダ部416から出力される指示信号をマイコン100へ通過させる。これにより、マイコン100がユーザーモードで動作中の場合には、デコーダ部416から出力される指示信号がマイコン100へ出力されることはないため、指示信号に含まれるモード変更信号がマイコン100へ出力されることもなく、マイコン100がユーザーモードで動作中の場合において、その動作モードがユーザーモードからテストモードへと変更されるのを防止することができる。
AND
次に、このように構成された本実施形態の電子装置の動作を説明する。前述のように、起動時には、モード端子101にモード信号としてのロー信号が入力される。モード端子101にロー信号が入力されるとそのロー信号が入力ライン111を介してラッチ105および106に記憶される。記憶されたロー信号は、AND回路108〜109とインバータ110とを介してマイコン100に入力され、マイコン100の動作モードがラッチ105および106に記憶されたモード信号の示す動作モード、すなわち通常動作モードに設定される。こうして、本装置は通常作動を開始する。
Next, the operation of the electronic apparatus of this embodiment configured as described above will be described. As described above, a low signal as a mode signal is input to the
ここで、本装置の通常作動時に、ノイズ等の影響によってラッチ105および106に異常が発生し、本装置の起動時に記憶したモード信号(ロー信号)とは異なるモード信号(ハイ信号)がAND回路108から出力された場合を考える。この場合でも、AND回路109にはモード端子101からのロー信号が入力されているので、AND回路109からはロー信号が出力される。すなわち、ラッチ105および106に記憶されたモード信号が起動時に記憶した信号とは異なる信号(ハイ信号)となってしまったとしても、マイコンの動作モードが保持されることになる。これにより、マイコン100の動作モードが突然変更されるのを防ぐことができ、その結果として、不用意な動作が行われるのを防止できる。また、本装置の通常動作時においては、R端子にハイ信号が入力されることとなり、ラッチ105および106がモード信号として記憶したロー信号が、本装置の起動時においてモード信号として記憶したロー信号と異なってしまうのを防止し、マイコン100の動作モードが確実にユーザーモードに保持されるようになっている。
Here, during normal operation of the apparatus, an abnormality occurs in the
また、本実施形態の電子装置では、マイコン100はメモリ200に記憶されたプログラムやデータを書き換えるにあたり、3つの認証キーを発行する。また、比較器203および204は2つの照合キーのうちのいずれか一方をそれぞれ有し、マイコン100の発行した3つの認証キーのうちの2つが当該照合キーと一致するか否かを比較する。そして、両比較器203、204において認証キーと照合キーとが一致して、両比較器203、204からハイ信号が出力されると、AND回路205からガード信号としてハイ信号がAND回路207へ出力される。
In the electronic apparatus according to the present embodiment, the
このようにしてAND回路205からガード信号としてハイ信号がAND回路207へ出力されない限り、レジスタ206のQ端子から書換許可信号(ハイ信号)が出力されたとしても、書換許可信号(ハイ信号)はAND回路207を通過できず、書換不許可信号(ロー信号)がAND回路207から出力されることとなる。従って、本装置の通常作動時において、ノイズ等の影響によってレジスタ206に異常が発生し、それによってQ端子から書換許可信号(ハイ信号)が出力されてしまったとしても、AND回路207を通過することはできない。そのため、レジスタ206の異常によって、メモリ200に記憶されたプログラムやデータが予期せず書き換えられてしまうことを防止できる。その結果、電子装置が不用意な動作をしてしまうことを防止できる。
In this way, unless a high signal is output as a guard signal from the AND
さらに、レジスタ206はE端子を有しており、このE端子にAND回路205からガード信号としてハイ信号が入力されたときに記憶内容を書き換えるようになっているので、レジスタ206が予期せず書き換えられてしまうことも抑制できる。
Further, the
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、次の実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。 As mentioned above, although embodiment of this invention was described, this invention is not limited to the above-mentioned embodiment, The following embodiment is also contained in the technical scope of this invention, and also the summary other than the following is also included. Various modifications can be made without departing from the scope.
たとえば、前述の実施形態では、ユーザーモード起動時にはモード端子101からロー信号が入力されるとともに、AND回路108の出力信号とモード端子101からの入力信号との論理積演算を行い、その演算結果をマイコン100の動作モードを示す最終的なモード信号として、AND回路109から出力した。しかしながら、これに限定されるものではなく、ユーザーモード起動時にはモード端子101からハイ信号を入力することとしても良い。この場合、AND回路109の代わりに、AND回路108の出力信号とモード端子101からの入力信号との論理和演算を行うOR回路を用意し、その演算結果をマイコン100の動作モードを示す最終的なモード信号として出力することとなる。
For example, in the above-described embodiment, a low signal is input from the
100…マイコン、 101…モード端子、 102…リセット端子、 103…パワーオンリセット回路、 104・108〜109・205・207・410〜412・417〜420…AND回路、 105〜106・413〜415…ラッチ、 107・110…インバータ、 200…メモリ、 201〜202・206…レジスタ、 203〜204…比較器、 208…OR回路、 300…内部データバス、 301…内部クロックライン、 401〜403…ユーザー端子、 404〜406…トライステート回路、 407〜409…バッファ回路、 416…デコーダ部
DESCRIPTION OF
Claims (6)
前記入力ラインから入力される設定信号と前記設定信号記憶回路に記憶された設定信号とが入力される論理回路であって、前記入力ラインから入力される設定信号が所定設定信号であるときは、その所定設定信号によって出力信号が一つに定まる論理回路を備え、
前記処理回路は前記論理回路から出力される出力信号に基づいて動作することを特徴とする電子装置。 An electronic apparatus comprising: a setting signal storage circuit that stores a setting signal input from an input line and outputs the stored setting signal; and a processing circuit that operates based on the setting signal output from the setting signal storage circuit. There,
A logic circuit to which a setting signal input from the input line and a setting signal stored in the setting signal storage circuit are input, and when the setting signal input from the input line is a predetermined setting signal, A logic circuit in which the output signal is determined as one by the predetermined setting signal,
The electronic device is characterized in that the processing circuit operates based on an output signal output from the logic circuit.
前記論理回路はAND回路であり、
前記入力ラインには、前記所定設定信号となる信号であって前記マイコンを通常モードに設定するためのロー信号、および、前記マイコンをテストモードに設定するためのハイ信号が択一的に入力されることを特徴とする請求項1記載の電子装置。 The processing circuit is a microcomputer having two operation modes, a normal mode and a test mode,
The logic circuit is an AND circuit;
A low signal for setting the microcomputer to the normal mode and a high signal for setting the microcomputer to the test mode are alternatively input to the input line as the predetermined setting signal. The electronic device according to claim 1.
前記マイコンが通常モードで動作中においては前記設定信号記憶回路に前記制御信号としてハイ信号が入力され、前記設定信号機億回路は前記電子装置の起動時において前記入力ラインから設定信号として入力して記憶したロー信号を出力し続けることを特徴とする請求項2記載の電子装置。 The setting signal storage circuit is a latch that operates according to a control signal,
When the microcomputer is operating in the normal mode, a high signal is input to the setting signal storage circuit as the control signal, and the setting signal circuit is input and stored as a setting signal from the input line when the electronic device is activated. 3. The electronic apparatus according to claim 2, wherein the low signal continues to be output.
前記マイコンが通常モードで動作中において前記AND回路からロー信号が出力されている場合に前記マイコンへの前記テスト信号の出力を防止する防止回路を設けることを特徴とする請求項2または請求項3記載の電子装置。 The microcomputer operates in accordance with a test signal including a mode change signal for changing the operation mode of the microcomputer to the test mode during the test mode operation.
4. A prevention circuit for preventing output of the test signal to the microcomputer when a low signal is output from the AND circuit while the microcomputer is operating in a normal mode. The electronic device described.
前記入力ラインから入力された設定信号を所定の照合信号と照合し、一致/不一致を示す第2照合結果信号を出力する照合結果出力回路と、
前記設定信号記憶回路からの第1照合結果信号と前記照合結果出力回路からの第2照合結果信号とが入力される論理回路であって、前記第2照合結果信号が一致/不一致のうちの予め設定されたいずれか一方を示す信号であるときは、その第2照合結果信号によって出力信号が一つに定まる論理回路とを備え、
前記処理回路は前記論理回路から出力される出力信号に基づいて動作することを特徴とする電子装置。 A setting signal storage circuit that stores a setting signal input from an input line and outputs a first verification result signal indicating matching / mismatching by comparing the stored setting signal with a predetermined verification signal, and the setting signal storage circuit An electronic device including a processing circuit that operates based on a first verification result signal output from
A collation result output circuit that collates a setting signal input from the input line with a predetermined collation signal and outputs a second collation result signal indicating match / mismatch;
A logic circuit to which a first collation result signal from the setting signal storage circuit and a second collation result signal from the collation result output circuit are input, wherein the second collation result signal is pre-matched / unmatched. When the signal indicates one of the set signals, a logic circuit in which the output signal is determined to be one by the second verification result signal,
The electronic device is characterized in that the processing circuit operates based on an output signal output from the logic circuit.
前記第1照合結果信号および第2照合結果信号は、いずれも、設定信号と照合信号とが一致するときはハイ信号となり、
前記処理回路は、データを書き換え可能に記憶するメモリであって前記AND回路からハイ信号が出力されたことに基づいて書き換え許可状態で動作し、前記AND回路からロー信号が出力されたことに基づいて書き換え禁止状態で動作することを特徴とする請求項5記載の電子装置。 The logic circuit is an AND circuit;
The first verification result signal and the second verification result signal are both high signals when the setting signal matches the verification signal.
The processing circuit is a memory that stores data in a rewritable manner, operates in a rewrite enabled state based on a high signal output from the AND circuit, and based on a low signal output from the AND circuit 6. The electronic device according to claim 5, wherein the electronic device operates in a rewrite-inhibited state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006328698A JP4953788B2 (en) | 2006-12-05 | 2006-12-05 | Electronic equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006328698A JP4953788B2 (en) | 2006-12-05 | 2006-12-05 | Electronic equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008140343A true JP2008140343A (en) | 2008-06-19 |
JP4953788B2 JP4953788B2 (en) | 2012-06-13 |
Family
ID=39601689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006328698A Expired - Fee Related JP4953788B2 (en) | 2006-12-05 | 2006-12-05 | Electronic equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4953788B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008204087A (en) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | Operation mode control circuit for information processor and information processor |
JP2019514094A (en) * | 2016-03-16 | 2019-05-30 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | Control the transition between operating mode and test mode |
JP2021140407A (en) * | 2020-03-04 | 2021-09-16 | 株式会社デンソー | Electronic control device and program update system for electronic control device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0338730A (en) * | 1989-07-05 | 1991-02-19 | Nec Corp | Test signal generating circuit |
JPH03263153A (en) * | 1990-03-13 | 1991-11-22 | Nec Corp | Information processor |
JPH11272472A (en) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | Microcomputer |
JP2000137696A (en) * | 1998-10-30 | 2000-05-16 | Sanyo Electric Co Ltd | Data protecting device for non-volatile memory |
JP2006209876A (en) * | 2005-01-28 | 2006-08-10 | Denso Corp | Electronic control device |
-
2006
- 2006-12-05 JP JP2006328698A patent/JP4953788B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0338730A (en) * | 1989-07-05 | 1991-02-19 | Nec Corp | Test signal generating circuit |
JPH03263153A (en) * | 1990-03-13 | 1991-11-22 | Nec Corp | Information processor |
JPH11272472A (en) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | Microcomputer |
JP2000137696A (en) * | 1998-10-30 | 2000-05-16 | Sanyo Electric Co Ltd | Data protecting device for non-volatile memory |
JP2006209876A (en) * | 2005-01-28 | 2006-08-10 | Denso Corp | Electronic control device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008204087A (en) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | Operation mode control circuit for information processor and information processor |
JP2019514094A (en) * | 2016-03-16 | 2019-05-30 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | Control the transition between operating mode and test mode |
JP2021140407A (en) * | 2020-03-04 | 2021-09-16 | 株式会社デンソー | Electronic control device and program update system for electronic control device |
Also Published As
Publication number | Publication date |
---|---|
JP4953788B2 (en) | 2012-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11455397B2 (en) | Secure boot assist for devices, and related systems, methods and devices | |
US10509568B2 (en) | Efficient secure boot carried out in information processing apparatus | |
US9870488B1 (en) | Method and apparatus for securing programming data of a programmable device | |
CN103729597A (en) | System starting verifying method and device and terminal | |
CN107609403B (en) | Safe starting method, device, equipment and medium of embedded equipment | |
JP6284903B2 (en) | COMMUNICATION DEVICE AND COMMUNICATION LIMIT PROGRAM | |
TWI801468B (en) | Apparatus, methods, and systems for protecting the security of an electronic device, and related microcontrollers | |
US11914714B2 (en) | Information processing apparatus and start-up method of the same | |
JP4953788B2 (en) | Electronic equipment | |
WO2006042262A2 (en) | Detecting a security violation using error correction code | |
JPH04215194A (en) | Ic card | |
US20150286823A1 (en) | System and method for boot sequence modification using chip-restricted instructions residing on an external memory device | |
CN114003915A (en) | Chip-based secure startup method and device | |
US8627510B2 (en) | Electronic device and method for operating the electronic device | |
JP4321472B2 (en) | Control device | |
KR101572854B1 (en) | A PLC device with enhanced cyber security | |
US11509640B2 (en) | Method for protecting an electronic control unit | |
JP5074294B2 (en) | Semiconductor device test method | |
JP2015219838A (en) | Information processing device | |
JP3912447B2 (en) | Memory system and method of using external nonvolatile memory | |
JP2023177247A (en) | Semiconductor device and control method of the same | |
JP2009205419A (en) | Electronic control device | |
CN112685754A (en) | Unlocking circuit and unlocking method of debugging interface | |
JP2004192379A (en) | Memory check circuit | |
JP2020017210A (en) | Control device and mode transition method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090306 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100415 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120313 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4953788 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |