JP2008129893A - マルチポートメモリアクセス制御モジュール - Google Patents

Abstract

【課題】マルチポートメモリアクセス(ＭＰＭＡ)制御モジュールを提供する。
【解決手段】予め配置された複数の外部ＦＩＦＯメモリおよびＤＲＡＭにそれぞれ電気的に接続される複数のＩ/Ｏポートを備え、Ｉ/Ｏポートはパッキング／アンパッキング装置、内部ＦＩＦＯメモリおよびアドレス累進計数器を有し、パッキング／アンパッキング装置は読み取り／書き込みするデータバスの幅を、読み取り／書き込みを行ないたいＤＲＡＭ制御ＩＰインターフェイスと同じ幅に調節し、ＦＩＦＯメモリはパッキング／アンパッキング装置と電気的に接続され、ユーザのインターフェイスとメモリのクロックドメインとの差を調節し、アドレス累進計数器は内部ＦＩＦＯメモリに電気的に接続され、Ｉ/Ｏポートがそれぞれ対応するＤＲＡＭのアドレス発生器である複数のＩ/Ｏポートはあらかじめ配置されたＤＲＡＭに対して、それぞれ制御するメモリアドレスの範囲を設けたＭＰＭＡ。
【選択図】図１

Description

本発明は、マルチポートメモリアクセス制御モジュールに関し、特に外部ＦＩＦＯメモリおよびＤＲＡＭ接続し、データ演算を行なうマルチポートメモリアクセス制御モジュールに関する。

今日、ハイテク産業の急速な発展およびハイテク製品の普及により、メモリは各種電子製品にとって、必要不可欠な電子デバイスとなった。デジタルデータの保存、映像データの処理、映像データデバッグ、ビジュアルデータの圧縮、音響効果データデータゲイン、モータの制御など、これらはすべてメモリを利用して一時的または永久的にデータの保存を行なうものである。

データ処理を例にとり説明すると、処理するデータ量が増大するにつれて、必要な一時的メモリの容量も増大するため、従来のＦＩＦＯ（First-In First-Out）では高速度および大容量という要求に応えることができなかった。そこで、多くのファームウェアエンジニアはＤＲＡＭ（Dynamic Random Access Memory）の使用上の可能性に注目するようになった。ＤＲＡＭはデータの読み取り／書き込みが高速に行なうことができ、またエンジニアの意図により使用空間と大容量を自在に設計できるなどの利点を持つ。しかしながら、メモリアレイは再充電（Re−Charge）する必要があり、ＤＲＡＭはＦＩＦＯほど使い勝手が良くなかったのである。

メモリの保存空間が大幅に増加した際に、電子デバイスの拡充性およびデータ処理速度を兼備させるため、プログラマブルデータプロセッシングモジュール（Programmable Data Processing Module）が注目されている。映像処理を例にして説明すると、ＦＰＧＡは必要不可欠なデバイスで、ファームウェアエンジニアはＦＰＧＡにおいてＨＤＬ (Hardware Description Language)を使用してクライアントの需要に即した演算法を作製し、かりに修正や機能の追加が必要な場合は、ＨＤＬのプログラムを修正して、ＦＰＧＡのチップをコピーし直せば、ハードウェアを再び作製したり、設計したりする必要がなく、簡単にユーザおよびクライアントの需要に応えることができる。

以上のように、データの読み取り／書き込みを行なう量がさらに増加し、複雑化するテクノロジーの応用分野において、従来のＦＩＦＯは速度および容量において需要を満たすことができなかったため、さらに容量が大きいＤＲＡＭがＦＩＦＯの替わりとして登場したが、制御ロジックの設計が困難で、読み取り／書き込みの制御が一大問題であった。そこで、ＦＰＧＡにより構成されたマルチポートメモリアクセス（ＭＰＭＡ)(multi-port-memory-access)をいかに使用するか、ＦＩＦＯインターフェイスの使い易さ、およびデータ高度重複使用率をいかに保持するか、さらに大容量で、安価なＤＲＡＭをいかに保持するかというのが業界における改良の方向であり、従来技術が解決できなかった問題点を改善する新しいメモリが求められていた。
特開２００５−２９３４２７号公報 特開２００４−１１１０２４号公報

本発明の目的は、高速読み取り、低コストで、制御が容易なマルチポートメモリアクセス制御モジュールを提供することにある。

上述の目的を達成するため、本発明は、マルチポートメモリアクセス制御モジュールを提供する。本発明のマルチポートメモリアクセス制御モジュールは、あらかじめ配置された複数の外部ＦＩＦＯメモリおよびＤＲＡＭにそれぞれ電気的に接続される。マルチポートメモリアクセス制御モジュールは複数のＩ／Ｏポート(Input/Output Port）を備え、Ｉ／Ｏポートはパッキング／アンパッキング装置、内部ＦＩＦＯメモリおよびアドレス累進計数器を有する。パッキング／アンパッキング装置は読み取り／書き込みするデータバスの幅を、読み取り／書き込みを行ないたいＤＲＡＭ制御ＩＰインターフェイスと同じ幅に調節する。ＦＩＦＯメモリはパッキング／アンパッキング装置と電気的に接続され、ユーザのインターフェイスとメモリのクロックドメインとの差を調節する。アドレス累進計数器は内部ＦＩＦＯメモリに電気的に接続され、Ｉ／Ｏポートがそれぞれ対応するＤＲＡＭのアドレス発生器である
複数のＩ／Ｏポートはあらかじめ配置されたＤＲＡＭに対して、それぞれ制御するメモリアドレスの範囲がある。また、Ｉ／Ｏポートはあらかじめ配置されたＤＲＡＭの重複したメモリアドレスを読み取ることができる。

すなわち、請求項１の発明は、あらかじめ配置された複数の外部ＦＩＦＯメモリおよびＤＲＡＭにそれぞれ電気的に接続されたマルチポートメモリアクセス制御モジュールであって、前記マルチポートメモリアクセス制御モジュールは複数のＩ／Ｏポートを備え、前記Ｉ／Ｏポートはパッキング／アンパッキング装置、内部ＦＩＦＯメモリおよびアドレス累進計数器を有し、前記パッキング／アンパッキング装置は読み取り／書き込みするデータバスの幅を、読み取り／書き込みを行ないたいＤＲＡＭ制御ＩＰインターフェイスと同じ幅に調節し、前記内部ＦＩＦＯメモリは前記パッキング／アンパッキング装置と電気的に接続され、前記内部ＦＩＦＯメモリはユーザのインターフェイスとメモリのクロックドメインとの差を調節し、前記アドレス累進計数器は前記内部ＦＩＦＯメモリに電気的に接続され、前記アドレス累進計数器は前記Ｉ／Ｏポートがそれぞれ対応する前記ＤＲＡＭのアドレス発生器であることを特徴とするマルチポートメモリアクセス制御モジュールである。
請求項２の発明は、複数の前記Ｉ／Ｏポートはあらかじめ配置された前記ＤＲＡＭに対して、それぞれ制御するメモリアドレスの範囲があることを特徴とする請求項１に記載のマルチポートメモリアクセス制御モジュールである。
請求項３の発明は、前記Ｉ／Ｏポートはあらかじめ配置された前記ＤＲＡＭの重複した前記メモリアドレスを読み取ることを特徴とする請求項１に記載のマルチポートメモリアクセス制御モジュールである。

本発明のマルチポートメモリアクセス制御モジュールは、外部ＦＩＦＯメモリおよびＤＲＡＭにそれぞれ電気的に接続され、高速の読み取り、低コストおよび容易な制御というそれぞれの利点を有する。マルチポートメモリアクセス(ＭＰＭＡ)により、重複したメモリアドレスを読み取ることができ、データ読み取りの効率を向上させることができる。ユーザはマルチポートメモリアクセスのＩ／Ｏポート（入力／出力ポート）の個数およびデータバスの幅は自由に決定することができるため、ユーザは必要により、データ使用率および演算時間を制御することができる。

以下、本発明の実施形態を図面に基づいて説明する。図１は本発明の好適な一実施形態によるシステムを示す流れ図である。図１に示すように、本発明のマルチポートメモリアクセス制御モジュールはマルチポートメモリアクセス（ＭＰＭＡ：multi-port-memory-access)１からなり、マルチポートメモリアクセス１は複数のＩ／Ｏポート(Input/Output Port)(入力／出力ポート)１１からなる。マルチポートメモリアクセス１は複数の外部ＦＩＦＯメモリ２と電気的に接続し、複数の外部ＦＩＦＯメモリ２は複数のＩ／Ｏポート１１にそれぞれ対応し、メモリブロック３はマルチポートメモリアクセス１に電気的に接続する。

図２は本発明の好適な一実施形態によるＩ／Ｏポートを示すフロー図である。図２に示すように、マルチポートメモリアクセス１内のＩ／Ｏポート(Input/Output Port)１１はパッキング／アンパッキング装置１１１、内部ＦＩＦＯメモリ１１２およびアドレス累進計数器１１３からなり、パッキング／アンパッキング装置１１１は入力／出力インターフェイスデータバスの幅を、読み取り／書き込みを行ないたいＤＲＡＭ制御ＩＰインターフェイスと同じ幅に調節することにより、メモリ内のデータの読み取り／書き込み効率を向上させる。内部ＦＩＦＯメモリ１１２はパッキング／アンパッキング装置１１１に電気的に接続し、内部ＦＩＦＯメモリ１１２はユーザのインターフェイスとメモリのクロックドメインとの差を調節する。アドレス累進計数器１１３は内部ＦＩＦＯメモリと１１２電気的に接続し、アドレス累進計数器１１３は各Ｉ／Ｏポート１１がそれぞれ対応するＤＲＡＭのアドレス発生器である。

図１および２に示すように、ユーザがデータの書き込みを行なう場合、データはまず外部ＦＩＦＯメモリ２により書き込み順序の配列を行ない、次にパッキング／アンパッキング装置１１１により入力インターフェイスデータバスの幅を、読み取り／書き込みを行ないたいＤＲＡＭ制御ＩＰインターフェイスと同じ幅に調節し、内部ＦＩＦＯメモリ１１２によりユーザのインターフェイスとメモリのクロックドメインとを調節し、同時にアドレス累進計数器１１３によりメモリブロック３の書き込みアドレスを発生させ、最後にメモリブロック３にデータの書き込みを行なう。これとは反対に、データの読み取りを行なう場合は、逆の順序で読み取りを行なう。書き込みポートの計数器の数字が読み取りポートの計数器の数字より小さければ、読み取りを行なったデータは、前にメモリブロック３に書き込みを行なったデータと同じである。

本発明のマルチポートメモリアクセス制御モジュールの機能の理解を深めるために、上記した装置にＤＲＡＭを組み合わせ、画像測定の方法により説明を行なう。図３は本発明の画像および画像測定点を示す図である。図３に示すように、画像４は複数の測定点４１を有する。ＤＲＡＭはアドレスの読み取り／書き込みを連続して行なうという特性を持つため、データアドレスの連続性に基づき、画像４上にオリジナルデータを書き込みした後、３つのポートに分けて連続アドレスの方法で読み取りを行なう。画像４上の測定点４１は測定点Ｐ１〜Ｐ１１を指す。まず、第１のポートが連続で測定点Ｐ０、Ｐ１およびＰ２の読み取りを行ない、第２のポートが連続で測定点Ｐ４Ｐ５およびＰ６の読み取りを行ない、第３のポートが連続で測定点Ｐ８Ｐ９およびＰ１０の読み取りを行ない、Ｐ５のデバッグ演算（測定点Ｐ５の周囲の測定点はＰ０、Ｐ１、Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ９およびＰ１０であるため）を完成する。測定点Ｐ６が間違いかどうかを演算する場合、第１のポートは測定点Ｐ３を、第２のポートは測定点Ｐ７を、第３のポートは測定点Ｐ１１を読み取るだけで、データ演算を完成し、大幅にデータ使用率を向上させることができる。また、ＤＲＡＭの連続読み取りの特性とメカニズムにより、読み取るデータを演算する前に、データアドレスを演算する必要がなく、ポートはただ先にデータの連続読み取りを行なえば良く、ＤＲＡＭ制御の複雑性を低下させることができる。

次に、画像データの読み取り／書き込み効率の観点により説明する。図３に示すように、普通の画像に対し、従来の読み取り／書き込み方法によると、測定点４１のＰ５に対してまず１度書き込みを行なう。読み取りおよび演算を行なう場合、１（主要演算点）＋８度（その他の参考点Ｐ０、Ｐ１、Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ９およびＰ１０）読み取りが行なわれる。Ｎ点の画像データを測定処理する場合、Ｎ×Ｐ（１＋１＋８）度の読み取り／書き込みが必要で、これにアドレス演算による時間の遅れは含まれない。以下、本発明のマルチポートメモリアクセス制御モジュールを使用して説明する。１入力ポート３出力ポートのマルチポートメモリアクセス制御モジュールを使用すると、測定点４１のＰ５に対して１度書き込みを行ない、演算を行なう場合、３度（各ポートはそれぞれ１度読み取りを行なう）読み取りが行なわれる。Ｎ点の画像データを測定処理する場合は、Ｎ×（１＋３）度のみの読み取り／書き込みでよい。累進法によるＤＲＡＭのアドレス演算特性を利用するので、余分な時間の遅れの心配はない。そのため、以上の画像測定演算方法によると、本発明のマルチポートメモリアクセス制御モジュールは従来の画像測定と異なり、データ読み取り／書き込み効率を２倍以上に増加させることができる。ただし、マルチポートメモリアクセス制御モジュールは１入力ポート３出力ポートであっても、２入力ポート３出力ポートであっても、多入力ポート多出力ポートのマルチポートメモリアクセス制御モジュールの形態に変わりがないため、上記した効果が得られる形態はすべて本発明に含まれ、各種の変更や修正を加えられたとしても、本発明の保護の範囲内に含まれる。また、上記したマルチポートメモリアクセス制御モジュールはデータの読み取り／書き込みだけではなく、映像データ処理、映像データデバッグ、ビジュアルデータの圧縮、音響効果データゲインおよびモータの制御などの分野にも応用することが可能である。

本発明のマルチポートメモリアクセス制御モジュールは、従来技術と異なり、以下の３つの利点を有する。
まず、第１の利点について説明する。本発明はマルチポートメモリアクセス制御モジュールがアドレス連続読み取りの特性、高容量、高速および低価格の利点を有すること、および制御ロジックの容易な内部ＦＩＦＯメモリ１１２を利用し、アドレス累進計数器１１３を組み合わせ、ＤＲＡＭの読み取り／書き込みアドレスを発生させることにより、高速の読み取り、低コストおよび容易な制御という利点を有するに至った。

次に、第２の利点について説明する。マルチポートメモリアクセス１のＩ／Ｏポート(Input/Output Port)１１内に配置される内部ＦＩＦＯメモリ１１２およびアドレス累進計数器１１３により、本発明のマルチポートメモリアクセス制御モジュールは各読み取り／書き込みポートにそれぞれがメモリブロック３内で制御するアドレス範囲を有する。これにより、データは書き込みが連続して行なわれると、決められたメモリ内に書き込まれるため、データ読み取りロジックが簡単に設計できる。また、マルチポートメモリアクセス(ＭＰＭＡ：multi-port-memory-access)１により、重複したメモリアドレスを読み取ることができ、データ読み取りの効率を向上させることができる。

最後に、第３の利点について説明する。マルチポートメモリアクセス１により、クライアントが提供したプログラムを読み取り／書き込みを処理するパッキングの手段を加えることにより、データの高度重複使用率、および操作が容易なＦＩＦＯメモリインターフェイスという利点が得られる。これにより、ユーザはマルチポートメモリアクセス１のＩ／Ｏポート（入力／出力ポート）の個数およびデータバスの幅を自由に決定することができるため、ユーザは必要により、データ使用率および演算時間を制御することができる。

本発明では好適な実施形態を前述の通りに開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者は誰でも、本発明の精神と領域を脱しない均等の範囲内で各種の変更や修正を加えることができる。

本発明の好適な１実施例によるシステムを示す流れ図である。 本発明の好適な１実施例によるＩ／Ｏポート(Input/Output Port)のフロー図である。 本発明の実施例の画像および画像測定点を示す図である。

符号の説明

１ マルチポートメモリアクセス（ＭＰＭＡ：multi-port-memory-access)
１１ Ｉ／Ｏポート(Input/Output Port)
１１１ パッキング／アンパッキング装置
１１２ 内部ＦＩＦＯメモリ
１１３ アドレス累進計数器
２ 外部ＦＩＦＯメモリ
３ メモリブロック
４ 画像
４１ 測定点

Claims (3)

1. あらかじめ配置された複数の外部ＦＩＦＯメモリおよびＤＲＡＭにそれぞれ電気的に接続されたマルチポートメモリアクセス制御モジュールであって、
   前記マルチポートメモリアクセス制御モジュールは複数のＩ／Ｏポートを備え、前記Ｉ／Ｏポートはパッキング／アンパッキング装置、内部ＦＩＦＯメモリおよびアドレス累進計数器を有し、
   前記パッキング／アンパッキング装置は読み取り／書き込みするデータバスの幅を、読み取り／書き込みを行ないたいＤＲＡＭ制御ＩＰインターフェイスと同じ幅に調節し、
   前記内部ＦＩＦＯメモリは前記パッキング／アンパッキング装置と電気的に接続され、前記内部ＦＩＦＯメモリはユーザのインターフェイスとメモリのクロックドメインとの差を調節し、
   前記アドレス累進計数器は前記内部ＦＩＦＯメモリに電気的に接続され、前記アドレス累進計数器は前記Ｉ／Ｏポートがそれぞれ対応する前記ＤＲＡＭのアドレス発生器であることを特徴とするマルチポートメモリアクセス制御モジュール。
2. 複数の前記Ｉ／Ｏポートはあらかじめ配置された前記ＤＲＡＭに対して、それぞれ制御するメモリアドレスの範囲があることを特徴とする請求項１に記載のマルチポートメモリアクセス制御モジュール。
3. 前記Ｉ／Ｏポートはあらかじめ配置された前記ＤＲＡＭの重複した前記メモリアドレスを読み取ることを特徴とする請求項１に記載のマルチポートメモリアクセス制御モジュール。

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