JP2008129289A - Liquid crystal display device and driving method of liquid crystal - Google Patents
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Abstract
Description
本発明は、アクティブマトリクス型の液晶表示装置および液晶駆動方法に関する。 The present invention relates to an active matrix liquid crystal display device and a liquid crystal driving method.
液晶表示装置は、薄型、軽量、低消費電力等の優れた特徴を有している。このことから、テレビジョン装置、コンピュータ用のディスプレイ装置、あるいは携帯端末装置において、幅広く利用されている。 The liquid crystal display device has excellent features such as thinness, light weight, and low power consumption. Therefore, it is widely used in television devices, computer display devices, and portable terminal devices.
中でも、表示画素ごとに薄膜トランジスタ素子（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す）等のスイッチング素子を設けた、アクティブマトリクス型の液晶表示装置は、上記の各種特徴に加え、表示画素数が増大しても隣接表示画素間でのクロストークのない優れた表示画像を得ることができる。これにより高品位の映像を提供できる。 In particular, an active matrix liquid crystal display device in which a switching element such as a thin film transistor (hereinafter referred to as TFT) is provided for each display pixel has an increase in the number of display pixels in addition to the various features described above. In addition, an excellent display image without crosstalk between adjacent display pixels can be obtained. Thereby, a high-definition image can be provided.
しかし、ＴＦＴを用いる液晶表示装置では、画素電極ごとに、いわゆる引き込み電圧（ΔＶ）がばらつくという問題が発生する。ΔＶとは、ＴＦＴをオンするための走査信号がオン状態からオフ状態に変化するときにおける、画素電極の電位差のことである。 However, in a liquid crystal display device using TFTs, there is a problem that so-called drawing voltage (ΔV) varies for each pixel electrode. ΔV is a potential difference between the pixel electrodes when the scanning signal for turning on the TFT changes from the on state to the off state.
液晶表示パネルの内部に存在するゲートバスラインには、画素ごとに、ＴＦＴが接続されている。ゲートバスラインは、一定の配線抵抗および寄生容量を有している。また、各ＴＦＴは、一定の寄生容量を有している。そのため、ゲートドライバから出力された走査信号のパルス波形は、ゲートドライバから離れるにつれて、これらの配線抵抗および寄生容量の影響を受け、徐々に変化し遅延していく。 TFTs are connected to the gate bus lines existing inside the liquid crystal display panel for each pixel. The gate bus line has a certain wiring resistance and parasitic capacitance. Each TFT has a certain parasitic capacitance. Therefore, the pulse waveform of the scanning signal output from the gate driver is gradually changed and delayed as the distance from the gate driver is affected by the wiring resistance and parasitic capacitance.
具体的には、ゲートドライバの近く位置するＴＦＴに入力されるときには、走査信号の立下り波形は急峻なものとなる。しかし、ゲートドライバから離れるにつれて、立下り波形は、配線抵抗および寄生容量によって決定される一定の時定数を持った、なまった形状に変化していく。なまりの度合いは、ゲートバスラインの終端部により近づくほど、より大きくなる。 Specifically, when the signal is input to the TFT located near the gate driver, the falling waveform of the scanning signal becomes steep. However, as the distance from the gate driver increases, the falling waveform changes to a distorted shape having a constant time constant determined by the wiring resistance and parasitic capacitance. The degree of rounding increases as it approaches the end of the gate bus line.
ΔＶの値は、走査信号における立下り波形の形状によって変化する。具体的には、なまりの度合いが大きくなるほど、ΔＶの値は小さくなる。したがって、ＴＦＴの形成位置がゲートドライバから離れるほど、立下り波形の形状がよりなまるので、ΔＶの値は小さくなる。これにより、液晶表示パネル内において、ΔＶの値は均一ではなく、ゲートバスラインの配線方向に沿ってばらつくことになる。 The value of ΔV varies depending on the shape of the falling waveform in the scanning signal. Specifically, the value of ΔV decreases as the degree of rounding increases. Therefore, the farther the TFT formation position is from the gate driver, the more the shape of the falling waveform becomes, so the value of ΔV becomes smaller. As a result, in the liquid crystal display panel, the value of ΔV is not uniform and varies along the wiring direction of the gate bus lines.
なお、走査信号波形の立下り形状に応じてΔＶの値が決まる原理については、特許文献１に詳述されている。 The principle of determining the value of ΔV according to the falling shape of the scanning signal waveform is described in detail in Patent Document 1.
以上のような、液晶表示パネル内におけるΔＶのばらつきを低減させる技術の一つとして、特許文献２には、液晶表示パネルの対向する両辺の辺端部近傍に、走査信号を出力して上記ゲートバスラインを駆動し得る第１ゲートドライバと第２ゲートドライバとが上記液晶表示パネルを挟むように設けられており、上記第１ゲートドライバおよび第２ゲートドライバは、同じｎライン目の上記ゲートバスラインを駆動するための走査信号を１フレーム毎に交互に出力することにより、１フレーム毎に交互に上記薄膜トランジスタ素子を駆動するアクティブマトリクス型液晶表示装置が開示されている。
As one of the techniques for reducing the variation in ΔV in the liquid crystal display panel as described above,
この液晶表示装置によれば、ΔＶのパネル内分布がフレームごとに左右反転する。そのため、時間の経過とともにΔＶのばらつきが均一化していき、これにより、画素電極（絵素電極）が受ける電位の影響を抑え、液晶表示パネル面内のフリッカーを低減させることができ、表示品位を向上できる。
しかし、特許文献２の技術を用いたとしても、より高精細な液晶表示装置では、液晶表示パネルの中央部と端部とにおいて、ΔＶの差は無視できないほど大きくなる。また、ΔＶの大きさも十分に小さくできず、フリッカーを十分に低減できない問題が依然として残る。
However, even if the technique of
本発明は上記の課題を解決するためになされたものであり、その目的は、ΔＶの大きさをさらに低減し、かつ、ΔＶのばらつきをいっそう低減する液晶表示装置および液晶駆動方法を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a liquid crystal display device and a liquid crystal driving method that can further reduce the magnitude of ΔV and further reduce variations in ΔV. It is in.
本発明に係る液晶表示装置は、上記の課題を解決するために、
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインと上記ゲートバスラインとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有する液晶表示パネルを備えたアクティブマトリクス型の液晶表示装置において、
上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えており、
一方の上記ゲートドライバは、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力し、
他方の上記ゲートドライバは、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力することを特徴としている。
In order to solve the above problems, the liquid crystal display device according to the present invention provides
An active matrix comprising a liquid crystal display panel having a plurality of source bus lines and a plurality of gate bus lines, and having pixels connected via thin film transistor elements at each intersection of the source bus lines and the gate bus lines Type liquid crystal display device,
The liquid crystal display panel further includes a pair of gate drivers respectively connected to opposite sides.
One of the gate drivers outputs a reference scanning signal for turning on the thin film transistor element to the gate bus line,
The other gate driver has a delayed scanning signal for turning on the thin film transistor element whose trailing edge of the signal waveform is delayed by a predetermined time compared to the reference scanning signal, and the one gate driver has the reference scanning signal. It is characterized by being output simultaneously with the output.
上記の構成によれば、液晶表示装置は、液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバを備えている。いずれのゲートドライバも、薄膜トランジスタ素子をオンするための走査信号を、各ゲートバスラインに出力する。より詳細には、一対のゲートドライバのうちの１つは、液晶表示パネル内に設けられる各ゲートバスラインの一端に走査信号を出力する。もう１つは、同じゲートバスラインの他端に、走査信号を出力する。このとき両者はフレームごとに交互ではなく、各フレームにおいて同時に走査信号を出力する。 According to said structure, the liquid crystal display device is equipped with a pair of gate driver respectively connected to the both sides which oppose in a liquid crystal display panel. Each gate driver outputs a scanning signal for turning on the thin film transistor element to each gate bus line. More specifically, one of the pair of gate drivers outputs a scanning signal to one end of each gate bus line provided in the liquid crystal display panel. The other outputs a scanning signal to the other end of the same gate bus line. At this time, they are not alternated for each frame, and the scanning signal is output simultaneously in each frame.
ここで、一方のゲートドライバは、薄膜トランジスタ素子をオンするための基準走査信号をゲートバスラインに出力する。と同時に、他方のゲートドライバが、薄膜トランジスタ素子をオンするための遅延走査信号をゲートバスラインに出力する。ここで、遅延走査信号は、基準走査信号に比べて、信号波形の立ち下がりが既定の時間だけ遅れている。すなわち各ゲートバスラインには、立下りのタイミングが互いに異なる２つ走査信号が、両端にそれぞれ同時に入力される。 Here, one gate driver outputs a reference scanning signal for turning on the thin film transistor element to the gate bus line. At the same time, the other gate driver outputs a delayed scanning signal for turning on the thin film transistor element to the gate bus line. Here, in the delayed scanning signal, the falling edge of the signal waveform is delayed by a predetermined time compared to the reference scanning signal. That is, two scanning signals having different falling timings are simultaneously input to both ends of each gate bus line.
ここで、基準走査信号がゲートバスラインの左端から入力され、一方、遅延走査信号が、ゲートドライバＢの右端から入力されるとする。また、遅れの時間をΔｔだとする。このとき、基準走査信号の立下り波形は、ゲートバスラインの右端に行くほど、より大きく遅延する。一方、遅延走査信号の立下り波形は、ゲートバスラインの左端に行くほど、より大きく遅延する。 Here, it is assumed that the reference scanning signal is input from the left end of the gate bus line, while the delayed scanning signal is input from the right end of the gate driver B. The delay time is assumed to be Δt. At this time, the falling waveform of the reference scanning signal is more delayed as it goes to the right end of the gate bus line. On the other hand, the falling waveform of the delayed scanning signal is more delayed as it goes to the left end of the gate bus line.
この結果、液晶表示パネルの左端に近い位置に存在する薄膜トランジスタ素子には、ほぼ瞬間的に立下る基準走査信号と、立下りの開始が基準走査信号の立下り開始時点よりもΔｔだけ遅れ、かつ立下り波形が最大限になまって遅延する遅延走査信号とが入力される。一方、液晶表示パネルの右端に近い位置に存在する薄膜トランジスタ素子には、立下りが最大になまって遅延する基準走査信号と、立下りが遅延走査信号の立下り開始時点よりΔｔだけ遅れて瞬間的に変化する遅延走査信号とが、入力される。一方、液晶表示パネルの中央に近い位置に存在する薄膜トランジスタ素子には、立下り波形が中程度になまって遅延する基準走査信号と、立下り波形が中程度になまって遅延する遅延走査信号とが、入力される。 As a result, the thin film transistor element located near the left end of the liquid crystal display panel has a reference scanning signal that falls almost instantaneously, and the start of falling is delayed by Δt from the start of falling of the reference scanning signal, and A delayed scanning signal that is delayed by the maximum falling waveform is input. On the other hand, in the thin film transistor element located near the right end of the liquid crystal display panel, the reference scanning signal which is delayed with the maximum falling and the falling is instantaneously delayed by Δt from the start of the falling of the delayed scanning signal. And a delayed scanning signal that changes to. On the other hand, the thin film transistor element located near the center of the liquid crystal display panel has a reference scanning signal that is delayed by a moderate falling waveform and a delayed scanning signal that is delayed by a moderate falling waveform. Is entered.
このとき、各薄膜トランジスタ素子において、基準走査信号の立下り波形と、遅延走査信号の立下り波形とが重なり合い、平均化される。さらに、ゲートバスラインに接続されている各薄膜トランジスタ素子の配線抵抗および寄生容量の影響を受けることによって、各薄膜トランジスタ素子に印加される、重なり波形の立下り部分が、二段階に変化して遅延する。この二段階遅延は、液晶表示パネルにおける薄膜トランジスタ素子の形成位置にかかわらず発生する。 At this time, in each thin film transistor element, the falling waveform of the reference scanning signal and the falling waveform of the delayed scanning signal are overlapped and averaged. In addition, due to the influence of the wiring resistance and parasitic capacitance of each thin film transistor element connected to the gate bus line, the falling portion of the overlapping waveform applied to each thin film transistor element changes in two stages and is delayed. . This two-stage delay occurs regardless of the formation position of the thin film transistor element in the liquid crystal display panel.
走査信号の立下りが二段階に変化して遅延するとき、一段階目の遅延はΔＶの発生に寄与せず、また、二段階目の遅延における、急激な立下り部分も、同様に、ΔＶの発生に寄与しない。なぜなら、これらの電圧変化は、薄膜トランジスタ素子を十分にオンできる範囲内に留まるからである。すなわち、各薄膜トランジスタ素子におけるΔＶの発生には、立下り波形の二段階目おける、緩やかな遅延部分だけが寄与することになる。 When the falling edge of the scanning signal changes and delays in two stages, the delay in the first stage does not contribute to the generation of ΔV, and the abrupt falling part in the delay in the second stage is similarly ΔV. Does not contribute to the occurrence of This is because these voltage changes remain within a range in which the thin film transistor element can be sufficiently turned on. That is, only a slow delay portion at the second stage of the falling waveform contributes to the generation of ΔV in each thin film transistor element.
したがって、薄膜トランジスタ素子がオフするときにおける電圧の変化が、従来技術のものに比べて小さくなる。これにより、発生するΔＶの値をより小さくできる効果を奏する。さらに、各薄膜トランジスタ素子におけるΔＶのばらつきも、より小さくできる効果を奏する。 Therefore, the change in voltage when the thin film transistor element is turned off is smaller than that of the prior art. This produces an effect that the value of ΔV that is generated can be further reduced. Further, the variation in ΔV in each thin film transistor element can be further reduced.
本発明に係る液晶駆動方法は、上記の課題を解決するために、
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインと上記ゲートバスラインとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有し、かつ、上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えている液晶表示パネルを備えたアクティブマトリクス型の液晶表示装置における液晶駆動方法であって、
一方の上記ゲートドライバが、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力する工程と、
他方の上記ゲートドライバが、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力する工程とを含んでいることを特徴としている。
In order to solve the above problems, a liquid crystal driving method according to the present invention is provided.
A liquid crystal display panel having a plurality of source bus lines and a plurality of gate bus lines, having pixels connected through thin film transistor elements at each intersection of the source bus lines and the gate bus lines; A liquid crystal driving method in an active matrix type liquid crystal display device comprising a liquid crystal display panel further comprising a pair of gate drivers respectively connected to opposite sides in FIG.
One of the gate drivers outputs a reference scanning signal for turning on the thin film transistor element to the gate bus line;
The other gate driver has a delayed scanning signal for turning on the thin film transistor element whose falling edge of the signal waveform is delayed by a predetermined time compared to the reference scanning signal, and the one gate driver has the reference scanning signal. And a step of outputting at the same time as outputting.
上記の構成によれば、本発明に係る液晶表示装置と同様の作用効果を奏する。 According to said structure, there exists an effect similar to the liquid crystal display device which concerns on this invention.
また、本発明に係る液晶表示装置では、さらに、
上記一対のゲートドライバは、上記基準走査信号を、１フレームごとに交互に出力することが好ましい。
In the liquid crystal display device according to the present invention,
The pair of gate drivers preferably output the reference scanning signal alternately for each frame.
上記の構成によれば、一対のゲートドライバは、基準走査信号を、１フレームごとに交互に出力する。ここで、一対のゲートドライバをゲートドライバＡおよびゲートドライバＢとする。あるフレームにおいてゲートドライバＡが基準走査信号を出力する場合、次のフレームでは、ゲートドライバＢが基準走査信号を出力する。つまり、フレームごとに、基準走査信号を出力するゲートドライバは、Ａ、Ｂ、Ａ、Ｂと入れ替わる。 According to the above configuration, the pair of gate drivers alternately output the reference scanning signal for each frame. Here, the pair of gate drivers are referred to as a gate driver A and a gate driver B. When the gate driver A outputs the reference scanning signal in a certain frame, the gate driver B outputs the reference scanning signal in the next frame. That is, the gate driver that outputs the reference scanning signal is replaced with A, B, A, and B for each frame.
ここで、上述したように、一対のゲートドライバのうち、一方のゲートドライバが基準走査信号を出力するとき、他方のゲートドライバは、遅延走査信号を出力する。したがって、ゲートドライバＡが基準走査信号を出力する場合、ゲートドライバＢが遅延走査信号を出力する。一方、ゲートドライバＢが基準走査信号を出力する場合、ゲートドライバＡが遅延走査信号を出力する。 Here, as described above, when one of the pair of gate drivers outputs a reference scanning signal, the other gate driver outputs a delayed scanning signal. Therefore, when the gate driver A outputs a reference scanning signal, the gate driver B outputs a delayed scanning signal. On the other hand, when the gate driver B outputs a reference scanning signal, the gate driver A outputs a delayed scanning signal.
これによりゲートドライバＡは、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。一方、ゲートドライバＢは、ゲートドライバＡよりも１フレームずれたタイミングで、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。つまり、あるフレームでは、液晶表示パネルの左側から基準走査信号が入力され、一方、右側から遅延走査信号が入力される。そして、次のフレームでは、液晶表示パネルの左側から遅延走査信号が入力され、一方、右側からは遅延走査信号が入力される。 As a result, the gate driver A alternately outputs the reference scanning signal and the delayed scanning signal for each frame. On the other hand, the gate driver B alternately outputs the reference scanning signal and the delayed scanning signal for each frame at a timing shifted by one frame from the gate driver A. That is, in a certain frame, the reference scanning signal is input from the left side of the liquid crystal display panel, while the delayed scanning signal is input from the right side. In the next frame, a delayed scanning signal is input from the left side of the liquid crystal display panel, while a delayed scanning signal is input from the right side.
このように、フレームごとに、液晶表示パネルの左右から入力される走査信号が入れ替わることになる。したがって、液晶表示パネル内におけるΔＶの分布が、フレームごとに反転する。これにより、ΔＶの分布が時間の経過とともに平均化され、均一化されていく。 Thus, the scanning signals input from the left and right sides of the liquid crystal display panel are switched for each frame. Therefore, the distribution of ΔV in the liquid crystal display panel is inverted every frame. As a result, the distribution of ΔV is averaged and made uniform over time.
以上のように、本構成の液晶表示装置では、一対のゲートドライバのうち決まった一方が基準走査信号を毎フレーム出力する場合に比べて、液晶表示パネル内におけるΔＶのばらつきをより低減できる効果を奏する。 As described above, in the liquid crystal display device of this configuration, it is possible to further reduce the variation in ΔV in the liquid crystal display panel as compared with the case where one of the pair of gate drivers outputs the reference scanning signal every frame. Play.
本発明に係る液晶表示装置では、さらに、
上記既定の遅延時間は、上記基準走査信号の持続時間の半分以下であることが好ましい。
In the liquid crystal display device according to the present invention,
The predetermined delay time is preferably less than half the duration of the reference scanning signal.
上記の構成によれば、ある薄膜トランジスタ素子に入力される遅延走査信号における立下り波形の遅れが、隣り合う他の薄膜トランジスタ素子に入力される基準走査信号や遅延走査信号に重なりあうことがない。したがって、薄膜トランジスタ素子に不要な電圧が印加されることを防止できる。 According to the above configuration, the delay of the falling waveform in the delayed scanning signal input to a certain thin film transistor element does not overlap with the reference scanning signal or delayed scanning signal input to another adjacent thin film transistor element. Therefore, it is possible to prevent an unnecessary voltage from being applied to the thin film transistor element.
以上のように、本発明に係る液晶表示装置は、上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバを備えている。ここで、一方の上記ゲートドライバは、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力する。また、他方の上記ゲートドライバは、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力する。したがって、ΔＶの大きさをさらに低減し、かつ、ΔＶのばらつきをいっそう低減する効果を奏する。 As described above, the liquid crystal display device according to the present invention includes a pair of gate drivers connected to opposite sides of the liquid crystal display panel. Here, one of the gate drivers outputs a reference scanning signal for turning on the thin film transistor element to the gate bus line. The other gate driver has a delayed scanning signal for turning on the thin film transistor element whose falling edge of the signal waveform is delayed by a predetermined time compared to the reference scanning signal. Output simultaneously with signal output. Therefore, it is possible to further reduce the magnitude of ΔV and further reduce the variation in ΔV.
本発明の一実施形態について、図１〜図３を参照して以下に説明する
まず、本実施形態に係る液晶表示装置１の構成について、図１を参照にして以下に説明する。図１は、本発明の一実施形態に係る液晶表示装置の要部構成を示すブロック図である。
An embodiment of the present invention will be described below with reference to FIGS. 1 to 3. First, a configuration of a liquid crystal display device 1 according to the present embodiment will be described with reference to FIG. 1. FIG. 1 is a block diagram showing a main configuration of a liquid crystal display device according to an embodiment of the present invention.
この図に示すように、液晶表示装置１は液晶表示パネル２を備えている。この液晶表示パネル２は、複数のソースバスライン（図示しない）と、複数のゲートバスラインＧ１〜Ｇｎとを有している。ここで液晶表示パネル２は、ソースバスラインとゲートバスラインＧ１〜Ｇｎとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有している。このような液晶表示パネル２を備えた液晶表示装置１は、いわゆるアクティブマトリクス型の液晶表示装置である。また、図１に示すように、ゲートバスラインＧ１〜Ｇｎは、各薄膜トランジスタ素子が有する存在する配線抵抗や寄生容量が存在する。
As shown in this figure, the liquid crystal display device 1 includes a liquid
なお、図１には、液晶表示装置１を説明する上で必要最小限の部材のみが示されている。したがって、薄膜トランジスタ素子の抵抗や寄生容量は図示しているが、画素や薄膜トランジスタ素子そのものは図示していない
液晶表示装置１では、図１に示すように、一対のゲートドライバ１０，１１が、液晶表示パネル１において対向する両辺に、それぞれ接続されている。具体的には、液晶表示パネル２における、図１を正対して見た左側に、第１ゲートドライバが接続されている。一方、液晶表示パネル２における、図１を正対してみた右側に、第２ゲートドライバが接続されている。
FIG. 1 shows only the minimum necessary members for explaining the liquid crystal display device 1. Therefore, although the resistance and parasitic capacitance of the thin film transistor element are illustrated, the pixel and the thin film transistor element are not illustrated. In the liquid crystal display device 1, as shown in FIG. The panel 1 is connected to both sides facing each other. Specifically, a first gate driver is connected to the left side of the liquid
これら一対のゲートドライバ１０，１１のうち、一方のゲートドライバは、薄膜トランジスタ素子をオンするための基準走査信号を、ゲートバスラインにＧ１〜Ｇｎに出力する。また、他方のゲートドライバは、基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、薄膜トランジスタ素子をオンするための遅延走査信号を、一方のゲートドライバが基準走査信号を出力するときと同時に、ゲートバスラインＧ１〜Ｇｎに出力する。
One of the pair of
ここで、本実施形態では、第１ゲートドライバ１０が基準走査信号を出力し、同時に、第２ゲートドライバ１１が遅延走査信号を出力する。しかしこれに限らず、逆でもよい。すなわち、第１ゲートドライバ１０が基準走査信号を出力する一方で、第２ゲートドライバ１１が遅延走査信号を出力する構成であってもよい。
Here, in the present embodiment, the
以上のように、第１ゲートドライバ１０は、液晶表示パネル１内に設けられるゲートバスラインＧ１〜Ｇｎの一端に基準走査信号を出力する。一方、第２ゲートドライバ１１は、ゲートバスラインＧ１〜Ｇｎの他端に、遅延走査信号を出力する。このときゲートドライバ１０，１１はフレームごとに交互ではなく、各フレームにおいて同時に走査信号を出力する。すなわち、あるフレームにおいて、第１ゲートドライバ１０がゲートバスラインＧ１〜Ｇｎに、基準走査信号を出力する場合、同じフレームにおいて、第２ゲートドライバ１１は、ゲートバスラインＧ１〜Ｇｎに遅延走査信号を出力する。
As described above, the
基準走査信号および遅延走査信号について、図２を参照して以下に説明する。図２は、基準走査信号および遅延走査信号の波形を示す図である。この図に示すように、第１ゲートドライバ１０は、振幅が電圧（ＶＧＨ−ＶＧＬ）であり、時間Ｔだけ持続する基準走査信号を出力する。具体的には、ゲートバスラインＧ１〜Ｇｎを駆動するとき、まず電圧ＶＧＬを出力したあと、次に時間Ｔだけ電圧ＶＧＨを出力し、次にゲートバスラインＧ１〜Ｇｎをオープン状態にする。
The reference scanning signal and the delayed scanning signal will be described below with reference to FIG. FIG. 2 is a diagram illustrating waveforms of the reference scanning signal and the delayed scanning signal. As shown in this figure, the
一方、第２ゲートドライバ１１は、振幅が電圧（ＶＧＨ−ＶＧＬ）であり、時間Ｔ＋時間Δｔだけ持続する遅延走査信号を出力する。具体的には、ゲートバスラインＧ１〜Ｇｎを駆動するとき、まず電圧ＶＧＬを出力したあと、次に時間Ｔ＋時間Δｔだけ電圧ＶＧＨを出力し、次に電圧ＶＧＬを出力する。
On the other hand, the
なお、電圧ＶＧＨは各薄膜トランジスタ素子を完全にオンするのに十分な大きさの電圧である。この値は、薄膜トランジスタ素子をオンするために必要な電圧ＶＨに比べて、十分に高い。また、電圧ＶＧＬは、薄膜トランジスタ素子を完全にオフするために十分な大きさの電圧である。この値は、電圧ＶＨに比べて十分に低い。 The voltage VGH is a voltage large enough to completely turn on each thin film transistor element. This value is sufficiently higher than the voltage VH required to turn on the thin film transistor element. The voltage VGL is a voltage large enough to completely turn off the thin film transistor element. This value is sufficiently lower than the voltage VH.
図２に示すように、遅延走査信号は、基準走査信号に比べて、信号波形の立ち下がりが既定の時間Δｔだけ遅れている。すなわちゲートバスラインＧ１〜Ｇｎには、立下りのタイミングが互いに異なる２つ走査信号が、両端にそれぞれ同時に入力される。 As shown in FIG. 2, in the delayed scanning signal, the fall of the signal waveform is delayed by a predetermined time Δt compared to the reference scanning signal. That is, two scanning signals having different falling timings are simultaneously input to both ends of the gate bus lines G1 to Gn.
上述したように、本実施形態では、基準走査信号がゲートバスラインＧ１〜Ｇｎの左端から入力され、一方、遅延走査信号が、ゲートバスラインＧ１〜Ｇｎの右端から入力される。また、遅れの時間はΔｔである。このとき、基準走査信号の立下り波形は、ゲートバスラインＧ１〜Ｇｎの右端に行くほど、より大きく遅延する。一方、遅延走査信号の立下り波形は、ゲートバスラインＧ１〜Ｇｎの左端に行くほど、より大きく遅延する。 As described above, in this embodiment, the reference scanning signal is input from the left end of the gate bus lines G1 to Gn, while the delayed scanning signal is input from the right end of the gate bus lines G1 to Gn. The delay time is Δt. At this time, the falling waveform of the reference scanning signal is more delayed as it goes to the right end of the gate bus lines G1 to Gn. On the other hand, the falling waveform of the delayed scanning signal is more delayed as it goes to the left end of the gate bus lines G1 to Gn.
液晶表示パネル１の左端に近い位置に存在する薄膜トランジスタ素子には、ほぼ瞬間的に立下る基準走査信号と、立下りの開始が基準走査信号の立下り開始時点よりもΔｔだけ遅れ、かつ立下り波形が最大限になまって遅延する遅延走査信号とが入力される。一方、液晶表示パネルの右端に近い位置に存在する薄膜トランジスタ素子には、立下りが最大になまって遅延する基準走査信号と、立下りが遅延走査信号の立下り開始時点よりΔｔだけ遅れて瞬間的に変化する遅延走査信号とが、入力される。一方、液晶表示パネルの中央に近い位置に存在する薄膜トランジスタ素子には、立下り波形が中程度になまって遅延する基準走査信号と、立下り波形が中程度になまって遅延する遅延走査信号とが、入力される。 The thin film transistor element located near the left end of the liquid crystal display panel 1 has a reference scan signal that falls almost instantaneously, and the start of the fall is delayed by Δt from the start of the fall of the reference scan signal. A delayed scanning signal that is delayed with the waveform being maximized is input. On the other hand, in the thin film transistor element located near the right end of the liquid crystal display panel, the reference scanning signal which is delayed with the maximum falling and the falling is instantaneously delayed by Δt from the start of the falling of the delayed scanning signal. And a delayed scanning signal that changes to. On the other hand, the thin film transistor element located near the center of the liquid crystal display panel has a reference scanning signal that is delayed by a moderate falling waveform and a delayed scanning signal that is delayed by a moderate falling waveform. Is entered.
ここで、ゲートバスラインＧ１〜Ｇｎの両端から走査信号を同時に入力した場合の、各薄膜トランジスタ素子における、ゲート電圧およびソース電圧の変化の一例を、図３を参照して以下に説明する。図３は、ゲートバスラインＧ１〜Ｇｎの両端から走査信号を同時に入力した場合の、各薄膜トランジスタ素子における、ゲート電圧およびソース電圧の変化を示す図である。上段が、入力走査信号の持続時間をΔｔだけずらした場合の例であり、本発明の一実施例である。一方、下段は、ゲートバスラインＧ１〜Ｇｎの両側から同じ長さの走査信号を入力した場合の参考例である。 Here, an example of changes in the gate voltage and the source voltage in each thin film transistor element when scanning signals are simultaneously input from both ends of the gate bus lines G1 to Gn will be described with reference to FIG. FIG. 3 is a diagram showing changes in gate voltage and source voltage in each thin film transistor element when scanning signals are simultaneously input from both ends of the gate bus lines G1 to Gn. The upper stage is an example in which the duration of the input scanning signal is shifted by Δt, and is an embodiment of the present invention. On the other hand, the lower part is a reference example when scanning signals having the same length are input from both sides of the gate bus lines G1 to Gn.
図３に示す各段において、ｇで示す実線はゲート電圧（走査信号の電圧）の変化の様子を示し、ｓで示す実線はソース電圧の変化の様子を示す。また、下三角で示す点線は、ΔＶの影響がない場合のソース電圧を示し、上三角で示す実線は、ΔＶの影響を受けて下落したソース電圧を示す。したがって、下三角と上三角とによってはさまれた範囲の大きさが、ΔＶの大きさの目安となる。 In each stage shown in FIG. 3, a solid line indicated by g indicates a change in the gate voltage (scanning signal voltage), and a solid line indicated by s indicates a change in the source voltage. A dotted line indicated by a lower triangle indicates a source voltage when there is no influence of ΔV, and a solid line indicated by an upper triangle indicates a source voltage dropped due to the influence of ΔV. Therefore, the size of the range between the lower triangle and the upper triangle is a measure of the magnitude of ΔV.
ゲートバスラインＧ１〜Ｇｎの両側から走査信号を同時に入力すると、各薄膜トランジスタ素子において、基準走査信号の立下り波形と、遅延走査信号の立下り波形とが重なり合い、平均化される。さらに、ゲートバスラインＧ１〜Ｇｎに接続されている各薄膜トランジスタ素子の抵抗および寄生容量の影響を受けることによって、各薄膜トランジスタ素子に印加される、ｇで示す重なり波形の立下り部分が、二段階に変化して遅延する。この二段階遅延は、液晶表示パネル１における薄膜トランジスタ素子の形成位置にかかわらず発生する。 When scanning signals are simultaneously input from both sides of the gate bus lines G1 to Gn, the falling waveform of the reference scanning signal and the falling waveform of the delayed scanning signal are overlapped and averaged in each thin film transistor element. Furthermore, the falling part of the overlapping waveform indicated by g applied to each thin film transistor element due to the influence of the resistance and parasitic capacitance of each thin film transistor element connected to the gate bus lines G1 to Gn is in two stages. Change and delay. This two-stage delay occurs regardless of the position where the thin film transistor element is formed in the liquid crystal display panel 1.
すなわち、図３に示すように、液晶表示パネル２において、薄膜トランジスタ素子が左端に近くても、中央に近くても、あるいは右端に近くても、同様に、走査信号の立下り波形は二段階に変化する。ただし変化の仕方は異なる。具体的には、液晶表示パネル２における右端に近づくほど、二段階目の変化の開始点の電圧が、より高いものとなる。言い換えれば、一段階目の電圧の降下の度合いが、右端に行くほどより小さくなる。
That is, as shown in FIG. 3, in the liquid
しかし、いずれにせよ、薄膜トランジスタ素子に印加される走査信号の立下りが、二段階に変化して遅延するとき、一段階目の遅延はΔＶの発生に寄与せず、また、二段階目の遅延における、急激な立下り部分も、同様に、ΔＶの発生に寄与しない。なぜなら、これらの電圧変化は、薄膜トランジスタ素子を十分にオンできる範囲内（電圧ＶＨ以上）に留まるからである。言い換えれば、各薄膜トランジスタ素子におけるΔＶの発生には、立下り波形の二段階目おける、緩やかな遅延部分だけが寄与することになる。 However, in any case, when the fall of the scanning signal applied to the thin film transistor element changes and delays in two stages, the first-stage delay does not contribute to the generation of ΔV, and the second-stage delay Similarly, the sharp falling portion of the line does not contribute to the generation of ΔV. This is because these voltage changes remain within the range in which the thin film transistor element can be sufficiently turned on (voltage VH or higher). In other words, only a slow delay portion at the second stage of the falling waveform contributes to the generation of ΔV in each thin film transistor element.
ここで、図３を参照すると、ゲートバスラインＧ１〜Ｇｎの左端から基準走査信号を入力し、右端から同時に遅延走査信号を入力するとき、走査信号の立下り波形の二段階目おける、緩やかな遅延部分の開始点は、いずれも、ＶＧＨとＶＧＬの中間部分に近い位置になっている。したがって、薄膜トランジスタ素子がオフするときにおける電圧の変化が、従来技術のものに比べて小さくなる。これにより、発生するΔＶの値をより小さくできる。さらに、各薄膜トランジスタ素子におけるΔＶのばらつきも、より小さくできる。 Here, referring to FIG. 3, when the reference scanning signal is input from the left end of the gate bus lines G1 to Gn and the delayed scanning signal is input simultaneously from the right end, the second step of the falling waveform of the scanning signal is gentle. The starting points of the delay parts are both close to the intermediate part between VGH and VGL. Therefore, the change in voltage when the thin film transistor element is turned off is smaller than that of the prior art. Thereby, the value of ΔV generated can be made smaller. Further, the variation in ΔV in each thin film transistor element can be further reduced.
なお、比較のため、図３の下段に示す波形を参照すると、ゲートバスラインＧ１〜Ｇｎの両側から、同じ波形、すなわち遅延時間のない波形を入力したとき、各薄膜トランジスタ素子に印加される走査信号の立下りは、二段階変化をせず、一段階となる。たとえば、液晶表示パネル２の左端に近い位置の薄膜トランジスタ素子では、立下り時、ＶＧＨからほぼ瞬間的にＶＧＬまで変化する。したがって、この電圧変化のほとんどがΔＶの発生に寄与するため、ソース電圧の変化の度合いが、上段に示す本発明の場合に比べて格段に大きくなる。液晶表示パネル２の右端においても、同様である。
For comparison, referring to the waveform shown in the lower part of FIG. 3, when the same waveform, that is, a waveform having no delay time is input from both sides of the gate bus lines G1 to Gn, the scanning signal applied to each thin film transistor element. The fall of one is not a two-stage change, but one stage. For example, in the thin film transistor element located near the left end of the liquid
また、液晶表示パネル２における中央部分では、緩やかに遅延する一段階の波形変化を示すため、ΔＶの値は、左端や右端の場合と比べて減少する。とはいえ、本発明における中央位置の場合に比べると、波形が二段階変化しない分、ΔＶの値はより大きくなる。
Further, since the central portion of the liquid
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。 In addition, this invention is not limited to embodiment mentioned above, A various change is possible in the range shown to the claim. In other words, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.
たとえば、液晶表示装置１では、ゲートドライバ１０，１１が、基準走査信号を、１フレームごとに交互に出力してもよい。すなわち、あるフレームにおいて第１ゲートドライバ１０が基準走査信号を出力する場合、次のフレームでは、第２ゲートドライバ１１が基準走査信号を出力する。つまり、フレームごとに、基準走査信号を出力するゲートドライバは、第１ゲートドライバ１０、第２ゲートドライバ１１、第１ゲートドライバ１０、第２ゲートドライバ１１のように交互に入れ替わる。
For example, in the liquid crystal display device 1, the
ここで上述したように、ゲートドライバ１０，１１のうち、一方のゲートドライバが基準走査信号を出力するとき、他方のゲートドライバは遅延走査信号を出力する。したがって、第１ゲートドライバ１０が基準走査信号を出力する場合、第２ゲートドライバ１１が遅延走査信号を出力する。一方、第２ゲートドライバ１１が基準走査信号を出力する場合、第１ゲートドライバ１０が遅延走査信号を出力する。
As described above, when one of the
これにより第１ゲートドライバ１０は、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。一方、第２ゲートドライバ１１は、第１ゲートドライバ１０よりも１フレームずれたタイミングで、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。つまり、あるフレームでは、ゲートバスラインＧ１〜Ｇｎの左端から基準走査信号が入力され、一方、右端から遅延走査信号が入力される。そして、次のフレームでは、ゲートバスラインＧ１〜Ｇｎの左端から遅延走査信号が入力され、一方、右端からは遅延走査信号が入力される。
As a result, the
このように、フレームごとに、ゲートバスラインＧ１〜Ｇｎの左右端から入力される走査信号の持続時間が入れ替わることになる。したがって、液晶表示パネル１内において、ゲートバスラインＧ１〜Ｇｎ方向に沿ったΔＶの分布が、フレームごとに反転する。これにより、ΔＶの分布が時間の経過とともに平均化され、均一化されていく。したがって、一対のゲートドライバ１０，１１のうち決まった一方が基準走査信号を毎フレーム出力する場合に比べて、液晶表示パネル２内におけるΔＶのばらつきを、よりいっそう低減できる。
In this way, the duration of the scanning signal input from the left and right ends of the gate bus lines G1 to Gn is switched for each frame. Accordingly, in the liquid crystal display panel 1, the distribution of ΔV along the gate bus lines G1 to Gn is inverted every frame. As a result, the distribution of ΔV is averaged and made uniform over time. Therefore, the variation in ΔV in the liquid
なお、上述したΔｔの値は、基準走査信号の持続時間Ｔの半分以下であることが好ましい。このとき、ある薄膜トランジスタ素子に入力される遅延走査信号における立下り波形の遅れが、隣り合う他の薄膜トランジスタ素子に入力される基準走査信号や遅延走査信号に重なりあうことがない。したがって、薄膜トランジスタ素子を不要な電圧がさらに印加されることを防止できる。 Note that the value of Δt described above is preferably not more than half the duration T of the reference scanning signal. At this time, the delay of the falling waveform in the delayed scanning signal input to a certain thin film transistor element does not overlap with the reference scanning signal or delayed scanning signal input to another adjacent thin film transistor element. Accordingly, it is possible to prevent an unnecessary voltage from being further applied to the thin film transistor element.
本発明は、アクティブマトリクス型の液晶表示装置として、幅広く利用できる。 The present invention can be widely used as an active matrix liquid crystal display device.
１ 液晶表示装置
２ 液晶表示パネル
１０ 第１ゲートドライバ
１１ 第２ゲートドライバ
DESCRIPTION OF SYMBOLS 1 Liquid
Claims (4)
上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えており、
一方の上記ゲートドライバは、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力し、
他方の上記ゲートドライバは、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力することを特徴とする液晶表示装置。 An active matrix comprising a liquid crystal display panel having a plurality of source bus lines and a plurality of gate bus lines, and having pixels connected via thin film transistor elements at each intersection of the source bus lines and the gate bus lines Type liquid crystal display device,
The liquid crystal display panel further includes a pair of gate drivers respectively connected to opposite sides.
One of the gate drivers outputs a reference scanning signal for turning on the thin film transistor element to the gate bus line,
The other gate driver has a delayed scanning signal for turning on the thin film transistor element whose trailing edge of the signal waveform is delayed by a predetermined time compared to the reference scanning signal, and the one gate driver has the reference scanning signal. A liquid crystal display device which outputs simultaneously with output.
一方の上記ゲートドライバが、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力する工程と、
他方の上記ゲートドライバが、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力する工程とを含んでいることを特徴とする液晶駆動方法。 A liquid crystal display panel having a plurality of source bus lines and a plurality of gate bus lines, having pixels connected through thin film transistor elements at each intersection of the source bus lines and the gate bus lines; A liquid crystal driving method in an active matrix type liquid crystal display device comprising a liquid crystal display panel further comprising a pair of gate drivers respectively connected to opposite sides in FIG.
One of the gate drivers outputs a reference scanning signal for turning on the thin film transistor element to the gate bus line;
The other gate driver has a delayed scanning signal for turning on the thin film transistor element whose falling edge of the signal waveform is delayed by a predetermined time compared to the reference scanning signal, and the one gate driver has the reference scanning signal. And a step of outputting simultaneously with the output.
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