JP2008118624A - High-frequency power amplifier - Google Patents

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Kazuki Tatsuoka
一樹 立岡
Masahiko Inamori
正彦 稲森
Haruhiko Koizumi
治彦 小泉
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a small-sized high-frequency high-performance power amplifier, capable of easy adjustment and switching impedance. <P>SOLUTION: The high-frequency power amplifier of a module, or the like, includes a first semiconductor chip including one or more high-frequency amplifying devices, and a second semiconductor chip, including one or more high-frequency matching circuit devices and one or more switching devices. The second semiconductor chip includes a matching circuit for a high-frequency amplifying device. The second semiconductor chip also includes a circuit comprising a capacitance and a switching device connected in series or parallel with the capacitance; and having the switching device switch on or switch off so that the capacitance goes into a connected state or does not go to a connected state, as a part of the matching circuit. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、移動体通信機器等に用いられる高周波電力増幅装置に関する。   The present invention relates to a high-frequency power amplifying apparatus used for mobile communication equipment and the like.

携帯電話等に使用される高周波電力増幅装置は、トランジスタ等の増幅素子と、増幅素子に高周波信号を効率よく入力するための入力整合回路および増幅素子から高周波信号を効率よく出力するための出力整合回路から構成される。これらの整合回路は容量およびインダクタまたはマイクロストリップライン等の高周波整合素子から形成され、一般的には、チップ実装部品として基板上に実装されて形成される。高周波増幅素子の形成された半導体チップも基板上に実装され、これらを含めて、高周波パワーアンプモジュールとして構成される。   A high frequency power amplifying device used for a cellular phone or the like includes an amplification element such as a transistor, an input matching circuit for efficiently inputting a high frequency signal to the amplification element, and output matching for efficiently outputting a high frequency signal from the amplification element. It consists of a circuit. These matching circuits are formed of a high-frequency matching element such as a capacitor and an inductor or a microstrip line, and are generally formed by being mounted on a substrate as a chip-mounted component. A semiconductor chip on which a high frequency amplifying element is formed is also mounted on a substrate, and the semiconductor chip including these is configured as a high frequency power amplifier module.

最近、携帯電話の多機能化が進み、送信する信号のマルチバンド化や異なる変調信号を扱うマルチモード化が進んできた。さらに、携帯電話機の小型化のために電池の小型化が進み、通話時間を確保するための高周波電力増幅装置の高効率化が求められており、最大出力近辺だけでなく、低パワー時における効率も重視する傾向にある。良く知られているように、高周波電力増幅装置の効率を最適化するためには、周波数や出力等の各条件において入力および出力のインピーダンス整合をそれぞれ合わせ込むことが必要であり、上記のようにマルチバンド、マルチモードに対応するためには、個別にインピーダンスを最適化した整合回路を有する複数の高周波電力増幅装置が必要である。
一方、これらに対応する手段として、制御素子を用いた例がある。(特許文献1)
特開2001−251202号公報
Recently, cellular phones have become more and more multifunctional, and multi-band transmission signals and multi-mode handling different modulation signals have been advanced. In addition, the miniaturization of batteries has led to the miniaturization of mobile phones, and there is a need for higher efficiency of high-frequency power amplifiers to ensure talk time, not only near the maximum output, but also at low power efficiency. There is also a tendency to emphasize. As is well known, in order to optimize the efficiency of the high-frequency power amplifier, it is necessary to match the impedance matching of the input and output under each condition such as frequency and output, as described above. In order to support multiband and multimode, a plurality of high frequency power amplifiers having matching circuits with individually optimized impedances are required.
On the other hand, there is an example using a control element as means corresponding to these. (Patent Document 1)
JP 2001-251202 A

図19は従来技術の一例を示している。最終段の増幅素子の出力側の整合回路に、容量可変素子300や容量301と容量に直列に接続されたスイッチング用のダイオード302および制御回路に接続される経路のインダクタ303、パスコン304、抵抗305等の素子を含む構成となっており、それらの素子を制御することにより出力負荷回路306のインピーダンスの状態を変化させるものである。このような構成の場合、例えば300〜305のような素子をチップ部品で基板上に実装して構成すると、図20に示すように整合回路等を含むパワーアンプモジュール全体の面積が大きくなるという課題があり、マルチバンド切替え、出力パワーに応じた切替え、等の高度な制御を行うとさらに面積の増大、モジュール回路の複雑化が顕著となる。
本発明は、インピーダンスの調整および切替えを容易に行うとともに、高性能および低コストを確保したままパワーアンプモジュール全体の面積を小さくする高周波電力増幅装置を提供することを目的とする。
FIG. 19 shows an example of the prior art. The matching circuit on the output side of the final stage amplifying element includes the variable capacitance element 300, the switching diode 302 connected in series with the capacitor 301, the inductor 303, the bypass capacitor 304, and the resistor 305 connected to the control circuit. These elements are included, and the impedance state of the output load circuit 306 is changed by controlling these elements. In the case of such a configuration, for example, when an element such as 300 to 305 is mounted on a substrate with chip components, the entire area of the power amplifier module including the matching circuit and the like as shown in FIG. 20 is increased. When advanced control such as multiband switching and switching according to output power is performed, the area is further increased and the module circuit becomes more complex.
An object of the present invention is to provide a high-frequency power amplifying apparatus that easily adjusts and switches impedance and reduces the area of the entire power amplifier module while ensuring high performance and low cost.

上記の課題を解決するため、本発明の高周波電力増幅装置は、第1高周波増幅素子を有する主増幅ステージを含む第一の半導体チップと、第1スイッチ素子を有する主整合ステージを含む第二の半導体チップと、を有し、前記主増幅ステージは、前記第1高周波増幅素子が増幅した第1信号を出力する第1出力端子(T1)を含み、前記主整合ステージは、第1信号を受ける第1入力端子(T2)と、第1信号を整合させる第1高周波整合回路素子と、を含むことを特徴としている。   In order to solve the above problems, a high-frequency power amplifier according to the present invention includes a first semiconductor chip including a main amplification stage having a first high-frequency amplification element, and a second semiconductor chip including a main matching stage having a first switch element. The main amplification stage includes a first output terminal (T1) for outputting a first signal amplified by the first high frequency amplification element, and the main matching stage receives the first signal. It includes a first input terminal (T2) and a first high-frequency matching circuit element that matches the first signal.

これらの構成を採ることにより、切替え機能を有するパワーアンプのインピーダンス整合回路を小面積の半導体チップに集積化することができ、複雑な切替え制御も可能となる。また、その結果、マルチバンド対応等の高機能のパワーアンプモジュールの小型化が可能となる。   By adopting these configurations, the impedance matching circuit of the power amplifier having a switching function can be integrated on a small-sized semiconductor chip, and complicated switching control is also possible. As a result, it is possible to reduce the size of a high-performance power amplifier module that supports multiband.

図1A、図1B、図2、図3、図4は、本発明が利用された高周波電力増幅装置の構成図である。本発明に係る高周波電力増幅装置は、高周波の周波数帯、800MHzから3GHzの範囲、より広くは、400MHzから5GHzの範囲のものを利用する。また、増幅された後の電力は5ワット程度までのものである。図1Aにおいて、100は、高周波電力増幅装置全体、101は増幅素子(高周波増幅素子とも呼ぶ)を含む第一の半導体チップ、102は整合回路素子(高周波整合回路素子とも呼ぶ)とスイッチ素子を含む第二の半導体チップを示している。100の高周波電力増幅装置(単に、高周波増幅装置とも呼ぶ)は、第一および第二の半導体チップとそれらを搭載する樹脂またはセラミック等の材料で形成された基板103と封じ樹脂104またはキャップから構成されており、これらはモジュールと呼ばれる形態で一体形成される。本実施形態の構成では、ブロック101と102の2つの半導体チップがモジュールに使用され、基板上に形成されるマイクロストリップライン等の回路素子とともに高周波電力増幅装置100を構成している。   FIG. 1A, FIG. 1B, FIG. 2, FIG. 3, and FIG. 4 are configuration diagrams of a high-frequency power amplifying device in which the present invention is used. The high-frequency power amplifying apparatus according to the present invention uses a high-frequency band, a range from 800 MHz to 3 GHz, and more widely a range from 400 MHz to 5 GHz. The amplified power is about 5 watts. In FIG. 1A, reference numeral 100 denotes the entire high-frequency power amplifier, 101 denotes a first semiconductor chip including an amplifying element (also referred to as a high-frequency amplifying element), and 102 includes a matching circuit element (also referred to as a high-frequency matching circuit element) and a switch element. A second semiconductor chip is shown. 100 high-frequency power amplifying devices (also simply referred to as high-frequency amplifying devices) include first and second semiconductor chips, a substrate 103 formed of a material such as resin or ceramic on which they are mounted, and a sealing resin 104 or cap. These are integrally formed in a form called a module. In the configuration of the present embodiment, two semiconductor chips of blocks 101 and 102 are used in a module, and the high frequency power amplifying apparatus 100 is configured with circuit elements such as microstrip lines formed on a substrate.

図1Bにその構成の例を断面図にて示す。樹脂またはセラミック等の材料で形成された基板103と、封じ樹脂104が示されている。半導体チップ101および102は、基板103にマウントされ、ワイヤボンド等の手段によって基板上のランドに接続される。基板103にはマイクロストリップライン等の高周波回路を形成することも可能である。   FIG. 1B shows an example of the configuration in a cross-sectional view. A substrate 103 made of a material such as resin or ceramic and a sealing resin 104 are shown. The semiconductor chips 101 and 102 are mounted on the substrate 103 and connected to lands on the substrate by means such as wire bonding. A high-frequency circuit such as a microstrip line can be formed on the substrate 103.

図2は、本発明に係る高周波電力増幅装置の構成を示す第一のブロック図である。105は2段増幅器の入力整合回路ブロック、106は2段増幅器の前段増幅回路ブロック、107は段間整合回路ブロック、108は後段増幅回路ブロック、109は出力整合回路ブロックである。図2の構成は、出力整合回路109にスイッチ素子が含まれており整合回路素子とスイッチ素子が第二の半導体チップ102上に形成されている例である。ブロック105、106、107、108は増幅素子を含む第一の半導体チップに形成されている。ブロック105、106、107、108は、まとめて主増幅ステージとも呼ばれ、ブロック109は主整合ステージとも呼ばれる。主増幅ステージは、主整合ステージの上流側に設けられる。主増幅ステージは、少なくともブロック108を含み、ブロック105、106、107は、省略してもよい。入力整合回路ブロック105および段間整合回路ブロック107は、高周波電力増幅装置内における比較的小電力信号の整合処理を行うため、外部インピーダンス回路への比較的大電力信号の整合処理を行う出力整合回路ブロック109に比べて、簡単な構成になっている。第一の半導体チップ101は高周波増幅素子が増幅した出力信号を出力する出力端子T1を有し、第二の半導体チップ102は高周波増幅素子の出力信号を受ける入力端子T2と、出力信号を整合させる高周波整合回路素子を有する。第二の半導体チップ102に設けられる高周波整合回路素子については、図6Aで詳しく説明する。   FIG. 2 is a first block diagram showing the configuration of the high-frequency power amplifier according to the present invention. Reference numeral 105 denotes an input matching circuit block of a two-stage amplifier, 106 denotes a front-stage amplifier circuit block of the two-stage amplifier, 107 denotes an interstage matching circuit block, 108 denotes a rear-stage amplifier circuit block, and 109 denotes an output matching circuit block. The configuration of FIG. 2 is an example in which the output matching circuit 109 includes a switch element, and the matching circuit element and the switch element are formed on the second semiconductor chip 102. Blocks 105, 106, 107, and 108 are formed in a first semiconductor chip including an amplifying element. Blocks 105, 106, 107 and 108 are collectively referred to as the main amplification stage, and block 109 is also referred to as the main matching stage. The main amplification stage is provided upstream of the main matching stage. The main amplification stage includes at least block 108, and blocks 105, 106, and 107 may be omitted. The input matching circuit block 105 and the interstage matching circuit block 107 perform matching processing of a relatively small power signal in the high-frequency power amplifying apparatus, and therefore output matching circuits that perform matching processing of a relatively large power signal to an external impedance circuit. Compared to the block 109, the configuration is simple. The first semiconductor chip 101 has an output terminal T1 that outputs an output signal amplified by the high frequency amplification element, and the second semiconductor chip 102 matches the output signal with the input terminal T2 that receives the output signal of the high frequency amplification element. It has a high-frequency matching circuit element. The high-frequency matching circuit element provided in the second semiconductor chip 102 will be described in detail with reference to FIG. 6A.

図3は、本発明に係る高周波電力増幅装置の他の構成を示す第二のブロック図である。この構成例においては、入力整合回路105と出力整合回路109がスイッチ素子を含む第二の半導体チップ102に形成され、ブロック106、107、108は高周波増幅素子を含む第一の半導体チップに形成されている。ブロック105は前整合ステージとも呼ばれ、ブロック106、107、108はまとめて主増幅ステージとも呼ばれ、ブロック109は主整合ステージとも呼ばれる。主増幅ステージは主整合ステージの上流側に設けられ、前整合ステージは主増幅ステージの上流側に設けられる。主増幅ステージは、少なくともブロック108を含み、ブロック106、107は、省略してもよい。段間整合回路ブロック107は、高周波電力増幅装置内における比較的小電力信号の整合処理を行うため、外部インピーダンス回路への比較的大電力信号の整合処理を行う出力整合回路ブロック109に比べて、簡単な構成になっている。第一の半導体チップ101は高周波増幅素子が増幅する元信号を受ける入力端子T4を有し、第二の半導体チップは元信号を出力する出力端子T3と、元信号を整合させる高周波整合回路素子を有する。第二の半導体チップ102に設けられる高周波整合回路素子については、図7で詳しく説明する。
なお、ブロック109は、第二の半導体チップ102から切り離した個別の半導体チップで構成しても良い。この場合、ブロック109は、第一の半導体チップ101に含ませても良い。
FIG. 3 is a second block diagram showing another configuration of the high-frequency power amplifier according to the present invention. In this configuration example, the input matching circuit 105 and the output matching circuit 109 are formed on the second semiconductor chip 102 including the switching element, and the blocks 106, 107, and 108 are formed on the first semiconductor chip including the high frequency amplifying element. ing. Block 105 is also referred to as the pre-match stage, blocks 106, 107, and 108 are collectively referred to as the main amplification stage, and block 109 is also referred to as the main match stage. The main amplification stage is provided on the upstream side of the main matching stage, and the pre-matching stage is provided on the upstream side of the main amplification stage. The main amplification stage includes at least block 108, and blocks 106 and 107 may be omitted. Since the interstage matching circuit block 107 performs matching processing of a relatively small power signal in the high frequency power amplifier, compared to the output matching circuit block 109 that performs matching processing of a relatively large power signal to the external impedance circuit, It has a simple configuration. The first semiconductor chip 101 has an input terminal T4 that receives the original signal amplified by the high-frequency amplifier, and the second semiconductor chip has an output terminal T3 that outputs the original signal and a high-frequency matching circuit element that matches the original signal. Have. The high-frequency matching circuit element provided in the second semiconductor chip 102 will be described in detail with reference to FIG.
The block 109 may be constituted by an individual semiconductor chip separated from the second semiconductor chip 102. In this case, the block 109 may be included in the first semiconductor chip 101.

図4は、本発明に係る高周波電力増幅装置のさらに他の構成を示す第三のブロック図である。この構成例においては、入力整合回路105と段間整合回路107と出力整合回路109がスイッチ素子を含む第二の半導体チップ102に形成され、ブロック106、108は増幅素子を含む第一の半導体チップ101に形成されている。ブロック105は前整合ステージとも呼ばれ、ブロック106は前増幅ステージとも呼ばれ、ブロック107は中間整合ステージとも呼ばれ、ブロック108は主増幅ステージとも呼ばれ、ブロック109は主整合ステージとも呼ばれる。主増幅ステージは主整合ステージの上流側に設けられ、中間整合ステージは主増幅ステージの上流側に設けられ、前増幅ステージは中間整合ステージの上流側に設けられ、前整合ステージは前増幅ステージの上流側に設けられる。第一の半導体チップ101は前段の高周波増幅素子(ブロック106内にある)と後段の高周波増幅素子(ブロック108内にある)を有すると共に、前段の高周波増幅素子が増幅した整合前の段間信号を出力する出力端子T5を有し、第二の半導体チップ102は、整合前の段間信号を受ける入力端子T6と、整合前の段間信号を整合させる高周波整合回路素子を有する。更に、第一の半導体チップ101は、整合後の段間信号を受ける入力端子T8を有し、第二の半導体チップ102は整合後の段間信号を出力する出力端子T7を有する。第二の半導体チップ102に設けられる高周波整合回路素子については、図8で詳しく説明する。   FIG. 4 is a third block diagram showing still another configuration of the high-frequency power amplifier according to the present invention. In this configuration example, the input matching circuit 105, the interstage matching circuit 107, and the output matching circuit 109 are formed on the second semiconductor chip 102 including the switch element, and the blocks 106 and 108 include the first semiconductor chip including the amplifier element. 101. Block 105 is also called the pre-match stage, block 106 is also called the pre-amplification stage, block 107 is also called the intermediate match stage, block 108 is also called the main amplification stage, and block 109 is also called the main match stage. The main amplification stage is provided on the upstream side of the main matching stage, the intermediate matching stage is provided on the upstream side of the main amplification stage, the preamplification stage is provided on the upstream side of the intermediate matching stage, and the prealignment stage is the upstream of the preamplification stage. Provided upstream. The first semiconductor chip 101 has a front-stage high-frequency amplifying element (in block 106) and a rear-stage high-frequency amplifying element (in block 108), and an inter-stage signal before matching amplified by the front-stage high-frequency amplifying element. The second semiconductor chip 102 has an input terminal T6 that receives an interstage signal before matching and a high-frequency matching circuit element that matches the interstage signal before matching. Further, the first semiconductor chip 101 has an input terminal T8 that receives an interstage signal after matching, and the second semiconductor chip 102 has an output terminal T7 that outputs an interstage signal after matching. The high-frequency matching circuit element provided in the second semiconductor chip 102 will be described in detail with reference to FIG.

なお、ブロック105とブロック109は、第二の半導体チップ102から切り離した個別の半導体チップで構成しても良い。この場合、ブロック105とブロック109の両方または何れか一方は、第一の半導体チップ101に含ませても良い。
次に、実際の回路図を用いて説明する。図5は、本発明を説明するための、高周波電力増幅装置の回路図の例であり、2段増幅器の場合の例を示している。
入力整合回路105は、コンデンサC1,C2とインダクタL1で構成される。この構成は一例であり、他の構成であっても良い。
前段増幅回路106は、増幅トランジスタTr1と、抵抗R1,R2と、コンデンサC3,C4と、マイクロストリップラインSL1,SL2で構成される。端子207は、増幅トランジスタTr1にバイアス電流または電圧を供給するバイアス回路(図示せず)に接続される。C4はバイパスコンデンサとして機能する。SL2は、インダクタであっても良い。
Note that the block 105 and the block 109 may be configured by individual semiconductor chips separated from the second semiconductor chip 102. In this case, the block 105 and / or the block 109 may be included in the first semiconductor chip 101.
Next, description will be given using an actual circuit diagram. FIG. 5 is an example of a circuit diagram of a high frequency power amplifier for explaining the present invention, and shows an example of a two-stage amplifier.
The input matching circuit 105 includes capacitors C1 and C2 and an inductor L1. This configuration is an example, and other configurations may be used.
The preamplifier circuit 106 includes an amplification transistor Tr1, resistors R1 and R2, capacitors C3 and C4, and microstrip lines SL1 and SL2. The terminal 207 is connected to a bias circuit (not shown) that supplies a bias current or voltage to the amplification transistor Tr1. C4 functions as a bypass capacitor. SL2 may be an inductor.

段間整合回路107は、コンデンサC5で構成される。
後段増幅回路108は、増幅トランジスタTr2と、抵抗R3と、コンデンサC6と、マイクロストリップラインSL3で構成される。端子208は、増幅トランジスタTr2にバイアス電流または電圧を供給するバイアス回路(図示せず)に接続される。C6はバイパスコンデンサとして機能する。SL3はインダクタであっても良い。
出力整合回路109は、コンデンサC7,C8,C9と、マイクロストリップラインSL4,SL5,SL6で構成される。
The interstage matching circuit 107 includes a capacitor C5.
The post-stage amplifier circuit 108 includes an amplification transistor Tr2, a resistor R3, a capacitor C6, and a microstrip line SL3. The terminal 208 is connected to a bias circuit (not shown) that supplies a bias current or voltage to the amplification transistor Tr2. C6 functions as a bypass capacitor. SL3 may be an inductor.
The output matching circuit 109 includes capacitors C7, C8, C9 and microstrip lines SL4, SL5, SL6.

本発明にかかる高周波電力増幅装置は、図2,図3,図4に示すように、少なくとも2つの半導体チップ、すなわち第一の半導体チップと第二の半導体チップからなり、2つの半導体チップが一体形成されていることが前提条件となる。第一の半導体チップには、少なくとも増幅素子が含まれており、この増幅素子は、一例として、前段増幅素子Tr1と後段増幅素子Tr2を含む。増幅素子は、例えば増幅トランジスタである。増幅トランジスタは、例えばバイポーラトランジスタで形成される。さらに増幅トランジスタは、シリコンゲルマニウムトランジスタのような異種接合バイポーラトランジスタで形成されてもよい。増幅回路は増幅素子と、調整用の抵抗やコンデンサ等を含めたものを言う。第二の半導体チップには、少なくとも整合回路素子と、スイッチ素子が含まれる。整合回路素子には、コンデンサ、インダクタ、マイクロストリップラインのすくなくとも何れかが含まれる。第一の半導体チップと第二の半導体チップは、一体形成されている。ここで一体形成とは、一つのユニットとして形成されることを意味し、例えば、第一の半導体チップと第二の半導体チップが同一の基板に設けられている場合や、一体物としてモールドされている場合を言う。   As shown in FIGS. 2, 3, and 4, the high-frequency power amplifying device according to the present invention comprises at least two semiconductor chips, that is, a first semiconductor chip and a second semiconductor chip, and the two semiconductor chips are integrated. It is a precondition that it is formed. The first semiconductor chip includes at least an amplifying element. The amplifying element includes, as an example, a front-stage amplifying element Tr1 and a rear-stage amplifying element Tr2. The amplifying element is, for example, an amplifying transistor. The amplification transistor is formed of, for example, a bipolar transistor. Furthermore, the amplification transistor may be formed of a heterojunction bipolar transistor such as a silicon germanium transistor. An amplifying circuit includes an amplifying element and adjusting resistors and capacitors. The second semiconductor chip includes at least a matching circuit element and a switch element. The matching circuit element includes at least one of a capacitor, an inductor, and a microstrip line. The first semiconductor chip and the second semiconductor chip are integrally formed. Here, the integral formation means that it is formed as a single unit, for example, when the first semiconductor chip and the second semiconductor chip are provided on the same substrate, or molded as an integral object. Say if you are.

増幅素子を含む第一の半導体チップ101は、少なくとも後段増幅回路ブロック108を含み、整合回路素子とスイッチ素子を含む第二の半導体チップ102は、少なくとも出力整合回路109を含む。第一の半導体チップ101と第二の半導体チップ102とを比較すると、第一の半導体チップ101は、例えばバイポーラトランジスタ等の増幅素子により信号を増幅し、第二の半導体チップ102は整合回路素子とスイッチ素子により信号を整合する。したがって両者の製造プロセスは異なり、第一の半導体チップ101の方が第二の半導体チップ102よりも複雑になる。また、第一の半導体チップ101に含まれる各素子は、信号を増幅するのに十分な性能および精度を必要とする。このため、単位面積当たりのチップコストは、第一の半導体チップ101の場合、比較的高くなる。一方、第二の半導体チップ102の場合、整合回路素子は製造プロセスが比較的簡単な受動素子で構成され、スイッチ素子はスイッチングするだけで信号を増幅するほどの性能および精度を必要としない。したがって第二の半導体チップ102のチップコストは、第一の半導体チップ101に比べて安価になる。さらにスイッチ素子は、例えば電界効果トランジスタまたは異種接合電界効果トランジスタ(HEMT)で形成されるため、第二の半導体チップ102の製造プロセスは、例えばバイポーラトランジスタを主体とした第一の半導体チップ101とはかなり異なる。   The first semiconductor chip 101 including the amplifying element includes at least a subsequent-stage amplifier circuit block 108, and the second semiconductor chip 102 including the matching circuit element and the switch element includes at least an output matching circuit 109. When comparing the first semiconductor chip 101 and the second semiconductor chip 102, the first semiconductor chip 101 amplifies a signal by an amplifying element such as a bipolar transistor, for example, and the second semiconductor chip 102 is a matching circuit element. The signal is matched by the switch element. Therefore, the manufacturing processes of the two are different, and the first semiconductor chip 101 is more complicated than the second semiconductor chip 102. Further, each element included in the first semiconductor chip 101 requires sufficient performance and accuracy to amplify the signal. For this reason, the chip cost per unit area is relatively high in the case of the first semiconductor chip 101. On the other hand, in the case of the second semiconductor chip 102, the matching circuit element is composed of a passive element that is relatively easy to manufacture, and the switching element does not require performance and accuracy enough to amplify a signal only by switching. Therefore, the chip cost of the second semiconductor chip 102 is lower than that of the first semiconductor chip 101. Further, since the switch element is formed of, for example, a field effect transistor or a heterojunction field effect transistor (HEMT), the manufacturing process of the second semiconductor chip 102 is different from that of the first semiconductor chip 101 mainly including, for example, a bipolar transistor. Quite different.

このように、第一の半導体チップ101および第二の半導体チップ102は、製造プロセス的に異なり、必要とする性能および精度も異なり、その結果、チップコストも異なる。このような場合、高周波電力増幅装置100における各素子を、第一の半導体チップ101および第二の半導体チップ102とは異なる構成で半導体チップ化すれば、製造プロセスが複雑になるだけでなく、性能の確保が困難になり、歩留まりが悪化する。このため、トータルコストは増大し、モジュールとしての高周波電力増幅装置100の大きさも大きくなる。このように、第一の半導体チップ101および第二の半導体チップ102を主体として高周波増幅装置100を分割することにより、コスト的に、製造プロセス的に、性能的に、大きさ的に最良な構成を得ることが可能となる。   As described above, the first semiconductor chip 101 and the second semiconductor chip 102 are different from each other in the manufacturing process, have different required performance and accuracy, and as a result, have different chip costs. In such a case, if each element in the high-frequency power amplifying apparatus 100 is made into a semiconductor chip with a configuration different from that of the first semiconductor chip 101 and the second semiconductor chip 102, not only the manufacturing process becomes complicated, but also the performance. Is difficult to secure, and the yield deteriorates. For this reason, the total cost increases and the size of the high-frequency power amplifying apparatus 100 as a module also increases. In this way, by dividing the high-frequency amplifying device 100 mainly using the first semiconductor chip 101 and the second semiconductor chip 102, the best configuration in terms of cost, manufacturing process, performance, and size. Can be obtained.

(第1の実施形態)
図6Aは、図2に対応する回路図で、本発明が利用された高周波電力増幅装置の構成を示す第一の構成図である。図5の回路に比べて出力整合回路109に容量素子であるコンデンサC11とスイッチ素子SW1が付加されている。スイッチ素子SW1がオフのときはオープンとなり、容量C11は対接地容量として整合回路に接続した状態にならないため、出力整合回路の状態は図5と等価であるが、スイッチ素子SW1がオンになると容量素子C11が対接地容量として整合回路に接続されC11の容量の分だけ整合回路のインピーダンスが図5の状態から変わることになる。これによって、後段増幅素子の出力端からみた整合状態が変わり、例えば異なる2つの出力電力でそれぞれ効率を最適化したり、異なる2つの周波数で効率を最適化する等の切り替えが可能となる。
なお、この構成では、トランジスタTr2の出力側は第一の半導体チップ101の出力端子T1に直結されている。
(First embodiment)
FIG. 6A is a circuit diagram corresponding to FIG. 2 and is a first configuration diagram showing a configuration of a high-frequency power amplifying device in which the present invention is used. Compared to the circuit of FIG. 5, the output matching circuit 109 is provided with a capacitor C11 and a switch element SW1, which are capacitive elements. Since the capacitor C11 is not connected to the matching circuit as a grounding capacitor when the switch element SW1 is off, the output matching circuit is equivalent to the state shown in FIG. 5, but when the switch element SW1 is turned on, the capacitor C11 is not connected. The element C11 is connected to the matching circuit as a grounding capacitor, and the impedance of the matching circuit is changed from the state of FIG. 5 by the amount of the capacitance of C11. As a result, the matching state seen from the output terminal of the subsequent stage amplifying element changes, and for example, it is possible to perform switching such as optimizing the efficiency with two different output powers or optimizing the efficiency with two different frequencies.
In this configuration, the output side of the transistor Tr2 is directly connected to the output terminal T1 of the first semiconductor chip 101.

本発明にかかる高周波電力増幅装置が携帯電話器に用いられた場合、スイッチ素子SW1のオン/オフ制御を行うための回路として、制御回路603、周波数検出器600、パワーレベル検出器601、モード検出器602が設けられている。周波数検出器600は、携帯電話器がマルチバンドに対応する機器である場合において、送受信する周波数および周波数が変わったことを検出する。パワーレベル検出器601は、携帯電話器が受信する電波のパワーレベルを検出する。モード検出器602は、モードが、音声通話モードか、データ通信モードの何れかを検出する。周波数検出器600、パワーレベル検出器601、モード検出器602の少なくとも何れか一つがあれば、制御は可能である。   When the high-frequency power amplifying device according to the present invention is used in a mobile phone, a control circuit 603, a frequency detector 600, a power level detector 601, a mode detector are provided as circuits for performing on / off control of the switch element SW1. A container 602 is provided. The frequency detector 600 detects that the transmission / reception frequency and the frequency have changed when the mobile phone is a multi-band compatible device. The power level detector 601 detects the power level of radio waves received by the mobile phone. The mode detector 602 detects whether the mode is a voice call mode or a data communication mode. Control is possible if at least one of the frequency detector 600, the power level detector 601, and the mode detector 602 is provided.

周波数に基づく制御方法について説明する。周波数検出器600により、周波数が変わったことを検出すると、スイッチ素子SW1をオンまたはオフにし、検出した周波数において最適な整合状態になるようにインピーダンスを変え、これにより例えば効率を上げることができる。   A control method based on the frequency will be described. When the frequency detector 600 detects that the frequency has changed, the switch element SW1 is turned on or off, and the impedance is changed so as to achieve an optimum matching state at the detected frequency, thereby improving efficiency, for example.

パワーレベルに基づく制御方法について説明する。パワーレベル検出器601で検出されたパワーレベルが所定値以上では、制御回路603によりスイッチ素子SW1をオンさせ、後段増幅回路109の負荷インピーダンスを下げる。検出されたパワーレベルが所定値以下になると、スイッチ素子SW1をオフさせ、負荷インピーダンスを大きくする。これにより効率を上げることができる。   A control method based on the power level will be described. When the power level detected by the power level detector 601 is greater than or equal to a predetermined value, the control circuit 603 turns on the switch element SW1 to lower the load impedance of the post-stage amplifier circuit 109. When the detected power level falls below a predetermined value, the switch element SW1 is turned off to increase the load impedance. This can increase efficiency.

通信モードに基づく制御方法について説明する。モード検出器602が、データ通信モードを検出すると、最大出力が高くなる。この場合は、制御回路603によりスイッチ素子SW1をオンにし、負荷インピーダンスを下げて大きな出力が取り出せる整合にする。一方、モード検出器602が音声通話モードを検出すると、制御回路603によりスイッチ素子SW1をオフにし、負荷インピーダンスを大きくして効率を上げるように整合にする。
なお、本発明にかかる高周波電力増幅装置が携帯電話器に用いられた場合について説明したが、高周波電力増幅装置が用いられる他の機器についても同様な制御を行うことができる。
A control method based on the communication mode will be described. When the mode detector 602 detects the data communication mode, the maximum output increases. In this case, the switch element SW1 is turned on by the control circuit 603, and the load impedance is lowered so as to obtain a large output. On the other hand, when the mode detector 602 detects the voice call mode, the control circuit 603 turns off the switch element SW1 to make matching so as to increase the load impedance and increase the efficiency.
In addition, although the case where the high frequency power amplifier according to the present invention was used in a mobile phone was described, the same control can be performed for other devices in which the high frequency power amplifier is used.

図6Bは、図6Aの後段増幅回路108の出力端からみたインピーダンスZoutの回路を示し、図6C、図6Dは、それぞれ、スイッチ素子SW1がオフの時とオンの時のZoutのシミュレーション結果(コンデンサC11の容量を0.5pFとして計算)の例を示している。スイッチ素子SW1がオフからオンの状態に切り替わった時、例えばf=1950MHzのインピーダンスが、実数部が小さく虚数部の絶対値が小さくなる方向に変化していることが分かる。実数部が小さく低インピーダンスになると高周波電力増幅素子の最大出力は大きくなるので、このような切替によって出力電力に応じて効率等の特性を最適な状態にすることができる。また、本実施形態では切り替えに用いるスイッチ素子SW1、コンデンサC11は、同一の半導体チップ102の上に形成されているため小面積で切り替え機能の集積化が可能である。   6B shows a circuit of the impedance Zout viewed from the output terminal of the post-amplifier circuit 108 in FIG. 6A. FIGS. 6C and 6D respectively show the simulation results of Zout when the switch element SW1 is off and when the switch element SW1 is on (capacitor). In this example, the capacitance of C11 is calculated as 0.5 pF. When the switch element SW1 is switched from the off state to the on state, it can be seen that, for example, the impedance at f = 1950 MHz changes in a direction in which the real part is small and the absolute value of the imaginary part is small. When the real part is small and the impedance is low, the maximum output of the high-frequency power amplifying element is large. Therefore, by such switching, characteristics such as efficiency can be optimized in accordance with the output power. In the present embodiment, the switching element SW1 and the capacitor C11 used for switching are formed on the same semiconductor chip 102, so that the switching function can be integrated with a small area.

さらに、図6Eに示すように、スイッチ素子SW1が電界効果トランジスタである場合、ゲート電圧によるオン/オフの制御が容易となると共に、オン時のロスも少ないため、より小型化することができ、かつ低ロスの切り替え回路を形成することが容易である。また、このスイッチ素子が異種接合電界効果トランジスタ(HEMT)であれば、さらに効果的である。本実施形態のように出力整合回路109に切替え機能を持たせる場合、スイッチ素子端における高周波増幅信号の電圧振幅の大きさに配慮しなければならない。すなわち、大信号動作時に電圧振幅が大きくなり、例えばスイッチ素子SW1の閾値電圧を越えてしまうとオフ回路がオンしてしまい切替え動作が正常に動かなくなる可能性がある。しかしながら、HEMTのような素子を用いると、複数のスイッチ素子を直列に多段構成するなどの回路形式にすることにより、大信号動作に容易に対応する設計とすることができ、また多段に構成した場合もロスを少なくできるため極めて効果的である。   Further, as shown in FIG. 6E, when the switch element SW1 is a field effect transistor, it is easy to control on / off by the gate voltage and the loss at the time of on is small, so that the size can be further reduced. In addition, it is easy to form a low-loss switching circuit. Further, it is more effective if the switching element is a heterojunction field effect transistor (HEMT). When the output matching circuit 109 has a switching function as in the present embodiment, consideration must be given to the magnitude of the voltage amplitude of the high-frequency amplified signal at the switch element end. That is, the voltage amplitude becomes large during a large signal operation. For example, if the threshold voltage of the switch element SW1 is exceeded, the off circuit may be turned on and the switching operation may not operate normally. However, when an element such as HEMT is used, a design that easily accommodates a large signal operation can be made by adopting a circuit format such as a plurality of switch elements arranged in multiple stages in series. Even in this case, the loss can be reduced, which is extremely effective.

以降の実施形態はスイッチ素子が電界効果トランジスタまたは異種接合電界効果トランジスタである場合を例に説明する。   In the following embodiments, a case where the switching element is a field effect transistor or a heterojunction field effect transistor will be described as an example.

図7は、図3に対応する回路図で、本発明にかかる高周波電力増幅装置の第二の構成図である。ここでは、入力整合回路105と出力整合回路109が同一の半導体チップ102の上に形成されている。
なお、この構成では、トランジスタTr1の入力側は第一の半導体チップ101の入力端子T4に直結されている。
FIG. 7 is a circuit diagram corresponding to FIG. 3 and is a second configuration diagram of the high-frequency power amplifier according to the present invention. Here, the input matching circuit 105 and the output matching circuit 109 are formed on the same semiconductor chip 102.
In this configuration, the input side of the transistor Tr1 is directly connected to the input terminal T4 of the first semiconductor chip 101.

図8は、図4に対応する回路図で、本発明にかかる高周波電力増幅装置の第三の構成図である。ここでは、入力整合回路105と、段間整合回路107と、出力整合回路109が同一の半導体チップ102の上に形成されている。また、図8の例では、出力整合回路の一部であるマイクロストリップラインSL4,SL5,SL6が半導体チップ102の上ではなく外部に形成されている。このような場合、マイクロストリップラインSL4,SL5,SL6は、モジュール基板103上に形成され、ワイヤボンディング等の手段により半導体チップ102上の整合回路素子と接続される。このような構成にすれば第二の半導体チップ102を小面積にすることができる。
なお、この構成では、トランジスタTr1の出力側は第一の半導体チップ101の出力端子T5に直結されていると共に、トランジスタTr2の入力側は第一の半導体チップ101の入力端子T8に直結されている。
FIG. 8 is a circuit diagram corresponding to FIG. 4 and is a third configuration diagram of the high-frequency power amplifier according to the present invention. Here, the input matching circuit 105, the interstage matching circuit 107, and the output matching circuit 109 are formed on the same semiconductor chip 102. In the example of FIG. 8, microstrip lines SL4, SL5, and SL6 that are part of the output matching circuit are formed not on the semiconductor chip 102 but outside. In such a case, the microstrip lines SL4, SL5, SL6 are formed on the module substrate 103 and connected to the matching circuit element on the semiconductor chip 102 by means such as wire bonding. With such a configuration, the second semiconductor chip 102 can be reduced in area.
In this configuration, the output side of the transistor Tr1 is directly connected to the output terminal T5 of the first semiconductor chip 101, and the input side of the transistor Tr2 is directly connected to the input terminal T8 of the first semiconductor chip 101. .

上記の実施形態では、スイッチ素子によるインピーダンス切り替え回路は出力整合回路109のみに形成されていたが、もちろん段間整合回路107や入力整合回路105に形成されていても構わない。例えば図9に示すように、段間整合回路107の直列容量素子C5に対して並列にスイッチ素子SW2と容量素子C12を形成すれば、段間整合回路107のインピーダンスを切替えることができる。これにより、高周波電力増幅装置の出力の大きさに応じて前段増幅回路106から後段増幅回路108への入力電力の大きさを切替えたり、高周波電力増幅装置の動作周波数に応じて段間整合回路107の周波数特性を切替えることができる。   In the above embodiment, the impedance switching circuit by the switch element is formed only in the output matching circuit 109, but of course, it may be formed in the interstage matching circuit 107 or the input matching circuit 105. For example, as shown in FIG. 9, the impedance of the interstage matching circuit 107 can be switched by forming the switch element SW2 and the capacitive element C12 in parallel with the series capacitive element C5 of the interstage matching circuit 107. Thereby, the magnitude of the input power from the pre-stage amplifier circuit 106 to the post-stage amplifier circuit 108 is switched according to the magnitude of the output of the high-frequency power amplifier, or the interstage matching circuit 107 is changed according to the operating frequency of the high-frequency power amplifier. The frequency characteristics can be switched.

また、増幅回路106、108のバイアス回路(端子207、208に接続される)は、増幅回路と同じ第一の半導体チップ101に形成されても良いし、スイッチ素子SW1が設けられた第二の半導体チップ102上に形成されていても良い。例えば、増幅素子Tr1,Tr2がバイポーラトランジスタである場合、バイアス回路を、スイッチ素子SW1を構成する電界効果トランジスタの回路を使って構成すると、温度補償やシャットダウン等の機能をより高精度にかつ容易に付加することができ、効果大である。前段増幅回路106に設けられた抵抗R1とコンデンサC3は、フィードバック回路であり整合回路の一部としても機能している。このような増幅素子Tr1,Tr2に周辺に設けられた回路は増幅素子Tr1,Tr2と同じ第一の半導体チップ101上に形成されても良いが、第二の半導体チップ102上に形成されても良いし、チップの外付けであっても良い。同様に整合回路105,107,109の一部も必ずしも第二の半導体チップ102上にある必要はなく、一部が第一の半導体チップ101上にあっても構わない。   The bias circuits (connected to the terminals 207 and 208) of the amplifier circuits 106 and 108 may be formed on the same first semiconductor chip 101 as the amplifier circuit, or the second circuit provided with the switch element SW1. It may be formed on the semiconductor chip 102. For example, when the amplifying elements Tr1 and Tr2 are bipolar transistors, functions such as temperature compensation and shutdown can be made more accurately and easily if the bias circuit is configured using a circuit of a field effect transistor constituting the switch element SW1. It can be added and the effect is great. The resistor R1 and the capacitor C3 provided in the pre-stage amplifier circuit 106 are a feedback circuit and also function as a part of the matching circuit. Such a circuit provided in the periphery of the amplifying elements Tr1 and Tr2 may be formed on the same first semiconductor chip 101 as the amplifying elements Tr1 and Tr2, or may be formed on the second semiconductor chip 102. It may be good or it may be external to the chip. Similarly, some of the matching circuits 105, 107, and 109 are not necessarily on the second semiconductor chip 102, and some of them may be on the first semiconductor chip 101.

また、増幅回路素子を含む第一の半導体チップ101および整合回路素子とスイッチ素子を含む第二の半導体チップ102の少なくとも何れか一方は、複数のチップに分けて形成しても良い。例えば、増幅回路の規模や切り替えの複雑度に応じて、第一の半導体チップ又は第二の半導体チップは、2つ以上のチップで形成してもよい。このように、モジュールレイアウトを最適化(小型化)して構成すれば、より効果的である。   In addition, at least one of the first semiconductor chip 101 including the amplifier circuit element and the second semiconductor chip 102 including the matching circuit element and the switch element may be divided into a plurality of chips. For example, the first semiconductor chip or the second semiconductor chip may be formed of two or more chips depending on the scale of the amplifier circuit and the switching complexity. Thus, it is more effective if the module layout is optimized (downsized).

さらに、図1および図2に示すように上記の実施形態では、高周波増幅装置100のモジュールは基板103上に半導体チップ101,102のみが実装されている構成であった。この場合、抵抗R1,R2や、コンデンサC3,C4,C6や、マイクロストリップラインSL1,SL2,SL3や、インダクタの全て、又は一部は、半導体チップ内に含まれていても良いし、外付けであっても良い。また、増幅回路は3段以上の多段であってもよい。また、半導体チップ上の回路素子と基板との接続はワイヤボンディングに限らず、フリップチップボンディングであっても良い。   Further, as shown in FIGS. 1 and 2, in the above embodiment, the module of the high-frequency amplification device 100 has a configuration in which only the semiconductor chips 101 and 102 are mounted on the substrate 103. In this case, the resistors R1, R2, capacitors C3, C4, C6, microstrip lines SL1, SL2, SL3, and all or part of the inductors may be included in the semiconductor chip, or may be externally attached. It may be. Further, the amplifier circuit may be a multi-stage having three or more stages. Further, the connection between the circuit element on the semiconductor chip and the substrate is not limited to wire bonding, but may be flip chip bonding.

(第2の実施形態)
次に、第二の半導体チップに形成されるスイッチ素子と整合回路素子を用いた切り替え回路の実施形態について述べる。
図10A、図10B、図10Cは本発明のインピーダンス切り替え回路の第2の実施形態を説明する回路ブロック図である。215、217、218、220、221は容量素子、216、219、222はスイッチ素子を示している。例えは図10Aにおいては、スイッチ素子216がオンの場合は、容量素子215は対接地容量として回路に接続されるが、216がオフの場合は、容量素子215は対接地側がオープンとなり回路に非接続となる。実際にはHEMT等のスイッチ素子が有する寄生容量が存在するため、対接地容量は容量素子215と寄生容量の直列合成容量となるが、この合成容量値は容量素子215に比べ十分小さくなるため、図10Aの回路を高周波整合に用いた場合にスイッチ素子216のオン時とオフ時の容量の差により整合回路インピーダンスを変えることが可能である。
(Second Embodiment)
Next, an embodiment of a switching circuit using a switching element and a matching circuit element formed in the second semiconductor chip will be described.
10A, 10B, and 10C are circuit block diagrams for explaining a second embodiment of the impedance switching circuit of the present invention. Reference numerals 215, 217, 218, 220, and 221 denote capacitive elements, and 216, 219, and 222 denote switch elements. For example, in FIG. 10A, when the switch element 216 is on, the capacitor element 215 is connected to the circuit as a grounding capacitor. However, when the switch element 216 is off, the capacitor element 215 is open to the ground side and is not connected to the circuit. Connect. Actually, since the parasitic capacitance of the switching element such as HEMT exists, the grounding capacitance is a series combined capacitance of the capacitance element 215 and the parasitic capacitance, but this combined capacitance value is sufficiently smaller than the capacitance element 215. When the circuit of FIG. 10A is used for high-frequency matching, the matching circuit impedance can be changed depending on the difference in capacitance between when the switch element 216 is on and when it is off.

同様に図10Bの実施形態の場合、スイッチ素子219のオン/オフによって直列容量値を容量素子217と、容量素子217、218の合計した容量値の間で切替えることができる。
また、図10Cのように対接地容量値を切替えることも可能である。
Similarly, in the case of the embodiment of FIG. 10B, the series capacitance value can be switched between the capacitance value of the capacitance element 217 and the total capacitance values of the capacitance elements 217 and 218 by turning on / off the switch element 219.
Further, it is possible to switch the grounding capacitance value as shown in FIG. 10C.

さらに、図11A、図11B、図11Cに示すように、整合回路素子はインダクタでも良い。また、前述したようにスイッチ素子は寄生容量を有するため、この容量値を整合回路の素子として利用した切り替えも可能である。例えば、HEMTを用いた場合、ゲート幅1mmあたりの寄生容量は約0.2pFであり、ゲート長を適当な値に設計すれば0.数pFから数pF程度の容量値を可変とすることができる。   Further, as shown in FIGS. 11A, 11B, and 11C, the matching circuit element may be an inductor. Further, as described above, since the switch element has a parasitic capacitance, switching using this capacitance value as an element of the matching circuit is also possible. For example, when the HEMT is used, the parasitic capacitance per 1 mm of the gate width is about 0.2 pF, and if the gate length is designed to an appropriate value, 0. A capacitance value of about several pF to several pF can be made variable.

次に、図12A、図12B、図12C、図12Dを用いて、寄生容量を利用した容量値の微調切替えについて説明する。例えば、図12Aに示す直列接続されたスイッチ素子231、232のそれぞれのオフ容量が0.4pFであれば、両者ともにオフの場合(図12B)は0.2pFとなり、何れか一方がオンの場合(図12C)は0.4pFとなる。図12Dのように複数並列にしてもよい。図12Aや図12Dの回路を整合回路素子として直列または対接地に用いればインピーダンスの微調整に使用できる。   Next, the fine adjustment switching of the capacitance value using the parasitic capacitance will be described with reference to FIGS. 12A, 12B, 12C, and 12D. For example, if each of the switch elements 231 and 232 connected in series shown in FIG. 12A has an off capacitance of 0.4 pF, when both are off (FIG. 12B), it becomes 0.2 pF, and either one is on. (FIG. 12C) is 0.4 pF. A plurality of them may be arranged in parallel as shown in FIG. 12D. If the circuit of FIG. 12A or FIG. 12D is used as a matching circuit element in series or for grounding, it can be used for fine adjustment of impedance.

本実施形態ではスイッチ素子を1段の素子の例で説明した。実際の回路においては、HEMT等のスイッチ素子が使用されるが、第1の実施形態でも述べたようにスイッチ素子に加わる電圧値に対してオン/オフ動作を確保するため、複数のスイッチ素子が多直列に段接続された回路であっても良い。多段化は容易であり、高い出力パワーの整合回路にも適用できて効果が大である。この場合、多段化する代わりに電源電圧を高くしても良いが、携帯電話用等の場合、電池電圧を昇圧する必要があるため、そのための昇圧回路を第二の半導体チップに形成すれば少ない段数で高出力に対応することも可能である。   In the present embodiment, the switch element has been described as an example of a single-stage element. In an actual circuit, a switching element such as a HEMT is used. However, as described in the first embodiment, a plurality of switching elements are provided in order to ensure an on / off operation with respect to a voltage value applied to the switching element. A circuit connected in multiple stages may be used. Multi-stage is easy, and it can be applied to a matching circuit with high output power, and the effect is great. In this case, the power supply voltage may be increased instead of being multi-staged. However, in the case of a cellular phone or the like, it is necessary to boost the battery voltage, so that it is less if a booster circuit for that purpose is formed in the second semiconductor chip. It is possible to cope with high output by the number of stages.

(第3の実施形態)
図13A、図13Bを用いて切り替え回路の他の実施形態を説明する。整合素子である容量237、239、241、243は、それぞれ増幅装置の整合回路の一部であり、スイッチ素子238、240、242、244の制御電圧(A)〜(D)のロー(L)またはハイ(H)の切り替えによって整合回路への接続と非接続が制御される。これら4つの切り替えを行うため、論理回路245を設け、制御端子2つで4つの制御電圧(A)〜(D)のL/Hの切り替えを行う。4つの切替が、図13Bに示されている。本発明の第二の半導体チップに、このような論理回路を形成すれば、複雑なより多数のインピーダンスの切り替えの制御を、少ないインターフェースで容易に行うことができ、チップの小面積化、増幅装置の小型化に効果的である。また、HEMT等の素子では論理回路の形成が容易なため第二の半導体チップ上にこれらの機能を実現可能である。さらに多機能で経路数の多い増幅装置の場合、スイッチ素子と整合回路素子を含むチップが複数であっても良く、それらの1つあるいは複数に論理回路が形成されていても良い。
(Third embodiment)
Another embodiment of the switching circuit will be described with reference to FIGS. 13A and 13B. Capacitors 237, 239, 241, and 243, which are matching elements, are part of the matching circuit of the amplifying device, respectively, and the control voltage (A) to (D) of the switch elements 238, 240, 242, and 244 are low (L). Alternatively, connection and disconnection to the matching circuit are controlled by high (H) switching. In order to perform these four switching operations, a logic circuit 245 is provided, and L / H switching of the four control voltages (A) to (D) is performed with two control terminals. Four switches are shown in FIG. 13B. If such a logic circuit is formed in the second semiconductor chip of the present invention, it is possible to easily control the switching of a large number of complicated impedances with a small number of interfaces, thereby reducing the chip area and the amplifying device. It is effective for downsizing. In addition, since elements such as HEMT can easily form a logic circuit, these functions can be realized on the second semiconductor chip. Further, in the case of an amplifying device having many functions and a large number of paths, a plurality of chips including switch elements and matching circuit elements may be provided, and a logic circuit may be formed in one or more of them.

(第4の実施形態)
図14は、本発明にかかる高周波電力増幅装置の第五の構成図であり、図6Eに示した高周波電力増幅装置の変形例でもある。第二の半導体チップ102は、整合回路素子とスイッチ素子を含む。本実施形態では、前段増幅素子の電源に対するバイパスコンデンサC4と、後段増幅素子の電源に対するバイパスコンデンサC6を含む。更に、コンデンサC6と並列に接続されるコンデンサC13とスイッチ素子SW3を含む。
(Fourth embodiment)
FIG. 14 is a fifth configuration diagram of the high-frequency power amplifying device according to the present invention, which is also a modification of the high-frequency power amplifying device shown in FIG. 6E. The second semiconductor chip 102 includes a matching circuit element and a switch element. In the present embodiment, a bypass capacitor C4 for the power supply of the former stage amplification element and a bypass capacitor C6 for the power supply of the latter stage amplification element are included. Furthermore, a capacitor C13 and a switch element SW3 connected in parallel with the capacitor C6 are included.

バイパスコンデンサC4,C6,C13は、高周波増幅動作に対する電源側のインピーダンスの影響を排除するためと増幅周波数域よりも低周波側の通過特性を抑圧するために、数十から数千pFの値を有するように設計される。このような大容量の素子を半導体チップ上に形成すると容量素子の面積が大きくなってしまうため、半導体チップ面積が大きくなってしまい、高コストとなってしまう。特に例えば、増幅素子がバイポーラトランジスタである場合、増幅素子を有する第一の半導体チップ101はプロセスが複雑なため単位面積あたりのチップコストが高く、大容量素子を形成するとさらにチップコストが高くなる。一方、スイッチ回路素子を含む第二の半導体チップ102は、前記第一の半導体チップよりは低コストであるため、本実施形態の構成は低コストで、バイパスコンデンサも半導体チップ上に構成することを可能にする。   The bypass capacitors C4, C6, and C13 have values of several tens to several thousand pF in order to eliminate the influence of the impedance on the power supply side on the high frequency amplification operation and to suppress the pass characteristic on the lower frequency side than the amplification frequency range. Designed to have. When such a large-capacity element is formed on a semiconductor chip, the area of the capacitive element is increased, so that the area of the semiconductor chip is increased and the cost is increased. In particular, for example, when the amplifying element is a bipolar transistor, the first semiconductor chip 101 having the amplifying element has a complicated process, so that the chip cost per unit area is high, and the formation of a large-capacity element further increases the chip cost. On the other hand, since the second semiconductor chip 102 including the switch circuit element is lower in cost than the first semiconductor chip, the configuration of the present embodiment is low cost, and the bypass capacitor is also configured on the semiconductor chip. enable.

また、大きな容量を形成する場合は高誘電体の絶縁膜を用いることがあるが、その場合、半導体素子の形成プロセスに高誘電体の絶縁膜を形成するプロセスがさらに加わる。バイポーラトランジスタを含む半導体素子の様に、段差の大きい断面構造を有する半導体素子と同じ第一の半導体チップ101上に、かかる絶縁膜を形成すると、プロセス全体が複雑かつ困難になってしまう。このような絶縁膜を、段差が少なく構造の簡単なスイッチ素子を含む第二の半導体チップ102上に形成する方が、実現が容易で効果的である。   When a large capacitance is formed, a high dielectric insulating film may be used. In that case, a process of forming a high dielectric insulating film is further added to the process of forming a semiconductor element. If such an insulating film is formed on the same first semiconductor chip 101 as the semiconductor element having a cross-sectional structure with a large step like a semiconductor element including a bipolar transistor, the entire process becomes complicated and difficult. It is easier and more effective to form such an insulating film on the second semiconductor chip 102 including a switch element having a simple structure with few steps.

次に、コンデンサC13とスイッチ素子SW3を設けた理由を説明する。
バイパスコンデンサC6は、電源からのノイズを低減し、増幅器の動作を安定化させる効果等を持つ。ノイズの低減は、広い周波数帯域でバイパスする方が、より効果的であり、一般に容量値が大きい方が良い。一方、電源電圧に変調信号を加えることで増幅器を変調するポーラ変調を利用する場合、バイパスコンデンサの容量値が大きいと、変調信号の帯域が制限されてしまうというデメリットが生じる。そこで、例えば、上記のようなポーラ変調を利用する場合には、スイッチ素子SW3をオフにして容量値を小さくする。その他の場合は、スイッチ素子SW3をオンにして、容量値がコンデンサC6とC13の合計値となるよう、大きくし、増幅器を安定動作させる。
Next, the reason why the capacitor C13 and the switch element SW3 are provided will be described.
The bypass capacitor C6 has an effect of reducing noise from the power source and stabilizing the operation of the amplifier. Noise reduction is more effective when bypassing in a wide frequency band, and generally a larger capacitance value is better. On the other hand, when using polar modulation that modulates the amplifier by adding a modulation signal to the power supply voltage, there is a demerit that if the capacitance value of the bypass capacitor is large, the band of the modulation signal is limited. Therefore, for example, when using polar modulation as described above, the switch element SW3 is turned off to reduce the capacitance value. In other cases, the switch element SW3 is turned on, and the capacitance value is increased so as to be the total value of the capacitors C6 and C13, so that the amplifier operates stably.

また、コンデンサC13とスイッチ素子SW3に該当する回路は、前段増幅素子の電源に対するバイパスコンデンサC4と並列に接続されていても良い。また、前段と後段の両方に形成されていても良い。   Further, the circuit corresponding to the capacitor C13 and the switch element SW3 may be connected in parallel to the bypass capacitor C4 for the power supply of the previous stage amplification element. Moreover, you may form in both the front | former stage and a back | latter stage.

なお、第二の半導体チップ102には、メモリ機能を持つ素子または回路、またはトリミング機能を持つ素子または回路が含まれていてもよい。さらに、第一の半導体チップ101または第二の半導体チップ102には、チップ表面と裏面を接続する1個または複数のヴィアホールが含まれていてもよい。   Note that the second semiconductor chip 102 may include an element or circuit having a memory function or an element or circuit having a trimming function. Furthermore, the first semiconductor chip 101 or the second semiconductor chip 102 may include one or a plurality of via holes that connect the front surface and the back surface of the chip.

(第5の実施形態)
上述した実施形態では、第二の半導体チップ102に含まれるインピーダンス切り替え回路のスイッチ素子は、一端にコンデンサを接続していた。第5の実施形態では、両端にコンデンサを接続するスイッチ素子について、説明する。さらに、上述した実施形態において、第二の半導体チップ102に含まれているコンデンサの一部が、第一の半導体チップ101に含まれる例についても説明する。
(Fifth embodiment)
In the above-described embodiment, the switch element of the impedance switching circuit included in the second semiconductor chip 102 has a capacitor connected to one end. In the fifth embodiment, a switching element in which capacitors are connected to both ends will be described. Furthermore, an example in which a part of the capacitor included in the second semiconductor chip 102 is included in the first semiconductor chip 101 in the above-described embodiment will be described.

図15Aおよび図15Bは、それぞれ本発明にかかる高周波電力増幅装置の第一および第二変形例の構成図である。図15Aおよび図15Bにおいて、第一の半導体チップ101は、図2の半導体チップ101に対して、さらにコンデンサC20を含む。コンデンサC20は、後段増幅回路ブロック108と出力端子T1との間に一端が挿入され、他端が接地される。マイクロストリップラインSL10およびSL11は、基板103上に形成される。   FIG. 15A and FIG. 15B are configuration diagrams of first and second modifications of the high-frequency power amplifier according to the present invention, respectively. 15A and 15B, the first semiconductor chip 101 further includes a capacitor C20 with respect to the semiconductor chip 101 of FIG. One end of the capacitor C20 is inserted between the post-stage amplifier circuit block 108 and the output terminal T1, and the other end is grounded. Microstrip lines SL10 and SL11 are formed on substrate 103.

上述したように、高周波増幅装置100は、第一の半導体チップ101および第二の半導体チップ102を主体として分割することにより、好適な構成が得られる。第5の実施形態では、出力整合回路109内の各素子のうち入力コンデンサC7(図6Aに図示)だけを第一の半導体チップ101に移し、コンデンサC20としている。これにより、コンデンサC20は、第一の半導体チップ101の製造プロセスに悪影響を与えずに、後段増幅回路ブロック108に直結して出力を効果的に整合させることができる。さらに後段増幅回路ブロック108に含まれる増幅素子は、接地用ヴィアホールを有し、コンデンサC20は、ワイヤ配線を介さずに、直接に接地用ヴィアホールに接続できる。このため、増幅素子の大電力出力を効果的に接地に流すことができる。このようにコンデンサC20を用いて、第一の半導体チップ101内で増幅素子の出力信号を先行的に整合させることにより、出力整合回路109を小型化するとともに、出力信号を低損失化し広帯域化することができる。
なお、コンデンサC20は、コンデンサC8(図6Aに図示)であっても良く、またコンデンサC9(図6Aに図示)であっても良い。さらに、コンデンサC20は、図6Aにおける3つの各コンデンサC7、C8、C9のうち、2つ以上の機能を含んでいても良い。
As described above, the high-frequency amplification device 100 can be obtained by dividing the first semiconductor chip 101 and the second semiconductor chip 102 as main components. In the fifth embodiment, among the elements in the output matching circuit 109, only the input capacitor C7 (shown in FIG. 6A) is transferred to the first semiconductor chip 101 and used as the capacitor C20. As a result, the capacitor C20 can be directly connected to the post-stage amplifier circuit block 108 to effectively match the output without adversely affecting the manufacturing process of the first semiconductor chip 101. Furthermore, the amplifying element included in the post-stage amplifier circuit block 108 has a grounding via hole, and the capacitor C20 can be directly connected to the grounding via hole without going through the wire wiring. For this reason, the high power output of the amplifying element can be effectively passed to the ground. As described above, by using the capacitor C20 to match the output signal of the amplifying element in the first semiconductor chip 101 in advance, the output matching circuit 109 can be reduced in size and the output signal can be reduced in loss and widened. be able to.
The capacitor C20 may be a capacitor C8 (shown in FIG. 6A) or a capacitor C9 (shown in FIG. 6A). Further, the capacitor C20 may include two or more functions among the three capacitors C7, C8, and C9 in FIG. 6A.

図15Aにおいて、第二の半導体チップ102は、スイッチSW4および各コンデンサC21、C22、C23、C24、C25で構成される。スイッチSW4は、コンデンサC24およびC25の間に挿入される。これにより、コンデンサC24およびC25は、スイッチSW4に流れる直流を遮断し、直流がコンデンサC24およびC25間の外側に流れ込むことにより、消費電力が増大したり、整合特性が変化したりすることを防止する。コンデンサC24、スイッチSW4、およびコンデンサC25の順番で接続される直列回路は、端子T2と端子111との間に直列に挿入されるコンデンサC22に、並列に接続される。この直列回路は、スイッチSW4を図6Aに示す制御回路603でオンまたはオフすることにより、出力整合回路109の直列インピーダンスを、それぞれ小さくまたは大きくする。   In FIG. 15A, the second semiconductor chip 102 includes a switch SW4 and capacitors C21, C22, C23, C24, and C25. Switch SW4 is inserted between capacitors C24 and C25. As a result, the capacitors C24 and C25 block the direct current flowing through the switch SW4 and prevent the direct current from flowing outside the capacitors C24 and C25, thereby increasing the power consumption and changing the matching characteristics. . The series circuit connected in the order of the capacitor C24, the switch SW4, and the capacitor C25 is connected in parallel to the capacitor C22 inserted in series between the terminal T2 and the terminal 111. In this series circuit, the series impedance of the output matching circuit 109 is reduced or increased by turning on or off the switch SW4 by the control circuit 603 shown in FIG. 6A.

図15Bにおいて、第二の半導体チップ102は、スイッチSW5および各コンデンサC21、C22、C23、C26、C27で構成される。スイッチSW5は、コンデンサC26およびC27の間に挿入される。これにより、コンデンサC26およびC27は、スイッチSW5に流れる直流を遮断し、直流がコンデンサC26およびC27間の外側に流れ込むことにより、消費電力が増大したり、整合特性が変化したりすることを防止する。コンデンサC26、スイッチSW5、およびコンデンサC27の順番で接続される直列回路は、端子T2と端子111との間に一端が挿入され、他端が接地される。この直列回路は、スイッチSW5を図6Aに示す制御回路603でオンまたはオフすることにより、出力整合回路109の並列インピーダンスを、それぞれ小さくまたは大きくする。   In FIG. 15B, the second semiconductor chip 102 includes a switch SW5 and capacitors C21, C22, C23, C26, and C27. Switch SW5 is inserted between capacitors C26 and C27. As a result, the capacitors C26 and C27 block the direct current flowing through the switch SW5 and prevent the direct current from flowing outside the capacitors C26 and C27 to increase the power consumption or change the matching characteristics. . In the series circuit connected in the order of the capacitor C26, the switch SW5, and the capacitor C27, one end is inserted between the terminal T2 and the terminal 111, and the other end is grounded. In this series circuit, the parallel impedance of the output matching circuit 109 is decreased or increased by turning on or off the switch SW5 by the control circuit 603 shown in FIG. 6A.

図16A、図16B、および図16Cは、インピーダンス切り替え回路の回路ブロック図であり、それぞれ図10A、図10B、および図10Cにおいて、スイッチ素子が両コンデンサ間に挿入された場合を示している。すなわち、スイッチ素子251は各コンデンサ250、252間に挿入され、スイッチ素子255は各コンデンサ254、256間に挿入され、スイッチ素子259は各コンデンサ258、260間に挿入される。   FIGS. 16A, 16B, and 16C are circuit block diagrams of the impedance switching circuit. FIGS. 10A, 10B, and 10C show the case where the switch element is inserted between both capacitors, respectively. That is, the switch element 251 is inserted between the capacitors 250 and 252, the switch element 255 is inserted between the capacitors 254 and 256, and the switch element 259 is inserted between the capacitors 258 and 260.

なお、図15Aおよび図15Bにおいて、マイクロストリップラインSL10およびSL11は、基板103上に形成されるとしたが、第二の半導体チップ102に含まれてもよい。また、第二の半導体チップ102は出力整合回路109の一部として説明したが、段間整合回路107を含んでもよい。   15A and 15B, the microstrip lines SL10 and SL11 are formed on the substrate 103, but may be included in the second semiconductor chip 102. Further, although the second semiconductor chip 102 has been described as a part of the output matching circuit 109, it may include an interstage matching circuit 107.

(第6の実施形態)
図17Aおよび図17Bは、増幅素子における出力信号の電力の時間経過を示す波形図である。増幅素子の出力信号が、例えば符号分割多重接続(CDMA:Code Division Multiple Access)または直交波周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)のような変調方式で変調された変調信号を表す場合、出力信号の振幅は、時間とともに変動する。図17Aでは、出力信号のピーク電力PAは平均電力P1よりも大略4dB高く、図17Bでは、出力信号のピーク電力PBは平均電力P1よりも大略2dB高い。
(Sixth embodiment)
FIG. 17A and FIG. 17B are waveform diagrams showing the time lapse of the power of the output signal in the amplification element. When the output signal of the amplifying element represents a modulated signal modulated by a modulation scheme such as code division multiple access (CDMA) or orthogonal frequency division multiplexing (OFDM), for example, the output The amplitude of the signal varies with time. In FIG. 17A, the peak power PA of the output signal is approximately 4 dB higher than the average power P1, and in FIG. 17B, the peak power PB of the output signal is approximately 2 dB higher than the average power P1.

このような振幅変動型の変調信号にとって、増幅素子の出力信号の歪み率を低減することができれば、出力整合回路109の出力端子111における整合出力信号の信号対雑音比が向上し、帯域外への妨害信号も低減する。このためには、後段増幅回路ブロック108において入力信号をピーク電力まで線形に増幅する必要がある。しかしながら、例えば図17Aのように、後段増幅回路ブロック108をピーク電力PAまで線形増幅できるように構成し、図17Bのように、ピーク電力PBまでしか使用しなければ、後段増幅回路ブロック108の電力効率は低下する。   For such an amplitude variation type modulation signal, if the distortion rate of the output signal of the amplifying element can be reduced, the signal-to-noise ratio of the matching output signal at the output terminal 111 of the output matching circuit 109 is improved, and out of band. The interference signal is also reduced. For this purpose, it is necessary to amplify the input signal linearly up to the peak power in the post-stage amplifier circuit block 108. However, for example, as shown in FIG. 17A, the post-amplifier circuit block 108 is configured to linearly amplify up to the peak power PA, and if only the peak power PB is used as shown in FIG. Efficiency decreases.

図18Aおよび図18Bは、同一の後段増幅回路ブロック108を用いて、それぞれ図17Aおよび図17Bに示す増幅素子の出力信号を生成する場合の電力効率を表す特性図である。図18Aにおいて、太い実線で表される動作曲線LAは、平均電力P1と、後段増幅回路ブロック108における線形動作範囲RLNの最大限界電力に対応するピーク電力PAとで特徴付けられる。平均電力P1における平均電力効率は、E1であり、ピーク電力PAにおけるピーク電力効率は、EAである。図18Bにおいて、太い点線で表される動作曲線LBは、平均電力P1と、ピーク電力PAよりも低いピーク電力PBとで特徴付けられる。平均電力P1における平均電力効率は、E1であり、ピーク電力PBにおけるピーク電力効率は、EAよりも低いEBである。後段増幅回路ブロック108が動作曲線LAの状態の場合、高ピーク電力モードと呼び、動作曲線LBの状態の場合、低ピーク電力モードと呼ぶ。   18A and 18B are characteristic diagrams showing power efficiency when the output signal of the amplification element shown in FIGS. 17A and 17B is generated using the same post-stage amplifier circuit block 108, respectively. In FIG. 18A, an operation curve LA represented by a thick solid line is characterized by an average power P1 and a peak power PA corresponding to the maximum limit power of the linear operation range RLN in the post-stage amplifier circuit block 108. The average power efficiency at the average power P1 is E1, and the peak power efficiency at the peak power PA is EA. In FIG. 18B, an operation curve LB represented by a thick dotted line is characterized by an average power P1 and a peak power PB lower than the peak power PA. The average power efficiency at the average power P1 is E1, and the peak power efficiency at the peak power PB is EB lower than EA. When the post-stage amplifier circuit block 108 is in the state of the operation curve LA, it is called a high peak power mode, and when it is in the state of the operation curve LB, it is called a low peak power mode.

このように、動作曲線LBでは、ピーク電力効率EBがEAよりも低いため、増幅素子の出力信号のピーク電力PBが低いにもかかわらず、平均電力効率E1は動作曲線LAの場合と同等である。そこで、図18Cにおいて太い実線で表される動作曲線LCのように、線形動作範囲RLNを、ピーク電力PA以下からピーク電力PB以下に低下させ、ピーク電力PBにおけるピーク電力効率をEAにすれば、平均電力P1におけるピーク電力効率はE1よりも高いE2となり、後段増幅回路ブロック108において電力の高効率化が達成できる。   Thus, in the operation curve LB, since the peak power efficiency EB is lower than EA, the average power efficiency E1 is equivalent to that in the operation curve LA even though the peak power PB of the output signal of the amplification element is low. . Therefore, as shown by an operation curve LC represented by a thick solid line in FIG. 18C, the linear operation range RLN is decreased from the peak power PA or less to the peak power PB or less, and the peak power efficiency at the peak power PB is set to EA. The peak power efficiency at the average power P1 is E2 higher than E1, and higher power efficiency can be achieved in the post-amplifier circuit block 108.

以上、第6の実施形態によれば、ピーク電力の異なるモードに応じて第二の半導体チップ102に含まれるスイッチ素子を切り替え、出力整合回路109の入力インピーダンスを変更する。スイッチ素子は、図6A、図6B、図6E、図7、図8、図9、図10A、図10B、図10C、図11A、図11B、図11C、図12A、図12D、図13A、図14、図15A、図15B、図16A、図16B、および図16Cに示すスイッチのうち、いずれであってもよい。これにより、入力インピーダンスをピーク電力の異なるモードに応じて最適に調整し、後段増幅回路ブロック108の電力効率を最大化することが可能となる。データ通信等の用途の場合、変調方式は同じでも、送信レートを上げるためにピーク電力が異なる場合がある。またW−CDMA(ワイドバンドCDMA)とHSDPA(High Speed Downlink Packet Access:W−CDMAの拡張規格)の両方式に対応した携帯端末の場合、両方式の切り替えにより、ピーク電力がかなり変化する場合がある。このような場合、第6の実施形態は有効な構成である。   As described above, according to the sixth embodiment, the switch element included in the second semiconductor chip 102 is switched according to the modes having different peak powers, and the input impedance of the output matching circuit 109 is changed. 6A, 6B, 6E, 7, 8, 9, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12D, 13A, FIG. 14, any of the switches shown in FIGS. 15A, 15B, 16A, 16B, and 16C may be used. As a result, the input impedance can be optimally adjusted according to the different modes of the peak power, and the power efficiency of the post-amplifier circuit block 108 can be maximized. In the case of applications such as data communication, the peak power may be different in order to increase the transmission rate even if the modulation scheme is the same. Also, in the case of a mobile terminal that supports both W-CDMA (wideband CDMA) and HSDPA (High Speed Downlink Packet Access), the peak power may change considerably due to switching between both systems. is there. In such a case, the sixth embodiment is an effective configuration.

本発明は、高周波電力増幅装置に利用することができる。   The present invention can be used for a high frequency power amplifier.

本発明にかかる高周波電力増幅装置の構成図Configuration diagram of a high-frequency power amplifier according to the present invention 本発明にかかる高周波電力増幅装置の断面図Sectional drawing of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の第一の例のブロック図The block diagram of the 1st example of the high frequency electric power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の第二の例のブロック図The block diagram of the 2nd example of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の第三の例のブロック図The block diagram of the 3rd example of the high frequency power amplifier concerning this invention 本発明を説明するための高周波電力増幅装置の構成を示す回路図The circuit diagram which shows the structure of the high frequency power amplifier for demonstrating this invention 本発明にかかる高周波電力増幅装置の第一の構成図First configuration diagram of a high-frequency power amplifier according to the present invention 本発明にかかる高周波電力増幅装置の部分構成図Partial configuration diagram of a high-frequency power amplifier according to the present invention 本発明にかかる高周波電力増幅装置のシミュレーションの一例を示すグラフThe graph which shows an example of the simulation of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置のシミュレーションの一例を示すグラフThe graph which shows an example of the simulation of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の第一の構成図First configuration diagram of a high-frequency power amplifier according to the present invention 本発明にかかる高周波電力増幅装置の第二の構成図The 2nd lineblock diagram of the high frequency power amplification device concerning the present invention. 本発明にかかる高周波電力増幅装置の第三の構成図Third configuration diagram of the high-frequency power amplifier according to the present invention 本発明にかかる高周波電力増幅装置の第四の構成図4 is a fourth block diagram of the high-frequency power amplifier according to the present invention. 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 図13Aのインピーダンス切り替え回路を制御する論理回路の論理表Logic table of logic circuit for controlling impedance switching circuit of FIG. 13A 本発明にかかる高周波電力増幅装置の第五の構成図The 5th block diagram of the high frequency electric power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の第一変形例の構成図The block diagram of the 1st modification of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の第二変形例の構成図The block diagram of the 2nd modification of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置に用いられるインピーダンス切り替え回路の一例を示す回路図The circuit diagram which shows an example of the impedance switching circuit used for the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の動作波形を示す波形図The wave form diagram which shows the operation | movement waveform of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の動作波形を示す波形図The wave form diagram which shows the operation | movement waveform of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の動作特性を示す特性図The characteristic view which shows the operating characteristic of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の動作特性を示す特性図The characteristic view which shows the operating characteristic of the high frequency power amplifier concerning this invention 本発明にかかる高周波電力増幅装置の動作特性を示す特性図The characteristic view which shows the operating characteristic of the high frequency power amplifier concerning this invention 従来の構成を示す回路図の例Example of circuit diagram showing conventional configuration 従来のモジュールを示す構成図の例Example of configuration diagram showing a conventional module

符号の説明Explanation of symbols

100、高周波増幅装置(モジュール)
101、増幅素子を含む半導体チップ
102、整合回路素子とスイッチ素子を含む半導体チップ
103、基板
104、封じ樹脂
105、2段増幅器の入力整合回路ブロック
106、2段増幅器の前段増幅素子
107、段間整合回路ブロック
108、後段増幅素子
109、出力整合回路ブロック
110、増幅器の入力端子
111、増幅器の出力端子
207、208、前段および後段の増幅素子にバイアスを与えるバイアス回路への接続点
SL1〜SL6、SL10、SL11、マイクロストリップラインまたはインダクタ
C1〜C13、C20〜C27、コンデンサ
SW1〜SW5、スイッチ素子
215、217、218、220、221、容量素子
216、219、222、スイッチ素子
223、225、226、228、229、インダクタ素子
224、227、230、231、232、233、234、235、236、スイッチ素子
237、239、241、243、250、252、253、254、256、257、258、260、容量素子
238、240、242、244、251、255、259、スイッチ素子
245、論理回路および制御電圧生成回路
246、整合回路素子とスイッチ素子を含む半導体チップ
300、可変容量素子
301、容量素子
302、ダイオード
303、インダクタ素子
304、容量素子
305、抵抗
306、出力負荷回路
600、周波数検出器
601、パワーレベル検出器
602、モード検出器
100, high frequency amplifier (module)
101, semiconductor chip 102 including an amplifier element, semiconductor chip 103 including a matching circuit element and a switch element, a substrate 104, a sealing resin 105, an input matching circuit block 106 of a two-stage amplifier, a pre-stage amplifier element 107 of a two-stage amplifier, an interstage Matching circuit block 108, rear stage amplifying element 109, output matching circuit block 110, amplifier input terminal 111, amplifier output terminals 207 and 208, connection points SL1 to SL6 for biasing the front stage and rear stage amplifying elements, SL10, SL11, microstrip line or inductors C1 to C13, C20 to C27, capacitors SW1 to SW5, switch elements 215, 217, 218, 220, 221, capacitive elements 216, 219, 222, switch elements 223, 225, 226, 228, 229, Induc Elements 224, 227, 230, 231, 232, 233, 234, 235, 236, switch elements 237, 239, 241, 243, 250, 252, 253, 254, 256, 257, 258, 260, capacitors 238, 240 242, 244, 251, 255, 259, switch element 245, logic circuit and control voltage generation circuit 246, semiconductor chip 300 including matching circuit element and switch element, variable capacitor element 301, capacitor element 302, diode 303, inductor element 304, capacitive element 305, resistor 306, output load circuit 600, frequency detector 601, power level detector 602, mode detector

Claims (18)

第1高周波増幅素子を有する主増幅ステージを含む第一の半導体チップと、
第1スイッチ素子を有する主整合ステージを含む第二の半導体チップと、を有し、
前記主増幅ステージは、前記第1高周波増幅素子が増幅した第1信号を出力する第1出力端子(T1)を含み、
前記主整合ステージは、
第1信号を受ける第1入力端子(T2)と、
第1信号を整合させる第1高周波整合回路素子と、を含むことを特徴とする、高周波電力増幅装置。
A first semiconductor chip including a main amplification stage having a first high frequency amplification element;
A second semiconductor chip including a main matching stage having a first switch element,
The main amplification stage includes a first output terminal (T1) for outputting a first signal amplified by the first high-frequency amplification element,
The main alignment stage is:
A first input terminal (T2) for receiving a first signal;
And a first high-frequency matching circuit element for matching the first signal.
前記第二の半導体チップは、前記主増幅ステージの上流側に設けた前整合ステージを含み、
前記前整合ステージは、
入力された第2信号を整合させる第2高周波整合回路素子と、
整合後の第2信号を出力する第2出力端子(T3)と、を含み、
前記主増幅ステージは、
整合後の第2信号を受ける第2入力端子(T4)を含み、
前記第1高周波増幅素子は、整合後の第2信号に基づいて増幅することを特徴とする、請求項1に記載の高周波電力増幅装置。
The second semiconductor chip includes a pre-alignment stage provided on the upstream side of the main amplification stage,
The pre-alignment stage is
A second high-frequency matching circuit element for matching the input second signal;
A second output terminal (T3) for outputting the second signal after matching,
The main amplification stage includes:
A second input terminal (T4) for receiving the second signal after matching;
The high frequency power amplifier according to claim 1, wherein the first high frequency amplifying element amplifies based on the matched second signal.
前記第二の半導体チップは、前記主増幅ステージの上流側に設けた中間整合ステージを含み、
前記第一の半導体チップは、前記中間整合ステージの上流側に設けた前増幅ステージを含み、
前記前増幅ステージは、
第2高周波増幅素子と、
前記第2高周波増幅素子が増幅した第2信号を出力する第2出力端子(T5)と、を含み、
前記中間整合ステージは、
第2信号を受ける第2入力端子(T6)と、
第2信号を整合させる第2高周波整合回路素子と、
整合後の第2信号を出力する第3出力端子(T7)と、を含み、
前記主増幅ステージは、整合後の第2信号を入力する第3入力端子(T8)を含み、
前記第1高周波増幅素子は、整合後の第2信号に基づいて増幅することを特徴とする、請求項1に記載の高周波電力増幅装置。
The second semiconductor chip includes an intermediate matching stage provided on the upstream side of the main amplification stage,
The first semiconductor chip includes a preamplification stage provided on the upstream side of the intermediate matching stage,
The preamplification stage comprises:
A second high frequency amplification element;
A second output terminal (T5) for outputting a second signal amplified by the second high-frequency amplification element,
The intermediate alignment stage is
A second input terminal (T6) for receiving a second signal;
A second high-frequency matching circuit element for matching the second signal;
A third output terminal (T7) for outputting the second signal after matching,
The main amplification stage includes a third input terminal (T8) for inputting the second signal after matching,
The high frequency power amplifier according to claim 1, wherein the first high frequency amplifying element amplifies based on the matched second signal.
前記第一の半導体チップおよび前記第二の半導体チップは、互いに一体に形成されたことを特徴とする、請求項1に記載の高周波電力増幅装置。   The high frequency power amplifier according to claim 1, wherein the first semiconductor chip and the second semiconductor chip are integrally formed with each other. さらに、
前記第一の半導体チップおよび前記第二の半導体チップが実装される基板と、
前記基板に形成され、マイクロストリップラインを含む高周波回路素子と、を有することを特徴とする、請求項1に記載の高周波電力増幅装置。
further,
A substrate on which the first semiconductor chip and the second semiconductor chip are mounted;
The high frequency power amplifying device according to claim 1, further comprising: a high frequency circuit element formed on the substrate and including a microstrip line.
さらに、
前記第一の半導体チップおよび前記第二の半導体チップが実装される基板と、
前記基板に実装される受動素子と、を有することを特徴とする、請求項1に記載の高周波電力増幅装置。
further,
A substrate on which the first semiconductor chip and the second semiconductor chip are mounted;
The high frequency power amplifier according to claim 1, further comprising a passive element mounted on the substrate.
前記第二の半導体チップは、容量を含み、
前記第1スイッチ素子は、前記容量に接続されたことを特徴とする、請求項1に記載の高周波電力増幅装置。
The second semiconductor chip includes a capacitor,
The high frequency power amplifying apparatus according to claim 1, wherein the first switch element is connected to the capacitor.
前記第二の半導体チップは、インダクタを含み、
前記第1スイッチ素子は、前記インダクタに接続されたことを特徴とする、請求項1に記載の高周波電力増幅装置。
The second semiconductor chip includes an inductor,
The high frequency power amplifier according to claim 1, wherein the first switch element is connected to the inductor.
前記第1スイッチ素子は、オフ状態で容量として動作することを特徴とする、請求項1に記載の高周波電力増幅装置。   The high frequency power amplifier according to claim 1, wherein the first switch element operates as a capacitor in an off state. 前記第二の半導体チップは、論理回路を含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   The high frequency power amplifier according to claim 1, wherein the second semiconductor chip includes a logic circuit. 前記第二の半導体チップは、10pF以上の容量を含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   The high-frequency power amplifier according to claim 1, wherein the second semiconductor chip includes a capacitance of 10 pF or more. 前記第二の半導体チップは、メモリ機能を持つ素子または回路の少なくとも一方を含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   The high-frequency power amplifying apparatus according to claim 1, wherein the second semiconductor chip includes at least one of an element or a circuit having a memory function. 前記第二の半導体チップは、トリミング機能を有する素子または回路の少なくとも一方を含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   The high frequency power amplifier according to claim 1, wherein the second semiconductor chip includes at least one of an element or a circuit having a trimming function. 前記第一または前記第二の半導体チップの少なくとも一方は、半導体チップの表面と裏面を接続するヴィアホールを含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   2. The high-frequency power amplifying apparatus according to claim 1, wherein at least one of the first or second semiconductor chip includes a via hole that connects a front surface and a back surface of the semiconductor chip. 前記第1スイッチ素子は、電界効果トランジスタまたは異種接合電界効果トランジスタのいずれか一方から形成されていることを特徴とする、請求項1に記載の高周波電力増幅装置。   2. The high frequency power amplifier according to claim 1, wherein the first switch element is formed of a field effect transistor or a heterojunction field effect transistor. 前記第1高周波増幅素子は、異種接合バイポーラトランジスタから形成されていることを特徴とする、請求項1に記載の高周波電力増幅装置。   The high frequency power amplifying apparatus according to claim 1, wherein the first high frequency amplifying element is formed of a heterogeneous junction bipolar transistor. 前記第二の半導体チップは、前記第1高周波増幅素子に供給するバイアス信号を生成するバイアス供給回路の少なくとも一部を含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   The high-frequency power amplifier according to claim 1, wherein the second semiconductor chip includes at least a part of a bias supply circuit that generates a bias signal to be supplied to the first high-frequency amplifier. 前記第一の半導体チップは、一端が前記第1出力端子に接続され、他端が接地されるコンデンサを含むことを特徴とする、請求項1に記載の高周波電力増幅装置。   2. The high frequency power amplifier according to claim 1, wherein the first semiconductor chip includes a capacitor having one end connected to the first output terminal and the other end grounded.
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