JP2008117964A - Reflow method, pattern forming method and manufacturing method of tft - Google Patents
Reflow method, pattern forming method and manufacturing method of tft Download PDFInfo
- Publication number
- JP2008117964A JP2008117964A JP2006300493A JP2006300493A JP2008117964A JP 2008117964 A JP2008117964 A JP 2008117964A JP 2006300493 A JP2006300493 A JP 2006300493A JP 2006300493 A JP2006300493 A JP 2006300493A JP 2008117964 A JP2008117964 A JP 2008117964A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist
- reflow
- surface modification
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 139
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000012545 processing Methods 0.000 claims abstract description 108
- 230000008569 process Effects 0.000 claims abstract description 93
- 239000000758 substrate Substances 0.000 claims description 78
- 230000004048 modification Effects 0.000 claims description 70
- 238000012986 modification Methods 0.000 claims description 70
- 238000005530 etching Methods 0.000 claims description 57
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000004380 ashing Methods 0.000 claims description 17
- 239000012298 atmosphere Substances 0.000 claims description 11
- 239000003795 chemical substances by application Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 7
- 239000003960 organic solvent Substances 0.000 claims description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 5
- 239000002904 solvent Substances 0.000 claims description 4
- 230000007261 regionalization Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 3
- 238000005243 fluidization Methods 0.000 abstract description 2
- 238000002407 reforming Methods 0.000 abstract 2
- 238000001459 lithography Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 121
- 239000007789 gas Substances 0.000 description 45
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 34
- 238000012546 transfer Methods 0.000 description 27
- 238000010438 heat treatment Methods 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 13
- 238000001816 cooling Methods 0.000 description 12
- 230000007246 mechanism Effects 0.000 description 9
- 238000010926 purge Methods 0.000 description 9
- 238000011161 development Methods 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 5
- 238000005755 formation reaction Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000007687 exposure technique Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008016 vaporization Effects 0.000 description 3
- JOOMLFKONHCLCJ-UHFFFAOYSA-N N-(trimethylsilyl)diethylamine Chemical compound CCN(CC)[Si](C)(C)C JOOMLFKONHCLCJ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003028 elevating effect Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
- H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
- H01L21/67236—Apparatus for manufacturing or treating in a plurality of work-stations the substrates being processed being not semiconductor wafers, e.g. leadframes or chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
- H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
- H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
- H01L21/67109—Apparatus for thermal treatment mainly by convection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は、例えば薄膜トランジスタ(TFT)などの製造過程で利用できるレジストのリフロー方法並びにそれを用いたパターン形成方法およびTFTの製造方法に関する。 The present invention relates to a resist reflow method that can be used in a manufacturing process of a thin film transistor (TFT), for example, a pattern formation method using the method, and a TFT manufacturing method.
アクティブ・マトリックス型液晶表示装置は、薄膜トランジスタ(TFT)を形成したTFT基板と、カラーフィルタを形成した対向基板との間に液晶を挟み込んで担持し、画素毎に選択的に電圧を印加できるように構成されている。ここで用いられるTFT基板の作製過程では、フォトリソグラフィー技術によってレジスト等の感光性材料のパターニングが繰り返し行なわれるため、フォトリソグラフィー工程毎に、レジストマスクが必要である。 An active matrix type liquid crystal display device supports liquid crystal sandwiched between a TFT substrate on which a thin film transistor (TFT) is formed and a counter substrate on which a color filter is formed so that a voltage can be selectively applied to each pixel. It is configured. In the process of manufacturing the TFT substrate used here, a resist mask is necessary for each photolithography process because patterning of a photosensitive material such as a resist is repeatedly performed by a photolithography technique.
しかし、近年では液晶表示装置の高集積化と微細化の進展に伴い、その製造工程が複雑化しており、製造コストが増加する傾向にある。そこで、製造コストを低減すべく、フォトリソグラフィーのためのマスクパターンの形成工程を統合させて全体の工程数を削減することが検討されている。たとえば、露光マスクとして、光の透過率に差を設けたハーフトーンマスクを用い、所謂ハーフ露光処理を行なうことにより、1回の露光工程で異なる膜厚を持つレジストマスクをパターン形成する技術が提案されている(例えば、特許文献1、2)。 However, in recent years, with the progress of high integration and miniaturization of liquid crystal display devices, the manufacturing process has become complicated, and the manufacturing cost tends to increase. Therefore, in order to reduce the manufacturing cost, it has been studied to integrate the mask pattern forming process for photolithography to reduce the total number of processes. For example, a halftone mask with a difference in light transmittance is used as an exposure mask, and so-called half exposure processing is performed to pattern resist masks with different film thicknesses in a single exposure process. (For example, Patent Documents 1 and 2).
このようなハーフ露光技術を利用したTFT基板の製造手順の一例を示すと以下のとおりである。例えばガラス基板上に形成したゲート電極を覆うように絶縁膜、アモルファスシリコン膜、オーミックコンタクト膜、金属膜を積層して成膜する。その後、ハーフ露光処理によりチャンネル領域に対応する部分のレジスト膜厚が薄くなるようにパターン形成し、金属膜エッチング、シリコンエッチング(オーミックコンタクト膜およびアモルファスシリコン膜のエッチング)を行なう。 An example of a manufacturing procedure of a TFT substrate using such a half exposure technique is as follows. For example, an insulating film, an amorphous silicon film, an ohmic contact film, and a metal film are stacked so as to cover the gate electrode formed on the glass substrate. Thereafter, a pattern is formed by a half exposure process so that the resist film thickness corresponding to the channel region is reduced, and metal film etching and silicon etching (etching of ohmic contact film and amorphous silicon film) are performed.
その後、例えばアッシングや再現像処理を実施し、レジストの膜厚を全体的に減少させることにより、レジストの薄膜部が除去されてチャンネル領域に対応する部分の金属膜を露出させる。そして、露出した金属膜をエッチングしてソース電極およびドレイン電極を形成するとともに、さらにオーミックコンタクト膜をエッチングし、チャンネル領域に半導体膜を露出させてTFT素子を形成する。そして、レジストを除去した後、TFT素子の上に感光性材料からなる有機膜を堆積させ、フォトリソグラフィー技術によってパターン形成し、コンタクトホールを形成する。さらに有機膜の上にインジウム・錫酸化物(ITO)等の導電性膜を形成し、フォトリソグラフィー技術によってパターン形成されたレジストをマスクとして該導電性膜をエッチングして透明電極を形成することにより、TFT基板が形成される。 Thereafter, for example, ashing or redevelopment processing is performed to reduce the thickness of the resist as a whole, whereby the thin film portion of the resist is removed to expose a portion of the metal film corresponding to the channel region. Then, the exposed metal film is etched to form a source electrode and a drain electrode, and the ohmic contact film is further etched to expose the semiconductor film in the channel region to form a TFT element. Then, after removing the resist, an organic film made of a photosensitive material is deposited on the TFT element, and a pattern is formed by a photolithography technique to form a contact hole. Further, a conductive film such as indium tin oxide (ITO) is formed on the organic film, and the transparent film is formed by etching the conductive film using a resist patterned by a photolithography technique as a mask. A TFT substrate is formed.
以上の過程では、ハーフ露光技術を利用することによって、シリコンエッチングのマスクと、ソース電極およびドレイン電極を形成する際のエッチングマスクを一回のフォトリソグラフィー工程で形成できる。従って、レジスト膜の形成回数が減り、レジスト使用量を削減することが可能になる。
前記ハーフ露光処理を利用したTFT基板の製造では、省レジスト化と、フォトリソグラフィー工程数の削減を図ることが可能である。しかしその一方で、ハーフ露光技術を利用すると、レジストの膜厚を全体的に減少させて薄膜部を除去するアッシング処理や再現像処理が必要になる。アッシング処理を行なってレジストの薄膜部を除去する場合には、基板面内のパターンの精度の均一性を確保することが難しいという問題があった。また、再現像処理の場合は、現像液の塗布を伴う液処理であることから、現像処理と再現像処理という別々の液処理が繰り返される点でプロセスフローが複雑化して装置コスト・ランニングコストの増加につながること、および再現像処理の精度を確保するためには事前にレジストの表面変質層を除去する前処理が必要であり、工程数の削減に限界があるという課題があった。 In manufacturing a TFT substrate using the half exposure process, it is possible to reduce the number of resists and reduce the number of photolithography processes. On the other hand, however, when the half exposure technique is used, ashing or redevelopment processing is required to reduce the film thickness of the resist as a whole and remove the thin film portion. When the thin film portion of the resist is removed by performing ashing, there is a problem that it is difficult to ensure the uniformity of the pattern accuracy within the substrate surface. In addition, since the redevelopment process is a liquid process involving the application of a developer, the process flow is complicated in that separate liquid processes of the development process and the redevelopment process are repeated, resulting in a reduction in apparatus costs and running costs. In order to secure the accuracy of the re-development treatment, it is necessary to perform a pretreatment for removing the surface alteration layer of the resist in advance, and there is a problem that there is a limit in reducing the number of steps.
従って本発明は、被処理体におけるマスクパターンの精度を確保しながら、省レジスト化並びに工程数、総工程時間およびフォトリソグラフィー関連装置の台数の削減を図ることが可能なリフロー方法、マスクパターンの形成方法およびTFTの製造方法を提供することを目的とする。 Therefore, the present invention provides a reflow method capable of reducing the number of processes, the total process time, and the number of photolithography-related apparatuses and mask pattern formation while ensuring the accuracy of the mask pattern on the object to be processed. It is an object to provide a method and a method for manufacturing a TFT.
上記課題を解決するため、本発明の第1の観点は、下層膜と、該下層膜よりも上層に前記下層膜が露出した露出領域と前記下層膜が被覆された被覆領域とが形成されるようにパターン形成されたレジスト膜と、を有する被処理体に対して、前記下層膜の前記露出領域をレジストの流動が抑制されるように表面改質処理し、その後、前記レジスト膜のレジストを軟化させて流動させることにより、前記露出領域を部分的に被覆する、リフロー方法を提供する。 In order to solve the above problems, a first aspect of the present invention is to form a lower layer film, an exposed region in which the lower layer film is exposed above the lower layer film, and a covered region in which the lower layer film is coated. And subjecting the object to be processed having a patterned film to a surface modification treatment so that the flow of the resist is suppressed in the exposed region of the lower layer film, and then the resist of the resist film is removed. A reflow method is provided in which the exposed area is partially covered by softening and flowing.
本発明の第2の観点は、被処理体の被エッチング膜より上層にレジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜を露光処理する露光工程と、
前記露光処理されたレジスト膜を現像処理してレジストパターンを形成するパターニング工程と、
前記レジスト膜のレジストを軟化させて変形させ、前記被エッチング膜のターゲット領域を被覆するリフロー工程と、
変形後の前記レジストをマスクとして前記被エッチング膜の露出領域をエッチングする第1のエッチング工程と、
変形後の前記レジストを除去する工程と、
変形後の前記レジストが除去されることにより再露出した前記被エッチング膜のターゲット領域に対してエッチングを行なう第2のエッチング工程と、
を含み、
前記リフロー工程に先立ち、軟化させた前記レジストの流動を抑制するように前記露出領域に対して予め表面改質処理を施す工程を含む、パターン形成方法を提供する。
According to a second aspect of the present invention, a resist film forming step of forming a resist film in an upper layer than an etching target film of an object to be processed;
An exposure process for exposing the resist film;
A patterning step of developing the exposed resist film to form a resist pattern;
A reflow step of softening and deforming the resist of the resist film and covering a target region of the film to be etched;
A first etching step of etching an exposed region of the etching target film using the deformed resist as a mask;
Removing the resist after deformation;
A second etching step of etching the target region of the film to be etched that is reexposed by removing the resist after the deformation;
Including
Provided is a pattern forming method including a step of performing a surface modification process on the exposed region in advance so as to suppress the flow of the softened resist prior to the reflow step.
本発明の第3の観点は、基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、下から順にa−Si膜、オーミックコンタクト用Si膜およびソース・ドレイン用金属膜を堆積させる工程と、
前記ソース・ドレイン用金属膜上にレジスト膜を形成する工程と、
前記レジスト膜を所定の露光マスクを用いて露光処理する工程と、
露光処理された前記レジスト膜を現像処理してパターン形成し、ソース電極用レジストマスクおよびドレイン電極用レジストマスクを形成するマスクパターニング工程と、
前記ソース電極用レジストマスクおよび前記ドレイン電極用レジストマスクをマスクとして前記ソース・ドレイン用金属膜をエッチングし、ソース電極とドレイン電極とを形成する金属膜エッチング工程と、
前記ソース電極および前記ドレイン電極で被覆されていない前記オーミックコンタクト用Si膜の露出領域をレジストの流動が抑制されるように表面改質処理する表面改質工程と、
前記ソース電極用レジストマスクおよび前記ドレイン電極用レジストマスクに有機溶媒を作用させてレジストを軟化させ、変形させることにより、少なくとも前記ソース電極と前記ドレイン電極との間のチャンネル領域用凹部内の前記オーミックコンタクト用Si膜を変形したレジストにより覆うリフロー工程と、
変形後の前記レジスト並びに前記ソース電極および前記ドレイン電極をマスクとして、下層の前記オーミックコンタクト用Si膜および前記a−Si膜をエッチングする工程と、
変形後の前記レジストを除去して、前記ソース電極と前記ドレイン電極との間のチャンネル領域用凹部内に前記オーミックコンタクト用Si膜を再び露出させる工程と、
前記ソース電極と前記ドレイン電極とをマスクとして、これらの間の前記チャンネル領域用凹部に露出した前記オーミックコンタクト用Si膜をエッチングする工程と、
を含む、TFTの製造方法を提供する。
According to a third aspect of the present invention, a step of forming a gate electrode on a substrate;
Forming a gate insulating film covering the gate electrode;
Depositing an a-Si film, an ohmic contact Si film, and a source / drain metal film in order from the bottom on the gate insulating film;
Forming a resist film on the source / drain metal film;
Exposing the resist film using a predetermined exposure mask; and
A mask patterning step of developing and patterning the exposed resist film to form a resist mask for a source electrode and a resist mask for a drain electrode;
A metal film etching step of etching the source / drain metal film using the source electrode resist mask and the drain electrode resist mask as a mask to form a source electrode and a drain electrode;
A surface modification step of performing a surface modification process on the exposed region of the ohmic contact Si film not covered with the source electrode and the drain electrode so that the flow of the resist is suppressed;
An organic solvent is allowed to act on the resist mask for the source electrode and the resist mask for the drain electrode to soften and deform the resist, thereby at least the ohmic in the recess for the channel region between the source electrode and the drain electrode. A reflow process of covering the contact Si film with a deformed resist;
Etching the lower ohmic contact Si film and the a-Si film using the resist after deformation and the source and drain electrodes as a mask;
Removing the deformed resist and exposing the ohmic contact Si film again in the recess for the channel region between the source electrode and the drain electrode;
Etching the ohmic contact Si film exposed in the recess for the channel region between the source electrode and the drain electrode as a mask;
The manufacturing method of TFT containing this is provided.
本発明の第4の観点は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、上記第1の観点のリフロー方法が行なわれるようにリフロー処理システムを制御するものである、コンピュータ読み取り可能な記憶媒体を提供する。
A fourth aspect of the present invention is a computer-readable storage medium storing a control program that runs on a computer,
The control program provides a computer-readable storage medium that controls the reflow processing system so that the reflow method of the first aspect is performed at the time of execution.
本発明の第5の観点は、被処理体に対して表面改質処理を行なう表面改質処理ユニットと、
表面改質処理後の被処理体上のレジストを溶剤雰囲気中で軟化させて流動化させるリフロー処理ユニットと、
前記処理チャンバ内で上記第1の観点のリフロー方法が行なわれるように制御する制御部と、
を備えた、リフロー処理システムを提供する。
According to a fifth aspect of the present invention, there is provided a surface modification processing unit that performs surface modification processing on an object to be processed.
A reflow processing unit for softening and fluidizing the resist on the target object after the surface modification treatment in a solvent atmosphere;
A control unit that controls the reflow method of the first aspect to be performed in the processing chamber;
A reflow processing system is provided.
本発明によれば、リフロー処理に先立ち、軟化したレジストの流動が抑制されるように下層膜の露出面に予め表面改質処理を施すことにより、リフロー工程でのレジストの拡がりを効果的に抑制できる。これにより、リフロー処理によって流動化し、変形したレジストによって被覆される下地膜の面積を調節することが可能になる。
従って、本発明のリフロー方法を、レジストをマスクにしたエッチング工程が繰り返し行なわれるTFT素子などの半導体装置の製造に適用することにより、高いエッチング精度を確保することができ、半導体装置の高集積化や微細化への対応を図ることが可能になる。また、ハーフ露光処理や再現像処理を必要とせずに、省レジスト化とフォトリソグラフィー工程数の削減が実現する。
According to the present invention, prior to the reflow process, the exposed surface of the lower layer film is subjected to a surface modification process in advance so that the flow of the softened resist is suppressed, thereby effectively suppressing the spread of the resist in the reflow process. it can. This makes it possible to adjust the area of the base film that is fluidized by the reflow process and is covered with the deformed resist.
Therefore, by applying the reflow method of the present invention to the manufacture of a semiconductor device such as a TFT element in which an etching process using a resist as a mask is repeatedly performed, high etching accuracy can be ensured, and the semiconductor device can be highly integrated. It is possible to cope with miniaturization. Further, it is possible to reduce the number of resists and reduce the number of photolithography processes without requiring half exposure processing or re-development processing.
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図1は、本発明のリフロー方法に好適に利用可能なリフロー処理システムの全体を示す概略平面図である。ここでは、LCD用ガラス基板(以下、単に「基板」と記す)Gの表面に形成されたレジスト膜を、現像処理後に軟化させて変形させ、下層膜をエッチングする際のエッチングマスクとして再使用するためのリフロー処理を行なうリフロー処理ユニットと、このリフロー処理に先だって表面改質処理を行なうアドヒージョンユニットを備えたリフロー処理システムを例に挙げて説明することとする。このリフロー処理システム100は、図示しない基板搬送ラインを介して、外部のレジスト塗布・現像処理システムや露光装置、エッチング装置、アッシング装置などとの間で基板Gの受け渡しを行なえるように構成されている。
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic plan view showing the entire reflow processing system that can be suitably used in the reflow method of the present invention. Here, the resist film formed on the surface of the LCD glass substrate (hereinafter simply referred to as “substrate”) G is softened and deformed after the development process, and is reused as an etching mask when etching the lower layer film. For example, a reflow processing system including a reflow processing unit that performs the reflow processing for the purpose and an adhesion unit that performs surface modification processing prior to the reflow processing will be described. The
リフロー処理システム100は、複数の基板Gを収容するカセットCを載置するカセットステーション(搬入出部)1と、基板Gにリフロー処理およびこれに先行して行なわれる表面改質処理を含む一連の処理を施すための複数の処理ユニットを備えた処理ステーション(処理部)2と、リフロー処理システム100の各構成部を制御する制御部3と、を備えている。なお、図1において、リフロー処理システム100の長手方向をX方向、水平面上においてX方向と直交する方向をY方向とする。
The
カセットステーション1は、処理ステーション2の一方の端部に隣接して配置されている。このカセットステーション1は、カセットCと処理ステーション2との間で基板Gの搬入出を行うための搬送装置11を備えており、このカセットステーション1において外部に対するカセットCの搬入出が行われる。また、搬送装置11は、カセットCの配列方向であるY方向に沿って設けられた搬送路10上を移動可能な搬送アーム11aを有している。この搬送アーム11aは、X方向への進出・退避および回転可能に設けられており、カセットCと処理ステーション2との間で基板Gの受渡しを行なえるように構成されている。
The cassette station 1 is disposed adjacent to one end of the processing station 2. The cassette station 1 includes a
処理ステーション2は、基板Gに対してレジストのリフロー処理、その前処理として表面改質処理等を行うための複数の処理ユニットを備えている。これら各処理ユニットにおいて基板Gは1枚ずつ処理される。また、処理ステーション2は、基本的にX方向に延在する基板G搬送用の中央搬送路20を有しており、この中央搬送路20を挟んでその両側に各処理ユニットが、中央搬送路20に臨むように配置されている。
The processing station 2 includes a plurality of processing units for performing a resist reflow process on the substrate G and a surface modification process as a pre-process. In each of these processing units, the substrate G is processed one by one. Further, the processing station 2 has a
また、中央搬送路20には、各処理ユニットとの間で基板Gの搬入出を行うための搬送装置21が備えられており、処理ユニットの配列方向であるX方向に移動可能な搬送アーム21aを有している。さらに、この搬送アーム21aは、Y方向への進出・退避、上下方向への昇降および回転可能に設けられており、各処理ユニットとの間で基板Gの搬入出を行なえるように構成されている。
Further, the
処理ステーション2の中央搬送路20に沿って一方側には、カセットステーション1の側から、アドヒージョンユニット(AD)30およびリフロー処理ユニット(REFLW)60がこの順に配列され、中央搬送路20に沿って他方側には、三つの加熱・冷却処理ユニット(HP/COL)80a,80b,80cが一列に配列されている。各加熱・冷却処理ユニット(HP/COL)80a,80b,80cは、鉛直方向に多段に積層配置されている(図示省略)。
On one side along the
アドヒージョンユニット(AD)30は、リフロー処理に先だって、基板Gに対し、例えばHMDS(ヘキサメチルジシラザン)、TMSDEA(N−トリメチルシリルジエチルアミン)等のシリル化剤に代表される表面改質処理剤を含む雰囲気を形成して、レジストの流動を促進するための表面改質処理を行なう。これらの表面改質処理剤は、疎水化処理作用を持ち、疎水化処理剤としても知られている。 Adhesion unit (AD) 30 is a surface modification treatment agent represented by a silylating agent such as HMDS (hexamethyldisilazane) or TMSDEA (N-trimethylsilyldiethylamine) for substrate G prior to the reflow treatment. A surface modification treatment is performed to promote the flow of the resist. These surface modification treatment agents have a hydrophobization treatment action and are also known as hydrophobization treatment agents.
ここで、アドヒージョンユニット(AD)30について図2を参照しながら説明する。
アドヒージョンユニット(AD)30は、図示しない直方体形状のフレームを有しており、このフレームの内側に固定式のチャンバ本体31と昇降可能な蓋体33とを有している。チャンバ本体31は、基板Gよりもサイズが一回り大きく、上面が開口した扁平な直方体の下部容器として構成されている。
Here, the adhesion unit (AD) 30 will be described with reference to FIG.
The adhesion unit (AD) 30 has a rectangular parallelepiped frame (not shown), and has a fixed chamber
蓋体33は、チャンバ本体31とほぼ同サイズ(面積)の下面に開口した扁平な直方体の上部容器として構成され、後述するように表面改質に用いるHMDSを貯留するHMDS供給源35に接続されている。また、蓋体33は、水平方向(X方向およびY方向)に延びる複数本の水平支持部材37に固定されており、各々の水平支持部材37は、図示しない昇降駆動機構例えば、複数のエアシリンダのピストンロッドに連結されている。従って、これらのエアシリンダのピストンロッドを垂直上方に向けて進出させると、水平支持部材37と一体になって蓋体33が垂直上方に移動(上昇)してチャンバが開放され、逆に、各ピストンロッドを垂直下方に後退させると、水平支持部材37と一体に蓋体33が垂直下方に移動(下降)するようになっている。
The lid 33 is configured as a flat rectangular parallelepiped upper container opened on the lower surface of substantially the same size (area) as the
チャンバ本体31内には、基板Gに略対応した大きさの矩形をした加熱プレート41が水平に配置され、固定具42によって固定されている。この加熱プレート41は、熱伝導率の高い金属例えばアルミニウムからなり、その内部または下面には例えば抵抗発熱体からなるヒータ(図示せず)が設けられている。
In the
また、加熱プレート41には、複数の貫通孔43が形成され、各貫通孔43にはそれぞれリフターピン44が挿設されており、基板Gを上下に昇降させる基板昇降機構45が設けられている。そして、外部の搬送装置21の搬送アーム21a(図1参照)との間でこれらのリフターピン44を加熱プレート41の表面から突出させて基板Gを受渡しできるように構成されている。リフターピン44は、加熱プレート41の下に配置された水平支持板46により互いに連結され、同期して昇降変位できるように構成されている。なお、水平支持板46を昇降移動させるための図示しない昇降駆動部が、チャンバ本体31の内側または外側に配置されている。
In addition, a plurality of through
チャンバ本体31の側壁上端面には、周回方向に延びるシームレスなシール部材32が取付けられている。蓋体33をチャンバ本体31に合体させた状態で、蓋体33の側壁下端面とチャンバ本体31の側壁上端面との間にこのシール部材32が介在して密閉できるようになっている。これにより、チャンバ本体31と蓋体33とによる気密な処理室47が形成されるようになっている。
A
蓋体33の一側面には、HMDSガス導入ポート48が設けられ、このHMDSガス導入ポート48と対向する他方の側面には、排気ポート49が設けられている。
HMDSガス導入ポート48は、蓋体33の一側面に任意の間隔で形成された複数の貫通孔50と、各貫通孔50にその外側から装着されたガス供給管51の終端アダプタ53と、各貫通孔50より内側に設けられ、一定間隔で多数のガス吐出口55が形成されたバッファ室54とを有している。
An HMDS
The HMDS
また、排気ポート49は、HMDSガス導入ポート48と対向する蓋体33の側面に一定間隔で形成された多数の通気孔56を有するとともに、蓋体33の側壁の外側に設けられた排気ダクト室57を有している。この排気ダクト室57の底に形成された排気口58は、排気管59を介して排気ポンプ(図示せず)に接続している。
The
このような構成のアドヒージョンユニット(AD)30において表面改質処理を行なうときは、まず、基板昇降機構45のリフターピン44を上昇させた状態で搬送装置21の搬送アーム21aから基板Gを受取る。そして、リフターピン44を下降させて基板Gを加熱プレート41上に載置した後、蓋体33を退避位置から垂直に下降させ、チャンバ本体31に当接させ、チャンバを密閉する。基板Gは、加熱プレート41によって所定温度例えば110℃〜120℃に加熱される。そして、図示しない排気ポンプにより処理室47内を排気しながら、HMDS供給源35よりHMDSガスをガス供給管51およびHMDSガス導入ポート48を介して処理室47に供給する。処理室47内では、HMDSガス導入ポート48のガス吐出口55より噴出されたHMDSガスが、排気ポート49に向かう気流を形成し、その途中で基板Gの表面(被処理面)に接触し、該表面を表面改質する。
When the surface modification process is performed in the adhesion unit (AD) 30 having such a configuration, first, the substrate G is removed from the
処理室47内を通過したHMDSガスは、排気ポート49において通気孔56から排気ダクト室57へ送られ、そこから排気ポンプの作用によって排気される。所定の処理時間が経過し、表面改質処理が終了した後は、HMDSガスの供給および排気ポンプを停止させてから、図示しない昇降駆動機構の上昇駆動によって蓋体33をチャンバ本体31から上方に引き離し、そのまま所定の退避位置まで持ち上げる。その後、基板昇降機構45のリフターピン44を上昇させ、基板Gを加熱プレート41の上方へ持ち上げ、搬送装置21の搬送アーム21aに受け渡す。その後、搬送アーム21aにより、表面改質処理後の基板Gをアドヒージョンユニット(AD)30から搬出する。
The HMDS gas that has passed through the
表面改質処理後の基板Gは、次に、搬送アーム21aによって処理ステーション2のリフロー処理ユニット(REFLW)60に搬入され、基板G上に形成されたレジストを有機溶媒例えばシンナー雰囲気で軟化させてマスク形状を変化させるリフロー処理が行なわれる。
Next, the substrate G after the surface modification treatment is carried into the reflow processing unit (REFLW) 60 of the processing station 2 by the
ここで、リフロー処理ユニット(REFLW)60の構成について、さらに詳細に説明する。図3は、リフロー処理ユニット(REFLW)60の概略断面図である。リフロー処理ユニット(REFLW)60は、チャンバ61を有しており、このチャンバ61は、下部チャンバ61aと、この下部チャンバ61aの上部に当接される上部チャンバ61bとから構成されている。上部チャンバ61bと下部チャンバ61aとは、図示しない開閉機構により開閉可能に構成されており、開状態のときに、搬送装置21により基板Gの搬入出が行なわれる。
Here, the configuration of the reflow processing unit (REFLW) 60 will be described in more detail. FIG. 3 is a schematic sectional view of the reflow processing unit (REFLW) 60. The reflow processing unit (REFLW) 60 includes a
このチャンバ61内には、基板Gを水平に支持する支持テーブル62が設けられている。支持テーブル62は熱伝導率に優れた材質例えばアルミニウムで構成されている。
A support table 62 that supports the substrate G horizontally is provided in the
支持テーブル62には、図示しない昇降機構によって駆動され、基板Gを昇降させる3本の昇降ピン63(図3では2本のみを図示する)が、支持テーブル62を貫通するように設けられている。この昇降ピン63は、昇降ピン63と搬送装置21との間で基板Gを受け渡しする際には、基板Gを支持テーブル62から持ち上げて所定の高さ位置で基板Gを支持し、基板Gのリフロー処理中は、例えば、その先端が支持テーブル62の上面と同じ高さとなるようにして保持される。
The support table 62 is provided with three elevating pins 63 (only two are shown in FIG. 3) that are driven by an elevating mechanism (not shown) to raise and lower the substrate G so as to penetrate the support table 62. . The lift pins 63 lift the substrate G from the support table 62 and support the substrate G at a predetermined height when transferring the substrate G between the lift pins 63 and the
下部チャンバ61aの底部には、排気口64a,64bが形成されており、この排気口64a,64bには排気系64が接続されている。そして、この排気系64を通ってチャンバ61内の雰囲気ガスが排気される。
支持テーブル62の内部には、温度調節媒体流路65が設けられており、この温度調節媒体流路65には、例えば温調冷却水などの温度調節媒体が温度調節媒体導入管65aを介して導入され、温度調節媒体排出管65bから排出されて循環し、その熱(例えば冷熱)が支持テーブル62を介して基板Gに対して伝熱され、これにより基板Gの処理面が所望の温度に制御される。
A temperature adjustment medium flow path 65 is provided inside the support table 62, and a temperature adjustment medium such as temperature-controlled cooling water is provided in the temperature adjustment medium flow path 65 via a temperature adjustment
チャンバ61の天壁部分には、シャワーヘッド66が、支持テーブル62に対向するように設けられている。このシャワーヘッド66の下面66aには、多数のガス吐出孔66bが設けられている。
A
また、シャワーヘッド66の上部中央には、ガス導入部67が設けられており、このガス導入部67はシャワーヘッド66の内部に形成された空間68に連通している。ガス導入部67には配管69が接続されている。配管69には、有機溶媒例えばシンナーを気化して供給するバブラータンク70が接続され、その途中には開閉バルブ71が設けられている。バブラータンク70の底部には、シンナーを気化させるための気泡発生手段として、図示しないN2ガス供給源に接続されたN2ガス供給配管74が配備されている。このN2ガス供給配管74には、マスフローコントローラ72および開閉バルブ73が設けられている。また、バブラータンク70は、内部に貯留されるシンナーの温度を所定温度に調節するための図示しない温度調節機構を備えている。そして、図示しないN2ガス供給源からN2ガスをマスフローコントローラ72によって流量制御しながらバブラータンク70の底部に導入することにより、所定温度に温度調節されたバブラータンク70内のシンナーを気化させ、配管69、ガス導入部67を介してチャンバ61内に導入できるように構成されている。
A
また、シャワーヘッド66の上部の周縁部には、複数のパージガス導入部75が設けられており、各パージガス導入部75には、例えばパージガスとしてのN2ガスをチャンバ61内に供給するパージガス供給配管76が接続されている。パージガス供給配管76は、図示しないパージガス供給源に接続されており、その途中には開閉バルブ77が設けられている。
Further, a plurality of purge
このような構成のリフロー処理ユニット(REFLW)60においては、まず、上部チャンバ61bを下部チャンバ61aから開放し、その状態で、搬送装置21の搬送アーム21aにより、既にパターン形成され、表面改質処理がなされたレジストを有する基板Gを搬入し、支持テーブル62に載置する。そして、上部チャンバ61bと下部チャンバ61aを当接させ、チャンバ61を閉じる。
In the reflow processing unit (REFLW) 60 having such a configuration, first, the
次に配管69の開閉バルブ71およびN2ガス供給配管74の開閉バルブ73を開放し、マスフローコントローラ72によってN2ガスの流量を調節してシンナーの気化量を制御しつつ、バブラータンク70から、気化されたシンナーを配管69、ガス導入部67を介してシャワーヘッド66の空間68に導入し、ガス吐出孔66bから吐出させる。これにより、チャンバ61内が所定濃度のシンナー雰囲気とされる。
Next, the open /
チャンバ61内の支持テーブル62に載置された基板G上には、既にパターン形成されたレジストが設けられているので、このレジストがシンナー雰囲気に曝されることにより、シンナーがレジストに浸透する。これにより、レジストが軟化してその流動性が高まり、変形して基板G表面の所定の領域(ターゲット領域)が変形レジストで被覆される。この際、支持テーブル62の内部に設けられた温度調節媒体流路65に、温度調節媒体を導入することによって、その熱が支持テーブル62を介して基板Gに対して伝熱され、これにより基板Gの処理面が所望の温度例えば20℃に制御される。シャワーヘッド66から基板Gの表面に向けて吐出されたシンナーを含むガスは、基板Gの表面に接触した後、排気口64a,64bへ向けて流れ、チャンバ61内から排気系64へ排気される。
Since the patterned resist is already provided on the substrate G placed on the support table 62 in the
以上のようにして、リフロー処理ユニット(REFLW)60におけるリフロー処理が終了した後は、排気を継続しながらパージガス供給配管76上の開閉バルブ77を開放し、パージガス導入部75を介してチャンバ61内にパージガスとしてのN2ガスを導入し、チャンバ内雰囲気を置換する。その後、上部チャンバ61bを下部チャンバ61aから開放し、前記と逆の手順でリフロー処理後の基板Gを搬送アーム21aによってリフロー処理ユニット(REFLW)60から搬出する。
After the reflow processing in the reflow processing unit (REFLW) 60 is completed as described above, the open /
三つの加熱・冷却処理ユニット(HP/COL)80a,80b,80cには、それぞれ基板Gに対して加熱処理を行うホットプレートユニット(HP)、基板Gに対して冷却処理を行うクーリングプレートユニット(COL)が、多段例えば2段ずつ合計4段に重ねられて構成されている(図示省略)。この加熱・冷却処理ユニット(HP/COL)80a,80b,80cでは、表面改質処理後およびリフロー処理後の基板Gに対して、必要に応じて加熱処理や冷却処理が行なわれる。 The three heating / cooling processing units (HP / COL) 80a, 80b, and 80c include a hot plate unit (HP) that heats the substrate G and a cooling plate unit (cooling plate unit that cools the substrate G). COL) is configured to be stacked in multiple stages, for example, two stages, for a total of four stages (not shown). In the heating / cooling processing units (HP / COL) 80a, 80b, 80c, the substrate G after the surface modification processing and the reflow processing is subjected to heating processing and cooling processing as necessary.
図1に示すように、リフロー処理システム100の各構成部は、制御部3のCPUを備えたコントローラ90に接続されて制御される構成となっている。コントローラ90には、工程管理者がリフロー処理システム100を管理するためにコマンドの入力操作等を行うキーボードや、リフロー処理システム100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース91が接続されている。
As shown in FIG. 1, each component of the
また、コントローラ90には、リフロー処理システム100で実行される各種処理をコントローラ90の制御にて実現するための制御プログラムや処理条件データ等が記録されたレシピが格納された記憶部92が接続されている。
The
そして、必要に応じて、ユーザーインターフェース91からの指示等にて任意のレシピを記憶部92から呼び出してコントローラ90に実行させることで、コントローラ90の制御下で、リフロー処理システム100での所望の処理が行われる。また、前記レシピは、例えば、CD−ROM、ハードディスク、フレキシブルディスク、フラッシュメモリなどのコンピュータ読み取り可能な記憶媒体に格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させて利用したりすることも可能である。
Then, if necessary, an arbitrary recipe is called from the
以上のように構成されるリフロー処理システム100においては、まず、カセットステーション1において、搬送装置11の搬送アーム11aが、既にレジストパターンが形成された基板Gを収容しているカセットCにアクセスして1枚の基板Gを取り出す。基板Gは、搬送装置11の搬送アーム11aから、処理ステーション2の中央搬送路20における搬送装置21の搬送アーム21aに受渡され、この搬送装置21により、アドヒージョンユニット(AD)30へ搬入される。そして、アドヒージョンユニット(AD)30にてリフロー処理に先立ち表面改質処理が行なわれた後、基板Gはアドヒージョンユニット(AD)30から搬送装置21によって取出され、加熱・冷却処理ユニット(HP/COL)80a,80b,80cのいずれかに搬入される。そして、各加熱・冷却処理ユニット(HP/COL)80a,80b,80cにおいて冷却処理が施された基板Gは、リフロー処理ユニット(REFLW)60へ搬入され、そこでリフロー処理が行なわれる。
In the
リフロー処理後は、必要に応じて各加熱・冷却処理ユニット(HP/COL)80a,80b,80cにおいて所定の加熱、冷却処理が施される。このような一連の処理が終了した基板Gは、搬送装置21によりリフロー処理ユニット(REFLW)60から取出され、カセットステーション1の搬送装置11に受渡され、任意のカセットCに収容される。
After the reflow process, predetermined heating and cooling processes are performed in the heating / cooling process units (HP / COL) 80a, 80b, and 80c as necessary. The substrate G that has undergone such a series of processing is taken out of the reflow processing unit (REFLW) 60 by the
次に、リフロー処理ユニット(REFLW)60において行なわれる本発明リフロー方法の原理について、表面改質処理を行なわない比較リフロー方法と対比しながら説明を行なう。ここでは、TFT製造過程の中でリフロー処理を行なう場合について説明する。 Next, the principle of the reflow method of the present invention performed in the reflow processing unit (REFLW) 60 will be described in comparison with a comparative reflow method in which surface modification processing is not performed. Here, the case where the reflow process is performed in the TFT manufacturing process will be described.
図4(a)〜(c)は、比較リフロー方法の工程手順を示している。 図4(a)に示すように、ガラス等の透明基板からなる絶縁基板201上には、ゲート電極202および図示しないゲート線が形成され、さらにシリコン窒化膜などのゲート絶縁膜203、a−Si(アモルファスシリコン)膜204、オーミックコンタクト層としてのn+Si膜205、ソース電極206aおよびドレイン電極206b並びにソース電極用レジストマスク210およびドレイン電極用レジストマスク211がこの順に積層されている。ソース電極206aおよびドレイン電極206bは、ソース電極用レジストマスク210およびドレイン電極用レジストマスク211をマスクとしてエッチングされており、下地膜であるn+Si膜205の表面が露出している。
4A to 4C show the process procedure of the comparative reflow method. As shown in FIG. 4A, a
次に、このような積層構造を有する被処理体に対して、リフロー処理システム100のリフロー処理ユニット(REFLW)60にてシンナー等の溶剤雰囲気でリフロー処理が行なわれる。このリフロー処理によって、ソース電極用レジストマスク210およびドレイン電極用レジストマスク211を構成するレジストが軟化して流動性を持つようになる。リフロー処理は、ソース電極206aとドレイン電極206bの間の凹部220(チャンネル形成領域)のn+Si膜205の表面を流動化したレジストで覆うことによって、次工程でn+Si膜205およびa−Si膜204をエッチングする際に、チャンネル形成領域のn+Si膜205およびa−Si膜204がエッチングされてしまうことを防ぐ目的で行なわれる。このように、ソース電極用レジストマスク210およびドレイン電極用レジストマスク211を構成するレジストをリフローさせてレジストマスクを再利用することにより、フォトリソグラフィー工程を省略できるという利点がある。
Next, a reflow process is performed on the workpiece having such a laminated structure in a solvent atmosphere such as thinner in a reflow processing unit (REFLW) 60 of the
しかし、流動化して変形した変形レジスト212がソース電極206aおよびドレイン電極206bの面積を超えて下地のn+Si膜205の表面に拡がってしまうと、エッチング精度が低下してしまうという問題が生じる。すなわち、図4(b)に示すように、変形レジスト212が下層のソース電極206aとドレイン電極206bの面積を超えて周囲にはみ出し、次工程でn+Si膜205およびa−Si膜204をエッチングする際にマスクとなる変形レジスト212の被覆面積が広がる。その状態でn+Si膜205およびa−Si膜204をエッチングすると、図4(c)に示すように、エッチング後のn+Si膜205およびa−Si膜204の側面と、ソース電極206aまたはドレイン電極206bの側面とが面一にならず、段差が生じてしまう。このように、ソース電極206aまたはドレイン電極206bに対して、下地のn+Si膜205およびa−Si膜204が横方向に突出した形状で以後の工程を行ない、TFTを製造した場合、画素内で光が通過する割合を表す開口率が低下するほか、この突出した部分でa−Si膜204に当る光によって光電流が発生し、電気ノイズが増加し、リーク電流が発生するなどの悪影響をもたらすことが懸念される。
However, when the deformed resist 212 deformed by fluidization exceeds the area of the
一方、図5(a)〜(d)は、本発明リフロー方法の工程手順を示している。図5(a)に示す積層構造は、比較リフロー方法に関する図4(a)と同様であるので説明を省略する。このような積層構造を有する被処理体に対して、図5(b)に示すように、リフロー処理システム100のアドヒージョンユニット(AD)30にて表面改質処理を行なう。表面改質処理により、ソース電極206aおよびドレイン電極206b(ソース電極用レジストマスク210およびドレイン電極用レジストマスク211)によって被覆されていないn+Si膜205の露出表面が表面改質される。この場合、n+Si膜205の表面改質処理面205aにおける純水の接触角が、50度以上例えば50〜120度になるまで表面改質処理を行なうことが好ましい。表面改質処理面205aにおける接触角が50度以上になるように表面改質することにより、引き続くリフロー工程でレジストの流動による拡がりを効果的に抑制できる。
On the other hand, Fig.5 (a)-(d) has shown the process sequence of this invention reflow method. The laminated structure shown in FIG. 5A is the same as that in FIG. 4A relating to the comparative reflow method, and a description thereof will be omitted. As shown in FIG. 5B, the surface modification process is performed on the workpiece having such a stacked structure by the adhesion unit (AD) 30 of the
次に、リフロー処理ユニット(REFLW)60にてシンナー等の溶剤雰囲気でリフロー処理が行なわれる。このリフロー処理によって、ソース電極用レジストマスク210およびドレイン電極用レジストマスク211を構成するレジストが軟化して流動性を持つようになる。流動化したレジストは変形し、ソース電極206aおよびドレイン電極206bの面積を超えて下地のn+Si膜205の表面に拡がろうとするが、n+Si膜205の表面は既に表面改質され、表面改質処理面205aが形成されているため、軟化したレジストの流動が抑えられ、n+Si膜205表面に拡がり難い。
Next, reflow processing is performed in a solvent atmosphere such as thinner in a reflow processing unit (REFLW) 60. By this reflow treatment, the resist constituting the source electrode resist
したがって、図5(c)に示すように、リフロー後の変形レジスト212が下層のソース電極206aとドレイン電極206bの面積を超えて周囲にはみ出す現象は、比較リフロー方法[図4(b)参照]に比べて、大幅に抑制される。つまり、リフロー後の変形レジストによる被覆面積は、ソース電極206aとドレイン電極206bの面積より僅かに大きくなる程度に改善される。
Therefore, as shown in FIG. 5C, the phenomenon that the deformed resist 212 after reflowing protrudes beyond the area of the
このため、次工程で変形レジスト212をマスクとしてn+Si膜205およびa−Si膜204をエッチングし、さらに変形レジスト212を除去した後で、図5(d)に示すように、n+Si膜205およびa−Si膜204の側面と、ソース電極206aまたはドレイン電極206bの側面とを略面一に形成することが可能になる。従って、a−Si膜204がソース・ドレイン配線より横方向に広がって形成されることによる開口率の低下や光電流発生による電気ノイズの増加、リーク電流の発生など、比較リフロー方法における問題点を解決することができる。
Therefore, after the n +
表面改質処理により、エッチング精度が向上することは実験結果からも確認されている。図6は、表面改質処理の有無がCD(Critical Dimension;臨界寸法)に与える影響を調べた試験結果を示すグラフである。グラフの縦軸は、レジストパターンのCDとエッチング後のパターンのCDとの変化量(ΔCD)を示し、横軸は、リフロー処理の時間を示している。なお、表面改質処理は、HMDSを用い、処理温度110℃で120秒間実施した。
図6より、HMDSによる表面改質処理をした場合、表面改質処理を行なわない場合に比較してCDの変化量が小さく、レジストパターンがエッチング形状に精度良く転写されていることがわかる。これは、表面改質処理により、リフロー時のレジストの拡がりが抑制された結果であると考えられる。
It has also been confirmed from experimental results that etching accuracy is improved by the surface modification treatment. FIG. 6 is a graph showing test results obtained by examining the effect of surface modification treatment on CD (Critical Dimension). The vertical axis of the graph represents the amount of change (ΔCD) between the CD of the resist pattern and the CD of the pattern after etching, and the horizontal axis represents the time of reflow processing. The surface modification treatment was performed using HMDS at a treatment temperature of 110 ° C. for 120 seconds.
FIG. 6 shows that when the surface modification process using HMDS is performed, the amount of change in CD is small compared to the case where the surface modification process is not performed, and the resist pattern is accurately transferred to the etched shape. This is considered to be a result of suppressing the spread of the resist during reflow by the surface modification treatment.
なお、本発明方法では、リフロー後、変形レジスト212に対して軽度のアッシング処理を行なうことにより、変形レジスト212による被覆面積をさらに減少させ、ソース電極206aおよびドレイン電極206bの面積に近づけることが可能になる。この場合、アッシング処理は、例えば平行平板方式のプラズマ処理装置を使用し、O2などの酸素を含有するガスのプラズマにより、チャンバ内圧力13Pa程度、処理時間100秒程度の条件で行なうことができるこの軽度のアッシング処理は変形レジスト212がソース電極206aおよびドレイン電極206bからはみ出した部分を除去できればよいため、通常ハーフ露光技術でレジストの薄膜部を除去する目的で行なわれていたアッシングに比べ短時間例えば3分の2程度の時間でよく、エッチング精度への影響もほとんど問題とはならない。
In the method of the present invention, after the reflow process, a slight ashing process is performed on the deformed resist 212 to further reduce the area covered by the deformed resist 212 and to approach the areas of the
また、リフロー処理後に、変形レジスト212をマスクとして、n+Si膜205およびa−Si膜204をエッチングする際には、n+Si膜205およびa−Si膜204のエッチングが等方的に進行するような条件でエッチングを行なうことにより、エッチング後にn+Si膜205およびa−Si膜204がソース電極206aおよびドレイン電極206bよりも横方向へはみ出す現象をさらに抑えることができる。例えば、ドライエッチングの場合、平行平板方式等のプラズマ処理装置を使用し、エッチングガス種として、例えばSF6、Cl2ガス等の混合ガスを用い、チャンバ内圧力6.7Pa、処理時間120秒の条件で実施できる。
Further, after the reflow process, when the n + Si film 205 and the
また、リフローの速度は、軟化したレジスト210a,211aの粘性流動と、凹部220内で融合したレジスト210a,211aの表面張力によって決定される。図7(a)は、表面改質処理を行なわない場合のリフロー時におけるレジスト210a,211aの流動の状態をモデル化して示している。このモデルでは、リフローの際の粘性流動の速度と表面張力による流動の速度を矢印の大きさで示している。なお、図7(b)中の矢印の長さも同様の意味を有する。
The reflow speed is determined by the viscous flow of the softened resists 210 a and 211 a and the surface tension of the resists 210 a and 211 a fused in the
表面改質処理は、ソース電極206aおよびドレイン電極206bにより覆われていないn+Si膜205の表面全体に対して行なわれる。従って、表面改質処理を行なった場合には、図7(b)に示すように、ソース電極206aとドレイン電極206bとの間に露出する凹部220内のn+Si膜205の表面も表面改質されて表面改質処理面205aが形成されてしまうことになる。
しかし、凹部220内へのレジスト210a,211aの流入速度は、前記のように、リフロー処理により軟化したレジスト210a,211aの粘性流動だけでなく、凹部220内へ互いに反対の方向から流入したレジスト210a,211aが接触した際の表面張力による流動促進作用にも影響される。
従って、表面改質処理を行なった場合でも、凹部220内へ向かうレジスト210a,211aが接触した以降は、表面張力によってスムーズにレジスト210a,211aの流入が進む。そして、図7(b)に示すように、凹部220の外側(ソース電極206aおよびドレイン電極206bの外側)の表面改質処理面205aへ向かう流動は抑制される一方、凹部220内へのレジスト210a,211aの流入は、表面張力によって速やかに進行する。このような機構により、表面改質処理を施した後でも、凹部内外でのレジスト210a,211aの流動速度に格差を持たせることができる。
The surface modification treatment is performed on the entire surface of the n + Si film 205 that is not covered with the
However, the inflow speed of the resists 210a and 211a into the
Therefore, even when the surface modification process is performed, after the resists 210a and 211a heading into the
このように、表面改質処理によってレジストの流動を抑制することで、チャンネル領域を確実に被覆しながら、余分なレジストの拡がりを防止することができる。従って、十分なエッチング精度を確保できるとともに、LCD製品における光電流の発生なども防止できる。 As described above, by suppressing the resist flow by the surface modification treatment, it is possible to prevent the resist from spreading further while reliably covering the channel region. Accordingly, sufficient etching accuracy can be ensured, and generation of photocurrent in the LCD product can be prevented.
次に、図8〜図11を参照しながら、本発明のリフロー方法を液晶表示装置用TFT素子の製造工程に適用した実施形態について説明する。
図8は、本発明の一実施形態に係る液晶表示装置用TFT素子の製造方法の主要な工程を示すフローチャートである。
まず、図9(a)に示すように、ガラス等の透明基板からなる絶縁基板201上にゲート電極202および図示しないゲート線を形成し、さらにシリコン窒化膜などのゲート絶縁膜203、a−Si(アモルファスシリコン)膜204、オーミックコンタクト層としてのn+Si膜205、Al合金やMo合金等の電極用金属膜206をこの順に積層して堆積する(ステップS1)。
Next, an embodiment in which the reflow method of the present invention is applied to a manufacturing process of a TFT element for a liquid crystal display device will be described with reference to FIGS.
FIG. 8 is a flowchart showing the main steps of a method for manufacturing a TFT element for a liquid crystal display device according to an embodiment of the present invention.
First, as shown in FIG. 9A, a
次に、図9(b)に示すように、電極用金属膜206上にレジスト207を形成する(ステップS2)。そして、図9(c)に示すように露光マスク300を用い、レジスト207に対して露光処理を行なう(ステップS3)。この露光マスク300は、レジスト207を所定のパターンで露光できるように構成されている。このようにレジスト207を露光処理することにより、図9(d)に示すように、露光レジスト部208と、未露光レジスト部209とが形成される。
Next, as shown in FIG. 9B, a resist 207 is formed on the electrode metal film 206 (step S2). Then, as shown in FIG. 9C, exposure processing is performed on the resist 207 using the exposure mask 300 (step S3). The
露光後は、現像処理を行なうことにより、図10(a)に図示するように、露光レジスト部208が除去され、未露光レジスト部209を電極用金属膜206上に残存させることが可能である(ステップS4)。未露光レジスト部209は、ソース電極用レジストマスク210およびドレイン電極用レジストマスク211に分離されパターン形成されている。
After the exposure, development processing is performed to remove the exposed resist
そして、ソース電極用レジストマスク210およびドレイン電極用レジストマスク211をエッチングマスクとして用い、電極用金属膜206をエッチングし、図10(b)に示すように、後にチャンネル領域となる部分に凹部220を形成する(ステップS5)。このエッチングによって、ソース電極206aとドレイン電極206bが形成され、これらの間の凹部220内にn+Si膜205の表面を露出させることができる。
Then, using the source electrode resist
次に、図2のアドヒージョンユニット(AD)30において、露出したn+Si膜205の表面に表面改質処理を実施する(ステップS6)。シリル化剤などを用いる表面改質処理によって、n+Si膜205の表面は表面改質されて、図10(c)に示すように、純水による接触角が50度以上の表面改質処理面205aが形成される。つまり、n+Si膜205の表面改質処理面205aには、レジストが流動し難い状態が形成される。
Next, in the adhesion unit (AD) 30 of FIG. 2, a surface modification process is performed on the exposed surface of the n + Si film 205 (step S6). The surface of the n + Si film 205 is surface-modified by a surface modification treatment using a silylating agent or the like, and a surface modification treatment with a contact angle of 50 degrees or more with pure water as shown in FIG. A
次に、ステップS7のリフロー処理においては、後にチャンネル領域となる目的の凹部220にシンナー等の有機溶媒によって軟化させたレジストを流入させる。このリフロー処理は、図3のリフロー処理ユニット(REFLW)60により行なわれる。このリフロー処理に際して、n+Si膜205の表面改質処理面205aでは軟化したレジストの流動が抑制されるものの、後にチャンネル領域となる凹部220内では表面張力の作用によって軟化レジストの流入が早まり、凹部220内を確実に被覆することができる。
Next, in the reflow process in step S7, a resist softened with an organic solvent such as thinner is allowed to flow into a
図10(d)は、変形レジスト212によって凹部220内が被覆された状態を示している。ステップS6の表面改質処理を行なわない場合、変形レジスト212が例えばソース電極206aやドレイン電極206bの周囲(凹部220とは反対側)にまで広がり、例えばオーミックコンタクト層としてのn+Si膜205の上を被覆してしまうため、被覆部分が次のシリコンエッチング工程でエッチングされなくなり、エッチング精度が低下してTFT素子の不良や歩留りの低下を招来するという問題があった。また、変形レジスト212による被覆面積を予め大きく見積もって設計しておくと、一つのTFT素子を製造するために必要な面積(ドット面積)が大きくなり、TFT素子の高集積化や微細化への対応が困難になるという問題があった。
FIG. 10D shows a state in which the
これに対し、本実施形態では、表面改質処理によってチャンネル領域となる凹部220以外のn+Si膜205表面への軟化レジストの流動が抑制されるので、図10(d)に示されるように、変形レジスト212による被覆領域はリフロー処理のターゲット領域である凹部220に略限定されている。従って、高いエッチング精度を確保できるとともに、TFT素子の高集積化、微細化への対応も可能になる。
On the other hand, in the present embodiment, the flow of the softening resist to the surface of the n + Si film 205 other than the
次に、ステップS8では、リフロー後の変形レジストに対して、軽度のアッシング処理を実施する。このアッシング処理によって、図11(a)に示すように変形レジスト212による被覆面積をよりいっそう縮小させることができる。従って、次のステップS9で実施されるエッチングの精度を格段に向上させることができる。なお、このアッシング処理は任意工程であり、リフロー後の変形レジスト212の外側(ソース電極206aおよびドレイン電極206bの周囲)へのはみ出しが僅かである場合には、このアッシング工程を省略することができる。
Next, in step S8, a light ashing process is performed on the deformed resist after the reflow. By this ashing process, the area covered with the deformed resist 212 can be further reduced as shown in FIG. Therefore, the accuracy of the etching performed in the next step S9 can be significantly improved. Note that this ashing process is an optional process, and this ashing process can be omitted when the protrusion of the deformed resist 212 after reflowing to the outside (around the
次に、図11(b)に示すように、ソース電極206a、ドレイン電極206bおよび変形レジスト212をエッチングマスクとして使用し、n+Si膜205およびa−Si膜204をエッチング処理する(ステップS9)。その後、例えばレジスト剥離液を用いるウエット処理などの手法により、変形レジスト212を除去し(ステップS10)、図11(c)に示すように、ソース電極206aおよびドレイン電極206bを露出させる。
Next, as shown in FIG. 11B, the n + Si film 205 and the
次に、ソース電極206aおよびドレイン電極206bをエッチングマスクとして使用し、凹部220内に露出したn+Si膜205をエッチング処理する(ステップS11)。これにより、図11(d)に示すように、チャンネル領域221が形成される。
Next, the n + Si film 205 exposed in the
以降の工程は図示を省略するが、例えば、チャンネル領域221とソース電極206aおよびドレイン電極206bを覆うように有機膜を成膜した後(ステップS12)、フォトリソグラフィー技術によりソース電極206a(ドレイン電極206b)に接続するコンタクトホールをエッチングによって形成し(ステップS13)、次いでインジウム・錫酸化物(ITO)等により透明電極を形成する(ステップS14)ことにより、液晶表示装置用のTFT素子が製造される。
Although the subsequent steps are not shown, for example, after forming an organic film so as to cover the
上記実施形態では、ステップS7のリフロー工程を行なうことにより、ステップS5の電極用金属膜206をエッチングする工程と、ステップS9のn+Si膜205およびa−Si膜204をエッチングする工程を、一回のフォトリソグラフィーにより形成されたレジスト、つまり、ソース電極用レジストマスク210、ドレイン電極用レジストマスク211および変形レジスト212により行なうことができるので、フォトリソグラフィー工程数の削減、省レジスト化が可能になる。さらに、ステップS6の表面改質処理により、高いエッチング精度が確保され、TFT素子の高集積化、微細化へも対応可能になる。
In the above embodiment, by performing the reflow process in step S7, the process of etching the
以上、本発明の実施の形態について説明してきたが、本発明はこのような形態に限定されるものでない。
例えば、上記説明においては、LCD用ガラス基板を用いるTFT素子の製造を例に取り挙げたが、他のフラットパネルディスプレイ(FPD)基板や、半導体基板等の基板に形成されたレジストのリフロー処理を行なう場合にも本発明を適用することができる。
As mentioned above, although embodiment of this invention has been described, this invention is not limited to such a form.
For example, in the above description, the manufacture of TFT elements using a glass substrate for LCD was taken as an example, but the reflow processing of a resist formed on a substrate such as another flat panel display (FPD) substrate or a semiconductor substrate is performed. The present invention can also be applied to the case where it is performed.
また、本発明のリフロー方法は、ハーフ露光技術および再現像処理を行なうTFTの製造過程にも適用することができる。 The reflow method of the present invention can also be applied to a TFT manufacturing process that performs half exposure technology and redevelopment processing.
本発明は、例えばTFT素子などの半導体装置の製造において好適に利用可能である。 The present invention can be suitably used in the manufacture of semiconductor devices such as TFT elements.
1:カセットステーション
2:処理ステーション
3:制御部
20:中央搬送路
21:搬送装置
30:アドヒージョンユニット(AD)
60:リフロー処理ユニット(REFLW)
80a,80b,80c:加熱・冷却処理ユニット(HP/COL)
100:リフロー処理システム
201:絶縁基板
202:ゲート電極
203:ゲート絶縁膜
204:a−Si膜
205:n+Si膜
205a:表面改質処理面
206a:ソース電極
206b:ドレイン電極
210:ソース電極用レジストマスク
211:ドレイン電極用レジストマスク
G:基板
1: Cassette station 2: Processing station 3: Control unit 20: Central transfer path 21: Transfer device 30: Adhesion unit (AD)
60: Reflow processing unit (REFLW)
80a, 80b, 80c: Heating / cooling processing unit (HP / COL)
DESCRIPTION OF SYMBOLS 100: Reflow processing system 201: Insulating substrate 202: Gate electrode 203: Gate insulating film 204: a-Si film 205: n + Si film 205a: Surface
Claims (15)
前記レジスト膜を露光処理する露光工程と、
前記露光処理されたレジスト膜を現像処理してレジストパターンを形成するパターニング工程と、
前記レジスト膜のレジストを軟化させて変形させ、前記被エッチング膜のターゲット領域を被覆するリフロー工程と、
変形後の前記レジストをマスクとして前記被エッチング膜の露出領域をエッチングする第1のエッチング工程と、
変形後の前記レジストを除去する工程と、
変形後の前記レジストが除去されることにより再露出した前記被エッチング膜のターゲット領域に対してエッチングを行なう第2のエッチング工程と、
を含み、
前記リフロー工程に先立ち、軟化させた前記レジストの流動を抑制するように前記露出領域に対して予め表面改質処理を施す工程を含む、パターン形成方法。 A resist film forming step of forming a resist film in an upper layer above the etching target film of the object;
An exposure process for exposing the resist film;
A patterning step of developing the exposed resist film to form a resist pattern;
A reflow step of softening and deforming the resist of the resist film and covering a target region of the film to be etched;
A first etching step of etching an exposed region of the etching target film using the deformed resist as a mask;
Removing the resist after deformation;
A second etching step of etching the target region of the film to be etched that is reexposed by removing the resist after the deformation;
Including
Prior to the reflow step, the pattern forming method includes a step of performing a surface modification process on the exposed region in advance so as to suppress the flow of the softened resist.
前記被エッチング膜として、少なくとも前記オーミックコンタクト用Si膜を含む、請求項4から請求項7のいずれか1項に記載のパターン形成方法。 In the object to be processed, a gate line and a gate electrode are formed on a substrate, and a gate insulating film covering them is formed. Further, an a-Si film and an ohmic contact Si film are sequentially formed on the gate insulating film from the bottom. And a laminated structure in which a source / drain metal film is formed,
The pattern forming method according to claim 4, wherein the etching target film includes at least the ohmic contact Si film.
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、下から順にa−Si膜、オーミックコンタクト用Si膜およびソース・ドレイン用金属膜を堆積させる工程と、
前記ソース・ドレイン用金属膜上にレジスト膜を形成する工程と、
前記レジスト膜を所定の露光マスクを用いて露光処理する工程と、
露光処理された前記レジスト膜を現像処理してパターン形成し、ソース電極用レジストマスクおよびドレイン電極用レジストマスクを形成するマスクパターニング工程と、
前記ソース電極用レジストマスクおよび前記ドレイン電極用レジストマスクをマスクとして前記ソース・ドレイン用金属膜をエッチングし、ソース電極とドレイン電極とを形成する金属膜エッチング工程と、
前記ソース電極および前記ドレイン電極で被覆されていない前記オーミックコンタクト用Si膜の露出領域をレジストの流動が抑制されるように表面改質処理する表面改質工程と、
前記ソース電極用レジストマスクおよび前記ドレイン電極用レジストマスクに有機溶媒を作用させてレジストを軟化させ、変形させることにより、少なくとも前記ソース電極と前記ドレイン電極との間のチャンネル領域用凹部内の前記オーミックコンタクト用Si膜を変形したレジストにより覆うリフロー工程と、
変形後の前記レジスト並びに前記ソース電極および前記ドレイン電極をマスクとして、下層の前記オーミックコンタクト用Si膜および前記a−Si膜をエッチングする工程と、
変形後の前記レジストを除去して、前記ソース電極と前記ドレイン電極との間のチャンネル領域用凹部内に前記オーミックコンタクト用Si膜を再び露出させる工程と、
前記ソース電極と前記ドレイン電極とをマスクとして、これらの間の前記チャンネル領域用凹部に露出した前記オーミックコンタクト用Si膜をエッチングする工程と、
を含む、TFTの製造方法。 Forming a gate electrode on the substrate;
Forming a gate insulating film covering the gate electrode;
Depositing an a-Si film, an ohmic contact Si film, and a source / drain metal film in order from the bottom on the gate insulating film;
Forming a resist film on the source / drain metal film;
Exposing the resist film using a predetermined exposure mask; and
A mask patterning step of developing and patterning the exposed resist film to form a resist mask for a source electrode and a resist mask for a drain electrode;
A metal film etching step of etching the source / drain metal film using the source electrode resist mask and the drain electrode resist mask as a mask to form a source electrode and a drain electrode;
A surface modification step of performing a surface modification process on the exposed region of the ohmic contact Si film not covered with the source electrode and the drain electrode so that the flow of the resist is suppressed;
An organic solvent is allowed to act on the resist mask for the source electrode and the resist mask for the drain electrode to soften and deform the resist, thereby at least the ohmic in the recess for the channel region between the source electrode and the drain electrode. A reflow process of covering the contact Si film with a deformed resist;
Etching the lower ohmic contact Si film and the a-Si film using the resist after deformation and the source and drain electrodes as a mask;
Removing the deformed resist and exposing the ohmic contact Si film again in the recess for the channel region between the source electrode and the drain electrode;
Etching the ohmic contact Si film exposed in the recess for the channel region between the source electrode and the drain electrode as a mask;
A method for manufacturing a TFT, comprising:
前記制御プログラムは、実行時に、請求項1から請求項3のいずれか1項に記載されたリフロー方法が行なわれるようにリフロー処理システムを制御するものである、コンピュータ読み取り可能な記憶媒体。 A computer-readable storage medium storing a control program that runs on a computer,
A computer-readable storage medium for controlling the reflow processing system so that the reflow method according to any one of claims 1 to 3 is performed when the control program is executed.
表面改質処理後の被処理体上のレジストを溶剤雰囲気中で軟化させて流動化させるリフロー処理ユニットと、
前記処理チャンバ内で請求項1から請求項3のいずれか1項に記載されたリフロー方法が行なわれるように制御する制御部と、
を備えた、リフロー処理システム。 A surface modification processing unit for performing a surface modification treatment on the workpiece;
A reflow processing unit for softening and fluidizing the resist on the target object after the surface modification treatment in a solvent atmosphere;
A control unit that controls the reflow method according to any one of claims 1 to 3 to be performed in the processing chamber;
A reflow processing system.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006300493A JP2008117964A (en) | 2006-11-06 | 2006-11-06 | Reflow method, pattern forming method and manufacturing method of tft |
PCT/JP2007/071416 WO2008056614A1 (en) | 2006-11-06 | 2007-11-02 | Reflow method, pattern-forming method, and method for manufacturing tft |
KR1020097005089A KR20090083329A (en) | 2006-11-06 | 2007-11-02 | Reflow method, pattern-forming method, and method for manufacturing tft |
TW096141705A TW200830413A (en) | 2006-11-06 | 2007-11-05 | Reflow method, pattern forming method and production method of TFT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006300493A JP2008117964A (en) | 2006-11-06 | 2006-11-06 | Reflow method, pattern forming method and manufacturing method of tft |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008117964A true JP2008117964A (en) | 2008-05-22 |
Family
ID=39364432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006300493A Pending JP2008117964A (en) | 2006-11-06 | 2006-11-06 | Reflow method, pattern forming method and manufacturing method of tft |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2008117964A (en) |
KR (1) | KR20090083329A (en) |
TW (1) | TW200830413A (en) |
WO (1) | WO2008056614A1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011021425A1 (en) * | 2009-08-20 | 2011-02-24 | シャープ株式会社 | Array substrate, method for manufacturing array substrate, and display device |
US20160141390A1 (en) * | 2014-11-14 | 2016-05-19 | Innolux Corporation | Method for manufacturing display panel |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101641365B1 (en) * | 2010-03-09 | 2016-07-20 | 엘지디스플레이 주식회사 | nitride semiconductor light emitting device and method for manufacturing the same |
DE102019110706A1 (en) | 2018-09-28 | 2020-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | METHOD FOR PRODUCING EUV PHOTO MASKS |
US11106126B2 (en) | 2018-09-28 | 2021-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing EUV photo masks |
CN117810310B (en) * | 2024-02-29 | 2024-06-07 | 浙江晶科能源有限公司 | Solar cell preparation method, solar cell and photovoltaic module |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142349A (en) * | 1993-11-16 | 1995-06-02 | Mitsubishi Electric Corp | Method for preventing tilting of photoresist pattern in developing step |
JPH08124840A (en) * | 1994-10-20 | 1996-05-17 | Shimada Phys & Chem Ind Co Ltd | Liquid resin film forming method |
JP2002261078A (en) * | 2001-02-27 | 2002-09-13 | Nec Kagoshima Ltd | Pattern forming method and method of manufacturing liquid crystal display |
JP2003158068A (en) * | 2001-11-26 | 2003-05-30 | Nec Kagoshima Ltd | Pattern forming method and method for manufacturing active matrix substrate using the same |
JP2003282422A (en) * | 2002-03-27 | 2003-10-03 | Nec Kagoshima Ltd | Method for forming resist pattern |
JP2004087689A (en) * | 2002-08-26 | 2004-03-18 | Fujitsu Ltd | Method for manufacturing semiconductor device |
JP2004186706A (en) * | 2001-08-28 | 2004-07-02 | Nec Kagoshima Ltd | Substrate processing apparatus |
JP2006154127A (en) * | 2004-11-26 | 2006-06-15 | Nec Lcd Technologies Ltd | Method for manufacturing display device and method for forming pattern |
JP2006245131A (en) * | 2005-03-01 | 2006-09-14 | Tokyo Institute Of Technology | Organic semiconductor and organic transistor |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3616584B2 (en) * | 2000-06-12 | 2005-02-02 | 鹿児島日本電気株式会社 | Pattern forming method and display device manufacturing method using the same |
JP3415602B2 (en) * | 2000-06-26 | 2003-06-09 | 鹿児島日本電気株式会社 | Pattern formation method |
-
2006
- 2006-11-06 JP JP2006300493A patent/JP2008117964A/en active Pending
-
2007
- 2007-11-02 WO PCT/JP2007/071416 patent/WO2008056614A1/en active Application Filing
- 2007-11-02 KR KR1020097005089A patent/KR20090083329A/en not_active Application Discontinuation
- 2007-11-05 TW TW096141705A patent/TW200830413A/en unknown
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142349A (en) * | 1993-11-16 | 1995-06-02 | Mitsubishi Electric Corp | Method for preventing tilting of photoresist pattern in developing step |
JPH08124840A (en) * | 1994-10-20 | 1996-05-17 | Shimada Phys & Chem Ind Co Ltd | Liquid resin film forming method |
JP2002261078A (en) * | 2001-02-27 | 2002-09-13 | Nec Kagoshima Ltd | Pattern forming method and method of manufacturing liquid crystal display |
JP2004186706A (en) * | 2001-08-28 | 2004-07-02 | Nec Kagoshima Ltd | Substrate processing apparatus |
JP2003158068A (en) * | 2001-11-26 | 2003-05-30 | Nec Kagoshima Ltd | Pattern forming method and method for manufacturing active matrix substrate using the same |
JP2003282422A (en) * | 2002-03-27 | 2003-10-03 | Nec Kagoshima Ltd | Method for forming resist pattern |
JP2004087689A (en) * | 2002-08-26 | 2004-03-18 | Fujitsu Ltd | Method for manufacturing semiconductor device |
JP2006154127A (en) * | 2004-11-26 | 2006-06-15 | Nec Lcd Technologies Ltd | Method for manufacturing display device and method for forming pattern |
JP2006245131A (en) * | 2005-03-01 | 2006-09-14 | Tokyo Institute Of Technology | Organic semiconductor and organic transistor |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011021425A1 (en) * | 2009-08-20 | 2011-02-24 | シャープ株式会社 | Array substrate, method for manufacturing array substrate, and display device |
US8441012B2 (en) | 2009-08-20 | 2013-05-14 | Sharp Kabushiki Kaisha | Array substrate, method for manufacturing array substrate, and display device |
US20160141390A1 (en) * | 2014-11-14 | 2016-05-19 | Innolux Corporation | Method for manufacturing display panel |
Also Published As
Publication number | Publication date |
---|---|
TW200830413A (en) | 2008-07-16 |
KR20090083329A (en) | 2009-08-03 |
WO2008056614A1 (en) | 2008-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4563409B2 (en) | Reflow processing method and TFT manufacturing method | |
JP5528106B2 (en) | Dry non-plasma treatment system and method of using the system | |
JP2008117964A (en) | Reflow method, pattern forming method and manufacturing method of tft | |
US20070232080A1 (en) | Reflow method, pattern generating method, and fabrication method for TFT for LCD | |
US20110065277A1 (en) | Reflow method, pattern generating method, and fabrication method for tft for lcd | |
JP2021122058A (en) | Substrate processing method | |
WO2016017415A1 (en) | Substrate processing method, computer storage medium and substrate processing system | |
JP2009258197A (en) | Proximity exposure device, substrate sucking method of proximity exposure device, and method for manufacturing display panel substrate | |
KR102516725B1 (en) | bake apparatus a having the unit and method processing substrate by using thereof | |
JP4451412B2 (en) | Reflow method, pattern forming method, and manufacturing method of TFT element for liquid crystal display device | |
KR20080066600A (en) | Reflow treatment unit and reflow teatiment method | |
JP5415881B2 (en) | Hydrophobic treatment apparatus, hydrophobic treatment method, program, and computer storage medium | |
JP6268113B2 (en) | Substrate processing method, program, computer storage medium, and substrate processing system | |
US7670960B2 (en) | Substrate processing method | |
JP2006080277A (en) | Processing method for substrate | |
JP2007299779A (en) | Forming method of mask pattern and manufacturing method of tft | |
JP2007235026A (en) | Substrate processing method | |
JP2008117965A (en) | Reflow method, pattern forming method and manufacturing method of tft | |
KR20230000790A (en) | Support unit, bake apparatus and substrate treating apparatus including the same | |
JP2010056569A (en) | Reflow method, pattern formation method, and manufacturing method of tft element for liquid crystal display device | |
JP2009016653A (en) | Substrate processing method and computer-readable storage medium | |
JP2000068184A (en) | Apparatus and method of heat-treating substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080707 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120403 |