JP2008109020A - Multiple chip component and substrate mounted with multiple chip - Google Patents
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Abstract
Description
この発明は、内部に複数の素子が形成された多連チップ部品および基板にそれを表面実装した多連チップ実装基板に関するものである。 The present invention relates to a multiple chip component having a plurality of elements formed therein and a multiple chip mounting substrate having a surface mounted on the substrate.
電子機器の小型化に伴い、電子部品の小型化および高密度実装化が進められている。例えばコンデンサやノイズフィルタでは、1608型や1005型、さらには0804型などの超小型の積層セラミック部品が開発されており、プリント回路基板上にこれらの超小型積層セラミック製品を多数票面実装された回路基板が実現されている。 Along with miniaturization of electronic devices, miniaturization and high-density mounting of electronic components are being promoted. For example, for capacitors and noise filters, ultra-small monolithic ceramic parts such as 1608 type, 1005 type, and 0804 type have been developed, and a circuit in which many of these ultra-small monolithic ceramic products are mounted on a printed circuit board. A substrate is realized.
また、積層セラミック部品を高密度に実装するために、複数のコンデンサやノイズフィルタが一体化された多連チップ部品も用いられている。多連チップ部品は、1つのセラミック積層体は複数のセラミック層と複数の内部電極が積層され、内部電極と電気的に接続された外部電極が形成されており、さらに、必要に応じてセラミックス層を貫通して内部電極同士を接続するビアホール導体が形成されたもので、内部電極およびビアホール導体により、互いに独立した複数のコンデンサやノイズフィルタなどの素子が形成されたものである。複数のチップ部品を実装する場合、チップ部品をマウントする工程で隣接するチップと接触しないため、あるいは、半田などの接続導体で実装際に隣接する電極がショートすることがある。このショートを起こさないために必要な隣接するチップ部品の間のクリアランスよりも、多連チップ部品に内蔵された素子の間でショートを起こさないクリアランスの方が狭いため、多連チップ部品を使用する方が、プリント回路基板上の占有面積を少なくでき、回路基板の面積を小型化できる。また、チップ部品の個数が少なくなるため、かつ実装時間が短くなりので、実装コストを低減できる。多連コンデンサについては、例えば特許文献1に記載されている。また、多連ノイズフィルタについては、例えば特許文献2に記載されている。
しかしながら、多連チップ部品は多連でないチップ部品と比較してサイズが大きくなり、また、多連でない同サイズのチップ部品と比較して、外部電極のサイズが小さくなるため、多連チップ部品を実装したプリント回路基板では、振動、落下、熱膨張係数差などにより、プリント回路基板がたわんで多連チップ部品に応力が加わり、多連チップ部品にクラックが生じ、特性の変化やリークが発生するという問題点があった。また、多連コンデンサでは応力の加わったコンデンサの静電容量が変動するという問題があった。 However, the multiple chip parts are larger in size than chip parts that are not multiple, and the size of the external electrode is smaller than chip parts of the same size that are not multiple. In the mounted printed circuit board, the printed circuit board bends due to vibration, drop, thermal expansion coefficient difference, etc., stress is applied to the multiple chip parts, cracks are generated in the multiple chip parts, characteristic changes and leakage occur There was a problem. In addition, the multi-capacitor has a problem that the capacitance of the capacitor to which stress is applied fluctuates.
本発明の目的は、特性の変化やリークの原因となるようなクラックの発生を抑制し、また多連コンデンサに生じる応力を低減し、コンデンサの静電容量の変動を低減することのできる多連チップ部品を提供することにある。 It is an object of the present invention to suppress the occurrence of cracks that cause characteristic changes and leaks, reduce the stress generated in the multiple capacitors, and reduce the variation in the capacitance of the capacitors. To provide chip parts.
本発明の多連チップ部品は、複数のセラミック層と複数の内部電極とが積層された素子と、該素子の前記内部電極に電気的に接続された外部電極とからなるユニットが複数接続されて設けられた、基板に表面実装される多連チップ部品であって、隣接する前記ユニットの間に空隙部が前記セラミック層の積層方向に形成されていることを特徴とするものである。 In the multiple chip component of the present invention, a plurality of units each composed of an element in which a plurality of ceramic layers and a plurality of internal electrodes are stacked and an external electrode electrically connected to the internal electrode of the element are connected. A multiple chip component that is provided on the surface of a substrate and is provided with a gap formed between adjacent units in the stacking direction of the ceramic layers.
前記空隙部は、前記多連チップ部品の対向する面の間を貫通していることが好ましい。 It is preferable that the said space | gap part has penetrated between the surfaces which the said multiple chip components oppose.
前記多連チップ部品の前記ユニットのうち隣接するユニットとその間に形成された前記空隙部とを、前記隣接するユニットが連なる方向から見たときに、隣接する前記ユニットの前記素子が前記空隙部の内側に位置していることが好ましい。 When the adjacent units among the units of the multiple chip component and the gap formed therebetween are viewed from the direction in which the adjacent units are connected, the elements of the adjacent units are It is preferable that it is located inside.
前記空隙部の前記ユニットの接続部に位置している端が尖っていることが好ましい。 It is preferable that the end of the gap portion located at the connecting portion of the unit is sharp.
前記空隙部の尖った端に対応する前記接続部の外面に溝が形成されていることが好ましい。 It is preferable that a groove is formed on the outer surface of the connection portion corresponding to the sharp end of the gap.
前記空隙部の基板に表面実装される側の端が、前記素子より表面実装される面の近くで、表面実装される面と平行に延設されていることが好ましい。 It is preferable that the end of the gap portion on the surface-mounted side is extended in parallel with the surface-mounted surface near the surface-mounted surface from the element.
前記素子がフィルタ素子であり、該フィルタ素子のそれぞれの内部電極および外部電極で形成されたグランド電極は、それぞれ電気的に独立して形成されていることが好ましい。 It is preferable that the element is a filter element, and the ground electrodes formed by the respective internal electrodes and external electrodes of the filter element are formed electrically independently.
本発明の多連チップ実装基板は、前記多連チップ部品の前記外部電極と基板に形成された電極とが接続されて、前記基板に前記多連チップ部品が表面実装されていることを特徴とする。 The multiple chip mounting substrate of the present invention is characterized in that the external chip of the multiple chip component and an electrode formed on the substrate are connected, and the multiple chip component is surface-mounted on the substrate. To do.
本発明の多連チップ部品によれば、複数のセラミック層と複数の内部電極とが積層された素子と、該素子の前記内部電極に電気的に接続された外部電極とからなるユニットが複数接続されて設けられた、基板に表面実装される多連チップ部品であって、隣接する前記ユニットの間に空隙部が前記セラミック層の積層方向に形成されていることにより、多連チップ部品をプリント基板などの基板に表面実装した後、外部基板がたわんだりして多連チップ部品に応力が加わった場合、セラミック焼結体に生じるクラックは、前記ユニット間の空隙部を通るよう進展するため、クラックが発生しても、各前記ユニットの内部電極が断線して、電気特性に大きな影響が生じることを抑制できる。またクラックを発生させることで、多連チップ部品に生じている応力を低減することができ、応力によって生じる電気特性の変動を低減することができる。 According to the multiple chip component of the present invention, a plurality of units each composed of an element in which a plurality of ceramic layers and a plurality of internal electrodes are stacked and an external electrode electrically connected to the internal electrode of the element are connected. A multi-chip component that is mounted on the surface of the substrate and that is provided on the board, and the multi-chip component is printed by forming a gap between the adjacent units in the stacking direction of the ceramic layers. After surface mounting on a substrate such as a substrate, when an external substrate is bent and stress is applied to the multiple chip component, cracks generated in the ceramic sintered body propagate through the gap between the units, Even if a crack occurs, it is possible to prevent the internal electrode of each unit from being disconnected and greatly affecting the electrical characteristics. In addition, by generating cracks, it is possible to reduce the stress generated in the multiple chip parts, and it is possible to reduce fluctuations in electrical characteristics caused by the stress.
また、前記空隙部は、前記多連チップ部品の対向する面の間を貫通していることにより、本発明の多連チップ部品が表面実装された基板がたわんだりする際に、多連チップ部品内の大きな応力が生じる位置を前記空隙部の周囲にすることができ、クラックの発生位置および進展方向をより正確に制御することができ、前記ユニットの内部電極が断線することを抑制できる。 Further, when the substrate on which the multiple chip component of the present invention is mounted is bent, the gap portion penetrates between the opposing surfaces of the multiple chip component. The position where the large stress is generated can be around the gap, the crack generation position and the propagation direction can be controlled more accurately, and the disconnection of the internal electrode of the unit can be suppressed.
また、前記多連チップ部品の前記ユニットのうち隣接するユニットとその間に形成された前記空隙部とを、前記隣接するユニットが連なる方向から見たときに、隣接する前記ユニットの前記素子が前記空隙部の内側に位置していることにより、クラックが生じた場合の、クラックの進展方向をより正確に制御することができ、クラックが空隙部のない部分に進展する際に、クラックの進展方向が大きく変わっても、前記ユニットの内部電極が断線することを抑制できる。 Further, when the adjacent units among the units of the multiple chip component and the gap formed between them are viewed from the direction in which the adjacent units are connected, the elements of the adjacent units are not in the gap. When the crack is generated, it is possible to more accurately control the direction of progress of the crack when the crack is generated. Even if it changes greatly, it can suppress that the internal electrode of the said unit breaks.
また、前記空隙部の前記ユニットの接続部に位置している端が尖っていることにより、クラックの発生部分をより確実に前記空隙部の端にすることができ、したがって、多連チップ部品に応力が生じてクラックが生じた場合の、クラックの発生位置および進展方向をより正確に制御することができ、前記ユニットの内部電極が断線することを抑制できる。 In addition, since the end of the gap located at the connection portion of the unit is sharp, the cracked portion can be more reliably set as the end of the gap, and therefore, in a multiple chip component. When a stress is generated and a crack is generated, the generation position and direction of the crack can be controlled more accurately, and disconnection of the internal electrode of the unit can be suppressed.
また、前記空隙部の尖った端に対応する前記接続部の外面に溝が形成されていることにより、多連チップ部品外面部から発生知るクラックの位置がより確実に制御できるとともに、クラックが空隙部のない部分に進展する際に、クラックの進展方向が大きく変わっても、前記ユニットの内部電極が断線することを抑制できる。 In addition, since the groove is formed on the outer surface of the connection portion corresponding to the sharp end of the gap portion, the position of the crack that is known from the outer surface portion of the multiple chip part can be controlled more reliably, and the crack Even when the progress direction of a crack changes greatly when progressing to a portion without a portion, it is possible to suppress disconnection of the internal electrode of the unit.
また、前記空隙部の基板に表面実装される側の端が、前記素子より表面実装される面の近くで、表面実装される面と平行に延設されていることにより、クラックが外部電極の端部などのセラミック焼結体の外面部より生じたでも、外面部から多連チップ部品内部に進展するクラックは、素子部に到達する前に、水平に広がった空隙部にあたり、クラックは素子部に進展しないため、より発生した場合であっても、クラックの進展方向を制御することができる。 In addition, since the end of the gap portion on the surface-mounted side is extended in parallel with the surface-mounted surface near the surface-mounted surface from the element, the cracks of the external electrode Even if it occurs from the outer surface of the ceramic sintered body such as the edge, the crack that propagates from the outer surface to the inside of the multiple chip component hits the gap that spreads horizontally before reaching the element, and the crack is the element Therefore, even if it occurs more frequently, the direction of crack propagation can be controlled.
また、前記素子がフィルタ素子であり、該フィルタ素子のそれぞれ内部電極および外部電極で形成されたグランド電極は、それぞれ電気的に独立して形成されていることにより、各フィルタ素子を分断するようなクラックが発生しても、各フィルタ素子のグランド電極および外部電極は実装されているプリント基板に電気的に接続されている状態を保つことができるとともに、グランドが独立していなかった場合に生じるグランドがの接続状態の変動による、フィルタの特性変動が抑制できる。 In addition, the element is a filter element, and the ground electrodes formed by the internal electrode and the external electrode of the filter element are formed independently of each other, so that each filter element is divided. Even if a crack occurs, the ground electrode and external electrode of each filter element can be kept electrically connected to the printed circuit board on which they are mounted, and the ground that occurs when the ground is not independent The fluctuation of the filter characteristics due to the fluctuation of the connection state can be suppressed.
本発明の多連チップ実装基板は、前記多連チップ部品の前記外部電極と基板に形成された電極とが接続されて、前記基板に前記多連チップ部品が表面実装されていることにより、基板がたわんで多連チップ部品に応力が加わった場合、セラミック焼結体に生じるクラックは、前記ユニット間の空隙部を通るよう進展するため、クラックが発生しても、各前記ユニットの内部電極が断線して、電気特性に大きな影響が生じることを抑制できる。 In the multiple chip mounting substrate of the present invention, the external chip of the multiple chip component is connected to the electrode formed on the substrate, and the multiple chip component is surface-mounted on the substrate. When stress is applied to the multiple chip parts due to bending, the cracks generated in the ceramic sintered body progress through the gaps between the units, so even if cracks occur, the internal electrodes of each unit It can suppress that a disconnection and a big influence on an electrical property arise.
本発明を添付図面に基づいて説明する。 The present invention will be described with reference to the accompanying drawings.
図5は本発明の多連チップ部品の概略斜視図であり、図14は多連チップ部品が基板に表面実装された多連チップ実装基板の一部の概略斜視図である。 FIG. 5 is a schematic perspective view of the multiple chip component of the present invention, and FIG. 14 is a schematic perspective view of a part of the multiple chip mounting substrate having the multiple chip component surface-mounted on the substrate.
多連チップ部品90は、セラミック焼結体46に外部電極47a〜50aおよび47b〜50bが形成されている。外部電極47a〜50aおよび47b〜50bは、基板91に形成された電極47dに、半田や導電性樹脂などの接続導体47eで接続されることにより、多連チップ部品90は基板91に表面実装される。
In the
図7(a)は、図5の多連チップ部品76のA−A’線に添う断面図である。多連チップ部品90はセラミック層1、23、27と内部電極2〜5が積層されているており、セラミック層9と内部電極2により素子33が形成されている。多連チップ部品90には、同様に素子34〜36が形成されている。素子33〜36としては、例えば、コンデンサ、コイル、ノイズフィルタ、ハイパスフィルタおよびローパスフィルタなどが例示できる。このような素子を形成するために、複数の内部電極2および10などの間の層間を電気的に接続するためにビアホール導体を設けてもよい。
FIG. 7A is a cross-sectional view taken along the line A-A ′ of the multiple chip part 76 of FIG. 5. In the
素子33の内部電極の一部は外部電極77aおよび77bに接続されており、外部電極47aおよび47bを基板の電極と接続することにより、基板は素子33の電気特性を利用することができる。このよう内部電極2、セラミック層1からなる素子33と、外部電極47aおよび47bとを合わせて電気的機能が実現できる集まりをユニットと呼ぶ。多連チップ部品90には4つのユニットが接続されて設けられ、各ユニットの間には空隙部30〜32が形成されている。空隙部30〜32は多連チップ部品90はセラミック層の積層方向に形成されている。これはまた、空隙部30〜32が基板に表面実装される面に垂直に形成されているということである。
Some of the internal electrodes of the
基板は、使用環境からさまざまな力を受ける。例えば、振動、落下による衝撃、熱膨張率の異なる材料の筐体に実装されている場合の熱応力などである。基板がプリント回路基板などの場合変形しやすいため、これらにより、基板がたわんで基板に表面実装されている多連チップ部品90に応力が加わる。また、基板がセラミック回路基板などの場合変形しにくいため、衝撃がそのまま基板に表面実装されている多連チップ部品90に加わる。
The substrate receives various forces from the usage environment. For example, vibration, impact due to dropping, and thermal stress when mounted on a housing made of a material having a different coefficient of thermal expansion. Since the substrate is easily deformed when it is a printed circuit board or the like, the substrate is bent and stress is applied to the
基板から、多連チップ部品90に力が加わると多連チップ部品にクラックが生じて、内部電極2が切断されると素子の電気特性が損なわれることがある。その際空隙部30〜32があるためにセラミック焼結体に生じるクラックは、前記ユニット間の空隙部を通るよう進展するため、クラックが発生しても、各前記ユニットの内部電極が断線して、電気特性に大きな影響が生じることを抑制できる。また、クラックを発生させることで、多連チップ部品に生じている応力を低減することができ、応力によって生じる電気特性の変動を低減することができる。
When force is applied to the
図8(a)および(b)は、本発明の他の実施形態を示す概略斜視図である。図8(a)では、セラミック焼結体446の実装面に垂直な対向する面446a〜446bの間を貫通する空隙部430〜432が形成されている。表面実装された基板がたわんだりする際に、多連チップ部品内の大きな応力が生じる位置を前記空隙部の周囲にすることができ、クラックの発生位置および進展方向をより正確に制御することができ、前記ユニットの内部電極2〜5が断線することを抑制できる。図8(b)に示すように、貫通する空隙部530〜532を、実装面に平行な対向する面546c〜546dの間を貫通するように形成してもよい。
FIGS. 8A and 8B are schematic perspective views showing another embodiment of the present invention. In FIG. 8A,
図9は、本発明の他の実施形態を示す断面図である。空隙部130〜132のユニットの接続部に位置している端に尖っている尖部137〜139が形成されている。尖部の角度は鋭角である方がクラックが生じやすくなるので好ましいが、鈍角であってもかまわない。また、図では空隙部130〜132の両端に尖部が形成されているが、一方の端だけに形成してもよい。空隙部130〜132の端の尖部137〜139が尖っていることにより、クラックの発生部分をより確実に前記空隙部の端にすることができ、したがって、多連チップ部品に応力が生じてクラックが生じた場合の、クラックの発生位置および進展方向をより正確に制御することができ、ユニットの内部電極102〜105が断線することを抑制できる。
FIG. 9 is a cross-sectional view showing another embodiment of the present invention.
図10は、本発明の他の実施形態を示す断面図である。空隙部230〜232の端に尖っている尖部237〜239が形成されていとともに、尖部237〜239に対応する位置の、セラミック焼結体446の外面に溝243〜245が形成されていることにより、多連チップ部品外面部から発生知るクラックの位置がより確実に制御できるとともに、クラックが空隙部のない部分に進展する際に、クラックの進展方向が大きく変わっても、ユニットの内部電極202〜205が断線することを抑制できる。
FIG. 10 is a cross-sectional view showing another embodiment of the present invention.
図11は、本発明の他の実施形態を示す断面図である。また、空隙部330〜332の基板に表面実装される側の、素子333〜336より表面実装される面の近くで、空隙部330〜332が表面実装される面と平行に延設されて延設部337〜339が形成されている。この部分は、多連チップ部品の上下逆に実装しても電気特性が変わらないタイプであれば、空隙部330〜332の上下の両方形成するのが好ましく、多連チップ部品が実装する方向により電気特性が変わるタイプであれば、表面実装される面に近い側に形成すればよい。これにより、クラックが外部電極の端部などの実装面側のセラミック焼結体の外面部より生じた場合でも、外面部から多連チップ部品内部に進展するクラックは、素子部に到達する前に、水平に延設された延設部337〜339にあたり、クラックは素子部に進展しないため、クラックが発生した場合であっても、クラックの進展方向をより制御することができる。
FIG. 11 is a cross-sectional view showing another embodiment of the present invention. Further, the
図12は、本発明の他の実施形態を示す概略斜視図である。前記素子がフィルタ素子であり、各該フィルタ素子の内部電極および外部電極647c〜650cで形成されたグランド電極は、それぞれ電気的に独立して形成されていることにより、各フィルタ素子を分断するようなクラックが発生しても、各フィルタ素子のグランド電極および外部電極は実装されているプリント基板に電気的に接続されている状態を保つことができるとともに、グランドが独立していなかった場合に生じるグランドがの接続状態の変動による、フィルタの特性変動が抑制できる。
FIG. 12 is a schematic perspective view showing another embodiment of the present invention. The element is a filter element, and the ground electrode formed by the internal electrode and the
以下に本発明の多連チップ部品の製造方法を説明する。 The method for manufacturing the multiple chip component of the present invention will be described below.
まず、図1(a)および(b)に示すように、矩形のセラミックグリーンシート1、2を用意する。セラミックグリーンシート1、2は、例えばチタン酸バリウム系セラミック粉末のような誘電体セラミック粉末を公知慣用のバインダおよび有機溶媒と混練することにより得られたスラリーを、ドクターブレード法等の適宜のシート成型法により成型し、打ち抜くことにより得られる。
First, as shown in FIGS. 1A and 1B, rectangular ceramic
セラミックグリーンシート1の上面には、一方端縁1aから他方端縁1bに向かって、ただし他方端縁1bには至らないように矩形の内部電極2〜5が導電ペーストを印刷することにより形成されている。また、内部電極2〜5間のセラミックグリーンシート部分には、内部電極2〜5が延びる方向と平行に一方端縁1aから他方端縁1bまで細長い貫通孔6〜8が形成されている、同様に、セラミックスグリーンシート2の上面においても、一方端縁9aから他方端縁9bに向かって延びる矩形の内部電極10〜13が形成されており、内部電極10〜13間のセラミックグリーンシート部分に貫通孔14〜16が形成されている。なお、内部電極2〜5、10〜13は、めっき、スパッタリング等の薄膜形成方法により形成されるものであってもよい。
On the upper surface of the ceramic
次に、上記セラミックグリーンシート1、9の各貫通孔6〜8、14〜16に、後で行われる焼成に際して飛散し得る材料、例えばカーボン粉末とバインダとを含有してなるカーボンペーストが充填される。図2(a)および(b)では、この貫通孔6〜8、14〜16に充填されたカーボンペースト層17〜22が、その輪郭を破線で示すように描かれている。
Next, the through
また、図3に示すように、矩形のセラミックグリーンシート23を用意する。セラミックグリーンシート23には、セラミックグリーンシート1、2と同様に一方端縁23aから他方端縁23bまで細長い貫通孔が形成されている。この貫通孔を後で行われる焼成に際して飛散し得る材料、例えばカーボンペーストで充填される。図3には、この貫通孔に充填されたカーボンペースト層24〜26が、その輪郭を破線で示すように描かれている。
Moreover, as shown in FIG. 3, a rectangular ceramic
次に、セラミックグリーンシート1、9を、それぞれ複数枚用意し、交互に図2(a)、(b)に示した向きのまま積層し、図4に略図的に示すように、その上方および下方に適宜の枚数のセラミックグリーンシート23を積層し、更にその上方および下方に適宜の枚数の無地のセラミックグリーンシート27を積層し、厚み方向に圧着することにより、図5に示す積層体28が得られる。この積層体28を焼成することにより、図5に示す焼結体29が得られる。焼結体29においては、上述のセラミックグリーンシート1、9、23に形成されていたカーボンペースト層17〜22、24〜26が焼成の際に飛散することにより、破線で示す空隙部30〜32が構成される。
Next, a plurality of ceramic
また、図5のA−A線に沿う断面図である図7から明らかなように、焼結体46内においては、内部電極2が重なり合うことにより構成された第1のコンデンサ素子33、内部電極3が重なり合うことにより構成された第2のコンデンサ素子34、内部電極4が重なり合うことにより構成された第3のコンデンサ素子35、内部電極5が重なり合うことにより構成された第4のコンデンサ素子36が構成されている。そして、第1〜第4のコンデンサ素子33〜36間に、上述した空隙部30〜32が形成されている。
Further, as apparent from FIG. 7 which is a cross-sectional view taken along the line AA of FIG. 5, in the
なお、ここでは空隙部はカーボンペースト層が焼成の際に飛散することで形成されたが、貫通孔6〜8、14〜16やセラミックグリーンシート23の貫通孔はセラミックグリーンシート積層後に適宜の型で打ち抜くことで形成してもよい。また、グリーンシート1、9、23を積層し、これとは別に上部および下部のグリーンシート27を積層し、これら3つの積層体を積層してよい。このようにすることにより、すべてのグリーンシートの接合部に積層する圧力が加わり、グリーンシートが接合される。
In addition, although the space | gap part was formed when the carbon paste layer scattered in the case of baking here, the through-holes 6-8, 14-16, and the through-hole of the ceramic
また、図8に示すように、空隙部430〜432、あるいは、空隙部530〜532を形成するには上述の方法において貫通孔の位置や大きさを変更すればよい
また、図9に示すような、空隙部130〜132の端に尖部137〜139を形成するには、例えばセラミックグリーンシート123に形成するカーボンペースト層24〜26の幅を、表面に近づくにしたがって漸近的に小さくしていくことで形成することができる。また、セラミックグリーンシートを型で打ち抜いて空隙部を作製する場合には、尖部を含んだ型を使用することで尖部を形成することができる。また、先の尖った刃をグリーンシート123に押し付ければよいこれ以降に示す発明の形態についても、同様の方法で空隙部および尖部を形成するものとする。
Further, as shown in FIG. 8, in order to form the
また図10に示すように、空隙部230〜232に形成された尖部237〜239に向かい合うように、焼結体246の外面に溝243〜245が形成されていることが望ましい。これは尖部237〜239と溝243〜245が向かい合っていることで、この部分にクラックが発生しやすくすることができ、クラックの発生によって応力を開放することで他の部分にクラックが発生することを防ぐことができるためである。この溝は尖部237〜239と同様な方法で形成することができる。
Further, as shown in FIG. 10, it is desirable that
また、図11に示すような、表面実装される側の空隙部330〜332は、前記素子より表面実装される面の近くで表面実装される面と平行に広がっている部分337〜339を形成するには上述の貫通孔の大きさを変えればよい。
Further, as shown in FIG. 11, the
続いて、各コンデンサ素子33〜36を外部と電気的に接続するための第1、第2の外部電極47a、47b〜50a、50bが、焼結体46の端面46a、46bに適宜の電極形成方法により形成される。第1、第2の外部電極47a〜50bの形成は、導電ペーストを塗布し、焼き付けることにより、あるいはめっきもしくはスパッタリング等の適宜の導電膜形成方法により行うことができる。この各コンデンサ素子と各コンデンサ素子と電気的に接続されている外部電極とを合わせてコンデンサユニットという。例えば、1つのコンデンサユニットはコンデンサ素子33と外部電極47a、47bとを合わせたものである。
Subsequently, first and second
なお、上述の説明では内部電極はコンデンサの形状であったが、フィルタ素子を形成する場合には内部電極の形状は変化してよい。また、内部電極同士を積層方向に電気的に接続するためのビアホールがセラミック積層体内に形成されていてよい。 In the above description, the internal electrode has the shape of a capacitor. However, when forming a filter element, the shape of the internal electrode may be changed. Also, via holes for electrically connecting the internal electrodes in the stacking direction may be formed in the ceramic stack.
また、フィルタ素子であった場合には、図12に示すように、各フィルタ素子の内部電極のグランド部分と電気的に接続されたグランド電極47c、48c、49c、50cがフィルタ素子毎に独立して形成されていることが望ましい。これにより、各フィルタユニットを分断するような亀裂が発生した場合でも、グランド電極47c、48c、49c、50cとプリント基板の電気的接続は保つことができ、フィルタとしての特性を維持することができる。 In the case of a filter element, as shown in FIG. 12, ground electrodes 47c, 48c, 49c, 50c electrically connected to the ground portion of the internal electrode of each filter element are independent for each filter element. It is desirable to be formed. Thereby, even when a crack that divides each filter unit occurs, the electrical connection between the ground electrodes 47c, 48c, 49c, and 50c and the printed circuit board can be maintained, and the characteristics as a filter can be maintained. .
多連チップ部品として図5に示す多連コンデンサを作製した。 A multiple capacitor shown in FIG. 5 was produced as a multiple chip component.
多連コンデンサでは、セラミック焼結体は、例えば400層のセラミック層が積層して構成されている。セラミックグリーンシートの材質としては、チタン酸バリウム等の誘電体セラミックス、アルミナなどの絶縁性セラミックス、ガラス成分に絶縁性セラミックスを含有するガラス−セラミックスなどが例示できる。またセラミック層の間にはコンデンサ素子を形成するための内部電極が構成されている。内部電極の材質としては、AgもしくはAg−Pdなどを含有する導電ペーストが例示できるが、他の部材であってもよい。 In the multiple capacitor, the ceramic sintered body is configured by laminating, for example, 400 ceramic layers. Examples of the material of the ceramic green sheet include dielectric ceramics such as barium titanate, insulating ceramics such as alumina, and glass-ceramics containing insulating ceramics in a glass component. An internal electrode for forming a capacitor element is formed between the ceramic layers. Examples of the material of the internal electrode include a conductive paste containing Ag or Ag—Pd, but may be other members.
本実施例の多連コンデンサでは、図7(a)に示すように4つのコンデンサ素子33〜36間に空隙部30〜32が形成されている。空隙部30〜32の形成方法は、空隙部としたい部分にカーボンペーストを充填し、焼成時に飛散させることで形成した。
In the multiple capacitor of this embodiment,
本実施例で作製した多連コンデンサのサイズは、2mm×1.2mm×1.2mmである。また、空隙部のサイズを図7(b)のc、dで表す。cが0.1mmである。 The size of the multiple capacitor produced in this example is 2 mm × 1.2 mm × 1.2 mm. Further, the size of the gap is represented by c and d in FIG. c is 0.1 mm.
本実施例では、空隙部のサイズおよび空隙部の端の尖部の形成位置を変化させた多連コンデンサを作製し、該多連コンデンサをプリント基板にはんだを介して接合し、破壊試験を行い該多連コンデンサに発生するクラックの状態を確認した。試験条件および試験結果を表1に示す。試験条件1は図18に示す従来形状の多連コンデンサである。作製した本発明の多連コンデンサの空隙部および尖部の形状としては、dの値を試験条件2では0.1mmとし、試験条件3〜5では0.0mmとして空隙部30〜32を焼結体46の端面46a、46bまで貫通させる。また、試験条件2、3では空隙部30〜32に尖部は設けないが、試験条件4では図9に示すように空隙部130〜132の端に尖部137〜139を設ける。また、試験条件5では、図10に示すように尖部137〜139を設ける他、尖部137〜169に向かい合うように焼結体246の外面に尖部243〜24572を設ける。また、試験条件6では図11のeの値を0.1mmとした。試験条件1〜6の試料はそれぞれ20個ずつ作製した。
In this example, a multiple capacitor with the size of the gap portion and the formation position of the tip of the gap portion changed was produced, and the multiple capacitor was joined to a printed circuit board via solder, and a destructive test was performed. The state of cracks generated in the multiple capacitor was confirmed. Test conditions and test results are shown in Table 1.
作製した多連コンデンサを厚みが1.0mmのプリント基板69にはんだを介して接合し、その後、図13に示すようにプリント基板に45.0mmの間隔で支点となる治具70を設け、基板の多連コンデンサが実装されていない側から曲率半径1.8mmの治具71を用いて5mm/分の速度で2.0mm押し、基板を上方向に凸に反らせる破壊試験を行った。試験結果を表1に示す。なお、多連コンデンサ内の全て(4つ)のコンデンサの容量変化が全て5%以下であるものを良品とした。
表1に示すように、本発明の範囲外である空隙部のない試料No.1は空隙部がないため、クラックが発生したものは13個であった。そして、クラックが発生したものは全て電極端部よりクラックが発生しており、クラックは内部電極に到達していていたので、5%以上の容量変化あるいはショートとなった。したがって、試験後に良品であったのは、クラックの発生しなかった7個であった。 As shown in Table 1, sample no. Since 1 had no voids, 13 cracks occurred. All of the cracks were generated from the end portions of the electrodes, and the cracks reached the internal electrodes, resulting in a capacity change of 5% or more or a short circuit. Therefore, seven products that were non-defective after the test were not cracked.
空隙部のある試料No.2では、クラックは電極端部だけでなく、クラックが発生したものは18個であった。18個中10個のクラックは空隙部端部より発生しており、クラックは内部電極に到達しておらず、5%以上の容量の変化はなかった。そして、18個中8個のクラックは電極端部よりクラックが発生しており、クラックは内部電極に到達していていたので、5%以上の容量変化あるいはショートとなった。したがって、試験後に良品であったのは、クラックの発生しなかった2個と空隙部で割れた10個の合計12個であった。 Sample No. with voids. In No. 2, 18 cracks occurred not only at the electrode end but also cracks. Ten of the 18 cracks occurred from the end of the gap, and the crack did not reach the internal electrode, and the capacity did not change by 5% or more. Of the 18 cracks, 8 cracks were generated from the end of the electrode, and the crack had reached the internal electrode, resulting in a capacity change of 5% or more or a short circuit. Therefore, it was a non-defective product after the test, that is, a total of 12 pieces, 2 pieces with no cracks and 10 pieces cracked at the gaps.
試料No.3より試料No.4、試料No.4より試料No.5あるいは6となるに従い、空隙部端部からクラックが発生する確率は大きくなり、試料No.5および6では100%の確率で空隙部端部よりクラックが発生しており、試験後は全てが良品となった。
Sample No. From
また、試料No.1について、クラックが発生しなかった試料についてプリント基板69にたわみを印加した状態で静電容量を測定したところ、たわみを印加する前と比較して静電容量が1〜2%程度低下した。これはコンデンサを構成するセラミックスが強誘電体であるため、プリント基板69をたわませることで多連コンデンサに生じた応力によって誘電率が変化したためである。これに対して、試料No.5および6について、同様にプリント基板69にたわみを印加した状態で測定したところ、たわみを印加する前と比較して静電容量の変化は0.2%以下であった。これは試料No.5および6では全て空隙部端部より生じたクラックで各コンデンサ素子が分断されており、プリント基板がたわんでもコンデンサ素子に生じる応力は試料No.1と比べて小さいためである。 Sample No. For No. 1, when the capacitance was measured for a sample in which no crack was generated while the deflection was applied to the printed circuit board 69, the capacitance was reduced by about 1 to 2% compared to before the deflection was applied. This is because the dielectric constant is changed by the stress generated in the multiple capacitor by bending the printed circuit board 69 because the ceramic constituting the capacitor is a ferroelectric. In contrast, sample no. As for 5 and 6, similarly, when the deflection was applied to the printed circuit board 69, the change in capacitance was 0.2% or less as compared to before applying the deflection. This is sample no. In each of Nos. 5 and 6, each capacitor element is divided by a crack generated from the end of the gap. This is because it is smaller than 1.
グランドが素子毎に分離された多連フィルタを作製し、プリント基板にはんだを介して接合し、プリント基板をたわませるたわみ試験を行った。またグランドが素子毎に分離されていない、従来のグランド形状の多連フィルタについても同様にはんだを介してプリント基板に接合し、たわみ試験を行った。その結果、グランドが素子毎に分離された多連フィルタについては、プリント基板のたわみにより応力が発生し、クラックが生じた場合であっても、各素子を分断するようにクラックが生じた場合には特性の変化は略なかった。しかしグランドが素子毎に分離していない、従来形状の多連フィルタについては、クラックによりプリント基板のグランドとの接合が維持されていないフィルタ素子が発生するため、クラックが発生した場合には素子によっては特性が大きく変化したものがあった。 A multiple filter in which the ground was separated for each element was manufactured, joined to the printed circuit board via solder, and a bending test was performed to bend the printed circuit board. Further, a conventional ground-shaped multiple filter in which the ground is not separated for each element was similarly joined to a printed circuit board through solder and subjected to a deflection test. As a result, for multiple filters in which the ground is separated for each element, even if a stress occurs due to the deflection of the printed circuit board and a crack occurs, if a crack occurs so as to divide each element There was almost no change in properties. However, in the case of a conventional multiple filter in which the ground is not separated for each element, a filter element in which the bond with the ground of the printed circuit board is not maintained due to the crack is generated. There was a thing whose characteristics changed greatly.
1・・・セラミックグリーンシート
1a、1b・・・セラミックグリーンシート1の端部
2〜5・・・内部電極
6〜8・・・貫通孔
9・・・セラミックグリーンシート
9a、9b・・・セラミックグリーンシート9の端部
10〜13・・・内部電極
14〜16・・・貫通孔
17〜22・・・カーボンペースト
23・・・セラミックグリーンシート
23a、23b・・・セラミックグリーンシート1の端部
24〜26・・・カーボンペースト
27・・・セラミックグリーンシート
30〜32・・・空隙部
33〜36・・・素子
46・・・焼結体
47a〜50a・・・端子電極
47b〜50b・・・端子電極
47d・・・基板の電極
73・・・プリント基板
74・・・破壊試験においてプリント基板の支点となる治具
75・・・破壊試験においてプリント基板にたわみを印加する治具
90・・・多連チップ部品
91・・・基板
92・・・多連チップ実装基板
137〜139・・・空隙部の端
243〜245・・・焼結体外面の溝
337〜339・・・延設部
647c〜650c・・・グランド電極
DESCRIPTION OF
Claims (8)
The external chip of the multiple chip component according to claim 1 is connected to an electrode formed on a substrate, and the multiple chip component is surface-mounted on the substrate. Multiple chip mounting board.
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