JP2008108404A - Integrated semiconductor circuit - Google Patents
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Abstract
Description
この発明は半導体集積回路装置に係わり、特に、メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a transistor for connecting a memory cell and a sense amplifier.
メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置は、例えば、特許文献1等に記載されている。
A semiconductor integrated circuit device having a transistor for connecting a memory cell and a sense amplifier is described in, for example,
このトランジスタはトランスファゲート、又はファイティ(φt)ゲートと呼ばれる。φtゲートは、ビット線対間の微小電位差(セルデータ)をセンスアンプにより差動増幅するときにオフさせる。これにより、センスアンプの増幅ノード対はビット線対から切り離され、センスアンプの増幅ノードの容量が軽くなり、差動増幅の高速化を実現できる。 This transistor is called a transfer gate or a fight (φt) gate. The φt gate is turned off when a minute potential difference (cell data) between the bit line pair is differentially amplified by the sense amplifier. As a result, the amplification node pair of the sense amplifier is disconnected from the bit line pair, the capacitance of the amplification node of the sense amplifier is reduced, and the differential amplification can be speeded up.
φtゲートを制御する制御信号は、半導体集積回路装置のアクセス中、例えば、次のような電位変化をする。 The control signal for controlling the φt gate changes, for example, as follows during access of the semiconductor integrated circuit device.
<増幅セルデータ転送時:データリフレッシュ又はデータリストア>
高電位(電位V1)
<セルデータ差動増幅時:データセンス>
低電位(電位V3)
<セルデータ転送時:データリード>
高電位と低電位との中間の電位(電位V2)
動作の順番は、例えば、次の通りである。
<Amplified cell data transfer: Data refresh or data restore>
High potential (potential V1)
<Differential amplification of cell data: Data sense>
Low potential (potential V3)
<When cell data is transferred: Data read>
An intermediate potential between the high potential and the low potential (potential V2)
The order of operations is, for example, as follows.
制御信号を中間の電位V2として、メモリセルからビット線対に読み出された微小電位差を、ビット線対から増幅ノード対へトランジスタ対を介して転送する(データリード)。 The control signal is set to an intermediate potential V2, and a minute potential difference read from the memory cell to the bit line pair is transferred from the bit line pair to the amplification node pair via the transistor pair (data read).
次に、制御信号を低電位V3として、増幅ノード対とビット線対とをトランジスタ対によって遮断する。遮断した状態で、センスアンプにより増幅ノード対に転送された微小電位差を差動増幅する(データセンス)。 Next, the control signal is set to the low potential V3, and the amplification node pair and the bit line pair are blocked by the transistor pair. In the blocked state, the minute potential difference transferred to the amplification node pair by the sense amplifier is differentially amplified (data sense).
次に、制御信号を高電位V1として、センスアンプで増幅されたデータを増幅ノード対からビット線対へトランジスタ対を介して転送し、ワード線によって選択されたメモリセルにデータを書き込む、あるいはデータを書き戻す。 Next, the control signal is set to the high potential V1, the data amplified by the sense amplifier is transferred from the amplification node pair to the bit line pair through the transistor pair, and the data is written to the memory cell selected by the word line, or the data Write back.
φtゲートを制御する制御信号は、上記の電位変化を、半導体集積回路装置のアクセス中、常時繰り返す。このため、φtゲートを有する半導体集積回路装置は電流消費が大きく、その低消費電力化が妨げられている。
この発明は、メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる半導体集積回路装置を提供する。 The present invention provides a semiconductor integrated circuit device that can promote low power consumption while having a transistor that connects a memory cell and a sense amplifier.
この発明の第1態様に係る半導体集積回路装置は、メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、カラム動作を必要としないときに前記制御信号の動作を止める。 The semiconductor integrated circuit device according to the first aspect of the present invention is a semiconductor integrated circuit device that operates a control signal of a transistor that connects a memory cell and a sense amplifier during an access, and does not require a column operation. The operation of the control signal is stopped.
この発明の第2態様に係る半導体集積回路装置は、メモリセルが集積されたメモリセルアレイと、前記メモリセルに接続されたビット線対と、センスアンプと、前記センスアンプに接続された増幅ノード対と、前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、前記トランジスタ対を制御する制御信号を生成する制御回路と、を具備し、前記制御回路は、カラム動作時に前記制御信号をクロッキングさせ、カラム動作時以外の動作時に前記制御信号をクロッキングさせない。 A semiconductor integrated circuit device according to a second aspect of the present invention includes a memory cell array in which memory cells are integrated, a bit line pair connected to the memory cell, a sense amplifier, and an amplification node pair connected to the sense amplifier. A transistor pair that connects the bit line pair and the amplification node pair, and a control circuit that generates a control signal for controlling the transistor pair, and the control circuit outputs the control signal during column operation. Clocking is performed, and the control signal is not clocked during an operation other than the column operation.
この発明の第3態様に係る半導体集積回路装置は、メモリセルが集積されたメモリセルアレイと、前記メモリセルに接続されたビット線対と、センスアンプと、前記センスアンプに接続された増幅ノード対と、前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、前記トランジスタ対を制御する制御信号を、この制御回路をイネーブル/ディセーブルする信号、前記制御信号の電位を高電位に制御する信号、及び前記制御信号の電位を低電位に制御する信号の論理に基づいて生成する制御回路と、前記制御信号の電位を低電位に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と、を具備する。 A semiconductor integrated circuit device according to a third aspect of the present invention includes a memory cell array in which memory cells are integrated, a bit line pair connected to the memory cell, a sense amplifier, and an amplification node pair connected to the sense amplifier. A transistor pair for connecting the bit line pair and the amplification node pair, a control signal for controlling the transistor pair, a signal for enabling / disabling the control circuit, and controlling the potential of the control signal to a high potential And a control circuit that generates a signal based on the logic of a signal that controls the potential of the control signal to a low potential, a signal that controls the potential of the control signal to a low potential, a signal that instructs column operation, and a column And a signal generation circuit that generates based on the logic of a signal that instructs an operation other than the operation.
この発明は、メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる半導体集積回路装置を提供できる。 The present invention can provide a semiconductor integrated circuit device that can promote low power consumption while having a transistor for connecting a memory cell and a sense amplifier.
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
一実施形態では、メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置の一例としてダイナミック型の半導体メモリセルを有する半導体集積回路装置、例えば、DRAM、擬似SRAM(pseudo SRAM)を示すが、この発明はダイナミック型の半導体メモリセルを有する半導体集積回路装置に限って適用されるものではなく、メモリセルとセンスアンプとを接続するトランジスタを有する半導体集積回路装置であれば適用することが可能である。 In one embodiment, a semiconductor integrated circuit device having a dynamic type semiconductor memory cell, for example, a DRAM or a pseudo SRAM is shown as an example of a semiconductor integrated circuit device having a transistor connecting a memory cell and a sense amplifier. The present invention is not limited to a semiconductor integrated circuit device having a dynamic semiconductor memory cell, but can be applied to any semiconductor integrated circuit device having a transistor for connecting a memory cell and a sense amplifier. It is.
図1はこの発明の一実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図2は図1に示すメモリセルアレイ1及びセンスアンプ2の周辺の一構成例を示すブロック図である。
FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit device according to an embodiment of the present invention. FIG. 2 is a block diagram showing a configuration example of the periphery of the
図1及び図2に示すように、一実施形態に係る半導体集積回路装置は、メモリセル1が集積されたメモリセルアレイと、メモリセル1に接続されたビット線対B、/Bと、センスアンプ2と、センスアンプ2に接続された増幅ノード対C、/Cと、ビット線対B、/Bと増幅ノード対C、/Cとを接続するトランジスタ対3と、トランジスタ対3を制御する制御信号Aを生成する制御回路4とを具備する。
As shown in FIGS. 1 and 2, a semiconductor integrated circuit device according to an embodiment includes a memory cell array in which
さらに、図1に示すように、一実施形態に係る半導体集積回路装置のセンスアンプは、両隣のメモリセルアレイどうしで共有する、いわゆるシェアード型センスアンプである。シェアード型センスアンプを持つ半導体集積回路装置の一例を図3Aに示す。 Further, as shown in FIG. 1, the sense amplifier of the semiconductor integrated circuit device according to one embodiment is a so-called shared sense amplifier that is shared between the adjacent memory cell arrays. An example of a semiconductor integrated circuit device having a shared sense amplifier is shown in FIG. 3A.
図3Aに示すように、シェアード型センスアンプを持つ半導体集積回路装置は、第1のメモリセル(1L)が集積された第1のメモリセルアレイ(L1、又はL2)と、第2のメモリセル(1R)が集積された第2のメモリセルアレイ(R1)と、第1のメモリセル(1L)に接続された第1のビット線対(BL、/BL)と、第2のメモリセル(1R)に接続された第2のビット線対(BR、/BR)と、センスアンプ(2-1、又は2-2)と、センスアンプ(2-1、又は2-2)に接続された増幅ノード対(C1、/C1、又はC2、/C2)と、第1のビット線対(BL、/BL)と増幅ノード対(C1、/C1、又はC2、/C2)とを接続する第1のトランジスタ対(3L1、又は3L2)と、第2のビット線対(BR、/BR)と増幅ノード対(C1、/C1、又はC2、/C2)とを接続する第2のトランジスタ対(3R1、又は3R2)と、第1のトランジスタ対(3L1、又は3L2)を制御する第1の制御信号(AL1、又はAL2)及び第2のトランジスタ対(3R1、又は3R2)を制御する第2の制御信号(AR1、又はAR2)を生成する制御回路(4-1、又は4-2)と、を具備する。 As shown in FIG. 3A, a semiconductor integrated circuit device having a shared sense amplifier includes a first memory cell array (L1 or L2) in which first memory cells (1L) are integrated, and a second memory cell ( 1R) integrated second memory cell array (R1), first bit line pair (BL, / BL) connected to first memory cell (1L), and second memory cell (1R) Amplifying node connected to second bit line pair (BR, / BR) connected to, sense amplifier (2-1, 2-2), and sense amplifier (2-1, 2-2) The first pair that connects the pair (C1, / C1, or C2, / C2), the first bit line pair (BL, / BL), and the amplification node pair (C1, / C1, or C2, / C2) Transistor pair (3L1 or 3L2), second bit line pair (BR, / BR) and amplification node (C1, / C1, or C2, / C2) connecting the second transistor pair (3R1, or 3R2) and the first control signal (AL1) for controlling the first transistor pair (3L1, or 3L2) Or AL2) and a control circuit (4-1 or 4-2) for generating a second control signal (AR1 or AR2) for controlling the second transistor pair (3R1 or 3R2). .
シェアード型センスアンプを有する半導体集積回路装置は、左側メモリセルアレイ(例えば、L1)及び右側メモリセルアレイ(例えば、R1)のうち、アクセスされていない方を、第1の制御信号(例えば、AL1)又は第2の制御信号(例えば、AR1)を利用して、共有された増幅ノード対C1、/C1から切り離す。アクセスされている方は、第1の制御信号(例えば、AL1)又は第2の制御信号(例えば、AR1)を利用して、後述するように、図2に示す半導体集積回路装置と同様に制御される。 A semiconductor integrated circuit device having a shared sense amplifier has a first control signal (for example, AL1) or a left memory cell array (for example, L1) and a right memory cell array (for example, R1) that is not accessed. The second control signal (for example, AR1) is used to disconnect from the shared amplification node pair C1, / C1. The accessed person uses the first control signal (for example, AL1) or the second control signal (for example, AR1) to control the same as the semiconductor integrated circuit device shown in FIG. Is done.
なお、実施形態は、シェアード型センスアンプを持つ半導体集積回路装置に限られるものではない。 The embodiment is not limited to a semiconductor integrated circuit device having a shared sense amplifier.
また、図3Bにセンスアンプの例を示し、図3Cにメモリセルの例を示す。 FIG. 3B shows an example of a sense amplifier, and FIG. 3C shows an example of a memory cell.
図3Bに示すように、センスアンプの一例は、増幅ノードCと増幅ノード/Cとの間の電位差を差動増幅する差動増幅回路である。本例の差動増幅回路は、増幅ノードCと増幅ノード/Cとの間に接続されたラッチ回路である。シェアード型センスアンプも、図3Bに示すセンスアンプが使用される。 As shown in FIG. 3B, an example of the sense amplifier is a differential amplifier circuit that differentially amplifies the potential difference between the amplification node C and the amplification node / C. The differential amplifier circuit of this example is a latch circuit connected between the amplification node C and the amplification node / C. As the shared sense amplifier, the sense amplifier shown in FIG. 3B is used.
図3Cに示すように、メモリセルの一例は、ダイナミック型のメモリセルである。ゲートをワード線に接続し、電流通路の一端をビット線B(又は/B)に接続したスイッチングトランジスタと、一方の電極をスイッチングトランジスタの電流通路の他端に接続し、他方の電極に接地電位と電源電位との中間の電位VPLを受けるキャパシタとを含む。 As shown in FIG. 3C, an example of the memory cell is a dynamic memory cell. A switching transistor in which the gate is connected to the word line and one end of the current path is connected to the bit line B (or / B), one electrode is connected to the other end of the current path of the switching transistor, and the other electrode is grounded. And a capacitor receiving a potential VPL intermediate between the power supply potential.
一実施形態に係る半導体集積回路装置の制御回路4は、カラム動作時に制御信号Aをクロッキングさせ、カラム動作時以外の動作時に制御信号Aをクロッキングさせない。
The
クロッキングとは、ビット線対B、/B間の微小電位差をセンスアンプ2により差動増幅するときに、増幅ノード対C、/Cをビット線対B、/Bからトランジスタ対3を用いて切り離す動作のことである。
Clocking means that when a minute potential difference between the bit line pair B and / B is differentially amplified by the
カラム動作時とは、本例では、メモリセル1からのデータリード動作及びメモリセル1へのデータライト動作を含む動作時を指す。また、カラム動作以外の動作時とは、本例では、データリフレッシュ動作及びコンフィギュレーションモード設定動作の少なくとも一方を含む動作時を指す。データリフレッシュ動作は、メモリセル1が揮発性半導体メモリセル、例えば、ダイナミック型のメモリセルであった場合に、データを、リフレッシュサイクル毎にリフレッシュする動作である。また、コンフィギュレーションモード設定動作とは、例えば、チップ内のROM、又は書き換え可能なROMに記録されたチップ固有の情報、例えば、そのチップのリダンダンシ情報等をレジスタ(リダンダンシ情報セットレジスタ)に転送してセットする動作である。コンフィギュレーションモード設定動作は、例えば、電源投入直後に実行される。
In this example, the column operation time indicates an operation time including a data read operation from the
制御回路4は、図2に示すように、この制御回路4をイネーブル/ディセーブルする信号(以下、イネーブル信号E)、制御信号Aの電位を高電位(V1)に制御する信号(以下、V1信号F)、制御信号Aの電位を低電位(V3)に制御する信号(以下V3信号D)の論理に基づいて、制御信号Aの電位を、高電位V1、低電位V3、又は高電位と低電位との中間の電位V2のいずれかに制御する。
As shown in FIG. 2, the
高電位V1は、センスアンプ2で増幅されたデータを増幅ノード対C、/Cからビット線対B、/Bへトランジスタ対3を介して転送できる電位である。電圧の一例は3.2Vである。
The high potential V1 is a potential at which data amplified by the
中間の電位V2は、ビット線対B、/B間に現れた微小電位差をビット線対B、/Bから増幅ノード対C、/Cへトランジスタ対3を介して転送できる電位である。電圧の一例は2.3Vである。
The intermediate potential V2 is a potential at which a minute potential difference appearing between the bit line pair B and / B can be transferred from the bit line pair B and / B to the amplification node pair C and / C via the
低電位V3は、増幅ノード対C、/Cの電位がセンスアンプ2で増幅されているときに、増幅ノード対C、/Cとビット線対B、/Bとをトランジスタ対3によって遮断できる電位である。電圧の一例は0.7Vである。
The low potential V3 is a potential at which the
さらに、V3信号Dは、本例ではカラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成される。このために、本例では、これら信号の論理に基づいてV3信号Dを生成する信号生成回路5を有する。カラム動作を指示する信号は、本例では“G(以下、カラム動作信号G)”であり、カラム動作以外の動作を指示する信号は、本例では“H”及び“I”である。信号Hは、本例ではデータリフレッシュ動作を指示する信号(以下、リフレッシュ動作信号H)であり、信号Iは、本例ではコンフィギュレーションモード設定動作を指示する信号(以下、コンフィギュレーションモード設定信号I)である。本例の信号生成回路5は、カラム動作信号G、リフレッシュ動作信号H、及びコンフィギュレーションモード設定信号Iの論理に基づいて、V3信号Dを生成する。
Further, the V3 signal D is generated based on the logic of a signal instructing a column operation and a signal instructing an operation other than the column operation in this example. For this purpose, this example includes a
以下、制御回路4、及び信号生成回路5の具体的な回路例について説明する。
Hereinafter, specific circuit examples of the
図4は制御回路4の一回路例を示す回路図である。
FIG. 4 is a circuit diagram showing a circuit example of the
図4に示すように、一回路例に係る制御回路4は、イネーブル/ディセーブル回路31と、高電位V1供給回路32と、中間の電圧V2供給回路33と、低電圧V3供給回路34と、を含む。
As shown in FIG. 4, the
本例のイネーブル/ディセーブル回路31は、イネーブル信号Eに従って、この制御回路4をイネーブル状態にするかディセーブル状態にするかを決定する。さらに、本例のイネーブル/ディセーブル回路31は、制御回路4をディセーブル状態とするときに、制御回路4の出力に、回路内接地電位Vssを供給する。
The enable / disable
本例の高電位V1供給回路32は、イネーブル/ディセーブル回路31が制御回路4をイネーブル状態とし、V1信号Fが高電位V1とする状態であるときに、制御回路4の出力に高電位V1を供給する。
The high potential
本例の中間の電位V2供給回路33はイネーブル/ディセーブル回路31が制御回路4をイネーブル状態とし、V1信号Fが高電位V1としない状態、かつ、V3信号Dが低電位V3としない状態であるときに、制御回路4の出力に、中間の電圧V2を供給する。
In the intermediate potential
本例の低電位V3供給回路34は、イネーブル/ディセーブル回路31が制御回路4をイネーブル状態とし、V1信号Fが高電位V1としない状態、かつ、V3信号Dが低電位V3とする状態であるときに、制御回路4の出力に、低電圧V3を供給する。
The low potential
具体的な回路構成の一例をその動作とともに説明する。 An example of a specific circuit configuration will be described together with its operation.
(イネーブル/ディセーブル回路31)
イネーブル/ディセーブル回路31は、イネーブル信号Eを入力に受けるインバータ101と、インバータ101の出力を入力に受けるインバータ102と、インバータ102の出力をゲートに受けるNチャネル型絶縁ゲート型トランジスタ(以下NMOS)103とを有する。NMOS103のソースは回路内接地電位Vssに接続され、そのドレインは制御回路4の出力に接続される。
(Enable / Disable circuit 31)
The enable / disable
本例では、イネーブル信号Eの論理は“High”レベル=ディセーブル状態、“Low”レベル=イネーブル状態である、とする。 In this example, the logic of the enable signal E is “High” level = disabled state and “Low” level = enabled state.
イネーブル信号Eが“High”レベルの間、NMOS103のゲートにはインバータ102から“High”レベルの出力が供給され、NMOS103がオンする。NMOS103がオンする結果、制御回路4の出力には回路内接地電位Vssが供給される。
While the enable signal E is at the “High” level, the output of the “High” level is supplied from the
反対に、イネーブル信号Eが“Low”レベルの間、NMOS103のゲートにはインバータ102から“Low”レベルの出力が供給されるから、NMOS103はオフする。
On the contrary, while the enable signal E is at the “Low” level, the output of the “Low” level is supplied from the
また、イネーブル/ディセーブル回路31は、イネーブル信号Eをゲートに受けるNMOS104と、Pチャネル型絶縁ゲート型トランジスタ(以下PMOS)105とを有する。NMOS104のソースは回路内接地電位Vssに接続され、そのドレインはPMOS105のドレインに接続されるとともに、イネーブル/ディセーブル回路31の制御出力106に接続される。さらに、イネーブル/ディセーブル回路31は、インバータ101の出力をゲートに受けるNMOS107を有する。NMOS107のソースは制御出力106に接続される。即ち、NMOS107は、PMOS105とともにCMOS型のトランスファゲート108を構成する。トランスファゲート108は、V1供給回路32内のインバータ109の出力と、イネーブル/ディセーブル回路31の制御出力106とを接続する。
The enable / disable
イネーブル信号Eが“High”レベルの間、トランスファゲート108(PMOS105及びNMOS107)がオフし、NMOS104がオンする。この結果、制御出力106には回路内接地電位Vssが供給される。
While the enable signal E is at the “High” level, the transfer gate 108 (
反対に、イネーブル信号Eが“Low”レベルの間、トランスファゲート108がオンし、NMOS104がオンする。この結果、制御出力106は、V1供給回路32内のインバータ109の出力に接続され、制御出力106には、インバータ109の出力が供給される。
Conversely, while the enable signal E is at the “Low” level, the
以上、イネーブル/ディセーブル回路31は、イネーブル信号Eに従って制御回路4を“ディセーブル状態”とする間、制御回路4の出力に回路内接地電位Vssを供給し、制御回路4の出力(制御信号A)を本例ではVssレベルとする。これとともに、制御出力106の論理レベルを、本例では“Low”レベルとし、V2供給回路33及びV3供給回路34をディセーブル状態とする。
As described above, the enable / disable
反対に、イネーブル/ディセーブル回路31は、イネーブル信号Eに従って制御回路4を“イネーブル状態”とする間、制御回路4の出力(制御信号A)を、本例ではV1供給回路32、又はV2供給回路33、又はV3供給回路34のいずれかから供給されるレベルとすることを可能とする。これとともに、制御出力106の論理レベルを、V1信号Fの論理レベルに応じたものとし、V2供給回路33及びV3供給回路34を、V1信号Fに従ってディセーブル状態、又はイネーブル状態とすることを可能とする。
On the contrary, the enable / disable
(高電位V1供給回路32)
高電位V1供給回路32は、V1信号Fを入力に受けるインバータ109と、インバータ109の出力をゲートに受けるPMOS110とを有する。
(High potential V1 supply circuit 32)
High potential
V1信号Fが“Low”レベルの間、インバータ109の出力は“High”レベルとなり、PMOS110はオフする。これとともに、トランスファゲート108の電流通路の一端を“High”レベルとする。トランスファゲート108がオンしていれば、インバータ109からの“High”レベルの出力は、イネーブル/ディセーブル回路31の制御出力106に転送され、V2供給回路33及びV3供給回路34はイネーブル状態となる。
While the V1 signal F is at the “Low” level, the output of the
反対に、V1信号Fが“High”レベルの間、インバータ109の出力は“Low”レベルとなるから、PMOS110がオンして高電位V1が制御回路4の出力に供給される。この結果、制御回路4の出力(制御信号A)は高電位V1となる。これとともに、トランスファゲート108の電流通路の一端を“Low”レベルとなるから、トランスファゲート108がオンしていれば、イネーブル/ディセーブル回路31の制御出力106は“Low”レベルとなり、V2供給回路33及びV3供給回路34はディーブル状態となる。
Conversely, while the V1 signal F is at the “High” level, the output of the
(中間の電位V2供給回路33)
中間の電位V2供給回路33は、V3信号Dを第1入力に受け、制御出力106の電位を第2入力に受ける2入力型NANDゲート回路111と、NANDゲート回路111の出力をゲートに受けるPMOS112とを有する。
(Intermediate potential V2 supply circuit 33)
The intermediate potential
V2供給回路33は、イネーブル/ディセーブル回路31の制御出力106の電位に応じてイネーブル状態となるかディセーブル状態となるかが決定される。本例では、一例として、制御出力106の電位が“High”レベルでイネーブル状態となり、“Low”レベルでディセーブル状態となる例を示す。
Whether the
V2供給回路33はディセーブル状態の間、V3信号Dの論理レベルに関わらず、制御回路4の出力に中間の電位V2を供給しない。
During the disabled state, the
反対に、V2供給回路33はイネーブル状態の間、V3信号Dの論理レベルに応じて制御回路4の出力に中間の電位V2を供給する。本例では、イネーブル状態、かつ、V3信号Dが“High”レベルの間、NANDゲート回路111の出力が“Low”レベルとなるから、PMOS112がオンして制御回路4の出力に中間の電位V2が供給される。この結果、制御回路4の出力(制御信号A)は中間の電位V2となる。
On the contrary, the
(低電位V3供給回路34)
低電位V3供給回路34は、V3信号Dを第1入力に受け、制御出力106の電位を反転させた電位を第2入力に受ける2入力型NORゲート回路113と、NORゲート回路113の出力をゲートに受けるNMOS114とを有する。
(Low potential V3 supply circuit 34)
The low potential
V3供給回路34は、V2供給回路32と同様に、イネーブル/ディセーブル回路31の制御出力106の電位に応じてイネーブル状態となるかディセーブル状態となるかが決定される。本例では、一例として、制御出力106の電位が“High”レベルでイネーブル状態となり、“Low”レベルでディセーブル状態となる例を示す。
Similar to the
V3供給回路34はディセーブル状態の間、V3信号Dの論理レベルに関わらず、制御回路4の出力に低電位V3を供給しない。
During the disabled state, the
反対に、V3供給回路34はイネーブル状態の間、V3信号Dの論理レベルに応じて制御回路4の出力に低電位V3を供給する。本例では、イネーブル状態、かつ、V3信号Dが“Low”レベルの間、NORゲート回路113の出力が“High”レベルとなるから、NMOS114がオンして制御回路4の出力に低電位V3が供給される。この結果、制御回路4の出力(制御信号A)は低電位V3となる。
On the contrary, the
図5Aは信号生成回路5の一回路例を示す回路図である。
FIG. 5A is a circuit diagram showing one circuit example of the
図5Aに示すように、一回路例に係る信号生成回路5は、基本的に、カラム動作信号Gがカラム動作を指示したときに、V3信号Dを、制御信号Aが低電位V3となるように生成する回路である。しかし、本例では、このような信号生成回路5に、カラム動作信号Gがカラム動作を指示していても、低電位V3とならないようにV3信号Dを強制的に制御する機能を付加している。
As shown in FIG. 5A, the
このために、本例では、V3抑制信号Jを生成するV3抑制信号生成回路41を備えている。V3抑制信号JがV3抑制を指示しているときには、カラム動作信号Gがカラム動作を指示していたとしても、V3信号Dの論理レベルは、低電位V3としない論理レベルに強制的に制御される。本例では、V3抑制信号Jは、リフレッシュ動作信号H及びコンフィギュレーションモード設定信号Gに基づいて生成される。さらに、本例では、抑制信号Jは、リフレッシュ動作、及びコンフィギュレーションモード設定動作の少なくともいずれか一方が指示されている間は、V3抑制信号JはV3抑制を指示する。
Therefore, in this example, a V3 suppression
具体的な回路の一例は、V3抑制信号生成回路41は、リフレッシュ動作信号Hを第1入力に受け、コンフィギュレーションモード設定信号Iを第2入力に受ける2入力型NORゲート回路200を有し、NORゲート回路200はV3抑制信号Jを出力する。具体的には、V3抑制信号生成回路41は、リフレッシュ動作信号H及びコンフィギュレーションモード設定信号Gの少なくとも一方が“High”レベルの間、V3抑制信号Jを“Low”レベルとする。本例では、V3抑制信号Jが“Low”レベルである間、V3信号Dの論理レベルは、低電位V3としない論理レベルに強制的に制御される。
As an example of a specific circuit, the V3 suppression
さて、信号生成回路5は、カラム動作信号Gを第1入力に受け、V3抑制信号Jを第2入力に受ける2入力型NANDゲート回路201と、NANDゲート回路201の出力を入力に受けるインバータ202と、インバータ202の出力を入力に受けるレベルシフタ203とを有する。レベルシフタ203は“High”レベルの電位を高電位V1としたV3信号Dを出力する。なお、本例のレベルシフタは、例えば、図5Bに示すように反転型レベルシフタであり、論理はインバータと同じである。
The
NANDゲート回路201は、V3抑制信号Jが“High”レベルの間、カラム動作信号Gの論理レベルを反転させて出力する。従って、V3信号Dは、カラム動作信号Gの論理レベルに応じて変化する。反対に、V3抑制信号Jが“Low”レベルの間、NANDゲート回路201は、その出力の論理レベルを、カラム動作信号Gの論理レベルに関わらず“High”レベルに固定する。従って、V3信号Dは、カラム動作信号Gの論理レベルに関わらず“High”レベルに固定される。このため、V3信号Dの論理レベルは、低電位V3としない論理レベルに強制的に制御される。
The
次に、具体的な動作の一例を説明する。 Next, an example of a specific operation will be described.
(カラム動作時)
図6はこの発明の一実施形態に係る半導体集積回路装置のカラム動作時の一動作例を示す動作波形図である。
(During column operation)
FIG. 6 is an operation waveform diagram showing an operation example in the column operation of the semiconductor integrated circuit device according to one embodiment of the present invention.
この動作は、例えば、データリード動作を例にする。 This operation is, for example, a data read operation.
図6に示すように、まず、最初の状態としては、各信号は以下のようなレベルにある。 As shown in FIG. 6, first, in the initial state, each signal is at the following level.
リフレッシュ信号H=“Low”
コンフィギュレーションモード設定信号I=“Low”
イネーブル/ディセーブル信号E=“High”
カラム動作信号G=“Low”
V3信号D=“High”
V1信号F=“Low”
この状態においては、イネーブル/ディセーブル信号E=“High”であるから、NMOS103がオンして制御信号Aの電位はVssとなる。
Refresh signal H = "Low"
Configuration mode setting signal I = "Low"
Enable / disable signal E = "High"
Column operation signal G = "Low"
V3 signal D = "High"
V1 signal F = "Low"
In this state, since the enable / disable signal E = “High”, the
この後、時刻t1において、イネーブル/ディセーブル信号Eが“High”レベルから“Low”レベルに変化する。制御回路4はディセーブル状態からイネーブル状態となる。V3信号は“High”レベル、及びV1信号Fは“Low”レベルであるから、V2供給回路33のNANDゲート回路111の2つの入力はともに“High”レベルとなり、PMOS112がオンして制御信号Aの電位は中間の電位V2となる。
Thereafter, at time t1, the enable / disable signal E changes from the “High” level to the “Low” level. The
この状態では、ビット線対B、/Bと、増幅ノード対C、/Cがトランジスタ対3を介して接続されているから、メモリセル1から読み出された微小電位差(セルデータ)は、ビット線対B、/Bから増幅ノード対C、/Cへ転送される。
In this state, since the bit line pair B, / B and the amplification node pair C, / C are connected via the
次いで、カラム動作信号Gが“Low”レベルから“High”レベルとなり、これを受けてV3信号Dが“High”レベルから“Low”レベルとなる。そして、時刻t2において、V3供給回路34のNORゲート回路113の2つの入力はともに“Low”レベルとなり、NMOS114がオンして制御信号Aの電位は低電位V3となる。
Next, the column operation signal G changes from the “Low” level to the “High” level, and in response to this, the V3 signal D changes from the “High” level to the “Low” level. At time t2, the two inputs of the NOR
この状態では、ビット線対B、/Bと、増幅ノード対C、/Cはトランジスタ対3によって遮断されている状態であるから、センスアンプ2は、増幅ノード対C、/Cの微小電位差を差動増幅する。データリード時においては、ビット線対B、/Bの容量が増幅ノード対C、/Cの容量から切り離されるから、差動増幅される部分の容量は小さくなり、差動増幅は高速になされる。このため、データリード時には、高速に差動増幅されたデータ、即ち、増幅ノード対C、/Cに電位差として現れたデータが、図示せぬカラムゲート及びデータ線を介して図示せぬI/O回路に転送される。このため、メモリセルからI/O回路までのデータ読み出し動作が速い。
In this state, the bit line pair B and / B and the amplification node pair C and / C are in a state of being cut off by the
次いで、V1信号Fが“Low”レベルから“High”レベルとなり、V2供給回路33、及びV3供給回路34がディセーブル状態となるともに、PMOS110がオンして制御信号Aの電位は高電位V1となる。
Next, the V1 signal F changes from the “Low” level to the “High” level, the
この状態では、ビット線対B、/Bと、増幅ノード対C、/Cがトランジスタ対3を介して再接続されるから、センスアンプ2は、増幅ノード対C、/Cからビット線対B、/Bまでの電位差を増幅する。この後、読み出されたセルデータは、読み出し先のメモリセルに書き戻される(データリストア)。
In this state, since the bit line pair B, / B and the amplification node pair C, / C are reconnected via the
なお、本明細書では、上述した通り、制御信号Aの電位を中間の電位V2から低電位V3に下げ、さらに、低電位V3から高電位V1に上げる動作を、制御信号Aをクロッキングさせる、と呼んでいる。 In the present specification, as described above, the operation of lowering the potential of the control signal A from the intermediate potential V2 to the low potential V3 and further increasing the potential from the low potential V3 to the high potential V1 causes the control signal A to be clocked. It is called.
(カラム動作時以外)
図7はこの発明の一実施形態に係る半導体集積回路装置のカラム動作時以外の一動作例を示す動作波形図である。
(Except during column operation)
FIG. 7 is an operation waveform diagram showing an operation example other than the column operation of the semiconductor integrated circuit device according to one embodiment of the present invention.
この動作は、例えば、データリフレッシュ動作を例にする。 For example, this operation is a data refresh operation.
図7に示すように、まず、最初の状態がカラム動作時と異なるところは、リフレッシュ信号Hが“High”レベルであり、データリフレッシュ動作を指示しているところである。それ以外はカラム動作時(データリード動作時)と同じである。 As shown in FIG. 7, the difference between the initial state and the column operation is that the refresh signal H is at the “High” level and the data refresh operation is instructed. The rest is the same as in the column operation (data read operation).
なお、コンフィギュレーションモード設定信号Iを“High”レベルとしても、以下に説明される動作と同じ動作をする。 Even when the configuration mode setting signal I is set to the “High” level, the same operation as described below is performed.
時刻t1〜時刻t3までの流れも、カラム動作時(データリード動作時)とほぼ同じであるが、制御信号Aをクロッキングさせないところが異なる。 The flow from time t1 to time t3 is also substantially the same as in the column operation (data read operation), but is different in that the control signal A is not clocked.
カラム動作時(データリード動作時)には、カラム動作信号Gが“Low”レベルから“High”レベルとなり、これを受けてV3信号Dが“High”レベルから“Low”レベルとなる。しかし、カラム動作時以外(データリフレッシュ動作時)には、リフレッシュ信号Hが“H”レベルとなっているから、信号生成回路5はV3信号Dを“High”レベルに固定する。このため、V3供給回路34が制御信号Aを低電位V3とせず、V2供給回路33が制御信号Aを中間の電位V2とする状態を維持し続ける。
During the column operation (data read operation), the column operation signal G changes from the “Low” level to the “High” level, and in response to this, the V3 signal D changes from the “High” level to the “Low” level. However, since the refresh signal H is at the “H” level except during the column operation (during the data refresh operation), the
この状態では、ビット線対B、/Bが増幅ノード対C、/Cがトランジスタ対3によって接続されたままであるから、センスアンプ2は、増幅ノード対C、/Cからビット線対B、/Bまでの微小電位差を差動増幅する。データリフレッシュ動作時には、増幅ノード対C、/Cに電位差として現れたデータを、図示せぬカラムゲートの外部まで転送する必要がない。従って、データリフレッシュ動作時には、増幅ノード対C、/Cの微小電位差が高速に差動増幅されなくても構わない。
In this state, since the bit line pair B, / B remains connected by the amplification node pair C and / C by the
次いで、V1信号Fが“Low”レベルから“High”レベルとなり、V2供給回路33、及びV3供給回路34がディセーブル状態となるともに、PMOS110がオンして制御信号Aの電位は高電位V1となる。
Next, the V1 signal F changes from the “Low” level to the “High” level, the
この状態では、ビット線対B、/Bと、増幅ノード対C、/Cがトランジスタ対3を介して再接続されるから、センスアンプ2は、増幅ノード対C、/Cからビット線対B、/Bまでの電位差を増幅する。この後、読み出されたセルデータは、読み出し先のメモリセルに書き戻される(データリフレッシュ)。
In this state, since the bit line pair B, / B and the amplification node pair C, / C are reconnected via the
ビット線対B、/Bの容量は、増幅ノード対C、/Cの容量よりも極めて大きい。このため、ビット線対B、/Bの容量と増幅ノード対C、/Cの容量とを足し合わせた合計容量は、ほぼビット線対B、/Bの容量と同じである、と考えても差し支えない。 The capacity of the bit line pair B, / B is much larger than the capacity of the amplification node pair C, / C. For this reason, even if it is considered that the total capacity of the capacity of the bit line pair B, / B and the capacity of the amplification node pair C, / C is almost the same as the capacity of the bit line pair B, / B. There is no problem.
つまり、データリード動作時のデータリストアに要する時間と、データリフレッシュ動作時のデータリフレッシュに要する時間とはほぼ同じ、と考えて良い。従って、データリフレッシュ動作時に、制御信号Aをクロッキングさせない本実施形態に係る半導体集積回路装置の動作速度は、データリフレッシュ動作時にも制御信号Aをクロッキングさせる従来の半導体集積回路装置の動作速度に比べて何等遜色はない。 That is, it can be considered that the time required for data restoration during the data read operation and the time required for data refresh during the data refresh operation are substantially the same. Therefore, the operation speed of the semiconductor integrated circuit device according to this embodiment in which the control signal A is not clocked during the data refresh operation is the same as the operation speed of the conventional semiconductor integrated circuit device in which the control signal A is clocked during the data refresh operation. Compared with nothing inferior.
また、制御信号Aをクロッキングさせると、特に、低電位V1から高電位V3まで制御信号Aをブーストするときに大量の電流を消費する。従来の半導体集積回路装置は制御信号Aの動作を止める、例えば、制御信号Aをクロッキングさせない、という思想が無いので、制御信号Aは常時クロッキングする。このため、消費電流が大きい。 Further, when the control signal A is clocked, a large amount of current is consumed particularly when the control signal A is boosted from the low potential V1 to the high potential V3. Since the conventional semiconductor integrated circuit device has no idea that the operation of the control signal A is stopped, for example, the control signal A is not clocked, the control signal A is always clocked. For this reason, current consumption is large.
対して、本実施形態は、カラム動作時、例えば、データリード動作時には制御信号Aをクロッキングさせるが、カラム動作時以外、例えば、データリフレッシュ動作時及びコンフィギュレーションモード設定動作時には制御信号Aの動作を止めるようにした。本例では、データリフレッシュ動作時及びコンフィギュレーションモード設定動作時には制御信号Aをクロッキングさせず、制御信号Aのブーストは中間の電位V2から高電位V1までとする。これにより、低電位V1から高電位V3まで制御信号Aをブーストするときに比較して電流消費を削減できる。 On the other hand, in the present embodiment, the control signal A is clocked at the time of column operation, for example, at the time of data read operation, but the operation of the control signal A is not at the time of column operation, for example, at the time of data refresh operation and configuration mode setting operation. I tried to stop. In this example, the control signal A is not clocked during the data refresh operation and the configuration mode setting operation, and the boost of the control signal A is from the intermediate potential V2 to the high potential V1. Thereby, current consumption can be reduced as compared with the case where the control signal A is boosted from the low potential V1 to the high potential V3.
しかも、本例では、制御信号Aを常時クロッキングさせないので、制御信号Aが常時クロッキングする従来の半導体集積回路装置に比べて、消費電流の削減量が大きい。 In addition, in this example, since the control signal A is not always clocked, the amount of current consumption is reduced compared to the conventional semiconductor integrated circuit device in which the control signal A is always clocked.
また、リフレッシュ動作をする半導体集積回路装置は、電源が入っている間のほとんど、例えば、少なく見積もっても8割方の時間がリフレッシュ動作に費やされる場合があることを踏まえると、本実施形態は、電源が入っている状態のうちの8割方の時間で消費電力を節約していることになる。このため、制御信号Aが流れる信号線一本当たり、50%〜60%近くの消費電流削減を見込むことも可能である。 In addition, in the semiconductor integrated circuit device that performs the refresh operation, in light of the fact that, for example, 80% of the time may be spent at least when the power is turned on, the present embodiment is This means that power consumption is saved in 80% of the time when the power is on. For this reason, it is possible to expect a reduction in current consumption of 50% to 60% per signal line through which the control signal A flows.
また、一回路例における工夫としては、基本的に、低電位V1、中間の電位V2、高電位V3の3つの電位をとる制御信号Aを、高電位V1を制御するV1信号と低電位V3を制御するV3信号との論理で制御するようにしたことである。 Further, as a device in one circuit example, basically, a control signal A that takes three potentials of a low potential V1, an intermediate potential V2, and a high potential V3, a V1 signal that controls the high potential V1, and a low potential V3 are used. This means that the control is based on the logic with the V3 signal to be controlled.
即ち、V1信号とV3信号との論理が、“高電位V1としない”及び“低電位V3としない”ときには、“中間の電位V2とする”とする。これにより、V3信号の論理が“低電位V3とする”であったとき、これを“低電位V3としない”とする論理に強制的に変更すれば、“中間の電位V2とする”とする論理を得ることができる。これにより、制御信号Aをクロッキングさせない、即ち、中間の電位V2を維持する状態を生成する回路を簡単に得ることができる、という利点を得ることができる。これは、制御回路4の素子数の増加を抑制できる、という利点につながる。
That is, when the logic of the V1 signal and the V3 signal is “not set to the high potential V1” and “not set to the low potential V3”, it is set to “middle potential V2.” Thus, when the logic of the V3 signal is “set to low potential V3”, if it is forcibly changed to the logic “not set to low potential V3”, it is set to “middle potential V2”. You can get logic. As a result, it is possible to obtain an advantage that it is possible to easily obtain a circuit that does not clock the control signal A, that is, generates a state that maintains the intermediate potential V2. This leads to an advantage that an increase in the number of elements of the
さらに、V3信号の論理が“低電位V3とする”であったとき、これを“低電位V3としない”とする論理に強制的に変更することには、“低電位V3としない”状態を選ぶときに自由度がある、という利点がある。例えば、本実施形態では、データリフレッシュ動作時と、コンフィギュレーション動作時に、制御信号Aをクロッキングさせないように制御しているが、例えば、図5に示すV3抑制信号生成回路41に、信号H、Iに加えて、他の動作を指示する信号をさらに付加すれば、この信号に指示される他の動作においても、さらに制御信号Aをクロッキングさせないようすることが可能である。さらには、信号H、Iのどちらかを外すことも可能である。しかも、このような変更に際して、制御回路4を変更する必要もない。
Further, when the logic of the V3 signal is “set to low potential V3”, forcibly changing the logic to “not set to low potential V3”, the state of “not set to low potential V3” is set. There is an advantage that there is a degree of freedom when choosing. For example, in the present embodiment, the control signal A is controlled so as not to be clocked during the data refresh operation and the configuration operation. For example, the V3 suppression
このように、一実施形態に係る半導体集積回路装置によれば、カラム動作以外の動作時に、トランジスタ対3を制御する制御信号Aを止めること、例えば、制御信号Aをクロッキングさせないことで、半導体集積回路装置のアクセス中における電流消費を低減させることができる。
As described above, according to the semiconductor integrated circuit device according to the embodiment, the control signal A for controlling the
この結果、一実施形態に係る半導体集積回路装置は、メモリセルとセンスアンプとを接続するトランジスタを有しつつも、低消費電力化を促進できる。 As a result, the semiconductor integrated circuit device according to the embodiment can promote low power consumption while having a transistor connecting the memory cell and the sense amplifier.
また、一実施形態に係る半導体集積回路装置は、カラム動作時には、制御信号Aを止めないこと、例えば、制御信号Aをクロッキングさせるので、増幅ノード対における差動増幅の高速化が妨げられることも無い。 Further, the semiconductor integrated circuit device according to the embodiment does not stop the control signal A during the column operation, for example, the control signal A is clocked, which hinders speeding up of differential amplification in the amplification node pair. There is no.
このように、低消費電力化のために、差動増幅の高速化が妨げられることも無いので、上記低消費電力化を促進できる効果は、高速動作を維持したまま得ることができる。 As described above, since the speeding up of the differential amplification is not hindered in order to reduce the power consumption, the effect of promoting the low power consumption can be obtained while maintaining the high speed operation.
高速動作、かつ低消費電力なメモリセルを有する半導体集積回路装置は、電子機器であれば利用することが可能であるが、バッテリで動作可能な電子機器、例えば、携帯電子機器のメモリとして最適である。携帯電子機器の例としては、パーソナルコンピュータ、パーソナルデジタルアシスタント(PDA)、デジタルカメラ(スチルカメラ、ムービーカメラ、スチル/ムービーカメラ)、携帯電話、携帯音楽プレイヤー、携帯ゲーム機器、電子ブック等を挙げることができる。 A semiconductor integrated circuit device having a memory cell with high-speed operation and low power consumption can be used as long as it is an electronic device, but is optimal as a memory for an electronic device that can be operated by a battery, for example, a portable electronic device. is there. Examples of portable electronic devices include personal computers, personal digital assistants (PDAs), digital cameras (still cameras, movie cameras, still / movie cameras), mobile phones, portable music players, portable game devices, electronic books, etc. Can do.
上記一実施形態に係る半導体集積回路装置は、さらに以下の態様を含む。 The semiconductor integrated circuit device according to the one embodiment further includes the following aspects.
(1) メモリセルが集積されたメモリセルアレイと、
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を生成する制御回路と、を具備し、
前記制御回路は、カラム動作時に前記制御信号をクロッキングさせ、カラム動作時以外の動作時に前記制御信号をクロッキングさせない半導体集積回路装置。
(1) a memory cell array in which memory cells are integrated;
A pair of bit lines connected to the memory cell;
A sense amplifier,
An amplification node pair connected to the sense amplifier;
A transistor pair connecting the bit line pair and the amplification node pair;
A control circuit for generating a control signal for controlling the transistor pair,
The semiconductor integrated circuit device, wherein the control circuit clocks the control signal during a column operation and does not clock the control signal during an operation other than the column operation.
(2) (1)の態様に係る半導体集積回路装置において、
前記クロッキングは前記ビット線対間の微小電位差を前記センスアンプにより差動増幅するときに、前記増幅ノード対を前記ビット線対から前記トランジスタ対を用いて切り離す動作である。
(2) In the semiconductor integrated circuit device according to the aspect of (1),
The clocking is an operation of separating the amplification node pair from the bit line pair using the transistor pair when a minute potential difference between the bit line pair is differentially amplified by the sense amplifier.
(3) (1)及び(2)いずれかの態様に係る半導体集積回路装置において、
前記カラム動作時は、前記メモリセルからのデータリード動作及び前記メモリセルへのデータライト動作を含み、
前記カラム動作以外の動作時は、データリフレッシュ動作及びコンフィギュレーションモード設定動作を含む。
(3) In the semiconductor integrated circuit device according to any one of (1) and (2),
The column operation includes a data read operation from the memory cell and a data write operation to the memory cell,
The operation other than the column operation includes a data refresh operation and a configuration mode setting operation.
(4) (3)の態様に係る半導体集積回路装置において、
前記制御回路は、
この制御回路をイネーブル/ディセーブルする信号、
前記制御信号の電位を高電位(V1)に制御する信号、及び
前記制御信号の電位を低電位(V3)に制御する信号の論理に基づいて、前記制御信号の電位を、前記高電位(V1)、前記低電位(V3)及び前記高電位と前記低電位との中間の電位(V2)に制御し、
前記制御信号の電位を低電位(V3)に制御する信号は、前記データリード動作及び前記データライト動作を指示する信号、前記データリフレッシュ動作を指示する信号、前記コンフィギュレーションモード設定動作を指示する信号の論理に基づいて生成する。
(4) In the semiconductor integrated circuit device according to the aspect of (3),
The control circuit includes:
A signal to enable / disable this control circuit,
Based on the logic of the signal for controlling the potential of the control signal to a high potential (V1) and the signal for controlling the potential of the control signal to a low potential (V3), the potential of the control signal is changed to the high potential (V1). ), The low potential (V3) and an intermediate potential (V2) between the high potential and the low potential,
The signal for controlling the potential of the control signal to a low potential (V3) includes a signal for instructing the data read operation and the data write operation, a signal for instructing the data refresh operation, and a signal for instructing the configuration mode setting operation Generate based on the logic.
(5) (4)の態様に係る半導体集積回路装置において、
前記高電位(V1)は、前記センスアンプで増幅されたデータを前記増幅ノード対から前記ビット線対へ前記トランジスタ対を介して転送できる電位であり、
前記中間の電位(V2)は、前記ビット線対間に現れた微小電位差を前記ビット線対から前記増幅ノード対へ前記トランジスタ対を介して転送できる電位であり、
前記低電位(V3)は、前記増幅ノード対の電位が前記センスアンプで増幅されているときに、前記増幅ノード対と前記ビット線対とを前記トランジスタ対によって遮断できる電位である。
(5) In the semiconductor integrated circuit device according to the aspect of (4),
The high potential (V1) is a potential at which data amplified by the sense amplifier can be transferred from the amplification node pair to the bit line pair via the transistor pair.
The intermediate potential (V2) is a potential at which a minute potential difference appearing between the bit line pair can be transferred from the bit line pair to the amplification node pair via the transistor pair.
The low potential (V3) is a potential at which the amplification node pair and the bit line pair can be blocked by the transistor pair when the potential of the amplification node pair is amplified by the sense amplifier.
(6) (4)又は(5)いずれかの態様に係る半導体集積回路装置において、
前記制御回路は、
前記制御回路をイネーブル/ディセーブルする信号に従って、この制御回路をイネーブル状態にするかディセーブル状態にするかを決定するイネーブル/ディセーブル回路と、
前記イネーブル/ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位(V1)に制御する信号が前記高電位とする状態であるときに、前記制御回路の出力に前記高電位(V1)を供給する高電位(V1)供給回路と、
前記イネーブル/ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位(V1)に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位(V3)に制御する信号が前記低電位としない状態であるときに、前記制御回路の出力に、前記中間の電圧(V2)を供給する中間の電圧(V2)供給回路と、
前記イネーブル/ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位(V1)に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位(V3)に制御する信号が前記低電位とする状態であるときに、前記制御回路の出力に、前記低電圧(V3)を供給する低電圧(V3)供給回路と、を含む。
(6) In the semiconductor integrated circuit device according to any one of (4) and (5),
The control circuit includes:
An enable / disable circuit that determines whether to enable or disable the control circuit according to a signal that enables / disables the control circuit;
When the enable / disable circuit is in the enabled state and the signal for controlling the potential of the control signal to the high potential (V1) is the high potential, the output of the control circuit has the high potential (V1). ) For supplying a high potential (V1),
The enable / disable circuit is enabled, the signal for controlling the potential of the control signal to the high potential (V1) is not set to the high potential, and the potential of the control signal is controlled to the low potential (V3). An intermediate voltage (V2) supply circuit that supplies the intermediate voltage (V2) to the output of the control circuit when the signal to be output is not in the low potential state;
The enable / disable circuit is enabled, the signal for controlling the potential of the control signal to the high potential (V1) is not set to the high potential, and the potential of the control signal is controlled to the low potential (V3). A low voltage (V3) supply circuit that supplies the low voltage (V3) to the output of the control circuit when the signal to be output is in the state of the low potential.
(7) (6)の態様に係る半導体集積回路装置において、
前記イネーブル/ディセーブル回路は、ディセーブル状態であるとき、前記制御回路の出力に、回路内接地電位を供給する。
(7) In the semiconductor integrated circuit device according to the aspect of (6),
The enable / disable circuit supplies an in-circuit ground potential to the output of the control circuit when in the disabled state.
(8) (4)乃至(7)いずれかの一つの態様に係る半導体集積回路装置において、
前記データリード動作及び前記データライト動作を指示する信号、前記データリフレッシュ動作を指示する信号、前記コンフィギュレーションモード設定動作を指示する信号の論理に基づいて、前記制御信号の電位を低電位(V3)に制御する信号を生成する信号生成回路を有する。
(8) In the semiconductor integrated circuit device according to any one of (4) to (7),
Based on the logic of the signal instructing the data read operation and the data write operation, the signal instructing the data refresh operation, and the signal instructing the configuration mode setting operation, the potential of the control signal is set to a low potential (V3). A signal generation circuit for generating a signal to be controlled.
(9) メモリセルが集積されたメモリセルアレイと、
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を、この制御回路をイネーブル/ディセーブルする信号、前記制御信号の電位を高電位(V1)に制御する信号、及び前記制御信号の電位を低電位(V3)に制御する信号の論理に基づいて生成する制御回路と、
前記制御信号の電位を低電位(V3)に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と
を具備する半導体集積回路装置。
(9) a memory cell array in which memory cells are integrated;
A pair of bit lines connected to the memory cell;
A sense amplifier,
An amplification node pair connected to the sense amplifier;
A transistor pair connecting the bit line pair and the amplification node pair;
A control signal for controlling the transistor pair includes a signal for enabling / disabling the control circuit, a signal for controlling the potential of the control signal to a high potential (V1), and a potential of the control signal to a low potential (V3). A control circuit that is generated based on the logic of the signal to be controlled;
A semiconductor integrated circuit comprising: a signal generation circuit that generates a signal for controlling the potential of the control signal to a low potential (V3) based on a logic of a signal for instructing a column operation and a signal for instructing an operation other than the column operation; Circuit device.
(10) (9)の態様に係る半導体集積回路装置において、
前記制御回路は、前記カラム動作時に前記制御信号をクロッキングし、前記カラム動作時以外の動作時に前記制御信号をクロッキングしない。
(10) In the semiconductor integrated circuit device according to the aspect of (9),
The control circuit clocks the control signal during the column operation and does not clock the control signal during an operation other than the column operation.
(11) (10)の態様に係る半導体集積回路装置において、
前記クロッキングは前記ビット線対間の微小電位差を前記センスアンプにより差動増幅するときに、前記増幅ノード対を前記ビット線対から前記トランジスタ対を用いて切り離す動作である。
(11) In the semiconductor integrated circuit device according to the aspect of (10),
The clocking is an operation of separating the amplification node pair from the bit line pair using the transistor pair when a minute potential difference between the bit line pair is differentially amplified by the sense amplifier.
(12) (9)乃至(11)のいずれか一つの態様に係る半導体集積回路装置において、
前記カラム動作は、前記メモリセルからのデータリード動作及び前記メモリセルへのデータライト動作を含み、
前記カラム動作以外の動作は、データリフレッシュ動作及びコンフィギュレーションモード設定動作を含む。
(12) In the semiconductor integrated circuit device according to any one of (9) to (11),
The column operation includes a data read operation from the memory cell and a data write operation to the memory cell,
Operations other than the column operation include a data refresh operation and a configuration mode setting operation.
(13) (12)の態様に係る半導体集積回路装置において、
前記信号生成回路は、前記制御信号の電位を低電位(V3)に制御する信号を、前記データリード動作及び前記データライト動作を指示する信号、前記データリフレッシュ動作を指示する信号、前記コンフィギュレーションモード設定動作を指示する信号の論理に基づいて生成する。
(13) In the semiconductor integrated circuit device according to the aspect of (12),
The signal generation circuit controls a signal for controlling the potential of the control signal to a low potential (V3), a signal for instructing the data read operation and the data write operation, a signal for instructing the data refresh operation, and the configuration mode It is generated based on the logic of the signal that instructs the setting operation.
(14) (9)乃至(13)いずれか一つの態様に係る半導体集積回路装置において、
前記高電位(V1)は、前記センスアンプで増幅されたデータを前記増幅ノード対から前記ビット線対へ前記トランジスタ対を介して転送できる電位であり、
前記中間の電位(V2)は、前記ビット線対間に現れた微小電位差を前記ビット線対から前記増幅ノード対へ前記トランジスタ対を介して転送できる電位であり、
前記低電位(V3)は、前記増幅ノード対の電位が前記センスアンプで増幅されているときに、前記増幅ノード対と前記ビット線対とを前記トランジスタ対によって遮断できる電位である。
(14) In the semiconductor integrated circuit device according to any one of (9) to (13),
The high potential (V1) is a potential at which data amplified by the sense amplifier can be transferred from the amplification node pair to the bit line pair via the transistor pair.
The intermediate potential (V2) is a potential at which a minute potential difference appearing between the bit line pair can be transferred from the bit line pair to the amplification node pair via the transistor pair.
The low potential (V3) is a potential at which the amplification node pair and the bit line pair can be blocked by the transistor pair when the potential of the amplification node pair is amplified by the sense amplifier.
(15) (9)乃至(14)いずれか一つの態様に係る半導体集積回路装置において、
前記制御回路は、
前記制御回路をイネーブル/ディセーブルする信号に従って、この制御回路をイネーブル状態にするかディセーブル状態にするかを決定するイネーブル/ディセーブル回路と、
前記イネーブル/ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位(V1)に制御する信号が前記高電位とする状態であるときに、前記制御回路の出力に前記高電位(V1)を供給する高電位(V1)供給回路と、
前記イネーブル/ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位(V1)に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位(V3)に制御する信号が前記低電位としない状態であるときに、前記制御回路の出力に、前記中間の電圧(V2)を供給する中間の電圧(V2)供給回路と、
前記イネーブル/ディセーブル回路がイネーブル状態であり、前記制御信号の電位を高電位(V1)に制御する信号が前記高電位としない状態であり、前記制御信号の電位を低電位(V3)に制御する信号が前記低電位とする状態であるときに、前記制御回路の出力に、前記低電圧(V3)を供給する低電圧(V3)供給回路と、を含む。
(15) In the semiconductor integrated circuit device according to any one of (9) to (14),
The control circuit includes:
An enable / disable circuit that determines whether to enable or disable the control circuit according to a signal that enables / disables the control circuit;
When the enable / disable circuit is in the enabled state and the signal for controlling the potential of the control signal to the high potential (V1) is the high potential, the output of the control circuit has the high potential (V1). ) For supplying a high potential (V1),
The enable / disable circuit is enabled, the signal for controlling the potential of the control signal to the high potential (V1) is not set to the high potential, and the potential of the control signal is controlled to the low potential (V3). An intermediate voltage (V2) supply circuit that supplies the intermediate voltage (V2) to the output of the control circuit when the signal to be output is not in the low potential state;
The enable / disable circuit is enabled, the signal for controlling the potential of the control signal to the high potential (V1) is not set to the high potential, and the potential of the control signal is controlled to the low potential (V3). A low voltage (V3) supply circuit that supplies the low voltage (V3) to the output of the control circuit when the signal to be output is in the state of the low potential.
(16) (15)の態様に係る半導体集積回路装置において、
前記イネーブル/ディセーブル回路は、ディセーブル状態であるとき、前記制御回路の出力に、回路内接地電位を供給する。
(16) In the semiconductor integrated circuit device according to the aspect of (15),
The enable / disable circuit supplies an in-circuit ground potential to the output of the control circuit when in the disabled state.
(17) 第1のメモリセルが集積された第1のメモリセルアレイと、
第2のメモリセルが集積された第2のメモリセルアレイと、
前記第1のメモリセルに接続された第1のビット線と、
前記第2のメモリセルに接続された第2のビット線と、
センスアンプと、
前記センスアンプに接続された増幅ノードと、
前記第1のビット線と前記増幅ノードとを接続する第1のトランジスタと、
前記第2のビット線と前記増幅ノードとを接続する第2のトランジスタと、
前記第1のトランジスタを制御する第1の制御信号及び前記第2のトランジスタを制御する第2の制御信号を生成する制御回路と、を具備し、
前記制御回路は、カラム動作時に前記第1、第2の制御信号をクロッキングさせ、カラム動作時以外の動作時に前記第1、第2の制御信号をクロッキングさせない半導体集積回路装置。
(17) a first memory cell array in which the first memory cells are integrated;
A second memory cell array in which second memory cells are integrated;
A first bit line connected to the first memory cell;
A second bit line connected to the second memory cell;
A sense amplifier,
An amplification node connected to the sense amplifier;
A first transistor connecting the first bit line and the amplification node;
A second transistor connecting the second bit line and the amplification node;
A control circuit for generating a first control signal for controlling the first transistor and a second control signal for controlling the second transistor;
The semiconductor integrated circuit device, wherein the control circuit clocks the first and second control signals during a column operation and does not clock the first and second control signals during an operation other than the column operation.
(18) 第1のメモリセルが集積された第1のメモリセルアレイと、
第2のメモリセルが集積された第2のメモリセルアレイと、
前記第1のメモリセルに接続された第1のビット線と、
前記第2のメモリセルに接続された第2のビット線と、
センスアンプと、
前記センスアンプに接続された増幅ノードと、
前記第1のビット線と前記増幅ノードとを接続する第1のトランジスタと、
前記第2のビット線と前記増幅ノードとを接続する第2のトランジスタと、
前記第1、第2のトランジスタを制御する第1、第2の制御信号を、この制御回路をイネーブル/ディセーブルする信号、前記第1、第2の制御信号の電位を高電位(V1)に制御する信号、及び前記第1、第2の制御信号の電位を低電位(V2)に制御する信号の論理に基づいて生成する制御回路と
前記第1、第2の制御信号の電位を低電位(V3)に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と
を具備する半導体集積回路装置。
(18) a first memory cell array in which the first memory cells are integrated;
A second memory cell array in which second memory cells are integrated;
A first bit line connected to the first memory cell;
A second bit line connected to the second memory cell;
A sense amplifier,
An amplification node connected to the sense amplifier;
A first transistor connecting the first bit line and the amplification node;
A second transistor connecting the second bit line and the amplification node;
The first and second control signals for controlling the first and second transistors, the signal for enabling / disabling the control circuit, and the potentials of the first and second control signals to a high potential (V1). A control circuit that generates a signal to be controlled based on the logic of a signal that controls the potential of the first and second control signals to a low potential (V2); and the potential of the first and second control signals is a low potential A semiconductor integrated circuit device comprising: a signal generation circuit that generates a signal to be controlled to (V3) based on a logic of a signal that instructs a column operation and a signal that instructs an operation other than the column operation.
(19) メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
カラム動作を必要としないときに前記制御信号の動作を止める。
(19) In a semiconductor integrated circuit device that operates a control signal of a transistor connecting a memory cell and a sense amplifier during access,
When the column operation is not required, the operation of the control signal is stopped.
(20) メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
データリフレッシュ動作時に前記制御信号の動作を止める。
(20) In a semiconductor integrated circuit device that operates a control signal of a transistor connecting a memory cell and a sense amplifier during access,
The operation of the control signal is stopped during the data refresh operation.
(21) メモリセルとセンスアンプとを接続しているトランジスタの制御信号を、アクセス中に動作させる半導体集積回路装置において、
コンフィギュレーションモード設定時に前記制御信号の動作を止める。
(21) In a semiconductor integrated circuit device that operates a control signal of a transistor connecting a memory cell and a sense amplifier during access,
When the configuration mode is set, the operation of the control signal is stopped.
(22) (1)乃至(21)いずれか一つの態様に係る半導体集積回路装置をメモリとして利用した電子機器。 (22) An electronic device using the semiconductor integrated circuit device according to any one of (1) to (21) as a memory.
(23) (22)の態様に係る電子機器は、バッテリで動作可能な電子機器である。 (23) The electronic device according to the aspect of (22) is an electronic device operable with a battery.
(24) (23)の態様に係るバッテリで動作可能な電子機器は、携帯電子機器である。 (24) The electronic device operable with the battery according to the aspect of (23) is a portable electronic device.
(25) (24)の態様に係る携帯電子機器は、パーソナルコンピュータ、パーソナルデジタルアシスタント(PDA)、デジタルカメラ(スチルカメラ、ムービーカメラ、スチル/ムービーカメラ)、携帯電話、携帯音楽プレイヤー、携帯ゲーム機器、電子ブックを含む。 (25) A portable electronic device according to the aspect of (24) includes a personal computer, a personal digital assistant (PDA), a digital camera (still camera, movie camera, still / movie camera), a mobile phone, a portable music player, and a portable game device. , Including e-books.
以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。また、この発明の実施形態は、上記一実施形態が唯一のものでもない。 As mentioned above, although this invention was demonstrated by one Embodiment, this invention is not limited to one Embodiment, In the implementation, it can change variously in the range which does not deviate from the summary of invention. Further, the embodiment of the present invention is not the only one described above.
また、上記一実施形態は種々の段階の発明を含んでおり、上記一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。 In addition, the above-described embodiment includes various stages of the invention, and the invention of various stages can be extracted by appropriately combining a plurality of constituent elements disclosed in the above-described embodiment.
1…メモリセル、2…センスアンプ、3…トランジスタ対、4…制御回路、5…信号生成回路
DESCRIPTION OF
Claims (5)
カラム動作を必要としないときに前記制御信号の動作を止めることを特徴とする半導体集積回路装置。 In a semiconductor integrated circuit device that operates a control signal of a transistor connecting a memory cell and a sense amplifier during access,
A semiconductor integrated circuit device, wherein the operation of the control signal is stopped when a column operation is not required.
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を生成する制御回路と、を具備し、
前記制御回路は、カラム動作時に前記制御信号をクロッキングさせ、カラム動作時以外の動作時に前記制御信号をクロッキングさせないことを特徴とする半導体集積回路装置。 A memory cell array in which memory cells are integrated;
A pair of bit lines connected to the memory cell;
A sense amplifier,
An amplification node pair connected to the sense amplifier;
A transistor pair connecting the bit line pair and the amplification node pair;
A control circuit for generating a control signal for controlling the transistor pair,
The semiconductor integrated circuit device, wherein the control circuit clocks the control signal during a column operation and does not clock the control signal during an operation other than the column operation.
前記メモリセルに接続されたビット線対と、
センスアンプと、
前記センスアンプに接続された増幅ノード対と、
前記ビット線対と前記増幅ノード対とを接続するトランジスタ対と、
前記トランジスタ対を制御する制御信号を、この制御回路をイネーブル/ディセーブルする信号、前記制御信号の電位を高電位に制御する信号、及び前記制御信号の電位を低電位に制御する信号の論理に基づいて生成する制御回路と、
前記制御信号の電位を低電位に制御する信号を、カラム動作を指示する信号、及びカラム動作以外の動作を指示する信号の論理に基づいて生成する信号生成回路と
を具備する半導体集積回路装置。 A memory cell array in which memory cells are integrated;
A pair of bit lines connected to the memory cell;
A sense amplifier,
An amplification node pair connected to the sense amplifier;
A transistor pair connecting the bit line pair and the amplification node pair;
The control signal for controlling the transistor pair is changed to a logic of a signal for enabling / disabling the control circuit, a signal for controlling the potential of the control signal to a high potential, and a signal for controlling the potential of the control signal to a low potential. A control circuit to generate based on,
A semiconductor integrated circuit device comprising: a signal generation circuit configured to generate a signal for controlling a potential of the control signal to a low potential based on a logic of a signal for instructing a column operation and a signal for instructing an operation other than the column operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006292954A JP2008108404A (en) | 2006-10-27 | 2006-10-27 | Integrated semiconductor circuit |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009238324A (en) * | 2008-03-27 | 2009-10-15 | Fujitsu Microelectronics Ltd | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
JP2010113753A (en) * | 2008-11-05 | 2010-05-20 | Nec Electronics Corp | Semiconductor memory device and semiconductor memory device operation method |
-
2006
- 2006-10-27 JP JP2006292954A patent/JP2008108404A/en not_active Withdrawn
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