JP2008102904A - 加速された開始タイル探索 - Google Patents
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Abstract
【解決手段】本方法は、生成された画像をクリップするウィンドウを画成するステップと、グラフィックスプロセッサのラスタステージでラスタライズするためのグラフィックスプリミティブを受け取るステップと、を含む。ウィンドウに関連する2分探索を実行して、グラフィックスプリミティブの少なくとも部分的なカバー範囲を有する開始タイルを決定する。開始タイルは複数のピクセルを含む。開始タイルに基づいて、ラスタステージは、グラフィックスプリミティブの少なくとも部分的なカバー範囲を有する複数の隣接タイルを生成することによって、グラフィックスプリミティブをラスタライズする。
【選択図】図7
Description
[023]下記の詳細な説明の幾つかの部分は、手続き、ステップ、論理ブロック、処理、及びコンピュータメモリ内のデータビットに対する演算に関する他の記号表現によって呈示してある。これらの記述及び表現は、データ処理技術の当業者によって使用される手段であり、当業者の成果の内容を他の当業者へ最も効果的に伝達するものである。手続き、コンピュータの実行ステップ、論理ブロック、処理等は、本明細書において、及び一般的に、所望の結果へ導くステップ又は命令の首尾一貫したシーケンスであると考えられる。ステップは、物理量の物理的操作を必要とするものである。通常、必ずしもそうではないが、これらの量は、記憶、転送、結合、比較、及びコンピュータシステム内で操作可能な電気又は磁気信号の形態をとる。時には、一般的に使用されることを主な理由として、これらの信号をビット、値、要素、記号、文字、項、数等で参照することが便利であることが分かっている。
[025]図1は、本発明の一実施形態に係るコンピュータシステム100を示している。コンピュータシステム100は、本発明の実施形態に従った基本的なコンピュータシステムの構成要素を描いたものであり、あるハードウェアベース及びソフトウェアベースの機能のために実行プラットフォームを提供するものである。一般的に、コンピュータシステム100は、少なくとも一つのCPU101、システムメモリ115、及び少なくとも一つのグラフィックスプロセッサユニット(GPU)110を備える。CPU101は、ブリッジ構成要素/メモリコントローラ(図示されず)を介してシステムメモリ115へ結合可能であるか、CPU101の内部にあるメモリコントローラ(図示されず)を介してシステムメモリ115へ直接結合可能である。GPU110は、ディスプレイ112へ結合されている。一つ以上の追加のGPUを、オプションとして、システム100へ結合し、その計算能力を更に向上することができる。GPU110は、CPU101及びシステムメモリ115に結合されている。システム100は、例えば、デスクトップコンピュータシステム又はサーバコンピュータシステムとして実現可能であり、専用グラフィックスレンダリングGPU110へ結合された強力な汎用CPU101を有する。このような実施形態においては、周辺バス、専門グラフィックスメモリ、I/Oデバイス等を付加する構成要素が含まれていてもよい。同様に、システム100は、ハンドヘルドデバイス(例えば、携帯電話等)又はセットトップビデオゲームコンソールデバイス、例えば、Microsoft Corporation of Redmond,Washingtonから入手可能なXbox(登録商標)、又は Sony Computer Entertainment Corporation of Tokyo,Japanから入手可能なPlayStation3(登録商標)として実現可能である。
[027]図2は、本発明の一実施形態に従ってグラフィックスプリミティブ201及びクリッピングウィンドウ202を描いた図である。図2に示すように、グラフィックスプリミティブ201は、クリッピングウィンドウ202と交差するが、大部分はクリッピングウィンドウ202の外側にある。
Claims (11)
- グラフィックスプリミティブを含むポリゴン記述を生成するセットアップユニットと、
前記セットアップユニットへ結合されたラスタユニットであって、前記グラフィックスプリミティブをラスタライズする該ラスタユニットと、
を備え、
前記ラスタユニットが、クリッピングウィンドウに関連する2分探索を実行して、前記グラフィックスプリミティブの少なくとも部分的なカバー範囲を有する開始タイルであって複数のピクセルを含む該開始タイルを決定し、前記ラスタユニットが、前記開始タイルに基づいて、前記グラフィックスプリミティブの少なくとも部分的なカバー範囲を有する複数の隣接タイルを生成することによって、前記グラフィックスプリミティブをラスタライズする、グラフィックスプロセッサユニット。 - 前記グラフィックスプリミティブの一部分が前記ウィンドウの外側に存在する、請求項1に記載のグラフィックスプロセッサユニット。
- 前記2分探索が、前記ウィンドウの第1のエッジ上で実行され、続いて前記ウィンドウの第2のエッジ上で実行される、請求項1に記載のグラフィックスプロセッサユニット。
- 前記ラスタステージ内にあって、前記2分探索を実施するステッパユニットを更に備える、請求項1に記載のグラフィックスプロセッサユニット。
- 前記ステッパユニットが、前記グラフィックスプリミティブの前の一部分の同時実行可能なラスタライズと重複するように前記2分探索を並列に実行する、請求項4に記載のグラフィックスプロセッサユニット。
- 粗いラスタユニットと、
微細なラスタユニットと、
を更に備え、
前記ステッパユニットが、前記粗いラスタユニット内に実装され、前記微細なラスタユニットが、第2レベルのラスタライズを実行して、前記グラフィックスプリミティブを少なくとも部分的にカバーする複数のタイルから、カバーされたピクセルを決定する、請求項5に記載のグラフィックスプロセッサユニット。 - システムメモリと、
前記システムメモリへ結合された中央プロセッサユニットと、
前記中央プロセッサユニットへ通信可能に結合されたグラフィックスプロセッサユニットと、
グラフィックスプリミティブを含むポリゴン記述を生成するセットアップユニットと、
前記セットアップユニットへ結合されたラスタユニットであって、前記グラフィックスプリミティブをラスタライズする該ラスタユニットと、
を備え、
前記ラスタユニットが、クリッピングウィンドウに関連する2分探索を実行して、前記グラフィックスプリミティブの少なくとも部分的なカバー範囲を有する開始タイルであって複数のピクセルを含む該開始タイルを決定し、前記ラスタユニットが、前記開始タイルに基づいて、前記グラフィックスプリミティブの少なくとも部分的なカバー範囲を有する複数の隣接タイルを生成することによって、前記グラフィックスプリミティブをラスタライズする、
コンピュータシステム。 - 前記グラフィックスプリミティブの一部分が前記ウィンドウの外側に存在する、請求項7に記載のコンピュータシステム。
- 前記2分探索が前記ウィンドウの第1のエッジ上で実行され、続いて前記ウィンドウの第2のエッジ上で実行される、請求項8に記載のコンピュータシステム。
- 前記ラスタステージ内にあるステッパユニットであって、前記2分探索を実施する該ステッパユニットを更に備え、
前記2分探索が、前記グラフィックスプリミティブの前の部分の同時実行可能なラスタライズと重複して並列に実行される、請求項9に記載のコンピュータシステム。 - 粗いラスタユニットと、
微細なラスタユニットと、
を更に備え、
前記ステッパユニットが、前記粗いラスタユニット内に実装され、前記微細なラスタユニットが、第2レベルのラスタライズを実行して、前記グラフィックスプリミティブを少なくとも部分的にカバーする複数のタイルから、カバーされたピクセルを決定する、請求項10に記載のコンピュータシステム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/494,407 US7843468B2 (en) | 2006-07-26 | 2006-07-26 | Accellerated start tile search |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008102904A true JP2008102904A (ja) | 2008-05-01 |
JP4598031B2 JP4598031B2 (ja) | 2010-12-15 |
Family
ID=38985726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007194799A Active JP4598031B2 (ja) | 2006-07-26 | 2007-07-26 | 加速された開始タイル探索 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7843468B2 (ja) |
JP (1) | JP4598031B2 (ja) |
KR (1) | KR100893637B1 (ja) |
CN (1) | CN101114375B (ja) |
TW (1) | TWI346911B (ja) |
Families Citing this family (34)
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US8732644B1 (en) | 2003-09-15 | 2014-05-20 | Nvidia Corporation | Micro electro mechanical switch system and method for testing and configuring semiconductor functional circuits |
US8788996B2 (en) | 2003-09-15 | 2014-07-22 | Nvidia Corporation | System and method for configuring semiconductor functional circuits |
US8711161B1 (en) | 2003-12-18 | 2014-04-29 | Nvidia Corporation | Functional component compensation reconfiguration system and method |
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- 2007-07-17 TW TW096126046A patent/TWI346911B/zh active
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- 2007-07-26 JP JP2007194799A patent/JP4598031B2/ja active Active
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Publication number | Publication date |
---|---|
US20080024522A1 (en) | 2008-01-31 |
KR100893637B1 (ko) | 2009-04-17 |
JP4598031B2 (ja) | 2010-12-15 |
TWI346911B (en) | 2011-08-11 |
CN101114375A (zh) | 2008-01-30 |
CN101114375B (zh) | 2012-09-26 |
KR20080010356A (ko) | 2008-01-30 |
TW200820127A (en) | 2008-05-01 |
US7843468B2 (en) | 2010-11-30 |
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