JP2008102766A

JP2008102766A - 電子回路

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Publication number: JP2008102766A
Application number: JP2006285079A
Authority: JP
Inventors: Takuya Harada; 卓哉原田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-10-19
Filing date: 2006-10-19
Publication date: 2008-05-01
Anticipated expiration: 2026-10-19
Also published as: JP4656040B2

Abstract

【課題】大容量のコンデンサを使用することなく、電源の瞬断が発生した場合に制御回路の誤動作を防止できる電子回路を提供する。
【解決手段】シーケンサ８の動作用電源を、主電源ＶＤＤからダイオード６を介して充電されているコンデンサ７より供給し、クロック生成回路１には、主電源ＶＤＤを供給して動作させ、シーケンサ８に対してはレベルシフト回路２によりクロック信号のレベルをシフトさせて出力する。そして、低電圧検出回路５が主電源電圧が検出閾値ＶＰＯＲ１よりも低下したことを検出すると、レベルシフト回路２は、シーケンサ８に対するクロック信号の供給を停止する。
【選択図】図１

Description

本発明は、クロック信号に同期して動作する制御回路を備えて構成される電子回路に関する。

電子回路において、電源の瞬断が発生した場合にデータを保護したり誤動作の発生を防止するための対策としては、比較的容量が大きいコンデンサを用意し、そのコンデンサに蓄積された電荷により電圧の低下を遅延させて、電源の供給が遮断されている期間をやり過ごすことが一般に行われている。しかしながら、大容量のコンデンサを使用すると、素子サイズが大きく配置スペースをとると共に、コストアップも招くという問題がある。
また、特許文献１には、ＥＥＰＲＯＭに記憶されているデータの破壊を防止するため、電源電圧の低下を検出すると、ＣＰＵがＥＥＰＲＯＭに対して出力するチップセレクト信号を阻止してＥＥＰＲＯＭへのアクセスを禁止する技術が開示されている。
特開平８−２４９２４４号公報

しかしながら、特許文献１に開示されている技術は、ＥＥＰＲＯＭのように、ＣＰＵなどからアクセスされる不揮発性メモリのデータ保護にしか適用できず、ＣＰＵ自体やハードウエアロジックで構成されるシーケンサなどの制御回路について誤動作を防止するには、やはり大容量のコンデンサが必要になってしまう。
本発明は上記事情に鑑みてなされたものであり、その目的は、大容量のコンデンサを使用することなく、電源の瞬断が発生した場合に制御回路の誤動作を防止できる電子回路を提供することにある。

請求項１記載の電子回路によれば、制御回路の動作用電源は、主電源からダイオードを介して充電されているコンデンサより供給する。そして、クロック信号出力回路には主電源を供給して動作させ、制御回路に対しては、クロックレベルシフト回路によりクロック信号のレベルをシフトさせて出力する。そして、電圧低下検出回路が、動作用電源電圧未満に設定される検出閾値よりも主電源電圧が低下したことを検出すると、クロック供給停止回路は、制御回路に対するクロック信号の供給を停止する。即ち、主電源電圧が一時的に低下した場合はクロック信号に基づくロジック動作が停止され、制御回路による電力消費は僅かとなる。従って、主電源電圧が低下している期間の動作用電源を、比較的小容量のコンデンサであってもその充電電荷によりバックアップすることが可能となる。

請求項２記載の電子回路によれば、クロックレベルシフト回路とクロック供給停止回路とを一体に構成するので、両者の機能を統合して回路全体の小型化を図ることができる。
請求項３記載の電子回路によれば、リセット回路は、制御回路の動作用電源電圧が、上記検出閾値未満に設定されるリセット閾値よりも低下したことを検出すると、制御回路にリセット信号を出力する。従って、主電源電圧が低下している期間が比較的長く継続した結果、コンデンサの充電電荷が消費されて制御回路の動作用電源電圧が低下し、制御回路の内部状態が保証できなくなった場合は、制御回路をリセットさせることができる。

請求項４記載の電子回路によれば、主電源が供給されて、制御回路との間で信号を入出力する周辺回路が存在する場合、信号レベルシフト回路が両者の間で転送される信号のレベルをシフトするので、信号の入出力を問題なく行うことができる。

請求項５記載の電子回路によれば、信号レベルシフト回路は、電圧低下検出回路が電圧低下を検出すると、制御回路側に出力される信号レベルを対応する入力信号レベルにかかわらずに固定すると共に、周辺回路側に出力される信号レベルを対応する入力信号レベルに応じて固定する。従って、主電源電圧が低下し、制御回路の動作が停止している期間における入出力信号レベルを、信号レベルシフト回路によって適切に固定することができる。

請求項６記載の電子回路によれば、制御回路がＣＰＵである場合、コンデンサにより供給される動作用電源をＣＰＵが直接アクセスするメモリ回路にも供給するので、メモリ回路が揮発性である場合でも、その記憶内容のバックアップを図ることができる。

請求項７記載の電子回路によれば、制御回路は、車両に関する制御を行うように構成される。即ち、車両に搭載される電子回路は、極めてノイジーな環境で動作しなければならず、そのノイズの影響を受けてバッテリの電圧が変動することも少なくない。従って、本発明を車両に搭載される制御回路に適用すれば、極めて有効である。

（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。図１は、シーケンサを中心とする制御システムの構成を示すブロック図である。電源ＶＤＤは、クロック生成回路（クロック信号出力回路）１、レベルシフト回路２，３、ロジック回路（周辺回路）４、低電圧検出回路（電圧低下検出回路）５に対して直接供給されている。また、電源ＶＤＤは、ダイオード６及びコンデンサ７の直列回路を介してグランドに接続されており、ダイオード６のカソード側は、電源ＶＤＤＨの供給端子としてシーケンサ（制御回路）８並びにレベルシフト回路２，３に接続されている。

シーケンサ８はハードウエアロジックで構成されており、クロック生成回路１により生成されたクロック信号ＣＬＫがレベルシフト回路２を介して供給されている。そして、シーケンサ８はクロック同期で動作して、所定の制御シーケンスに応じた制御信号を出力するようになっている。ロジック回路４はシーケンサ８の制御対象であり、両者の間で入出力される信号等は双方向のレベルシフト回路３を介して相互に転送される。

低電圧検出回路５は、バンドギャップレギュレータ（ＢＧＲ）９と、抵抗素子１０及び１１の直列回路と、コンパレータ１２とで構成されており、電源ＶＤＤの電圧低下を検出する。即ち、上記直列回路の共通接続点はコンパレータ１２の（＋）端子に接続され、ＢＧＲ９の出力端子は（−）端子に接続されている。そして、コンパレータ１２は、電源ＶＤＤの電圧が閾値ＶＰＯＲ１を下回ることで、分圧電位がＢＧＲ９により生成される参照電圧Ｖrefより低下すると、出力信号レベルをハイからロウに変化させる。

即ち、閾値電圧ＶＰＯＲ１は、抵抗素子１０，１１の抵抗値をＲ３，Ｒ４とすると、以下ように表される。
ＶＰＯＲ１＝Ｖref×（Ｒ３＋Ｒ４）／Ｒ４
コンパレータ１２の出力信号は、レベルシフト回路２，３にイネーブル信号ＥＮ（ハイアクティブ）として与えられており、そのイネーブル信号ＥＮがロウレベルになると、シーケンサ８に対するクロック信号ＣＬＫの出力と、シーケンサ８とロジック回路４との間の信号の入出力は停止されるようになっている。

リセット回路１３は、電源ＶＤＤＨとグランドとの間に、抵抗素子１４及びＮチャネルＭＯＳＦＥＴ１５の直列回路と、ＰチャネルＭＯＳＦＥＴ１６及び抵抗素子１７の直列回路を並列に接続して構成されている。そして、ＦＥＴ１５，１６のゲートは共通に、ＦＥＴ１５のドレインに接続されており、ＦＥＴ１６のソースは、ＮＯＴゲート１８を介してシーケンサ８のリセット端子（ハイアクティブ）に接続されている。

従って、電源ＶＤＤＨの電圧が、２つのＦＥＴ１５，１６の閾値電圧Ｖtn，Ｖtpの和であるＶＰＯＲ２＝２Ｖ以上であれば、ＦＥＴ１５，１６は何れもＯＮしており、ＮＯＴゲート１８の入力端子にはハイレベル（＝ＶＤＤＨ）が与えられる。そして、電源ＶＤＤＨの電圧が２Ｖ未満になると、ＦＥＴ１５，１６は何れもＯＦＦとなり、ＮＯＴゲート１８の入力端子（リセット信号ＲＥＳＢ）はロウレベルとなり、シーケンサ８はリセットされる。
ここで、例えば、ＶＤＤ＝５．０Ｖであるとすると、
ＶＤＤＨ＝４．３Ｖ，ＶＰＯＲ１＝４．０Ｖ，ＶＰＯＲ２＝２．０Ｖ
というレベルに設定されている。

図２は、クロックレベルシフト回路（クロック供給停止回路）２の内部構成を示す。レベルシフト回路２は、ＮＯＴゲート１９〜２１とＮＡＮＤゲート２２とで構成されている。高電位（ＶＤＤ）側となる入力側は、ＮＯＴゲート１９及び２０を直列に接続して構成され、これらには電源ＶＤＤが供給されている。低電位側となる出力側は、ＮＡＮＤゲート２２とＮＯＴゲート２１とを直列に接続して構成され、これらには電源ＶＤＤＨが供給されている。そして、ＮＯＴゲート２０の出力端子はＮＡＮＤゲート２２の一方の入力端子に接続されており、ＮＡＮＤゲート２２の他方の入力端子には、低電圧検出回路５よりイネーブル信号ＥＮが与えられている。

即ち、イネーブル信号ＥＮがハイであれば、ＮＯＴゲート１９の入力端子に高電位側のハイレベル信号が入力されると、ＮＯＴゲート２１の出力端子より低電位側のハイレベル信号が出力される。そして、イネーブル信号ＥＮがロウレベルになると、ＮＯＴゲート２１の出力端子は高電位側の信号レベルにかかわらずロウレベルを維持する。

また、図３は、双方向の信号レベルシフト回路３の内部構成を示す。信号レベルシフト回路３は、シーケンサ８とロジック回路４との間で入出力される信号レベルを変換する。即ち、シーケンサ８→ロジック回路４の方向については、高電位変換部３Ｈにおいて低電位側から高電位側へのレベルシフトを行い、シーケンサ８←ロジック回路４の方向については、低電位変換部３Ｌにおいて高電位側から低電位側へのレベルシフトを行う。
従って、低電位変換部３Ｌは、ＮＯＴゲート２３〜２５とＮＡＮＤゲート２６とでレベルシフト回路２と同様の接続で構成されている。一方、高電位変換部３Ｈは、低電位入力側がＮＯＴゲート２７及び２８を直列接続して構成され、高電位出力側が、４つのＦＥＴ２９〜３２とＮＯＴゲート３３及び３４とで構成されている。

即ち、電源ＶＤＤとグランドとの間に、ＰチャネルＭＯＳＦＥＴ２９，ＮチャネルＭＯＳＦＥＴ３０の直列回路と、ＰチャネルＭＯＳＦＥＴ３１，ＮチャネルＭＯＳＦＥＴ３２の直列回路とが並列に接続されており、ＦＥＴ２９のゲートはＦＥＴ３１のドレイン及びＮＯＴゲート３３の入力端子に接続されている。また、ＦＥＴ３１のゲートはＦＥＴ２９のドレインに接続され、ＦＥＴ３０のゲートはＮＯＴゲート２８の出力端子に、ＦＥＴ３２のゲートはＮＯＴゲート２７の出力端子に夫々接続されている。そして、ＮＯＴゲート３３及び３４は直列に接続されており、これらには電源ＶＤＤが供給されている。

高電位変換部３Ｈの入力信号がハイレベル（ＶＤＤＨ）になると、ＦＥＴ３０，３１がＯＮ，ＦＥＴ３２，２９がＯＦＦとなり、ＮＯＴゲート３４の出力端子はハイレベル（ＶＤＤ）となる。高電位変換部３Ｈの入力信号がロウレベルの場合、ＦＥＴ２９〜３２のＯＮ，ＯＦＦ関係は逆になり、ＮＯＴゲート３４の出力端子はロウレベルとなる。
尚、図３では図示の都合上、高電位変換部３Ｈ，低電位変換部３Ｌを夫々１つのみ示しているが、実際にはシーケンサ８とロジック回路４との間で相互に入出力される信号の数に応じてそれらは１つ以上配置されている。

次に、本実施例の作用について図４も参照して説明する。図４は、電源ＶＤＤの電圧が低下した場合の各部の波形変化を示すタイミングチャートである。図４（ａ）に示すように、主電源ＶＤＤの電圧が正常である場合（期間Ａ）、イネーブル信号ＥＮ並びにリセット信号ＲＥＳＢは何れもハイレベルであり（（ｃ），（ｂ）参照）、シーケンサ８にはクロック信号ＣＬＫが供給され（（ｅ）参照）、シーケンサ８とロジック回路４との間の信号の入出力も行われている。

この状態から、何らかの原因によって主電源ＶＤＤの電圧が低下し、閾値ＶＰＯＲ１のレベルを下回ると、低電圧検出回路５は、イネーブル信号ＥＮをロウレベルに変化させる（期間Ｂ）。すると、クロック信号ＣＬＫの供給はレベルシフト回路２によって停止される（出力レベルはロウに固定）。また、シーケンサ８とロジック回路４と間の信号入出力も、信号レベルシフト回路３によって停止される。この時、低電位変換部３Ｌ側では、ＮＯＴゲート２４の出力レベルが不定となるが、シーケンサ８に対する出力レベルはロウに固定される。
この時、シーケンサ８には、コンデンサ７により保持されている電源ＶＤＤＨが供給されており、また、クロック信号ＣＬＫの供給が停止することでシーケンサ８の消費電力は大きくて低減される。従って、電源ＶＤＤＨのレベルは、主電源ＶＤＤよりも緩やかに低下するようになり、シーケンサ８の内部状態は保持される。

そして、主電源ＶＤＤのレベルがグランドＧＮＤから一度正常状態に復帰し、クロック信号ＣＬＫの供給が再開されると、シーケンサ８は、保持されている内部状態から制御を継続する（期間Ｃ）。また、主電源ＶＤＤのレベルが再度低下すると、同じようにクロック信号ＣＬＫの供給が停止する（期間Ｄ）。その期間がより長く継続すると、コンデンサ７の充電電荷は次第に消費され、電源ＶＤＤＨのレベルも漸次低下して行く。そして、電源ＶＤＤＨのレベルがＶＰＯＲ２を下回ると、リセット回路１３がリセット信号ＲＥＳＢをロウレベルにする（期間Ｅ）。この場合、シーケンサ８の内部状態は保障されないため、シーケンサ８をリセットする。

尚、電源ＶＤＤＨのレベルが閾値ＶＰＯＲ２に達するまでの時間は、コンデンサ７の容量と、リセット回路１３の消費電力量によって決まる。その後、主電源ＶＤＤのレベルが正常状態に復帰すれば、シーケンサ８のリセットは解除されると共にクロック信号ＣＬＫの供給が再開されるので、シーケンサ８は、制御シーケンスをリセット状態から実行する（期間Ｆ）。

以上のように本実施例によれば、シーケンサ８の動作用電源を、主電源ＶＤＤからダイオード６を介して充電されているコンデンサ７より供給し、クロック生成回路１には、主電源ＶＤＤを供給して動作させ、シーケンサ８に対してはレベルシフト回路２によりクロック信号のレベルをシフトさせて出力する。そして、低電圧検出回路５が主電源電圧が検出閾値ＶＰＯＲ１よりも低下したことを検出すると、レベルシフト回路２は、シーケンサ８に対するクロック信号の供給を停止する。従って、主電源電圧が低下している期間の動作用電源を、比較的小容量のコンデンサ７であってもその充電電荷によりバックアップすることが可能となる。

ここで、従来のようにコンデンサの充電電荷のみにより電源のバックアップを図る場合、コンデンサの容量としてはμＦオーダーのものが必要となる。そのような大容量のコンデンサは、半導体基板上の素子として形成することができず、ディスクリート素子をＩＣに外付けせざるを得ない。これに対して、本実施例の構成によれば、コンデンサ７の容量は数１０ｐＦオーダーであってもバックアップが可能となるため、コンデンサ７も半導体基板上に形成し、ＩＣとして一体に構成することができる。

また、リセット回路１３は、シーケンサ８の動作用電源電圧が、上記検出閾値ＶＰＯＲ１未満に設定されるリセット閾値ＶＰＯＲ２よりも低下したことを検出すると、シーケンサ８にリセット信号を出力するので、シーケンサ８の内部状態が保証できなくなった場合にシーケンサ８をリセットさせることができる。
そして、レベルシフト回路３は、シーケンサ８とロジック回路４との間で転送される信号のレベルをシフトするので、両者間での信号の入出力を問題なく行うことができる。また、レベルシフト回路３は、低電圧検出回路５が電圧低下を検出すると、シーケンサ８側に出力される信号レベルを対応する入力信号レベルにかかわらずに固定し、ロジック回路４側に出力される信号レベルを対応する入力信号レベルに応じて固定する。従って、主電源電圧が低下し、シーケンサ８の動作が停止している期間における入出力信号状態を、レベルシフト回路３によって適切に固定することができる。

（第２実施例）
図５は本発明の第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例の制御システムは、シーケンサ８に替えてＣＰＵ（制御回路）４１を使用し、そのＣＰＵ４１を中心に構成されるマイクロコンピュータに適用した場合である。レベルシフト回路２より出力されるクロック信号ＣＬＫはＣＰＵ４１のクロック入力端子に与えられ、リセット回路１３より出力されるリセット信号ＲＳＴＢは、ＣＰＵ４１のリセット端子に与えられている。

また、ＣＰＵ４１には、制御プログラムが記憶されているＲＯＭ（メモリ回路）４２やワークエリアとして使用するＲＡＭ（メモリ回路）４３がアドレスバス並びにデータバスを介して接続されており、これらに対してもＣＰＵ４１と同様に電源ＶＤＤＨが供給されている。第１実施例のロジック回路４に替えてＩ／Ｏ部（周辺回路）４４が配置されており、Ａ／Ｄコンバータ（ＡＤＣ）４５は、ＣＰＵ４１との入出力形態に応じてレベルシフト回路３と同様に構成される信号レベルシフト回路４６を介してＣＰＵ４１に接続されている。尚、Ａ／Ｄコンバータ（周辺回路）４５に対しては、電源ＶＤＤが供給されている。

上記の制御システムは、例えば車両制御用のＥＣＵ（Electronic Control Unit）として構成されている。即ち、ＣＰＵ４１は、図示しない通信回路を介して外部、例えば他のＥＣＵより与えられる制御指令などに応じて、Ｉ／Ｏ部４４を介して制御対象（エンジンやモータなど）を制御したり、Ａ／Ｄコンバータ４５より読み込んだデータを外部に送信したりする。

以上のように構成される第２実施例によれば、制御回路がＣＰＵ４１である場合、コンデンサ７により供給される動作用電源をＣＰＵ４１が直接アクセスするＲＯＭ４２，ＲＡＭ４３にも供給するので、ＲＡＭ４３の記憶内容についてもバックアップを図ることができる。そして、車両制御用ＥＣＵは、バッテリ電源ＶＤＤがノイズの影響を受け易く、比較的瞬断が発生する可能性が高い環境で動作している。従って、本発明を有効に適用することができる。

（第３実施例）
図６は本発明の第３実施例であり、要部のみ示す図１相当図である。第３実施例では、ダイオード６に替えて、ＮチャネルＭＯＳＦＥＴ４７をダイオード接続したものを使用している。即ち、ＦＥＴ４７のドレインは電源ＶＤＤ側に接続され、ソースはコンデンサ７側に接続されている。そして、ＦＥＴ４７のゲートは自身のドレインに接続され、バックゲートはグランドに接続されている。
以上のように構成された第３実施例によれば、第１，第２実施例と同様の効果が得られる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第２実施例における周辺回路は、その他、通信回路などでも良い。また、ＣＰＵ４１にゲートアレイやＤＭＡコントローラが接続されている場合、それらも制御回路として扱い、ＣＰＵ４１と同様にコンデンサ７より動作用電源を供給し、クロック供給を停止させるようにしても良い。
また、上記のように制御回路が複数存在する場合は、それらの動作用電源のバックアップを適切に図るためコンデンサを複数設けても良い。

本発明の第１実施例であり、シーケンサを中心とする制御システムの構成を示すブロック図クロックレベルシフト回路の内部構成を示す図信号レベルシフト回路内部構成を示す図電源ＶＤＤの電圧変化に応じた回路動作のタイミングチャート本発明の第２実施例を示す図１相当図本発明の第３実施例を示す図１の一部相当図

符号の説明

図面中、１はクロック生成回路（クロック信号出力回路）、２はクロックレベルシフト回路（クロック供給停止回路）、３は信号レベルシフト回路、４はロジック回路（周辺回路）、５は低電圧検出回路（電圧低下検出回路）、６はダイオード、７はコンデンサ、８はシーケンサ（制御回路）、１３はリセット回路、４１はＣＰＵ（制御回路）、４２はＲＯＭ（メモリ回路）、４３はＲＡＭ（メモリ回路）、４４はＩ／Ｏ部（周辺回路）、４５はＡ／Ｄコンバータ（周辺回路）、４６は信号レベルシフト回路、４７はＮチャネルＭＯＳＦＥＴ（ダイオード）を示す。

Claims

クロック信号に同期して動作する制御回路を備えて構成される電子回路において、
主電源にダイオードを介して接続されることで充電され、その充電電圧が前記制御回路の動作用電源として供給されるコンデンサと、
前記主電源が供給されて動作するクロック信号出力回路と、
このクロック信号出力回路より前記制御回路に供給される前記クロック信号のレベルをシフトするクロックレベルシフト回路と、
前記主電源電圧が、前記動作用電源電圧未満に設定される検出閾値よりも低下したことを検出する電圧低下検出回路と、
この電圧低下検出回路が電圧低下を検出すると、前記制御回路に対するクロック信号の供給を停止するクロック供給停止回路とを備えることを特徴とする電子回路。
前記クロックレベルシフト回路と、前記クロック供給停止回路とを一体に構成したことを特徴とする請求項１記載の電子回路。
前記動作用電源電圧が、前記検出閾値未満に設定されるリセット閾値よりも低下したことを検出すると、前記制御回路にリセット信号を出力するリセット回路を備えることを特徴とする請求項１又は２記載の電子回路。
前記制御回路と、前記主電源が供給されて動作する周辺回路との間で転送される信号のレベルをシフトする信号レベルシフト回路を備えることを特徴とする請求項１乃至３の何れかに記載の電子回路。
前記信号レベルシフト回路は、前記電圧低下検出回路が電圧低下を検出すると、前記制御回路側に出力される信号レベルを対応する入力信号レベルにかかわらずに固定すると共に、前記周辺回路側に出力される信号レベルを、対応する入力信号レベルに応じて固定するように構成されることを特徴とする請求項４記載の電子回路。
前記制御回路がＣＰＵである場合、前記動作用電源を、前記ＣＰＵが直接アクセスするメモリ回路にも供給することを特徴とする請求項１乃至５の何れかに記載の電子回路。
車両に搭載され、前記制御回路は、前記車両に関する制御を行うように構成されることを特徴とする請求項１乃至６の何れかに記載の電子回路。