JP2008090937A - 強誘電体メモリ装置及びその駆動方法並びに電子機器 - Google Patents
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Abstract
【解決手段】 強誘電体メモリ装置100は、複数のビット線BLと、複数のビット線BLのそれぞれに接続され、“0”データ又は“1”データを分極状態に対応して記憶する複数のメモリセルMCと、複数のデータ線DLと、複数のビット線BLのそれぞれをビット線BLの電位に基づいて複数のデータ線DLのそれぞれに接続する複数の電荷転送回路160と、複数のデータ線DLのそれぞれを負電位にプリチャージするための負電荷を蓄積するキャパシタ192と、“0”データの読み出し電荷量に相当する正電荷を複数のビット線BLのそれぞれから引き抜く正電荷キャンセル回路400と、データ線DLの電位と参照電位とを比較することによりメモリセルMCから読み出したデータを判定するセンスアンプ230とを備える。
【選択図】図1
Description
Vtank1=−Vini+VCC×Cf1/Ctank
Vtank1=min(VCC×Cf1/Ctank,Vini)−Vini
ΔV=Vtank1−Vtank0=min(VCC×Cf1/Ctank,Vini)−min(VCC×Cf0/Ctank,Vini)
Ctank=Cf1×VCC/Vini
ΔVmax=Vini(1−Cf0/Cf1)
(1)“0”データの強誘電体容量に相当する容量を有する強誘電体キャパシタ、
(2)“0”データの強誘電体容量に相当する容量を有する常誘電体キャパシタ、
(3)“0”データの強誘電体容量より大きく且つ“1”データの強誘電体容量より小さい容量に相当する容量を有する常誘電体キャパシタ、
(4)“0”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“1”データの強誘電体容量よりも小さい容量を有するキャパシタ、
などを適用できる。
Vtank1=−Vini+min(VCC×(Cf1−Cf0)/Ctank,Vini)
ΔV=Vtank1−Vtank0=min(VCC×(Cf1−Cf0)/Ctank,Vini)
ΔVmax=Vini
図3に示す正電荷キャンセル回路400は、“0”データの強誘電体容量に相当する容量を有する常誘電体キャパシタ、又は“0”データの強誘電体容量より大きく且つ“1”データの強誘電体容量より小さい容量を有する常誘電体キャパシタから成る。
図4に示す正電荷キャンセル回路400は、“0”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“1”データの強誘電体容量よりも小さい容量を有するキャパシタから成る。
図5示す正電荷キャンセル回路400は、ビット線BLを負電位(例えば−0.1V)に十分な時間(プリチャージに要する時間)接続することで、ビット線BLの電位を負電位にプリチャージするプリチャージ手段としてのp型MOSトランジスタから成る。
図6に示す正電荷キャンセル回路400は、ビット線BLを負電位に瞬間的に接続することで、負電荷をビット線BLに注入し、ビット線BLの電位を瞬時に引き下げるスイッチとしてのp型MOSトランジスタから成る。
Claims (13)
- 複数のビット線と、
前記複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“0”データ又は読み出し電荷量の多い“1”データを分極状態に対応して記憶する複数のメモリセルと、
複数のデータ線と、
前記複数のビット線のそれぞれを前記ビット線の電位に基づいて前記複数のデータ線のそれぞれに接続する複数の電荷転送回路と、
前記複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、
前記“0”データの読み出し電荷量に相当する正電荷を前記複数のビット線のそれぞれから引き抜く正電荷キャンセル回路と、
前記メモリセルから読み出したデータを判定するセンスアンプと、
を備える強誘電体メモリ装置。 - 複数のビット線と、
前記複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“0”データ又は読み出し電荷量の多い“1”データを分極状態に対応して記憶する複数のメモリセルと、
複数のデータ線と、
前記複数のビット線のそれぞれを前記複数のデータ線のそれぞれに接続する複数の電荷転送回路と、
前記複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、
前記“0”データの読み出し電荷量よりも多く且つ前記“1”データの読み出し電荷量よりも少ない電荷量に相当する正電荷を前記複数のビット線のそれぞれから引き抜く正電荷キャンセル回路と、
前記メモリセルから読み出したデータを判定するセンスアンプと、
を備える強誘電体メモリ装置。 - 請求項1又は請求項2に記載の強誘電体メモリ装置であって、
“1”データの強誘電体容量をCf1、“0”データの強誘電体容量をCf0、データ読み出し時に前記メモリセルに印加される電圧をVCC、前記データ線の初期電位を−Viniとすると、前記キャパシタの容量は(Cf1−Cf0)×VCC/Vini以下である、強誘電体メモリ装置。 - 請求項1乃至請求項3のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“0”データの強誘電体容量に相当する容量を有する強誘電体キャパシタである、強誘電体メモリ装置。 - 請求項1乃至請求項3のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“0”データの強誘電体容量に相当する容量を有する常誘電体キャパシタである、強誘電体メモリ装置。 - 請求項1乃至請求項3のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“0”データの強誘電体容量より大きく且つ“1”データの強誘電体容量より小さい容量に相当する容量を有する常誘電体キャパシタである、強誘電体メモリ装置。 - 請求項1乃至請求項3のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“0”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“1”データの強誘電体容量よりも小さい容量を有するキャパシタである、強誘電体メモリ装置。 - 請求項1乃至請求項3のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記ビット線を所定の負電位にプリチャージする手段である、強誘電体メモリ装置。 - 請求項1乃至請求項3のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記ビット線を負電位に所定時間接続するスイッチである、強誘電体メモリ装置。 - 請求項1乃至請求項9のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記メモリセルに読み出し電圧が印加される以前に前記ビット線から正電荷を引き抜く、強誘電体メモリ装置。 - 請求項1乃至請求項7のうち何れか1項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記メモリセルに読み出し電圧が印加されるタイミングと略同時のタイミングで前記ビット線から正電荷を引き抜く、強誘電体メモリ装置。 - 請求項1乃至請求項11のうち何れか1項に記載の強誘電体メモリ装置を備える電子機器。
- 複数のビット線と、
前記複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“0”データ又は読み出し電荷量の多い“1”データを分極状態に対応して記憶する複数のメモリセルと、
複数のデータ線と、
前記複数のビット線のそれぞれを前記ビット線の電位に基づいて前記複数のデータ線のそれぞれに接続する複数の電荷転送回路と、
前記複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、
前記複数のビット線のそれぞれから正電荷を引き抜く正電荷キャンセル回路と、
前記メモリセルから読み出したデータを判定するセンスアンプと、
を有する強誘電体メモリ装置の駆動方法であって、
前記メモリセルに読み出し電圧を印加する以前又は略同時に、前記“0”データの読み出し電荷量に相当する正電荷、又は前記“0”データの読み出し電荷量よりも多く且つ前記“1”データの読み出し電荷量よりも少ない電荷量に相当する正電荷を前記正電荷キャンセル回路によって前記複数のビット線のそれぞれから引き抜くステップと、
前記センスアンプによってデータを判定するステップと、
を備える強誘電体メモリ装置の駆動方法。
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