JP2008085162A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体基板の上にゲート絶縁膜およびゲート電極を順次形成した後に溝部を形成しこの溝部の内側に素子分離絶縁膜を形成した構造を備えた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a structure in which a gate insulating film and a gate electrode are sequentially formed on a semiconductor substrate, a groove is formed, and an element isolation insulating film is formed inside the groove, and a manufacturing method thereof.
半導体基板上に第1のゲート絶縁膜および第1のゲート電極を順次形成し、これらの膜を複数に分断すると共に半導体基板に溝部を形成し溝部の内側にSTI(Shallow Trench Isolation)構造の素子分離領域を形成する技術が開発されている(例えば、特許文献1参照)。 A first gate insulating film and a first gate electrode are sequentially formed on a semiconductor substrate, these films are divided into a plurality of parts, a groove is formed in the semiconductor substrate, and an STI (Shallow Trench Isolation) structure element is formed inside the groove. A technique for forming an isolation region has been developed (see, for example, Patent Document 1).
この特許文献1記載の構成によれば、第1のゲート電極が逆テーパ形状の断面形状で形成されているため、第1のゲート電極のエッチング処理が素子分離絶縁膜により妨げられることがない。したがって、エッチング残渣による第1のゲート電極間の短絡の発生を防止することができる。 According to the configuration described in Patent Document 1, since the first gate electrode is formed in a reverse tapered cross-sectional shape, the etching process of the first gate electrode is not hindered by the element isolation insulating film. Therefore, occurrence of a short circuit between the first gate electrodes due to etching residues can be prevented.
しかしながら、第1のゲート電極の材料となる第1のゲート電極の側面が例えば略全て逆テーパ形状に形成される場合等には、その後、その上に第2のゲート絶縁膜を等方的に形成し、その上に第2のゲート電極の材料膜を形成すると、隣り合う第1のゲート電極間に位置する第2のゲート絶縁膜上に形成された第2のゲート電極内にボイドが発生してしまう虞がある。すると第2のゲート電極が高抵抗化してしまうため好ましくない。
本発明は、上記事情に鑑みてなされたもので、その目的は、隣り合う第1のゲート電極間の短絡を防止しつつ構成すると共に、第2のゲート電極の高抵抗化を防止した半導体装置およびその製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to prevent a short circuit between adjacent first gate electrodes and to prevent a high resistance of the second gate electrode. And providing a manufacturing method thereof.
本発明の半導体装置は、複数の溝部が表層に形成された半導体基板と、複数の溝部内にそれぞれ埋込まれると共に上部が半導体基板の表面から上方に突出して形成された複数の素子分離絶縁膜と、隣り合う前記複数の素子分離絶縁膜の上部間の半導体基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、第1のゲート電極の上に第2のゲート絶縁膜を介して形成された第2のゲート電極とを備え、第1のゲート電極は、第1のゲート絶縁膜に接するゲート下部とこのゲート下部の上に位置しかつ第2のゲート絶縁膜に接するゲート上部とからなり、このゲート上部は断面幅寸法がゲート下部方向に向けて広がる順テーパ形状部を備え、ゲート下部は断面幅寸法がゲート上部方向に向けて広がる逆テーパ形状部を備えていることを特徴としている。 A semiconductor device according to the present invention includes a semiconductor substrate having a plurality of groove portions formed on a surface layer, and a plurality of element isolation insulating films formed in the plurality of groove portions and having upper portions protruding upward from the surface of the semiconductor substrate. A first gate electrode formed on the semiconductor substrate between the upper portions of the plurality of adjacent element isolation insulating films via a first gate insulating film, and a second gate on the first gate electrode A second gate electrode formed through an insulating film, wherein the first gate electrode is located below the gate in contact with the first gate insulating film and above the gate lower part, and the second gate insulating film The upper part of the gate has a forward tapered part whose cross-sectional width dimension extends in the direction of the lower part of the gate, and the lower part of the gate has an inversely tapered part which has a cross-sectional dimension of the width in the direction of the upper part of the gate. Have It is characterized in.
本発明の半導体装置の製造方法は、半導体基板の表面に第1のゲート絶縁膜を形成する工程と、第1のゲート絶縁膜の上に第1の導電層を形成する工程と、第1の導電層をその上部よりも下部を細くする逆テーパ形状部にして複数に分断しながら第1のゲート絶縁膜を複数に分断し半導体基板に溝部を形成する工程と、溝部内に素子分離絶縁膜を形成する工程と、第1の導電層をその下部に対して逆テーパ形状部を残しながらその上側に対して当該第1の導電層の上部が上方に向けて細くなるように順テーパ形状部として形成する工程と、第1の導電層の順テーパ形状部の上に第2のゲート絶縁膜を形成する工程と、第2のゲート絶縁膜上に第2の導電層を形成する工程とを備えたことを特徴としている。 The method for manufacturing a semiconductor device according to the present invention includes a step of forming a first gate insulating film on a surface of a semiconductor substrate, a step of forming a first conductive layer on the first gate insulating film, Forming a groove portion in the semiconductor substrate by dividing the first gate insulating film into a plurality of parts while forming the conductive layer into an inversely tapered portion that is thinner than the upper part thereof, and separating the element into an insulating film in the groove part And a forward tapered portion so that the upper portion of the first conductive layer becomes thinner toward the upper side while leaving the reverse tapered portion with respect to the lower portion of the first conductive layer. Forming a second gate insulating film on the forward tapered portion of the first conductive layer, and forming a second conductive layer on the second gate insulating film. It is characterized by having prepared.
本発明の半導体装置によれば、隣り合う浮遊ゲート電極間の短絡を防止すると共にゲート電極の高抵抗化を防止できる。 According to the semiconductor device of the present invention, it is possible to prevent a short circuit between adjacent floating gate electrodes and an increase in resistance of the gate electrodes.
以下、本発明の一実施形態について、図面を参照しながら説明する。図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの等価回路を示しており、図2は、図1に示すメモリセル領域についてメモリセルの配設状態を模式的な平面図により示している。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows an equivalent circuit of a memory cell array formed in a memory cell region of a NAND flash memory device, and FIG. 2 schematically shows an arrangement state of memory cells in the memory cell region shown in FIG. It is shown by a plan view.
図1に示す半導体装置としてのNAND型のフラッシュメモリ装置1において、そのメモリセルアレイArは、2個の選択ゲートトランジスタTrsと、当該選択ゲートトランジスタTrs間に対して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrnとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。 In the NAND flash memory device 1 as the semiconductor device shown in FIG. 1, the memory cell array Ar includes two selection gate transistors Trs and a plurality (for example, 8) connected in series between the selection gate transistors Trs. Number: NAND cell units SU composed of n 2 (n is a positive number) memory cell transistors Trn are formed in a matrix.
複数個のメモリセルトランジスタTrnは、隣接するもの同士でソース/ドレイン領域を共用して形成されている。
図1中X方向(ワード線方向、ゲート幅方向に相当)に配列されたメモリセルトランジスタTrnは、ワード線(コントロールゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrsは、共通の選択ゲート線SLで共通接続されている。さらに、選択ゲートトランジスタTrsは、ビット線コンタクトCBを介して図1中X方向に直交するY方向(ゲート幅方向の交差方向、ゲート長方向、ビット線方向、に相当)に延びるビット線BLに接続されている。
The plurality of memory cell transistors Trn are formed by sharing adjacent source / drain regions.
The memory cell transistors Trn arranged in the X direction (corresponding to the word line direction and the gate width direction) in FIG. 1 are commonly connected by a word line (control gate line) WL. Further, the selection gate transistors Trs arranged in the X direction in FIG. 1 are commonly connected by a common selection gate line SL. Further, the select gate transistor Trs is connected to the bit line BL extending in the Y direction (corresponding to the crossing direction of the gate width direction, the gate length direction, and the bit line direction) orthogonal to the X direction in FIG. 1 via the bit line contact CB. It is connected.
複数のNANDセルユニットSUは、図2に示すように、STI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分離されている。メモリセルトランジスタTrnのゲート電極は、Y軸方向に延びる素子形成領域(活性領域:アクティブエリア)Saと、X軸方向の所定間隔をもって形成されるY軸方向に延びるワード線WLとの交差部に位置して形成されている。 As shown in FIG. 2, the plurality of NAND cell units SU are separated from each other by an element isolation region Sb having an STI (Shallow Trench Isolation) structure. The gate electrode of the memory cell transistor Trn is at the intersection of an element formation region (active region: active area) Sa extending in the Y-axis direction and a word line WL extending in the Y-axis direction formed at a predetermined interval in the X-axis direction. Is located.
<フラッシュメモリ装置1のメモリセル領域Mのゲート電極形成領域GCにおけるゲート電極構造の説明>
以下、本実施形態に係る構造の特徴部分を中心に図2および図3を参照しながら説明する。図3は、図2に示すゲート電極形成領域GCおよびゲート電極分離領域GVの一部構造(図2に示す領域A1参照)を斜視図により模式的に示している。
<Description of Gate Electrode Structure in Gate Electrode Formation Region GC of Memory Cell Region M of Flash Memory Device 1>
Hereinafter, description will be made with reference to FIG. 2 and FIG. 3 focusing on characteristic portions of the structure according to the present embodiment. FIG. 3 schematically shows a partial structure (see region A1 shown in FIG. 2) of the gate electrode formation region GC and the gate electrode isolation region GV shown in FIG. 2 in a perspective view.
この図3に示すように、フラッシュメモリ装置1は、半導体基板としてのp型のシリコン基板2に対してメモリセル領域Mおよび周辺回路領域(図示せず)の両領域に区画形成されている。図2に示すように、メモリセル領域Mは、Y方向に対してゲート電極形成領域GCが複数並設されており、隣り合う互いのゲート電極形成領域GC間に対してゲート電極分離領域GVが設けられている。
As shown in FIG. 3, the flash memory device 1 is partitioned and formed in both a memory cell region M and a peripheral circuit region (not shown) with respect to a p-
図3に示すように、ゲート電極形成領域GCには、フローティングゲート電極FGおよびコントロールゲート電極CGがシリコン基板2上に第1の絶縁膜5を介して積層ゲート電極として構成されている。図3には図示しないが、Y方向に隣り合うフローティングゲート電極FGおよびコントロールゲート電極CGがそれぞれゲート電極分離領域GVによって物理的に分断されている。このゲート電極分離領域GVには、シリコン基板2上に層間絶縁膜(図示せず)が埋込まれており、Y方向に隣り合う積層ゲート電極が電気的に絶縁分離された構造をなしている。
As shown in FIG. 3, in the gate electrode formation region GC, a floating gate electrode FG and a control gate electrode CG are configured as stacked gate electrodes on the
以下、メモリセル領域Mのゲート電極形成領域GCに形成される積層ゲート電極の構造を中心に説明する。図3に示すように、シリコン基板2の表面(主表面)側には、複数の素子分離領域Sbに対して素子分離溝3が溝部としてY方向に沿って形成されており、この素子分離溝3内には素子分離絶縁膜4が埋込まれている。
Hereinafter, the structure of the stacked gate electrode formed in the gate electrode formation region GC of the memory cell region M will be mainly described. As shown in FIG. 3, on the surface (main surface) side of the
この素子分離絶縁膜4は、後述する絶縁膜4b〜4dの複数層構造により構成されており、X方向に隣り合うフローティングゲート電極層FGや素子形成領域Saを電気的に絶縁分離すると共に構造的に分離するように設けられている。この素子分離絶縁膜4は、所謂STI(Shallow Trench Isolation)構造の素子分離領域Sbを構成している。
The element
素子分離絶縁膜4は、シリコン基板2の表層部に対して素子分離領域Sbの素子分離溝3に埋め込まれると共に当該シリコン基板2の表面部2aの上方に突出した上部4aを備えて構成される。素子分離絶縁膜4は、素子形成領域SaをX方向に対して複数に分断するように形成されている。
The element
素子分離絶縁膜4は、素子分離溝3の内面に沿ってシリコン酸化膜4bが、そのシリコン酸化膜4bの内面に沿ってシリコン酸化膜4cが形成され、シリコン酸化膜4cの内側に塗布型絶縁膜4dが形成された構成となっている。素子分離絶縁膜4の上部4aにおいて、シリコン酸化膜4bは側部が後述する第1の絶縁膜5上に張り出している。この第1の絶縁膜5上に張り出した素子分離絶縁膜4の上部4aの側壁面4fは、第1の絶縁膜5に接する下端部から素子分離絶縁膜4の上面部4e方向に向けて、X方向断面の幅寸法が徐々に狭くなる順テーパー形状を有している。すなわち、側壁面4fはシリコン基板2の上方に向けて露出して形成されている。尚、本実施形態では素子分離絶縁膜4を3層構造としているが、本発明においてこの素子分離絶縁膜は2層構造であっても単層構造であっても良い。
In the element isolation
素子形成領域Saのシリコン基板2上には第1の絶縁膜5が形成されている。この第1の絶縁膜5は、例えば熱酸化処理によってシリコン酸化膜により構成されトンネル絶縁膜、第1のゲート絶縁膜として機能する。
A first
この第1の絶縁膜5の上には第1の導電層6が形成されている。この第1の導電層6は、例えばリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。第1の導電層6は、ゲート電極形成領域GCにおける隣り合う素子分離絶縁膜4および4間において第1の絶縁膜5上に形成されている。
A first
第1の導電層6は、素子分離絶縁膜4の側壁面4f間に埋め込まれて第1の絶縁膜5に接するよう形成されたゲート下部6aと、このゲート下部6aの上に位置し素子分離絶縁膜4の上面部4eより上方に位置するゲート上部6bから構成されている。ここで、素子分離絶縁膜4の上面部4eのシリコン基板2の表面からの高さと同じ高さに位置するゲート下部6aとゲート上部6bとの境界部分をゲート中間部6aaと称する。第1の導電層6のゲート下部6aは、側壁面4f間に埋め込まれて形成されることから、第1の絶縁膜5と接するゲート下端部のX方向の幅寸法がこのゲート下端部より上方部分の幅寸法より狭く、X方向の断面形状が逆テーパ状の逆テーパ形状部として構成されている。このゲート下部6aに対し、第1の導電層6のゲート上部6bは、ゲート上端部のX方向の幅寸法がこのゲート上端部より下方部分の幅寸法より狭く、X方向の断面形状が順テーパ状の順テーパ形状部として構成されている。尚、第1の導電層6に関して使用される順テーパ形状とは、ゲート中間部6aa側から上方に向けて徐々に細くなる(図3のX方向断面においては幅が狭くなる)、またはゲート下部6aのX方向の断面寸法がゲート上部6b方向に向けて広がる形状を意味する。また、第1の導電層6に関して使用される逆テーパ形状とは、ゲート中間部6aa側から下方に向けて徐々に細くなる(図3のX方向断面においては幅が狭くなる)、またはゲート上部6bのX方向の断面寸法がゲート下部6a方向に向けて広がる形状を意味している。
The first
言い換えると、第1の導電層6は、高さ方向におけるゲート中間部分のX方向断面の幅寸法がゲート上端部およびゲート下端部の幅寸法より広い所謂樽型形状に形成されている。この第1の導電層6は、第1のゲート電極、フローティングゲート電極FGとして機能する。
In other words, the first
素子分離絶縁膜4は、その上面部4eの上面位置が当該素子分離絶縁膜4の脇に形成された第1の絶縁膜5の上面部5aより高く構成されていると共に第1の導電層6の上面部6cよりも低く構成されている。
The element
第2のゲート絶縁膜7は、第1の導電層6および素子分離絶縁膜4を覆うように形成されている。この第2のゲート絶縁膜7は、例えばONO膜(Oxide(酸化膜層)−Nitride(窒化膜層)−Oxide(酸化膜層))やNONON膜(Nitride−Oxide−Nitride−Oxide-Nitride)等による酸化膜層や窒化膜層の積層構造、またはアルマイト材料により構成されている。
The second
第2のゲート絶縁膜7は、第1の導電層6と後述する第2の導電層8との間に対して導電層間絶縁膜として構成されている。また第2のゲート絶縁膜7は、フローティングゲート電極FGおよびコントロールゲート電極CG間に形成されておりゲート間絶縁膜として機能する。第1および第2の導電層6および8が不純物のドープされた多結晶シリコンにより形成されているときには、第2のゲート絶縁膜7はインターポリ絶縁膜として機能する。
The second
第2の導電層8は、第2のゲート絶縁膜7上を覆うように形成されている。この第2の導電層8は、下導電層9とその下導電層9の上に形成された上導電層10とにより構成されている。
The second
下導電層9は、例えばリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されている。上導電層10は、例えばタングステンシリサイド等の金属シリサイドにより構成されており低抵抗化金属層として機能する。第2の導電層8は、コントロールゲート電極CG(第2のゲート電極に相当)として機能する。すなわち、コントロールゲート電極CGは、ゲート電極形成領域GCにおいて、第2のゲート絶縁膜7およびフローティングゲート電極FGを覆うように構成されており、複数の素子形成領域Saおよび素子分離領域Sbの上方を渡って形成されている。
The lower
コントロールゲート電極CGの上には、シリコン窒化膜11が形成されている。図示しないが、このシリコン窒化膜11の上には層間絶縁膜やビット線BLの構造が形成されており、フラッシュメモリ装置1のメモリセル領域Mを構成している。
A
尚、図示しないが、コントロールゲート電極CGと選択ゲート電極SGとは、ほぼ同様の構造によって構成されている。
以上説明したように、本実施形態に係る構造によれば、素子分離絶縁膜4の上部4aのX方向断面が順テーパ形状で、かつ第1の導電層6のゲート下部6aのX方向断面が逆テーパ形状をなしているため、ゲート電極分離領域GVでY方向に隣り合うフローティングゲート電極FG(第1のゲート電極)を分離する際にゲート電極分離領域GVに導電層が残存するのを防止でき、Y方向に隣り合うフローティングゲート電極FG間の短絡を防止することができる。しかも、第1の導電層6のゲート上部6bが順テーパ形状をなしているため、第1の導電層6のゲート上部6bの上に第2のゲート絶縁膜7を介して第2の導電層8が形成されたときに、ゲート電極形成領域GCの素子分離絶縁膜4上で第1の導電層6間に埋め込まれる第2の導電層8内にボイドを生じさせることなく構成でき、ゲート電極の高抵抗化を防止できる。
Although not shown, the control gate electrode CG and the selection gate electrode SG are configured by substantially the same structure.
As described above, according to the structure according to the present embodiment, the X-direction cross section of the
<製造方法について>
以下、上記構造の製造方法について、図4ないし図14を参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし、以下の説明工程途中に一般的な工程が必要であれば付加しても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更して適用しても良い。
<About manufacturing method>
Hereinafter, a method for manufacturing the above structure will be described with reference to FIGS. Although the description will focus on the features of the present embodiment, the steps described below may be omitted as necessary if the present invention can be realized, and general steps may be required during the following description steps. May be added. Further, in place of the material of each functional film, other materials may be applied as long as they are applicable.
図4に示すように、シリコン基板2の上に第1の絶縁膜5を約10[nm]の膜厚で熱酸化法により形成する。この第1の絶縁膜5は、例えばシリコン酸化膜により構成され第1のゲート絶縁膜として機能する膜である。次に、図5に示すように、この第1の絶縁膜5の上に減圧CVD(Chemical Vapor Deposition)法により例えばリン等の不純物が添加されたシリコン(例えば多結晶シリコン、アモルファスシリコン)を堆積することによって第1の導電層6を約120[nm]の膜厚で形成する。この第1の導電層6は、フローティングゲート電極FG、第1のゲート電極として機能する層である。
As shown in FIG. 4, a first
次に、図6に示すように、第1の導電層6の上に減圧CVD法によりシリコン窒化膜12を約70[nm]の膜厚で形成する。次に、図7に示すように、シリコン窒化膜12上にシリコン酸化膜13を形成すると共にその上にレジスト14を塗布し、レジスト14について浮遊ゲート電極層FGを形成するためのY軸方向に沿って設けられた所定領域Gに対してパターニングする。
Next, as shown in FIG. 6, a
次に、図8に示すように、レジスト14をマスクとしてシリコン酸化膜13およびシリコン窒化膜12をRIE(reactive ion etching)法により除去する。この除去領域は、図3のX軸方向に隣り合う2(複数)のフローティングゲート電極FGおよびFGの形成領域間(領域GおよびG間)の領域であり、フローティングゲート電極FGをX方向に対して複数に分離(分断)するための領域である。
Next, as shown in FIG. 8, the
次に、O2プラズマ中にシリコン基板2をさらすことでレジスト14を除去し、シリコン酸化膜13をマスクとしてシリコン窒化膜12と第1の導電層6と第1の絶縁膜5およびシリコン基板2を同一領域についてRIE法により加工し、シリコン基板2の上部に素子分離溝3を形成する。このときの処理条件は、シリコン酸化膜13もしくはシリコン窒化膜12に対して高選択性を有する条件下で第1の導電層6、シリコン基板2を除去処理可能な条件である。尚、第1の絶縁膜5は、シリコン酸化膜13やシリコン窒化膜12に比較して薄いため容易に除去処理可能となる。
Next, the resist 14 is removed by exposing the
しかもこの場合、除去条件を調整することにより、第1の導電層6のゲート下部6aの断面形状を逆テーパ形状となるように構成する。すなわち、まず圧力5[mTorr]、出力TCP350[W]、出力バイアス電圧250[V]、ガス流量をCF4=50[sccm]として第1のエッチングを行い、シリコン窒化膜12と第1の導電層6を除去する。次に、圧力12.5[mTorr]、出力TCP400[W]、出力バイアス電圧200[V]、ガス流量をHBr/O2/N2/CF4=230/2/16/50[sccm]として第2のエッチングを行い、第1の絶縁膜5およびシリコン基板2を除去する。その後、出力TCP600[W]、出力バイアス電圧250[V]、ガス流量をHBr/O2/He=140/2/200[sccm]としてオーバーエッチングを行い、図8に示すように、第1の導電層6のX方向断面形状を逆テーパ形状とする。ここで[sccm]とは、standard cc/minの略を示し流量の単位を表している。
In addition, in this case, by adjusting the removal conditions, the cross-sectional shape of the gate
次に、図9に示すように、例えば酸素雰囲気中で1000℃に加熱することでシリコン酸化膜4bを素子分離溝3の内面、第1の導電層6およびシリコン窒化膜12の側壁面に対し約2nm〜6nm程度形成する。
Next, as shown in FIG. 9, for example, the
次に、図10に示すように、シリコン酸化膜4bの内側に沿ってHTO(High Temperature Oxide)によるシリコン酸化膜4cを形成する。この場合、成膜条件として、温度条件800℃、DCS(ジクロルシラン)ガスおよびN2Oを適用したLP−CVD(Low Pressure Chemical Vapor Deposition)法により行う。
Next, as shown in FIG. 10, a
続いて、SOG(Spin on Glass)法により例えば塗布型絶縁膜4d(例えば、PSZ(ポリシラザン)膜:SOGによる塗布型絶縁膜、塗布型低誘電率(Low−k)層間絶縁膜)を形成する。尚、SOG法ではシリコン基板2を回転させながらノズル(図示せず)からシリコン酸化膜が溶融した薬液を塗布しその後焼成する。SOG法を適用する理由は、素子分離溝3内に対してオーバーハング形状が生じたとしても素子分離絶縁膜4内にボイドを発生させることなく構成できるためである。その後、例えば500度程度の水蒸気雰囲気中で希釈したフッ酸溶液で処理し、塗布型絶縁膜4dおよびシリコン酸化膜4bおよび4cを後退させる。
Subsequently, for example, a coating
続いて、シリコン窒化膜12をストッパとしてCMP法により膜4b〜4dを平坦化し900℃の窒素雰囲気中で加熱する。これにより、素子分離溝3内に膜4b〜4dを埋込むときにボイド等の空隙を生じることなく構成でき、シリコン酸化膜4bおよび4c並びに塗布型絶縁膜4dを素子分離絶縁膜4として構成できる。このとき、X方向断面形状が逆テーパ形状の第1の導電層6の側壁面に沿って素子分離絶縁膜4が形成されるようになるため、素子分離絶縁膜4の上部4aのX方向断面形状が上に凸となると共に、上部4aの側面が第1の導電層6の側壁面に沿って斜形状に形成されるようになる。
Subsequently, the
設計ルールの縮小化、素子の微細化に伴い素子分離領域Sbの幅が狭くなってきているため、本実施形態においては埋込性の良い塗布型絶縁膜4dをシリコン酸化膜4bおよび4cと併用して素子分離絶縁膜4に適用している。尚、例えば、塗布型絶縁膜4d(SOG法により形成されるシリコン酸化膜)を下層側に適用し、HDP−CVD法によるシリコン酸化膜4cをその上層側に形成して構成しても塗布型絶縁膜4dおよびシリコン酸化膜4bおよび4cにボイドを生じることなく埋込性良く素子分離溝3内に対して形成することができ、前述と略同様の効果を得ることができる。
Since the width of the element isolation region Sb is becoming narrower with the reduction of the design rule and the miniaturization of the element, in this embodiment, the coating
次に、図11(a)に示すように、RIE法により素子分離絶縁膜4の上部4aの最上部4aaを、第1の導電層6の上面部6cから下方例えば80nm程度の位置で且つ第1の絶縁膜5の上方位置までエッチバックする。尚、図11(b)は、図11(a)のX軸方向に沿う断面図を示している。素子分離絶縁膜4の最上部4aaのエッチバック処理は、シリコン窒化膜12および素子分離絶縁膜4(シリコン酸化膜系の膜)間において選択比の低い条件下で行われる。これにより、素子分離絶縁膜4の最上部4aaを除去すると共にシリコン窒化膜12をも同時に除去することができ、さらに第1の導電層6のゲート上部6bの側壁部6bbを第1の導電層6のゲート上部6bの側面に沿って除去できる。したがって、除去後のゲート上部6bの側面部6baを上側に露出面を備えた斜形状に形成でき、掘下げ処理後の素子分離絶縁膜4の上部4aより上方側の領域においては、第1の導電層6のゲート上部6bの断面を上側が細く(狭く)下側が太い(広い)順テーパ形状部として形成することができる。これにより、第1の導電層6の断面形状を所謂樽型形状として構成することができる。
Next, as shown in FIG. 11A, the uppermost portion 4aa of the
尚、素子分離絶縁膜4の最上部4aaおよびシリコン窒化膜12をそれぞれ別工程で除去処理しても良い。シリコン窒化膜12を除去する際には、150℃のリン酸処理によりシリコン窒化膜12を除去しNH4溶液に浸すと良い。
The uppermost portion 4aa of the element
次に、図12に示すように、次に、減圧CVD法により第2のゲート絶縁膜7として例えばONO(Oxide-Nitride-Oxide:酸化膜−窒化膜−酸化膜)膜を等方的に形成する。尚、ONO膜に代えてNONON膜や、窒化膜および酸化膜の積層構造膜、アルミナ等を第2のゲート絶縁膜7として形成しても良い。
Next, as shown in FIG. 12, for example, an ONO (Oxide-Nitride-Oxide: oxide film-nitride film-oxide film) film isotropically formed as the second
次に、図13(a)に示すように、リン等の不純物が添加された多結晶シリコン、アモルファスシリコン等を下導電層9として減圧CVD法により堆積する。この場合、図13(b)に示すように、第1の導電層6のゲート上部6bの側面部6baが上側に露出面を備えた斜形状に形成され、第2のゲート絶縁膜7がこの側面部6baに沿って等方的に形成されるため、隣り合う第1の導電層6のゲート上部6bおよび6b間における下導電層9中(例えば図13(b)の点線領域9a参照)にボイドを生じさせることなく下導電層9を形成することができる。
Next, as shown in FIG. 13A, polycrystalline silicon, amorphous silicon or the like to which an impurity such as phosphorus is added is deposited as a lower
次に、図14に示すように、下導電層9の上に上導電層10として例えばタングステンシリサイド膜をPVD法により形成し、次に減圧CVD法によりシリコン窒化膜11を形成する。次に、図15に示すように、シリコン窒化膜11の上にフォトレジスト12を塗布し、通常の光蝕刻法によりフォトレジスト12を所望のパターンに加工する。このとき、フォトレジスト12のパターニング領域はゲート電極FGおよびCGの形成予定領域となるゲート電極形成領域GCである。
Next, as shown in FIG. 14, a tungsten silicide film, for example, is formed on the lower
フォトレジスト12をマスクとして、隣り合うゲート電極形成領域GCおよびGC間の領域となるゲート電極分離領域GVのシリコン窒化膜11をRIE法により加工する。次に、フォトレジスト12を除去した後、図3に示すように、シリコン窒化膜11をマスクとして、上導電層10、下導電層9、第2のゲート絶縁膜7、第1の導電層6を同時に異方性エッチング処理により除去する。このとき、シリコン窒化膜11に対して高選択性を有する条件で各膜6〜10を除去加工する。
Using the
この場合、第1の導電層6のゲート下部6aが逆テーパ形状に形成されていると共に、素子分離絶縁膜4の上部4aが上側に凸となる形状に形成されており、上部4aの側壁面4fが上側に向けて露出した面となるように形成されているため、ゲート電極分離領域GVにおける第1の導電層6を異方性エッチング処理によって除去するときに素子分離絶縁膜4の上部4aの側壁面4fに対して第1の導電層6の残渣が残ることなく全て除去できるようになる。これにより、隣り合うゲート電極形成領域GCのフローティグゲート電極FGおよびFG間が電気的に導通することなく不具合を生じることもなくなる。このような製造工程を経て不揮発性半導体記憶装置1のメモリセル領域Mを構成することができる。
In this case, the gate
本実施形態に係る製造方法によれば、次の特徴を備えている。シリコン基板2の主表面に対して第1の絶縁膜5を第1のゲート絶縁膜として形成する。第1の絶縁膜5上に第1の導電層6を形成する。第1の導電層6をそのゲート上部6bよりもゲート下部6a側を細くするような逆テーパ形状にして複数に分断しながら第1の絶縁膜5を複数に分断し、シリコン基板2に素子分離溝3を形成する。素子分離溝3内に素子分離絶縁膜4を形成する。このとき同時に、第1の導電層6のゲート下部6aの側壁面に沿って素子分離絶縁膜4が形成される。第1の導電層6をそのゲート下部6aの逆テーパ形状を残しながらその上側に対して第1の導電層6のゲート上部6bが狭くなるように順テーパ形状に形成する。
The manufacturing method according to the present embodiment has the following features. A first insulating
第1の導電層6の順テーパ形状部分の上に第2のゲート絶縁膜7を等方的に形成する。第2のゲート絶縁膜7上に第2の導電層8を形成する。この後、所定の工程後、上導電層10および下導電層9、第2のゲート絶縁膜7、第1の導電層6を分断するが、素子分離絶縁膜4の上部4aの側壁面4fが上側に露出面となる斜形状に形成されているため、素子分離絶縁膜4の上部4aに第1の導電層6が残渣として残留することがなくなる。これにより、隣り合うフローティングゲート電極FGおよびFG間が電気的に導通するという不具合を生じる虞がなくなる。
A second
しかも、第1の導電層6のゲート上部6bが順テーパ形状に形成されているため、たとえ第1の導電層6の上に第2のゲート絶縁膜7を等方的に形成した後、当該第2のゲート絶縁膜7の上に第2の導電層8を形成したとしても実質的にアスペクト比の低い領域に第2の導電層8を埋め込むことになるため、隣り合う第1の導電層6および6間の素子分離絶縁膜4上にボイド等の空隙を生じることなく構成できるようになり、コントロールゲート電極CGの高抵抗化を防止することができる。
In addition, since the gate
素子分離溝3内に素子分離絶縁膜4を形成する工程では、同時に複数の第1の導電層6間、複数の第1の絶縁膜5間にも素子分離絶縁膜4を形成しており、第1の導電層6のゲート上部6bを細くするように順テーパ形状に形成する工程では、複数の第1の導電層6間および複数の第1の絶縁膜5間の素子分離絶縁膜4の最上部4aaを除去すると同時に第1の導電層6の上部6cの幅を狭く(細く)するように順テーパ形状に形成しているため、素子分離絶縁膜4の形状を所望の形状に形成すると同時に第1の導電層6の形状を所望の形状に形成できるようになり、これらを同一工程で処理することができる。これにより、別途新たな工程を設ける必要がなくなる。
In the step of forming the element
(他の実施形態)
本願発明は上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
尚、NAND型のフラッシュメモリ装置1に適用したが、その他のNOR型のフラッシュメモリ装置に適用できるのはいうまでもなく、フラッシュメモリに限らず、2層またはそれ以上の積層ゲート電極構造を備えた半導体装置(例えばEPROM)にも適用可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiment, and for example, the following modifications or expansions are possible.
Although applied to the NAND type flash memory device 1, it is needless to say that the present invention can be applied to other NOR type flash memory devices. The present invention is not limited to the flash memory, and has a stacked gate electrode structure of two layers or more. The present invention is also applicable to other semiconductor devices (for example, EPROM).
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。 Even if some constituent elements are deleted from all the constituent elements shown in the above embodiment, the problem described in the column of the problem to be solved by the invention can be solved and is described in the column of the effect of the invention. If the effect is obtained, the configuration requirement from which this configuration requirement is deleted can be applied as an invention.
図面中、1はフラッシュメモリ装置(半導体装置)、2はシリコン基板(半導体基板)、3は素子分離溝(溝部)、4は素子分離絶縁膜、5は第1の絶縁膜(第1のゲート絶縁膜)、6は第1の導電層(第1のゲート電極)、6aは第1の導電層のゲート下部(逆テーパ形状部)、6bは第1の導電層のゲート上部(順テーパ形状部)、7は第2のゲート絶縁膜、8は第2の導電層(第2のゲート電極)を示す。 In the drawings, 1 is a flash memory device (semiconductor device), 2 is a silicon substrate (semiconductor substrate), 3 is an element isolation trench (groove), 4 is an element isolation insulating film, and 5 is a first insulating film (first gate). Insulating film), 6 is a first conductive layer (first gate electrode), 6a is a gate lower portion of the first conductive layer (reverse taper shape portion), and 6b is a gate upper portion of the first conductive layer (forward taper shape). Part), 7 is a second gate insulating film, and 8 is a second conductive layer (second gate electrode).
Claims (5)
前記複数の溝部内にそれぞれ埋込まれると共に上部が前記半導体基板の表面から上方に突出して形成された複数の素子分離絶縁膜と、
隣り合う前記複数の素子分離絶縁膜の前記上部間の前記半導体基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、
前記第1のゲート電極の上に第2のゲート絶縁膜を介して形成された第2のゲート電極とを備え、
前記第1のゲート電極は、前記第1のゲート絶縁膜に接するゲート下部とこのゲート下部の上に位置しかつ前記第2のゲート絶縁膜に接するゲート上部とからなり、このゲート上部は断面幅寸法が前記ゲート下部方向に向けて広がる順テーパ形状部を備え、前記ゲート下部は断面幅寸法が前記ゲート上部方向に向けて広がる逆テーパ形状部を備えていることを特徴とする半導体装置。 A semiconductor substrate having a plurality of grooves formed on a surface layer;
A plurality of element isolation insulating films each embedded in the plurality of trenches and having an upper portion protruding upward from the surface of the semiconductor substrate;
A first gate electrode formed on the semiconductor substrate between the upper portions of the plurality of adjacent element isolation insulating films via a first gate insulating film;
A second gate electrode formed on the first gate electrode via a second gate insulating film,
The first gate electrode includes a gate lower portion in contact with the first gate insulating film and a gate upper portion located on the gate lower portion and in contact with the second gate insulating film. 2. A semiconductor device, comprising: a forward tapered portion whose dimension extends toward the gate lower direction, and the gate lower portion including an inverted tapered portion whose cross-sectional width dimension extends toward the gate upper direction.
前記複数の溝部内にそれぞれ埋込まれると共に上部が前記半導体基板の表面から上方に突出して形成された複数の素子分離絶縁膜と、
隣り合う前記複数の素子分離絶縁膜の前記上部間の前記半導体基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、
前記第1のゲート電極の上に第2のゲート絶縁膜を介して形成された第2のゲート電極とを備え、
前記第1のゲート電極は、前記第1のゲート絶縁膜に接するゲート下端部と、前記第2のゲート絶縁膜に接するゲート上端部と、前記ゲート上端部と前記ゲート下端部との間に位置するゲート中間部とを有し、ゲート中間部の断面幅寸法が前記ゲート上端部の断面幅寸法および前記ゲート下端部の断面幅寸法より広い形状を有することを特徴とする半導体装置。 A semiconductor substrate having a plurality of grooves formed on a surface layer;
A plurality of element isolation insulating films each embedded in the plurality of trenches and having an upper portion protruding upward from the surface of the semiconductor substrate;
A first gate electrode formed on the semiconductor substrate between the upper portions of the plurality of adjacent element isolation insulating films via a first gate insulating film;
A second gate electrode formed on the first gate electrode via a second gate insulating film,
The first gate electrode is located between a gate lower end portion in contact with the first gate insulating film, a gate upper end portion in contact with the second gate insulating film, and between the gate upper end portion and the gate lower end portion. A semiconductor device, wherein the gate intermediate portion has a cross-sectional width dimension wider than that of the gate upper end portion and that of the gate lower end portion.
前記第1のゲート絶縁膜の上に第1の導電層を形成する工程と、
前記第1の導電層をその上部よりも下部を細くする逆テーパ形状部にして複数に分断しながら前記第1のゲート絶縁膜を複数に分断し前記半導体基板に溝部を形成する工程と、
前記溝部内に素子分離絶縁膜を形成する工程と、
前記第1の導電層をその下部に対して前記逆テーパ形状部を残しながらその上側に対して当該第1の導電層の上部が上方に向けて細くなるように順テーパ形状部として形成する工程と、
前記第1の導電層の順テーパ形状部の上に第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に第2の導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a first gate insulating film on the surface of the semiconductor substrate;
Forming a first conductive layer on the first gate insulating film;
Forming a groove in the semiconductor substrate by dividing the first gate insulating film into a plurality of portions while dividing the first conductive layer into a plurality of inverted tapered portions that are thinner than the upper portion thereof; and
Forming an element isolation insulating film in the groove;
Forming the first conductive layer as a forward tapered shape portion so that the upper portion of the first conductive layer becomes thinner toward the upper side while leaving the reverse tapered portion with respect to the lower portion of the first conductive layer; When,
Forming a second gate insulating film on the forward tapered portion of the first conductive layer;
And a step of forming a second conductive layer on the second gate insulating film.
前記第1のゲート絶縁膜の上に第1の導電層を形成する工程と、
RIE法により、前記第1の導電層および前記第1のゲート絶縁膜を所定方向に分断すると共に前記半導体基板に溝部を形成する工程であって、前記溝部の形成後にオーバーエッチングを行うことにより、前記第1の導電層の断面形状を逆テーパー状に加工する工程と、
前記溝部内および分断された前記第1の導電層間に素子分離絶縁膜を形成する工程と、
RIE法により前記素子分離絶縁膜をエッチバックすると共に、前記第1の導電層の上部の断面形状を順テーパ状に加工する工程と、
前記第1の導電層上および前記素子分離絶縁膜上に第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に第2の導電層を形成する工程と、
前記第2の導電層、前記第2のゲート絶縁膜、前記第1の導電層を前記所定方向と交差する方向に分断する工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a first gate insulating film on the surface of the semiconductor substrate;
Forming a first conductive layer on the first gate insulating film;
A step of dividing the first conductive layer and the first gate insulating film in a predetermined direction by RIE and forming a groove in the semiconductor substrate, and performing over-etching after the formation of the groove, Processing the cross-sectional shape of the first conductive layer into a reverse taper shape;
Forming an element isolation insulating film in the groove and between the divided first conductive layers;
Etching back the element isolation insulating film by RIE, and processing the upper cross-sectional shape of the first conductive layer into a forward tapered shape;
Forming a second gate insulating film on the first conductive layer and the element isolation insulating film;
Forming a second conductive layer on the second gate insulating film;
A method of manufacturing a semiconductor device, comprising: dividing the second conductive layer, the second gate insulating film, and the first conductive layer in a direction intersecting the predetermined direction.
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