JP2008078894A - 光電変換装置 - Google Patents
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Abstract
【課題】 複数の画素を共通に接続する信号線ごとに増幅器を有する光電変換装置において、画素信号の加算動作時にオフセット成分も加算されるという問題があった。
【解決手段】 複数の画素から出力される信号と、回路中で発生するオフセット成分とを反転増幅器の帰還容量に蓄積し、反転増幅器の後段に設けられた2つの容量の一方には画素信号とオフセット成分とを保持させ、もう一方の容量にはオフセット成分のみを保持させる。反転増幅器の後段に設けられた両容量で保持する電圧の差分を出力する。
【選択図】 図1
【解決手段】 複数の画素から出力される信号と、回路中で発生するオフセット成分とを反転増幅器の帰還容量に蓄積し、反転増幅器の後段に設けられた2つの容量の一方には画素信号とオフセット成分とを保持させ、もう一方の容量にはオフセット成分のみを保持させる。反転増幅器の後段に設けられた両容量で保持する電圧の差分を出力する。
【選択図】 図1
Description
本発明は、光電変換装置に関する。特に、同一の信号線に接続された画素の信号加算に関する。
従来の光電変換装置においては、二次元上に配列された画素を一列ごとに共通の信号線に接続し、各信号線上に増幅器を設ける技術が知られている。これによりノイズ成分の影響が相対的に低減され、S/N比を高めることができる。このような構成においては、増幅器の入力端子の前段に設けられた容量と、増幅器の帰還容量とで増幅器の増幅率を決定する容量帰還型の増幅器が一般的に用いられる。
光電変換装置には、全画素の信号をそれぞれ独立に読み出すモードの他、動画や高フレームレートに対応した高速読み出しモードを備えることがある。高速読み出しモードを実現するために、読み出す画素を間引くことで読み出す画素数を減らすことが行われている。この際、間引かれた画素の信号を利用しないと感度が低下するので、間引かれた画素の信号を、読み出される画素の信号に加算することが望ましく、様々な技術が提案されている。
特開2003−018469号公報(特許文献1)には、画素の各列に設けられたサンプルホールド容量と容量帰還型の反転アンプの帰還容量に、複数行分の画素信号を蓄積する固体撮像装置が提案されている。
特開2003−018469号公報(第12頁、図8)
特許文献1に開示される固体撮像装置は、反転アンプごとに特性のばらつきがある他、回路中で発生するオフセットも反転アンプで増幅された上で加算されてしまい、複数行の加算時に問題となる。
本発明は、加算動作に関与する回路のオフセットを低減することで、光電変換システムのノイズ性能を向上し、上記問題を解決することを目的とする。
上記課題を解決するための本発明は、入射光を電気信号に変換して出力する複数の画素と、前記複数の画素から順次出力される電気信号が共通に供給される信号線と、前記信号線に供給される電気信号が第一の容量を介して入力端子に入力される反転増幅器と、前記反転増幅器の前記入力端子と出力端子との短絡又は開放を切り換える第一のスイッチと、前記第一のスイッチと並列に、前記反転増幅器の前記入力端子と前記出力端子との間に第二のスイッチを介して接続される第二の容量と、前記反転増幅器の前記出力端子と接続される、互いに並列な第三の容量及び第四の容量と、前記第三の容量及び前記第四の容量が保持する電圧の差分を出力する差分演算部と、を有し、前記第二の容量及び前記第三の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号と、2つ以上の前記画素から出力された電気信号に応じて前記反転増幅器から出力される信号と、を保持し、前記第四の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号を保持することを特徴とする光電変換装置である。
本発明によれば、加算時に生じるオフセットを低減した信号を得ることができる。
さらに、オフセット成分を第四の容量に保持させる動作を、画素信号を第三の容量に保持させる動作よりも後に行うことで、回路の挙動を安定させることができる。
画素にカラーフィルタを有し、増幅器の帰還容量を複数並列に備え、画素の並びとは異なるように電気信号を順次出力することで、複数色の画素の電気信号を混色することなしに加算することができる。
(実施例1)
図1は本発明の第1の実施形態を説明するための回路図である。本実施例におけるスイッチはいずれもMOSスイッチであることとする。
図1は本発明の第1の実施形態を説明するための回路図である。本実施例におけるスイッチはいずれもMOSスイッチであることとする。
画素101が2次元状に配列されており、各列の画素が信号線である第一の垂直線100に共通に接続されている。第一の垂直線100の一端はゲイン回路102に接続される。ゲイン回路102の出力はオフセットキャンセル回路103に接続され、オフセットキャンセル回路103の出力は水平共通出力線104と105に出力される。水平共通出力線104、105はそれぞれ差分演算部である出力アンプ32の異なる入力端子に接続され、両者の差分が出力端子33から出力される。
制御手段である垂直走査回路40は画素101を行ごとに選択する。同じく制御手段である水平走査回路41によって選択された列の出力が第一の垂直線100に順次出力される。垂直走査回路40及び水平走査回路41はそれぞれ入力端子42及び43から入力されるパルスによって駆動される。
画素101は、入射光を電気信号に変換して蓄積するフォトダイオード1、フォトダイオード1に蓄積された電荷を画素ソースフォロワ3のゲートであるフローティングディフュージョン(以降FDと称す)に転送するための転送スイッチ2と、FDをリセット用電源6から供給されるリセット電圧にするためのリセットスイッチ4と、画素を選択するための選択スイッチ5で構成される。リセットスイッチ4、転送スイッチ2、行選択スイッチ5はそれぞれリセット制御線7−1、7−2、画素信号転送制御線8−1、8−2、行選択制御線9−1、9−2によって各行共通に垂直走査回路に接続される。
ソースフォロワ3は列選択スイッチ5と、第一の垂直線100に接続される画素電流源11とでソースフォロワアンプを構成する。画素電流源11は、後述するゲイン回路102とは並列に第一の垂直線100と接続されている。
続いてゲイン回路102の説明を行う。第一の容量であるクランプ容量12は第一の端子が第一の垂直線100に接続され、第二の端子が、反転増幅器として用いられる演算増幅器13の反転入力端子(以下、入力端子と称す)に接続される。演算増幅器13の入力端子と出力端子との間には、第一のスイッチであるクランプスイッチ16が接続され、演算増幅器13の入力端子と出力端子の短絡又は開放を切り換える。また、クランプスイッチ16とは並列に、演算増幅器13の入力端子と出力端子の間に第二のスイッチである帰還容量スイッチ14と第二の容量である帰還容量15とが接続される。演算増幅器13の非反転入力端子には基準電圧入力端子17から基準電圧Vrefが印加されている。ゲイン回路102の出力は反転増幅器13の出力であり、第二の垂直線22に出力される。ここで、第一及び第二のスイッチは、制御手段である垂直加算信号制御回路106によって駆動される。
オフセットキャンセル回路103の入力端子は第二の垂直線22と接続されている。オフセットキャンセル回路103は、オフセット成分と、画素で変換した電気信号とによる電圧とを保持するための第三の容量28と、オフセット成分による電圧を保持するのための第四の容量29と、を有する。第三の容量28と第四の容量29は、第一の端子が読み出しスイッチ25及び26を介して互いに並列に、第二の垂直線22と接続されている。容量28、29の第二の端子はグランドなどの電源に接続される。各容量の第一の端子はさらにそれぞれ水平選択スイッチ30、31を介して水平共通出力線104、105に接続される。水平選択スイッチ30、31は共通の信号線に接続され、水平走査回路41からの信号により同時に駆動される。
水平共通出力線104と105は、それぞれ出力アンプ32の異なる入力端子に接続され、出力アンプ32の出力が光電変換装置の出力として出力端子33から外部へと取り出される。
図1の回路図と図2のタイミングチャートを用いて本実施例による垂直加算動作を説明する。簡略化のためにここでは任意の列のN行目とN+1行目の画素加算動作について説明する。
時刻t0の初期状態においては、垂直走査回路の垂直走査回路シフトパルス47がhighレベルである。このとき、N行目及びN+1行目のリセット制御線7−1、7−2はhigh、選択制御線9−1、9−2はlowなので、各画素のFDはリセット用電源6の電圧にリセットされており、いずれの画素からも出力が存在しない。また、垂直加算信号線18はhighであり、ゲイン回路中の演算増幅器13はクランプ容量12と帰還容量15とでゲイン−(C0/Cf)の負帰還回路を形成している。
時刻t1において垂直走査回路40の入力端子43に入力される垂直走査シフトパルス47がhighからlowに遷移した時点でN行目の動作が開始する。このとき、N行目のリセット制御線7−1がlowになることでフォトダイオード1は光電変換して得た電荷の蓄積を開始する。同時に、選択制御線9−1がhighに遷移することでN行目のソースフォロワ3と画素電流源とが接続されてソースフォロワアンプが動作状態になる。第一の垂直線100には、リセット電圧6、リセットスイッチ4が導通から非導通になる際に発生する電位変動、ソースフォロワ3のMOS閾値Vthによるオフセットで決まる暗レベルの電圧が出力されている。
時刻t2においては、クランプ制御線19がhighになり、演算増幅器13がユニティ・ゲイン・バッファ状態になる。したがって、演算増幅器13の出力には、基準電圧17であるVrefに、演算増幅器のバッファ状態での回路オフセットが重畳される。説明の簡略化のため、ここでは演算増幅器のバッファ状態での回路オフセットを省略すると、このときの演算増幅器の出力端子の電位Vampoutも、演算増幅器の入力端子の電位Vampinも基準電圧Vrefとなる。時刻t2では光信号読み出し制御線23とオフセット読み出し制御線24がともにhighになり、第三及び第四の容量の第一の端子が演算増幅器13の出力端子と等電位になる。
時刻t3ではクランプ制御線19がlowに遷移することでクランプスイッチ16が非導通になり、この時点での第一の垂直線100の電位がクランプされる。ここで、クランプスイッチ16が導通から非導通に切り替わる時に、クランプスイッチ16のゲート下に蓄積されていた電荷の一部が演算増幅器の入力端子に注入される。この電荷によって入力端子の電位がVoffだけ低下し、この電位変化に応じて−(C0/Cf)倍された信号が演算増幅器13の出力端子から出力される。ここでクランプスイッチ16のゲート下蓄積電荷の、演算増幅器13の入力端子への流出をスイッチオフセットと呼ぶ。演算増幅器13の入力端子の電位は一時的にVoffだけ低下した後、演算増幅器のバーチャルショートにより基準電圧Vrefに戻る。したがって、時刻t3では
Vampin=Vref (1)
Vampout=Vref+(C0/Cf)×Voff (2)
となる。式中には現していないが、Vampoutには演算増幅器13固有のオフセットが含まれる。
Vampin=Vref (1)
Vampout=Vref+(C0/Cf)×Voff (2)
となる。式中には現していないが、Vampoutには演算増幅器13固有のオフセットが含まれる。
t3におけるクランプ動作を行うことによって、次の時刻t4で光電荷による出力が第一の垂直線100に供給されたときに、第一の容量の第二の端子側にはN行目の画素の暗時出力成分を除去した信号成分のみが反映されて演算増幅器13に入力される。これにより各画素の有するソースフォロワアンプの特性差を除去した信号成分のみを利用できる。
時刻t4でN行目の画素信号転送線8−1がhighになると、フォトダイオード1に蓄積された、光電変換による光電荷をFDへと転送する。するとFDの電位が低下し、これに応じてソースフォロワ3の出力、すなわち第一の垂直線100の電位が低下する。この光電荷によって低下した分の電気信号Vin1は、クランプ容量12を介して演算増幅器13の入力端子に入力される。その後、時刻t5でN行目画素信号転送線8−1がlowになり、フォトダイオード1に蓄積された光電荷の転送を終了する。
Vampinは一時的にVrefからVin1だけ低下した後、バーチャルショートによってVrefに戻り、出力端子の電位は
Vampout=Vref+(C0/Cf)×(Voff+Vin1) (3)
となる。
Vampout=Vref+(C0/Cf)×(Voff+Vin1) (3)
となる。
ここで、演算増幅器13の入力端子と接続される帰還容量15の端子の電位をVcfi、演算増幅器13の出力端子と接続される帰還容量15の端子の電位をVcfoとし、帰還容量15で保持される電圧を△Vcfとすると、
Vcfi=Vref (4)
Vcfo=Vampout=Vref+(C0/Cf)×(Voff+Vin1) (5)
△Vcf=Vcfo−Vcfi=(C0/Cf)×(Voff+Vin1) (6)
となる。
Vcfi=Vref (4)
Vcfo=Vampout=Vref+(C0/Cf)×(Voff+Vin1) (5)
△Vcf=Vcfo−Vcfi=(C0/Cf)×(Voff+Vin1) (6)
となる。
時刻t6では垂直加算信号線18をlowにすることで、帰還容量スイッチ14が非導通状態になり、Vcfiが保たれる。
続いて時刻t7においてクランプ制御線19をhighに遷移させると、演算増幅器13がユニティ・ゲイン・バッファになるが、帰還容量15は切り離されているので△Vcfは保持され、
Vcfi=Vref−(C0/Cf)×(Voff+Vin1) (7)
Vcfo=Vampout=Vref (8)
となる。
Vcfi=Vref−(C0/Cf)×(Voff+Vin1) (7)
Vcfo=Vampout=Vref (8)
となる。
時刻t8において垂直走査回路シフトパルス47がhighに遷移する。同時に、N行目のリセット制御線7−1がhighに、N行目の選択制御線9−1がlowになることでN行目の動作が終了する。
時刻t9で垂直走査回路シフトパルス47がlowに遷移することでN+1行目の動作が開始する。同時に、N+1行目のリセット制御線7−2がlowに遷移してフォトダイオード1は光電変換して得た電荷の蓄積を開始する。また、N+1行目の選択制御線9−2はhighに遷移して列選択スイッチ5が導通し、ソースフォロワ3と画素電流源とが接続されてソースフォロワアンプが動作状態になる。このとき、第一の垂直線100には、リセット電圧6、リセットスイッチ4が導通から非導通になる際の電位変動、及びソースフォロワ3のMOS閾値Vthによって決定される、暗レベルの電圧が出力されている。
時刻t10でクランプ制御線19をlowにすると、クランプスイッチ16が非導通になり、スイッチオフセットVoffが再び発生する。このとき、帰還容量スイッチ14は非導通状態なので、ここで発生したVoffにはクランプ容量12と帰還容量15の比で決まるゲインはかからない。このときの各電位は
Vcfi=Vref−(C0/Cf)×(Voff+Vin1) (9)
Vcfo=Vampout=Vref+Voff (10)
△V=(C0/Cf)×(Voff+Vin1)+Voff (11)
となり、帰還容量15で保持される電圧がVoffだけ増加する。
Vcfi=Vref−(C0/Cf)×(Voff+Vin1) (9)
Vcfo=Vampout=Vref+Voff (10)
△V=(C0/Cf)×(Voff+Vin1)+Voff (11)
となり、帰還容量15で保持される電圧がVoffだけ増加する。
時刻t11でオフセット読み出し制御線24をlowにして、このとき演算増幅器13の出力端子から出力されている信号を第四の容量29で保持する。即ち、第四の容量の第一の端子は式(10)のVcfoと等電位になり、第四の容量にはVrefと、Voffと、式中には現れない演算増幅器13固有のオフセットとを重畳した電圧が保持される。
時刻t12では垂直加算信号線18をhighにし、帰還容量スイッチ14を導通状態にする。Vcfiは、バーチャルショートにより基準電圧Vrefになり、時刻t11におけるVcfiから変動した電位差は演算増幅器13に入力される。したがって、生じた電位差に対して−(C0/Cf)のゲインがかかって出力され、
Vcfi=Vref (12)
Vcfo=Vref+(C0/Cf)×(Voff+Vin1)+Voff (13)
△V=(C0/Cf)×(Voff+Vin1)+Voff (14)
となる。
Vcfi=Vref (12)
Vcfo=Vref+(C0/Cf)×(Voff+Vin1)+Voff (13)
△V=(C0/Cf)×(Voff+Vin1)+Voff (14)
となる。
時刻t13でN+1行目の画素信号転送線8−2をhighに遷移させて、フォトダイオード1に蓄積された、光電変換による光電荷をFDへと転送する。するとFDの電位が低下し、これに応じてソースフォロワ3の出力、すなわち第一の垂直線100の電位が低下する。この光電荷によって低下した分の電気信号Vin2は、クランプ容量を介して演算増幅器13の入力端子に入力される。
時刻t14でN+1行目の画素信号転送線8−2をlowにしてフォトダイオード1に蓄積された電荷のFDへの転送を終了する。このとき、
Vcfi=Vref
Vcfo=Vref+(C0/Cf)×(Voff+Vin1+Vin2)
+Voff (15)
△V=(C0/Cf)×(Voff+Vin1+Vin2)+Voff (16)
である。
Vcfi=Vref
Vcfo=Vref+(C0/Cf)×(Voff+Vin1+Vin2)
+Voff (15)
△V=(C0/Cf)×(Voff+Vin1+Vin2)+Voff (16)
である。
時刻t14で光信号読み出し制御線23をlowにして、第三の容量28に信号Vin1、Vin2、スイッチオフセットVoffと、式中には現れない演算増幅器13固有のオフセットを重畳した電圧を保持する。
時刻t15において水平走査回路41の入力端子である水平走査回路スタート制御線42をhighにすると水平選択スイッチ30及び31が同時に導通し、第三の容量及び第四の容量に保持された電圧がそれぞれ水平共通読み出し線104及び105に読み出される。
水平共通読み出し線104及び105に読み出される信号をそれぞれVs、Vnとすると、
Vs=Vref+(C0/Cf)×(Voff+Vin1+Vin2)
+Voff (17)
Vn=Vref+Voff (18)
となる。VsとVnが出力アンプ32に入力されると、VsからVnを減ずる差分演算が行われ、このときの差信号を△Vとする。
Vs=Vref+(C0/Cf)×(Voff+Vin1+Vin2)
+Voff (17)
Vn=Vref+Voff (18)
となる。VsとVnが出力アンプ32に入力されると、VsからVnを減ずる差分演算が行われ、このときの差信号を△Vとする。
△V=Vs−Vn=(C0/Cf)×(Voff+Vin1+Vin2) (19)
VsとVnはともに、式中には現れない演算増幅器13固有のオフセットを含むが、差信号△Vはこれを含まない。この差信号△Vに、第三及び第四の容量と、水平共通読み出し線の寄生容量による容量分割ゲインと、出力アンプ32のゲインが乗算して出力アンプ32から出力される。ここではゲインが1倍になる例を説明している。
VsとVnはともに、式中には現れない演算増幅器13固有のオフセットを含むが、差信号△Vはこれを含まない。この差信号△Vに、第三及び第四の容量と、水平共通読み出し線の寄生容量による容量分割ゲインと、出力アンプ32のゲインが乗算して出力アンプ32から出力される。ここではゲインが1倍になる例を説明している。
このように、本発明に係る第一の実施例によればソースフォロワアンプの特性差、演算増幅器13固有のオフセット、そして、加算動作時に発生するスイッチオフセットを低減することができる。
ここでは2行の画素についての動作例を示したが、3行分以上の画素信号を加算する場合には、上述の説明におけるN+1行目の信号を加算する動作を繰り返すことで、画素で変換した電気信号と、スイッチオフセットとを帰還容量15に蓄積できる。そして、最後に演算増幅器13に入力された画素信号に応じて演算増幅器13の出力端子から出力される信号を第三の容量28に保持させる。第四の容量に保持させるスイッチオフセットは、任意のタイミングで行えばよい。
図3は、上で説明した図2による本実施例の駆動と同様の例であるが、光信号読み出し制御線23とオフセット読み出し制御線24の駆動が異なる。すなわち、第三及び第四の容量にそれぞれ信号を保持させるタイミングの直前までの期間、両制御線をlowにする。これにより第三及び第四の容量が演算増幅器13から切り離され、N行目読み出し中の演算増幅器13の出力負荷が軽減し、動作速度を向上することができる。
一方で、光信号読み出し制御線23及びオフセット読み出し制御線24を、継続的にhighに保つことも考えられる。例えば図2中、時刻t6からt7にかけての期間のように、クランプスイッチ16と帰還容量スイッチ14の両スイッチが非導通状態にあるときに、第三及び第四の容量が演算増幅器から切り離されていると、演算増幅器13は他の素子から切り離された状態になる。演算増幅器13の出力負荷が小さい場合には外部からのノイズによって回路の挙動が不安定になる虞がある。そこでクランプスイッチ16と帰還容量スイッチ14の両スイッチが非導通状態にあるときにも挙動が安定するように、光信号読み出し制御線23及びオフセット読み出し制御線24を駆動することもできる。オフセット成分を第四の容量に保持させる動作を、画素から電気信号を出力するよりも先に行うと、第四の容量に関して接続、切断の自由度がなくなる。したがって、オフセット成分を第四の容量に保持させる制御を、画素から電気信号を出力する後に行うことが安定した駆動を得る上では望ましい。
このように、光信号読み出し制御線23とオフセット読み出し制御線24の駆動を種々に工夫して所望の特性を得ることができる。
以上の動作によって、N行目とN+1行目の信号とが加算され、さらにソースフォロワ3のオフセット、スイッチオフセット、及び、演算増幅器13固有のオフセットを低減した高精度な信号出力が得られる。
(実施例2)
実施例1は(19)式から明らかなように、クランプスイッチ16で発生するスイッチオフセットVoffは完全に除去されていない。ここでは図4に示すタイミングチャートを用いてオフセットを更に除去する実施例を説明する。
実施例1は(19)式から明らかなように、クランプスイッチ16で発生するスイッチオフセットVoffは完全に除去されていない。ここでは図4に示すタイミングチャートを用いてオフセットを更に除去する実施例を説明する。
実施例1を示すタイミングチャート図2と異なるのは、時刻t11におけるオフセット読み出し制御線23の駆動がなくなり、時刻t16乃至t22を追加した点である。本実施例は、2行分の画素の電気信号を加算し、演算増幅器13の出力端子から出力された信号を第三の容量28に保持させた後にスイッチオフセットVoffを2度発生させ、これを第四の容量29に保持させることを特徴とする。
時刻t16でクランプ制御線19をhighにすると帰還容量15の両端子の電位はともにVrefと、式中には現れない演算増幅器13固有のオフセットとを重畳した電位になり、帰還容量15に保持される電圧は0になる。
時刻t17でクランプ制御線19をlowにするとスイッチオフセットVoffが発生し、
Vcfi=Vref (20)
Vcfo=Vampout=Vref+(C0/Cf)×Voff (21)
となる。
Vcfi=Vref (20)
Vcfo=Vampout=Vref+(C0/Cf)×Voff (21)
となる。
続く時刻t18で垂直加算信号線18をlowにしてVcfiをVrefに保つ。この状態で時刻t19からt20にかけてクランプ制御線19をlow、high、lowと遷移させてスイッチオフセットVoffを発生させる。このとき、
Vcfi=Vref (22)
Vcfo=Vampout=Vref+(1+C0/Cf)×Voff (23)
となる。
Vcfi=Vref (22)
Vcfo=Vampout=Vref+(1+C0/Cf)×Voff (23)
となる。
時刻t21で垂直加算信号線18をhighにした後、時刻t22でオフセット読み出し制御線23をlowにして、式(23)で示される信号を第四の容量に保持させる。
ここで、
Vs=Vref+(C0/Cf)×(Voff+Vin1+Vin2)
+Voff (17)
Vn=Vref+(1+C0/Cf)×Voff (24)
なので、出力アンプ32から出力される差信号△Vは
△V=Vs−Vn=(C0/Cf)×(Vin1+Vin2) (25)
となる。この差信号△Vに、第三及び第四の容量と、水平共通読み出し線の寄生容量による容量分割ゲインと、出力アンプ32のゲインが乗算して出力アンプ32から出力される。ここではゲインが1倍である例を説明した。
Vs=Vref+(C0/Cf)×(Voff+Vin1+Vin2)
+Voff (17)
Vn=Vref+(1+C0/Cf)×Voff (24)
なので、出力アンプ32から出力される差信号△Vは
△V=Vs−Vn=(C0/Cf)×(Vin1+Vin2) (25)
となる。この差信号△Vに、第三及び第四の容量と、水平共通読み出し線の寄生容量による容量分割ゲインと、出力アンプ32のゲインが乗算して出力アンプ32から出力される。ここではゲインが1倍である例を説明した。
以上、本実施例によればオフセットを除去できる。ただし、両実施例のタイミングチャートの比較から理解できるように、本実施例は実施例1よりも複雑な駆動を行っている。そのため、実施例1と比較すると動作速度が遅くなる可能性がある。したがって、動作速度が求められる場合には実施例1、動作速度よりもオフセットの低減を重視する場合には本実施例に係る駆動方法といったように適宜駆動方法を適宜選択できる。
(実施例3)
図5は本発明の第3の実施例に係るゲイン回路を示す図である。画素やオフセットキャンセル回路などその他の構成は図1と同様である。
図5は本発明の第3の実施例に係るゲイン回路を示す図である。画素やオフセットキャンセル回路などその他の構成は図1と同様である。
本実施例に係るゲイン回路は帰還容量15−1と15−2とを有し、それぞれに対応する帰還容量スイッチ14−1、14−2とを備えることで負帰還回路のゲインを可変とする。帰還容量スイッチ14−1、14−2、及びクランプスイッチ16は、その入力端子が垂直加算信号制御回路106に接続され垂直加算信号制御回路106から供給される駆動パルスによって独立に制御される。このゲイン回路の構成を有する光電変換装置の駆動は図6のタイミングチャートによって示される。
動作としては、帰還容量15−1にN行目とN+2行目の信号を保持させ、帰還容量15−2にN+1行目とN+3行目の信号を保持させる。このような構成をとることで、順次選択される画素の電気信号を系列ごとに異なる帰還容量に蓄積させ、垂直走査回路による一度の走査で処理を完了することができる。さらに、回路中で発生したオフセットを低減した出力を得られる。また、帰還容量15−1及び15−2の容量値によって電気信号の系列ごとにゲインを設定できる。本実施例は帰還容量を2つ有する場合に限らず、3以上の帰還容量を有する場合にも適用できる。
ここでは実施例1と同様に、オフセット成分の残留する出力になるが、実施例2のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
(実施例4)
本発明の第4の実施例に係る加算の様子を示す模式図とタイミングチャートを図7に示す。図7の左側には、画素配列の一部が示してあり、ここではレッド(R)、グリーン(G)、ブルー(B)の2×2ベイヤー配列のカラーフィルタを用いている。本実施例においては、同一の第一の垂直線100に接続された連続する3画素のうち、同色の画素の電気信号を加算して1つの出力を得るという1/3間引き加算を行う。言い換えれば、1フレームにおいて、1本の第一の垂直線100に接続された複数の画素のうち、接続された画素数よりも少ない数の画素から信号を出力し、加算を行う。ここで1フレームとは、垂直走査回路40によって第一の垂直線100に接続された画素を走査し終えるまでの期間を指す。
本発明の第4の実施例に係る加算の様子を示す模式図とタイミングチャートを図7に示す。図7の左側には、画素配列の一部が示してあり、ここではレッド(R)、グリーン(G)、ブルー(B)の2×2ベイヤー配列のカラーフィルタを用いている。本実施例においては、同一の第一の垂直線100に接続された連続する3画素のうち、同色の画素の電気信号を加算して1つの出力を得るという1/3間引き加算を行う。言い換えれば、1フレームにおいて、1本の第一の垂直線100に接続された複数の画素のうち、接続された画素数よりも少ない数の画素から信号を出力し、加算を行う。ここで1フレームとは、垂直走査回路40によって第一の垂直線100に接続された画素を走査し終えるまでの期間を指す。
本実施例に係る動作は図1に示す回路で行われ、図7のタイミングチャートに示す駆動を行う。つまり、N行目からN+2行目の画素のうち、同色であるN行目とN+2行目の画素について電気信号を加算して出力する。N行目とN+2行目の画素とは異なる色であるN+1行目の画素のリセット制御線が常時highに、選択制御線及び画素信号転送線は常時lowに保たれ、電気信号は第一の垂直線100に供給されない。
上述の駆動は1/3間引き加算に限られるものではなく、図8に示すように、垂直方向に並んだ5画素のうち、同色の画素の電気信号を加算して1つの出力を得る1/5間引き加算や、それ以上の画素に対して適用することも可能である。
ここで示す駆動では実施例1と同様に、オフセット成分の残留する出力になるが、実施例2のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
(実施例5)
本発明の第5の実施例について図1、図5、及び図9を用いて説明する。本実施例に係る画素は図9の左側に示すとおり、レッド(R)、グリーン(G)、ブルー(B)の2×2ベイヤー配列のカラーフィルタを用いている。この画素配列においては、各列には2つの異なる色の画素が存在する。本実施例に係る光電変換装置は2つの帰還容量を互いに並列に備え、第一の色を一方の帰還容量で加算しながら、第二の色を他方の帰還容量で加算することを特徴とする。ここでは、第一の色であるGを帰還容量15−1に、第二の色であるRを帰還容量15−2に保持させる。また、本実施例は実施例4と異なり、空送りする画素は存在せず、すべての画素を利用している。
本発明の第5の実施例について図1、図5、及び図9を用いて説明する。本実施例に係る画素は図9の左側に示すとおり、レッド(R)、グリーン(G)、ブルー(B)の2×2ベイヤー配列のカラーフィルタを用いている。この画素配列においては、各列には2つの異なる色の画素が存在する。本実施例に係る光電変換装置は2つの帰還容量を互いに並列に備え、第一の色を一方の帰還容量で加算しながら、第二の色を他方の帰還容量で加算することを特徴とする。ここでは、第一の色であるGを帰還容量15−1に、第二の色であるRを帰還容量15−2に保持させる。また、本実施例は実施例4と異なり、空送りする画素は存在せず、すべての画素を利用している。
具体的な駆動は図9のタイミングチャートに示す通りで、第一の色の信号を帰還容量15−1に保持させる動作と、第二の色の信号を帰還容量15−2に保持させる動作とを交互に行う。
ここでは実施例1と同様に、最終的な出力にはオフセット成分が残留するが、実施例2のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
(実施例6)
本発明の第6の実施例について説明する。図10に示すように、本実施例に係る画素はレッド(R)、グリーン(G)、ブルー(B)の2×2ベイヤー配列のカラーフィルタを用いている。本実施例の特徴は、第一の色を加算しながら第二の色の加算を行うことであり、特に、垂直走査動作における走査順序を入れ換えることで、帰還容量15は1つでありながら2色以上の画素についてそれぞれ独立に加算できることである。
本発明の第6の実施例について説明する。図10に示すように、本実施例に係る画素はレッド(R)、グリーン(G)、ブルー(B)の2×2ベイヤー配列のカラーフィルタを用いている。本実施例の特徴は、第一の色を加算しながら第二の色の加算を行うことであり、特に、垂直走査動作における走査順序を入れ換えることで、帰還容量15は1つでありながら2色以上の画素についてそれぞれ独立に加算できることである。
本実施例を実現する光電変換装置の回路図を図11に示す。本光電変換装置は、例えば図12に示すような構成の垂直走査順序入れ換え回路46を有する。垂直走査順序入れ換え回路46は垂直走査回路40からの走査信号φVi1〜φVinが入力され、リセット制御線7−1〜7−n、画素信号転送線8−1〜8−n、リセット信号線9−1〜9−nの選択行を選ぶ信号である、φVo1〜φVonを出力する。ここでは垂直加算信号制御回路106から垂直走査順序入れ換え制御線44に入力されるパルスがhigh、制御線45に入力されるパルスがlowであるときには、垂直走査回路40の走査信号による選択行と画素配列の選択行は、φVi1がφVo1に、φVi2がφVo2に、φVi3がφVo3にそれぞれ対応する。一方、垂直加算信号制御回路106から垂直走査順序入れ換え制御線44に入力されるパルスがlow、制御線45に入力されるパルスがhighのときには、φVi1がφVo2に、φVi2がφVo1に、φVi3がφVo3に対応し、選択される行の順序が入れ替わる。
本実施例では図10に示すように、垂直走査順序入れ換え制御線44がlow、制御線45がhighとなっているので、第1行目と第2行目の画素の順序が入れ換えて選択される。このように制御すると、図10中央の模式図のように、第一の色であるGの画素が連続して3個出力された後、第二の色であるRの画素が連続して3個出力される。このため、実施例5とは異なり帰還容量15を複数設けることなく、チップ面積の増大を招くことなく2つの異なる色の画素について加算が行える。各列に3色以上の画素が存在する場合でも、垂直走査順序入れ換え回路46の内部構成を工夫することで、上述の如く一つの帰還容量で各色の信号を混色なしに加算することができる。
また、上述の垂直走査順序入れ換え回路46に限らず、例えば走査順序を入れ換えることのできる垂直走査回路のように、画素を任意の順序で選択する選択手段を設けることで同様の加算動作を行うことができる。
ここでは実施例1と同様に、最終的な出力にはオフセット成分が残留するが、実施例2のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
100 第一の垂直線
101 画素
102 ゲイン回路
103 オフセットキャンセル回路
106 垂直加算信号制御回路
1 フォトダイオード
2 画素転送スイッチ
3 画素ソースフォロワ
4 画素リセットスイッチ
5 選択スイッチ
12、12−1、12−2 クランプ容量
13 演算増幅器
14、14−1、14−2 帰還容量切り替えスイッチ
15、15−1、15−2 帰還容量
16 クランプスイッチ
28 第三の容量
29 第四の容量
32 出力アンプ
40 垂直走査回路
41 水平走査回路
43 垂直走査順序入れ換え回路
101 画素
102 ゲイン回路
103 オフセットキャンセル回路
106 垂直加算信号制御回路
1 フォトダイオード
2 画素転送スイッチ
3 画素ソースフォロワ
4 画素リセットスイッチ
5 選択スイッチ
12、12−1、12−2 クランプ容量
13 演算増幅器
14、14−1、14−2 帰還容量切り替えスイッチ
15、15−1、15−2 帰還容量
16 クランプスイッチ
28 第三の容量
29 第四の容量
32 出力アンプ
40 垂直走査回路
41 水平走査回路
43 垂直走査順序入れ換え回路
Claims (8)
- 入射光を電気信号に変換して出力する複数の画素と、
前記複数の画素から順次出力される電気信号が共通に供給される信号線と、
前記信号線に供給される電気信号が第一の容量を介して入力端子に入力される反転増幅器と、
前記反転増幅器の前記入力端子と出力端子との短絡又は開放を切り換える第一のスイッチと、
前記第一のスイッチと並列に、前記反転増幅器の前記入力端子と前記出力端子との間に第二のスイッチを介して接続される第二の容量と、
前記反転増幅器の前記出力端子と接続される、互いに並列な第三の容量及び第四の容量と、
前記第三の容量及び前記第四の容量が保持する電圧の差分を出力する差分演算部と、
を有し、
前記第二の容量及び前記第三の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号と、2つ以上の前記画素から出力された電気信号に応じて前記反転増幅器から出力される信号と、を保持し、
前記第四の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号を保持することを特徴とする光電変換装置。 - 前記2つ以上の画素のうち少なくとも1つの前記画素から電気信号を出力する動作を行った後、
前記第四の容量で、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号を保持する動作を行うことを特徴とする請求項1に記載の光電変換装置。 - 前記信号線に接続された複数の画素のいずれからも入射光を変換した電気信号が出力されていない期間中に、前記第一のスイッチを短絡から開放へ切り換える制御を連続して繰り返し行った後、前記反転増幅器の前記出力端子から出力される信号を前記第四の容量に保持させることを特徴とする請求項1乃至請求項2のいずれかに記載の光電変換装置。
- 前記光電変換装置は複数の第二の容量と、該複数の第二の容量に対応する複数の第二のスイッチとを有することを特徴とする請求項1乃至請求項3のいずれかに記載の光電変換装置。
- 前記複数の画素はカラーフィルタを有し、
出力順序の連続する1組の2つの画素を、前記信号線に沿って前記反転増幅器に遠い側の画素の電気信号を先に前記信号線に供給する制御と、
前記1組の2つの画素とは異なる、出力順序の連続する1組の2つの画素を、前記信号線に沿って前記反転増幅器から近い側の画素の電気信号を先に前記信号線に供給する制御と、
をそれぞれ1度以上行うことを特徴とする請求項1乃至請求項4のいずれかに記載の光電変換装置。 - 1フレームにおいて、前記信号線に接続された画素の数よりも少ない数の画素の電気信号を前記信号線に供給することを特徴とする請求項1乃至請求項4のいずれかに記載の光電変換装置。
- 前記複数の画素はカラーフィルタを有し、
前記2つ以上の画素は同色のフィルタを有することを特徴とする請求項6に記載の光電変換装置。 - 入射光を電気信号に変換して出力する複数の画素と、
前記複数の画素から順次出力される電気信号が共通に供給される信号線と、
前記信号線に供給される電気信号が第一の容量を介して入力端子に入力される反転増幅器と、
前記反転増幅器の前記入力端子と出力端子との短絡又は開放を切り換える第一のスイッチと、
前記第一のスイッチと並列に、前記反転増幅器の前記入力端子と前記出力端子との間に第二のスイッチを介して接続される第二の容量と、
前記反転増幅器の前記出力端子と接続される、互いに並列な第三の容量及び第四の容量と、
前記第三の容量及び前記第四の容量が保持する電圧の差分を出力する差分演算部と、
を有し、
前記複数の画素のうちの2つ以上のN個の画素について、
前記第二のスイッチを短絡した状態で前記画素から出力される電気信号を前記信号線に供給し、前記第二のスイッチを短絡した状態で次に前記画素から出力される電気信号を前記信号線に供給する前に、前記第二のスイッチを開放して前記第一のスイッチを短絡後開放する動作と、
前記第二のスイッチを短絡した状態で、N個目の電気信号を出力する前記画素から出力される電気信号を前記信号線に供給することで前記反転増幅器の前記出力端子から出力される信号を前記第三の容量で保持する動作と、
前記第一のスイッチを短絡後開放することで前記反転増幅器の前記出力端子から出力される信号を前記第四の容量に保持する動作と、
を行うことを特徴とする光電変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006254436A JP2008078894A (ja) | 2006-09-20 | 2006-09-20 | 光電変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006254436A JP2008078894A (ja) | 2006-09-20 | 2006-09-20 | 光電変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008078894A true JP2008078894A (ja) | 2008-04-03 |
Family
ID=39350507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006254436A Withdrawn JP2008078894A (ja) | 2006-09-20 | 2006-09-20 | 光電変換装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2008078894A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011082925A (ja) * | 2009-10-09 | 2011-04-21 | Link Research Kk | 信号積算型高速撮像装置 |
EP2448254A2 (en) | 2010-10-29 | 2012-05-02 | Canon Kabushiki Kaisha | Solid-state image pickup device |
JP2014075750A (ja) * | 2012-10-05 | 2014-04-24 | Canon Inc | 撮像システム、および撮像システムの駆動方法 |
JP2016541209A (ja) * | 2013-09-13 | 2016-12-28 | ビーエイイー・システムズ・イメージング・ソリューションズ、インコーポレイテッド | Cmos撮像センサのために適合された増幅器 |
JP2017195541A (ja) * | 2016-04-21 | 2017-10-26 | キヤノン株式会社 | 撮像装置及びその制御方法、及び、画像処理装置及び画像処理方法 |
-
2006
- 2006-09-20 JP JP2006254436A patent/JP2008078894A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
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CN102469274A (zh) * | 2010-10-29 | 2012-05-23 | 佳能株式会社 | 固态图像拾取装置 |
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