JP2008078482A - Method of manufacturing semiconductor device - Google Patents

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和人 樋口
Takashi Togasaki
隆 栂嵜
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雅之 内田
Hisashi Ito
寿 伊藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device, where two kinds of methods of physical deposition and plating are used for forming a bump electrode so that improvement in productivity is attained by improving the yield of manufacturing, while attaining miniaturization of the semiconductor device, high integration and lead-free handling, and ensuring high reliability. <P>SOLUTION: The disclosed method includes the steps of forming an opening H that communicates with an external terminal 5 on an insulating film 6 covering the external terminal 5 on a substrate 3; forming a first metal film 9 to generate a bump electrode 7 by physical deposition on the external terminal 5 within the opening H; forming a second metal film 11 to generate the bump electrode 7, by electroless plating on the first metal film 9 and at the edge of the opening H on the insulating film 6; and forming the bump electrode 7 by collecting the second metal film 11 on the insulating film 6 inside the opening H, while melting the first metal film 9 and the second metal film 11. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、基板上の外部端子にバンプ電極を形成する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device in which bump electrodes are formed on external terminals on a substrate.

半導体装置の実装にはフリップチップ方式が採用されている。このフリップチップ方式は、半導体チップの外部端子（ボンディングパッド）と配線基板の外部端子との間をバンプ電極により電気的に接続しかつ機械的に接合する方式である。フリップチップ方式は、この半導体チップと配線基板との実装に限らず、半導体チップ同士の実装や配線基板同士の実装にも採用されている。フリップチップ方式においては、ボンディングワイヤ方式のワイヤの引き回しがなくなるので、実装面積を縮小することができ、半導体装置の小型化を実現することができる。   A flip chip method is employed for mounting the semiconductor device. This flip chip method is a method in which an external terminal (bonding pad) of a semiconductor chip and an external terminal of a wiring board are electrically connected by a bump electrode and mechanically bonded. The flip chip method is not limited to the mounting between the semiconductor chip and the wiring board, but is also used for mounting between the semiconductor chips and between the wiring boards. In the flip-chip method, since the bonding wire method is not routed, the mounting area can be reduced and the semiconductor device can be downsized.

バンプ電極には一般的にはんだが使用されており、バンプ電極ははんだを印刷法またはめっき法を用いることにより形成されることが多い。印刷法によるバンプ電極の形成方法は、下記特許文献１にも開示されているが、例えば、まず図８に示すような半導体基板１０１を用意する。この半導体基板１０１上には、基板１０２上に複数層の配線等をまとめて示した下地層１０３、さらに下地層１０３上に外部電極端子１０４が形成されている。また、下地層１０３上には、外部電極端子１０４上に開口Ａを設けるように形成されたソルダーレジスト１０５も設けられている。   Solder is generally used for the bump electrode, and the bump electrode is often formed by using a printing method or a plating method. A bump electrode forming method by a printing method is also disclosed in Patent Document 1 below. For example, first, a semiconductor substrate 101 as shown in FIG. 8 is prepared. On this semiconductor substrate 101, a base layer 103 in which a plurality of layers of wiring and the like are collectively shown on a substrate 102, and an external electrode terminal 104 is formed on the base layer 103. Further, a solder resist 105 formed so as to provide an opening A on the external electrode terminal 104 is also provided on the base layer 103.

次に、図９に示すように開口Ａと同じ平面サイズの開口を有するマスク１０６を開口Ａの上部に位置を合わせて設け、この上をスキージ１０７を、例えば矢印方向に動かしてはんだ１０８を印刷していく。はんだ１０８はマスク１０６の開口の下に形成されている開口Ａに印刷され、このはんだ１０８をリフロー工程にかけてバンプ電極１０９ａを形成する（図１０参照）。   Next, as shown in FIG. 9, a mask 106 having an opening having the same plane size as that of the opening A is provided in alignment with the upper portion of the opening A, and the squeegee 107 is moved on the mask 106 in the direction of the arrow to print the solder 108, for example. I will do it. The solder 108 is printed in an opening A formed under the opening of the mask 106, and this solder 108 is subjected to a reflow process to form a bump electrode 109a (see FIG. 10).

また、めっき法では、図１１に示すように開口Ａにはんだを無電解めっき法を用いてめっきし、図１２に示すようなバンプ電極１０９ｂを形成する。
特開２００３−１６３２３２号公報 In the plating method, as shown in FIG. 11, the opening A is plated with solder using an electroless plating method to form a bump electrode 109b as shown in FIG.
JP 2003-163232 A

しかしながら、上記特許文献１に開示されている印刷法によると、はんだ１０８が印刷されて開口Ａ内に印刷されるが、開口Ａを十分に満たすだけのはんだ１０８が印刷されない場合も生じうる。すなわち、図９に示すように、はんだ１０８が開口Ａ内に充填されず、はんだ１０８が外部電極端子１０４の上面に接しないではんだ１０８と外部電極端子１０４との間に空隙Ｘができてしまう。この空隙Ｘが存在する状態のままリフロー工程を経ると、はんだ１０８が溶融するときに空隙Ｘにある空気を取り込んでしまい、バンプ電極１０９ａは空気溜（ボイド）を内包したまま形成される。空気溜（ボイド）を内包したバンプ電極１０９ａは、強度が低下するため信頼性に欠けるバンプ電極となる。   However, according to the printing method disclosed in Patent Document 1, the solder 108 is printed and printed in the opening A. However, there may be a case where the solder 108 that sufficiently fills the opening A is not printed. That is, as shown in FIG. 9, the solder 108 is not filled in the opening A, and the gap 108 is formed between the solder 108 and the external electrode terminal 104 without the solder 108 being in contact with the upper surface of the external electrode terminal 104. . If the reflow process is performed in a state where the gap X exists, the air in the gap X is taken in when the solder 108 is melted, and the bump electrode 109a is formed while containing the air reservoir (void). The bump electrode 109a containing the air reservoir (void) becomes a bump electrode lacking in reliability because its strength is lowered.

また、近年、半導体装置の小型化、高集積化が進んでおり、例えば、半導体装置によってはバンプ電極間のピッチが２００μｍの場合に５０００ものバンプ電極が設けられることもある。このように多数のバンプ電極が設けられ、バンプ電極間が狭ピッチとなる場合に、印刷法により歩留まり良く半導体装置のバンプ電極を設けることは困難であることも多い。また、印刷時に使用するマスクを剥がす際にはんだがマスクと一緒に剥がれてしまうこともある。   In recent years, semiconductor devices have been downsized and highly integrated. For example, depending on the semiconductor device, 5000 bump electrodes may be provided when the pitch between the bump electrodes is 200 μm. When a large number of bump electrodes are provided as described above and the bump electrodes have a narrow pitch, it is often difficult to provide the bump electrodes of the semiconductor device with a high yield by a printing method. Further, when the mask used for printing is peeled off, the solder may be peeled off together with the mask.

一方、めっき法によっても、開口Ａにバンプ電極の大きさを考慮した所望の膜厚をもつはんだ１０８を設けるには、その厚みによってはめっきに非常に時間がかかるため、生産効率の低下を招くことになる。この生産効率の低下を防ぐため時間を短縮してめっきをすると、はんだ１０８の量が足りず高さの不足したバンプ電極１０９ｂが生成される（図１２参照）。   On the other hand, in order to provide the solder 108 having a desired film thickness in consideration of the size of the bump electrode even in the plating method, depending on the thickness, it takes a very long time for plating. It will be. When plating is performed while shortening the time in order to prevent this reduction in production efficiency, a bump electrode 109b having insufficient solder 108 and insufficient height is generated (see FIG. 12).

さらに、近年、環境への影響を考慮して、フリップチップ方式においても基本的に鉛（Ｐｂ）を含まない、例えば錫（Ｓｎ）と銀（Ａｇ）との合金等、いわゆる鉛（Ｐｂ）フリーはんだ材料が用いられることも多い。めっき法では現在のところ実用的なめっき液が開発されていないことから、上述の鉛（Ｐｂ）フリーはんだ材料を用いてのめっきを行うことができない。そのため、鉛（Ｐｂ）フリーのはんだ材料を用いる際にはめっき法を採用することができない。   Further, in recent years, in consideration of the influence on the environment, the flip chip method basically does not contain lead (Pb), for example, an alloy of tin (Sn) and silver (Ag), so-called lead (Pb) free. Solder material is often used. Since no practical plating solution has been developed at present in the plating method, plating using the above-described lead (Pb) -free solder material cannot be performed. Therefore, the plating method cannot be adopted when using a lead (Pb) -free solder material.

本発明は上記課題を解決するためになされたものであり、本発明の目的は、バンプ電極の形成にあたり物理的被着法とめっき法の２種類の方法を用いることによって、半導体装置の小型化、高集積化及び鉛（Ｐｂ）フリー化への対応を図りつつ製造の歩留まりを上げて生産性の向上を図るとともに、高い信頼性を確保した半導体装置の製造方法を提供することである。   The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to reduce the size of a semiconductor device by using two kinds of methods, a physical deposition method and a plating method, in forming a bump electrode. An object of the present invention is to provide a method for manufacturing a semiconductor device that improves productivity by increasing the manufacturing yield while achieving high integration and lead (Pb) -free, and also ensures high reliability.

本発明の実施の形態に係る特徴は、半導体装置の製造方法において、基板上の外部端子を覆う絶縁膜に外部端子に通じる開口を形成する工程と、開口内において外部端子上に物理的被着法によりバンプ電極を生成する第１の金属膜を形成する工程と、第１の金属膜及び絶縁膜の開口周縁上において無電解めっき法によりバンプ電極を生成する第２の金属膜を形成する工程と、第１の金属膜と第２の金属膜を溶融しつつ、絶縁膜上の第２の金属膜を開口内に集めてバンプ電極を形成する工程とを備える。   According to an embodiment of the present invention, in the method of manufacturing a semiconductor device, a step of forming an opening leading to the external terminal in an insulating film covering the external terminal on the substrate, and a physical deposition on the external terminal in the opening Forming a first metal film for generating a bump electrode by a method, and forming a second metal film for generating a bump electrode by an electroless plating method on the opening periphery of the first metal film and the insulating film And a step of collecting the second metal film on the insulating film in the opening and forming a bump electrode while melting the first metal film and the second metal film.

本発明によれば、バンプ電極の形成にあたり物理的被着法とめっき法の２種類の方法を用いることによって、半導体装置の小型化、高集積化及び鉛（Ｐｂ）フリー化への対応を図りつつ製造の歩留まりを上げて生産性の向上を図るとともに、高い信頼性を確保した半導体装置の製造方法を提供することができる。   According to the present invention, two types of methods, physical deposition and plating, are used for forming bump electrodes, thereby reducing the size and integration of semiconductor devices and reducing lead (Pb). In addition, it is possible to improve the productivity by increasing the manufacturing yield and provide a method for manufacturing a semiconductor device with high reliability.

以下、本発明の実施の形態について図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

本発明の実施の形態に係る半導体装置１は、図１に示す基板を備えており、フリップチップ方式において接合される半導体チップ２として使用される。図１に示す半導体チップ２は、例えば、ガラスエポキシや単結晶シリコンでできた基板３を主体に形成されている。図１では図示していないが、基板３の主面にはトランジスタ、抵抗、容量等の素子が配設されるとともに、素子間を結線する配線が配設され、集積回路が構築されている。   A semiconductor device 1 according to an embodiment of the present invention includes the substrate shown in FIG. 1 and is used as a semiconductor chip 2 to be bonded in a flip chip method. The semiconductor chip 2 shown in FIG. 1 is mainly formed of a substrate 3 made of, for example, glass epoxy or single crystal silicon. Although not shown in FIG. 1, elements such as transistors, resistors, and capacitors are disposed on the main surface of the substrate 3, and wirings that connect the elements are disposed to construct an integrated circuit.

なお、図１においては、複数層の配線とこの上下配線間に配設される層間絶縁膜等を総称して下地層４とし、簡略化して図示している。また、以下では、半導体チップ２に形成されるバンプ電極を例に挙げて説明するが、配線基板にバンプ電極を形成する場合も同様である。   In FIG. 1, a plurality of layers of wiring and interlayer insulating films disposed between the upper and lower wirings are collectively referred to as a base layer 4 and are shown in a simplified manner. Hereinafter, a bump electrode formed on the semiconductor chip 2 will be described as an example, but the same applies to the case where the bump electrode is formed on the wiring board.

基板３上には、下地層４を介在して外部端子（ボンディングパッド）５が配設されている。外部端子５は、図示していないが、配線を通じて集積回路に電気的に接続されている。外部端子５は、複数層の配線のうち最終層の配線と同一層に同一材料により形成されており、例えばシリコンやタングステンが微量に添加されたアルミニウム合金膜を主体として形成されている。また、例えば、外部端子５は、アルミニウム合金膜の単層膜か、バリアメタル膜、アルミニウム合金膜、反射防止膜のそれぞれを順次積層した複合膜により形成されている。   External terminals (bonding pads) 5 are disposed on the substrate 3 with an underlayer 4 interposed. Although not shown, the external terminal 5 is electrically connected to the integrated circuit through wiring. The external terminal 5 is formed of the same material in the same layer as the final-layer wiring among the plurality of layers of wiring, and is formed mainly of, for example, an aluminum alloy film to which a small amount of silicon or tungsten is added. For example, the external terminal 5 is formed of a single layer film of an aluminum alloy film or a composite film in which a barrier metal film, an aluminum alloy film, and an antireflection film are sequentially laminated.

外部端子５上を含み、下地層４の全域には絶縁膜６が配設されている。この絶縁膜６としては、パッシベーション膜（最終保護膜）であってもレジストであっても良い。パッシベーション膜の場合は、例えば、緻密な膜質を有するプラズマＣＶＤ法により成膜されたシリコン窒化膜と、このシリコン窒化膜上のポリイミドとを積層した複合膜により形成されている。レジストの場合は、例えば、エポキシ樹脂を主成分とするソルダーレジストである。絶縁膜６の厚さは、通常、１０ないし１００μｍ程度であるが、例えば、バンプ電極のピッチが２００μｍ以下となる半導体チップの場合は２０μｍ程度である。   An insulating film 6 is provided over the entire area of the base layer 4 including the external terminals 5. The insulating film 6 may be a passivation film (final protective film) or a resist. In the case of the passivation film, for example, the passivation film is formed of a composite film in which a silicon nitride film formed by a plasma CVD method having a dense film quality and polyimide on the silicon nitride film are laminated. In the case of a resist, for example, it is a solder resist mainly composed of an epoxy resin. The thickness of the insulating film 6 is usually about 10 to 100 μm, but is about 20 μm in the case of a semiconductor chip in which the pitch of the bump electrodes is 200 μm or less, for example.

絶縁膜６の外部端子５の上には、絶縁膜６を部分的に取り除いて形成された開口Ｈが配設されている。本発明の実施の形態においては、この開口Ｈの開口面積は、製造プロセス上のアライメントの余裕寸法を加味して、外部端子５が配設された領域と重複する領域内において、外部端子５の面積に比べて小さく設定されている。但し、この開口Ｈの開口面積は必ずしも外部端子５の面積に比べて小さく設定されている必要はない。具体的には、例えば、バンプ電極のピッチが２００μｍ以下となる半導体チップの場合、開口Ｈの開口面積は８０ないし１００μｍ程度である。   An opening H formed by partially removing the insulating film 6 is disposed on the external terminal 5 of the insulating film 6. In the embodiment of the present invention, the opening area of the opening H takes into account the margin of alignment in the manufacturing process, and in the region overlapping with the region where the external terminal 5 is disposed, It is set smaller than the area. However, the opening area of the opening H is not necessarily set smaller than the area of the external terminal 5. Specifically, for example, in the case of a semiconductor chip having a bump electrode pitch of 200 μm or less, the opening area of the opening H is about 80 to 100 μm.

外部端子５及び絶縁膜６上にはバンプ電極７が形成されている。図１に示すバンプ電極７は、リフロー処理が行われて、溶融、凝固させて球体に成型されている。バンプ電極７は、鉛（Ｐｂ）を含まない錫（Ｓｎ）または錫（Ｓｎ）と銀（Ａｇ）若しくは銅（Ｃｕ）の合金が好適に用いられる。なお、バンプ電極は上述した合金ではなく、例えば錫（Ｓｎ）の単体で構成されていても良い。   Bump electrodes 7 are formed on the external terminals 5 and the insulating film 6. The bump electrode 7 shown in FIG. 1 is reflowed, melted and solidified, and formed into a sphere. The bump electrode 7 is preferably made of tin (Sn) containing no lead (Pb) or an alloy of tin (Sn) and silver (Ag) or copper (Cu). Note that the bump electrode is not made of the above-described alloy, but may be composed of, for example, tin (Sn) alone.

次に、図１ないし図６を使用し、上述の半導体装置１の製造方法を説明する。まず最初に、図２に示す半導体チップ２を準備する。この半導体チップ２は、基板３の主面に、層間絶縁膜、集積回路、集積回路の素子間を結線する配線等を有する下地層４、外部端子５及び外部端子５上に開口Ｈを設けて絶縁膜６が形成された状態である。すなわち、基板３は、半導体製造プロセスにおいて、ダイシング工程前の前処理プロセスの大半が終了したシリコンウエハ状態である。なお、ダイシング工程後においては、基板３は、細分化され、半導体チップ２になる。そしてさらに、外部端子５及び絶縁膜６上には、図１に示すようなバンプ電極７が形成されることになる。   Next, a method for manufacturing the above-described semiconductor device 1 will be described with reference to FIGS. First, the semiconductor chip 2 shown in FIG. 2 is prepared. The semiconductor chip 2 is provided with an opening H on the main surface of the substrate 3, an interlayer insulating film, an integrated circuit, a base layer 4 having wirings for connecting elements of the integrated circuit, the external terminals 5, and the external terminals 5. In this state, the insulating film 6 is formed. That is, the substrate 3 is in a silicon wafer state in which most of the pretreatment process before the dicing process is completed in the semiconductor manufacturing process. Note that after the dicing process, the substrate 3 is subdivided into semiconductor chips 2. Further, bump electrodes 7 as shown in FIG. 1 are formed on the external terminals 5 and the insulating film 6.

次に、図３に示すように、絶縁膜６上にマスク８を被せて物理的被着法を用いて第１の金属膜９を形成する。ここで、物理的被着法とは、例えば、蒸着法やスパッタ法のように被着対象に粒子を堆積させて成膜処理する方法のことである。   Next, as shown in FIG. 3, a mask 8 is covered on the insulating film 6, and a first metal film 9 is formed using a physical deposition method. Here, the physical deposition method is a method of depositing particles on a deposition target and performing a film formation process, for example, a vapor deposition method or a sputtering method.

第１の金属膜９は、外部端子５上であって開口Ｈ内に設けられ、例えば、錫（Ｓｎ）、銀（Ａｇ）または銅（Ｃｕ）が好適に使用される。マスク８の開口面積は、生成するバンプ電極の体積に応じて任意に決めることができ、本発明の実施の形態においては開口Ｈの開口面積よりも大きな面積を有しているため、第１の金属膜９は開口Ｈ内のみならず絶縁膜６上にも形成されている。通常は、図３にも示すように、開口Ｈは絶縁膜６の表面から外部端子５に向かって狭くなるようなテーパ状をしていることから、開口Ｈを形成する絶縁膜６上にも錫（Ｓｎ）等が被着されて第１の金属膜９が形成される。その後に図４に示すように、第１の金属膜９の周縁であって絶縁膜６上にレジスト１０を設ける。   The first metal film 9 is provided on the external terminal 5 and in the opening H. For example, tin (Sn), silver (Ag), or copper (Cu) is preferably used. The opening area of the mask 8 can be arbitrarily determined according to the volume of the bump electrode to be generated. In the embodiment of the present invention, the opening area is larger than the opening area of the opening H. The metal film 9 is formed not only in the opening H but also on the insulating film 6. Normally, as shown in FIG. 3, the opening H is tapered so as to become narrower from the surface of the insulating film 6 toward the external terminal 5, so that the opening H is also formed on the insulating film 6 forming the opening H. Tin (Sn) or the like is deposited to form the first metal film 9. Thereafter, as shown in FIG. 4, a resist 10 is provided on the insulating film 6 at the periphery of the first metal film 9.

さらに図５に示すように第１の金属膜９および絶縁膜６の開口Ｈ周縁上の領域に対して無電解めっき法により第２の金属膜１１を形成する。本発明の実施の形態においては、生成するバンプ電極７の体積を考慮して第１の金属膜９の周縁にもめっきされるようにされている。   Further, as shown in FIG. 5, a second metal film 11 is formed on the first metal film 9 and the region on the periphery of the opening H of the insulating film 6 by electroless plating. In the embodiment of the present invention, the periphery of the first metal film 9 is also plated in consideration of the volume of the bump electrode 7 to be generated.

そして、図６に示すようにレジスト１０を剥離した後、フラックスを塗布し、第１の金属膜９および第２の金属膜１１を、例えば２６０℃程度の温度で３０秒加熱、溶融することによって図１に示すバンプ電極７を形成する。第１の金属膜９および第２の金属膜１１を溶融しても絶縁膜６上の金属膜は濡れないので、開口Ｈ内に溶融した金属が集まることになり、バンプ電極７は表面張力により球形に形成される。また、第１の金属膜９が錫であり、第２の金属膜１１も錫である場合には錫のバンプ電極７が形成され、第１の金属膜９が金（Ａｕ）、銀（Ａｇ）またはビスマス（Ｂｉ）である場合には、それぞれ錫金（Ｓｎ−Ａｕ）合金、錫銀（Ｓｎ−Ａｇ）合金、錫ビスマス（Ｓｎ−Ｂｉ）合金からなるバンプ電極７が形成されることになるため、鉛（Ｐｂ）フリーのバンプ電極７を得ることができる。   Then, as shown in FIG. 6, after the resist 10 is peeled off, flux is applied, and the first metal film 9 and the second metal film 11 are heated and melted at a temperature of about 260 ° C. for 30 seconds, for example. A bump electrode 7 shown in FIG. 1 is formed. Even if the first metal film 9 and the second metal film 11 are melted, the metal film on the insulating film 6 is not wetted, so that the molten metal gathers in the opening H, and the bump electrode 7 is caused by surface tension. It is formed into a spherical shape. Further, when the first metal film 9 is tin and the second metal film 11 is also tin, a tin bump electrode 7 is formed, and the first metal film 9 is made of gold (Au), silver (Ag). ) Or bismuth (Bi), bump electrodes 7 made of a tin-gold (Sn—Au) alloy, a tin-silver (Sn—Ag) alloy, and a tin-bismuth (Sn—Bi) alloy are formed. Therefore, a lead (Pb) -free bump electrode 7 can be obtained.

さらに図７に示すように、配線基板２０の外部端子２１にバンプ電極７を接触させリフロー処理を行うことにより、半導体チップ２の外部端子５と配線基板２０の外部端子２１との間をバンプ電極７及びバンプ電極２２ににより電気的に接続し、かつ機械的に接合することができる。そして、半導体パッケージ３０が完成する。   Further, as shown in FIG. 7, the bump electrode 7 is brought into contact with the external terminal 21 of the wiring substrate 20 to perform a reflow process, whereby the bump electrode is provided between the external terminal 5 of the semiconductor chip 2 and the external terminal 21 of the wiring substrate 20. 7 and the bump electrode 22 can be electrically connected and mechanically joined. Then, the semiconductor package 30 is completed.

このようにバンプ電極の形成にあたり物理的被着法とめっき法の２種類の方法を用いることによって、半導体装置の小型化、高集積化及び鉛（Ｐｂ）フリー化への対応を図りつつ製造の歩留まりを上げて生産性の向上を図るとともに、高い信頼性を確保した半導体装置の製造方法を提供することができる。   As described above, by using two kinds of methods, physical deposition and plating, in forming the bump electrode, the semiconductor device can be manufactured while reducing the size, increasing the integration, and making the lead (Pb) free. It is possible to provide a method for manufacturing a semiconductor device that increases yield and improves productivity and ensures high reliability.

なお、この発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施の形態に亘る構成要素を適宜組み合わせてもよい。   Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine the component covering different embodiment suitably.

本発明の実施の形態に係る半導体装置の第１の基板の要部断面図である。It is principal part sectional drawing of the 1st board | substrate of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。It is a 1st process sectional view explaining the manufacturing method of the semiconductor device concerning an embodiment of the invention. 本発明の実施の形態に係る半導体装置の製造方法を説明する第２の工程断面図である。It is a 2nd process sectional view explaining the manufacturing method of the semiconductor device concerning an embodiment of the invention. 本発明の実施の形態に係る半導体装置の製造方法を説明する第３の工程断面図である。It is a 3rd process sectional view explaining the manufacturing method of the semiconductor device concerning an embodiment of the invention. 本発明の実施の形態に係る半導体装置の製造方法を説明する第４の工程断面図である。It is a 4th process sectional view explaining the manufacturing method of the semiconductor device concerning an embodiment of the invention. 本発明の実施の形態に係る半導体装置の製造方法を説明する第５の工程断面図である。It is a 5th process sectional view explaining the manufacturing method of the semiconductor device concerning an embodiment of the invention. 本発明の実施の形態に係る半導体装置の製造方法を説明する第６の工程断面図である。It is a 6th process sectional view explaining the manufacturing method of the semiconductor device concerning an embodiment of the invention. 従来の半導体装置の製造方法を説明する第１の工程断面図である。It is 1st process sectional drawing explaining the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法を説明する第２の工程断面図である。It is 2nd process sectional drawing explaining the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法を説明する第３の工程断面図である。It is 3rd process sectional drawing explaining the manufacturing method of the conventional semiconductor device. 従来の半導体装置の別の製造方法を説明する第１の工程断面図である。It is 1st process sectional drawing explaining another manufacturing method of the conventional semiconductor device. 従来の半導体装置の別の製造方法を説明する第２の工程断面図である。It is 2nd process sectional drawing explaining another manufacturing method of the conventional semiconductor device.

符号の説明Explanation of symbols

１…半導体装置、２…半導体チップ、３…基板、４…下地層、５…外部端子、６…絶縁膜、７…バンプ電極、８…マスク、９…第１の金属膜、１０…レジスト、１１…第２の金属膜、２０…配線基板、２１…外部端子、３０…半導体パッケージ。   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Semiconductor chip, 3 ... Board | substrate, 4 ... Underlayer, 5 ... External terminal, 6 ... Insulating film, 7 ... Bump electrode, 8 ... Mask, 9 ... 1st metal film, 10 ... Resist, DESCRIPTION OF SYMBOLS 11 ... 2nd metal film, 20 ... Wiring board, 21 ... External terminal, 30 ... Semiconductor package.

Claims (5)

基板上の外部端子を覆う絶縁膜に前記外部端子に通じる開口を形成する工程と、
前記開口内において前記外部端子上に物理的被着法によりバンプ電極を生成する第１の金属膜を形成する工程と、
前記第１の金属膜及び前記絶縁膜の前記開口周縁上において無電解めっき法により前記バンプ電極を生成する第２の金属膜を形成する工程と、
前記第１の金属膜と前記第２の金属膜を溶融しつつ、前記絶縁膜上の前記第２の金属膜を前記開口内に集めてバンプ電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 Forming an opening leading to the external terminal in an insulating film covering the external terminal on the substrate;
Forming a first metal film for generating a bump electrode by physical deposition on the external terminal in the opening;
Forming a second metal film for generating the bump electrode by electroless plating on the opening periphery of the first metal film and the insulating film;
Collecting the second metal film on the insulating film in the opening and forming a bump electrode while melting the first metal film and the second metal film;
A method for manufacturing a semiconductor device, comprising: 前記第１の金属膜を形成する物理的被着法は、蒸着法またはスパッタ法であることを特徴とする請求項１に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the physical deposition method for forming the first metal film is a vapor deposition method or a sputtering method. 前記第１の金属膜または前記第２の金属膜の少なくとも一方は、前記開口の開口面積より大きい面積で形成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein at least one of the first metal film and the second metal film is formed with an area larger than an opening area of the opening. . 前記第１の金属膜は、錫、銀または銅であることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 1, wherein the first metal film is tin, silver, or copper. 前記第２の金属膜は、錫であることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the second metal film is tin.
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