JP2008078303A - Mounting board for lga, and semiconductor integrated circuit device - Google Patents
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Abstract
Description
この発明は、LGA(Land Grid Array)用搭載基板と半導体集積回路装置に関し、パッケージの薄型化技術に適用して有効な技術に関するものである。 The present invention relates to a mounting substrate for an LGA (Land Grid Array) and a semiconductor integrated circuit device, and relates to a technology effective when applied to a package thinning technology.
実装基板の熱変形に起因してハンダボールと上記実装基板の導体パターンとの界面でのクラックを未然に防止して実装信頼性向上に向けて、パッケージ側ランドをソルダーレジスト層の開口内に全面的に露出させた「オーバーレジスト型」の半導体パッケージ及び実装基板、ならびにこれらを用いた実装方法として、特開平11−297889号公報がある。 In order to prevent cracks at the interface between the solder balls and the conductor pattern of the mounting board due to thermal deformation of the mounting board, and improve the mounting reliability, the package-side land is entirely within the opening of the solder resist layer. Japanese Patent Laid-Open No. 11-297889 discloses an “over-resist type” semiconductor package and mounting substrate that are exposed in general, and a mounting method using these.
SD(Secure Digital) (SDカード協会で規格化された規格がある)やメモリスティックカード等のメモリカードに組み込まれる半導体装置では、その薄型化が要求されている。メモリカードは、コントローラチップを有する半導体装置とメモリチップを有する半導体装置が組み込まれているものもある。この場合、メモリは容量を増やす必要があるため、メモリチップを多段に積層することがあり、その分パッケージ厚さも厚くなる。したがって、メモリカードに組み込む半導体装置の形態としては、BGA(Ball Grid Array)やチップサイズとほぼ同等サイズから成るCSP(Chip Size Package)より厚さの薄いLGA(Land Grid Array)の方が有効である。 Semiconductor devices incorporated in memory cards such as SD (Secure Digital) (there are standards standardized by the SD Card Association) and memory stick cards are required to be thin. Some memory cards incorporate a semiconductor device having a controller chip and a semiconductor device having a memory chip. In this case, since it is necessary to increase the capacity of the memory, the memory chips may be stacked in multiple stages, and the package thickness increases accordingly. Therefore, as a form of a semiconductor device to be incorporated in a memory card, BGA (Ball Grid Array) and LGA (Land Grid Array) having a smaller thickness than CSP (Chip Size Package) having almost the same size as the chip size are more effective. is there.
上記BGAやCSPは、ランド上に形成されたボール電極を外部端子としてマザーボードに実装する。ボール供給法によって形成された半田ボールにおけるランドの表面から頂点までの高さは、100μmより大きくなっており、BGA型パッケージやCSP型パッケージのJEDEC(Joint Electron Device Engineering Council standards)規格を満たしている。これに対し、上記LGAはランドが外部端子としてマザーボードに実装するため、ボール電極を使用しない分、半導体装置の厚さを薄くすることが可能である。LGAは、外部端子がランドであるため、その実装強度が低い。LGAの実装強度を向上させる対策として、各ランドに予め半田をコートして出荷を行う半導体装置がある。 The BGA and CSP are mounted on a motherboard using ball electrodes formed on lands as external terminals. The height from the surface of the land to the top of the solder ball formed by the ball supply method is larger than 100 μm, and satisfies the JEDEC (Joint Electron Device Engineering Council standards) standard of the BGA type package and the CSP type package. . On the other hand, since the land is mounted on the mother board as an external terminal, the LGA can reduce the thickness of the semiconductor device as much as the ball electrode is not used. Since the external terminal is a land, LGA has low mounting strength. As a measure for improving the mounting strength of the LGA, there is a semiconductor device in which each land is coated with solder beforehand and shipped.
基板のランドと半田の接続強度を向上させるランド構造の技術として、上記特許文献1にも開示されているように、NSMD(Non Solder Mask Defined)と呼ばれる技術が知られている。NSMDでは、レジストの開口部にランドの表面、および側面が露出しており、したがって、半田がランドの側面にも回り込むため、ランドと半田の接続強度を高めることができる。この結果、LGAでは、その実装性を向上させるためには、ランドへの半田コートと、ランド構造としてNSMDを採用することが好ましい。
上記のような背景技術の下において、本願発明者等においては、更なる半導体集積回路装置の薄型化に向けて、半導体チップが搭載される搭載基板自体の薄型化を検討した。搭載基板のコア材を製造しているメーカーからは100μm未満のコア材に対するラインアップとしては、60μm、70μm及び80μmがある。そこで、上記60μmのコア材を用いて搭載基板を構成し、メモリカードに向けて総厚0.13mmのLGA集積回路装置を試作した。 Under the background art as described above, the inventors of the present application have studied to reduce the thickness of the mounting substrate itself on which the semiconductor chip is mounted in order to further reduce the thickness of the semiconductor integrated circuit device. There are 60 μm, 70 μm, and 80 μm as a lineup of core materials of less than 100 μm from manufacturers that manufacture core materials for mounting substrates. Therefore, a mounting substrate was constructed using the above 60 μm core material, and an LGA integrated circuit device having a total thickness of 0.13 mm was made as a prototype toward the memory card.
上記LGA集積回路装置に対する温度サイクル試験において、全く予期しない不具合が生じることを発見した。従来の100μmのコア材を用いたLGA集積回路装置では、温度サイクル試験においてランドから引き出し配線部分に断線が生じる現象があり、上記配線の引き出し部分に工夫を行うことで解決している。しかしながら、今回のようにコア材を薄型化したLGA集積回路装置においては、搭載基板の表面側に形成された配線において断線が生じる現象が発生した。 In the temperature cycle test for the LGA integrated circuit device, it was found that an unexpected failure occurs. In the conventional LGA integrated circuit device using a core material of 100 μm, there is a phenomenon that the lead wiring part is disconnected from the land in the temperature cycle test, and this is solved by devising the lead part of the wiring. However, in the LGA integrated circuit device in which the core material is made thinner as in this case, a phenomenon that a disconnection occurs in the wiring formed on the surface side of the mounting substrate has occurred.
上記不具合が生じたLGA集積回路装置を、図13に示している。図13(A)は、LGA集積回路装置の一部部分の断面図であり、図13(B)は、その不具合が生じた部分の拡大断面図である。不具合は、ランドを形成するためのソルダーレジストの開口端からコア材の表面側に向かってクラックが生じており、図14の表面側パターン図に示したように表面側のCu配線を断線させてしまうものである。つまり、薄型コア基板では、前記従前のようにランドからの取り出し配線にはクラック(断線)などは観測されず、上記ソルダーレジスト開口端直上の表層側の配線において断線が生じるものである。そこで、前記図10に示したと同様な構造をモデルとして、コンピュータシミュレーションによりコア材の厚みが100μmのものと60μmのものとを比べた結果、60μmのものには上記ソルダーレジストの開口端に大きな応力が集中して発生していることが判明した。 FIG. 13 shows an LGA integrated circuit device in which the above-described problem has occurred. FIG. 13A is a cross-sectional view of a part of the LGA integrated circuit device, and FIG. 13B is an enlarged cross-sectional view of the part where the defect occurs. The problem is that a crack has occurred from the opening end of the solder resist for forming the land toward the surface side of the core material, and the Cu wiring on the surface side is disconnected as shown in the surface side pattern diagram of FIG. It is what will end up. That is, in the thin core substrate, cracks (disconnections) or the like are not observed in the wiring taken out from the land as before, and disconnection occurs in the wiring on the surface layer immediately above the solder resist opening end. Therefore, using a structure similar to that shown in FIG. 10 as a model and comparing the core material thickness of 100 μm with that of 60 μm by computer simulation, a large stress is applied to the opening edge of the solder resist in the case of 60 μm. Turned out to be concentrated.
この発明の目的は、薄型化と信頼性の向上を図ったLGA用搭載基板と半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 An object of the present invention is to provide an LGA mounting substrate and a semiconductor integrated circuit device which are reduced in thickness and improved in reliability. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置及びそれに用いられるLGA用搭載基板として、基板コア材の表面にボンディングリードと配線を形成し、上記ボンディングリードを除く部分第1ソルダーレジストを設ける。上記基板コア材の裏面の第2ソルダーレジストにランドとランドの間に裏面を露出させる開口を設ける。上記配線は、上記ランドが形成される第2ソルダーレジストの開口端に対応した表面部に延在する部分を有する。上記基板コア材は、厚みが上記第1と第2のソルダーレジストの厚みの総和より薄くされ、3層ガラスクロスを有する。 The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. That is, as a semiconductor integrated circuit device and an LGA mounting substrate used therefor, bonding leads and wirings are formed on the surface of the substrate core material, and a partial first solder resist excluding the bonding leads is provided. An opening for exposing the back surface is provided between the lands on the second solder resist on the back surface of the substrate core material. The wiring has a portion extending to a surface portion corresponding to the opening end of the second solder resist where the land is formed. The substrate core material is thinner than the sum of the thicknesses of the first and second solder resists and has a three-layer glass cloth.
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置及びそれに用いられるLGA用搭載基板として、基板コア材の表面にボンディングリードと配線を形成し、上記ボンディングリードを除く部分第1ソルダーレジストを設ける。上記基板コア材の裏面の第2ソルダーレジストにランドとランドの間に裏面を露出させる開口を設ける。上記配線は、上記ランドが形成される第2ソルダーレジストの開口端に対応した表面部に形成しない。上記基板コア材は、厚みが上記第1と第2のソルダーレジストの厚みの総和より薄くされ、2層ガラスクロスを有する。 The outline of other representative ones of the inventions disclosed in the present application will be briefly described as follows. That is, as a semiconductor integrated circuit device and an LGA mounting substrate used therefor, bonding leads and wirings are formed on the surface of the substrate core material, and a partial first solder resist excluding the bonding leads is provided. An opening for exposing the back surface is provided between the lands on the second solder resist on the back surface of the substrate core material. The wiring is not formed on the surface portion corresponding to the opening end of the second solder resist where the land is formed. The substrate core material is thinner than the sum of the thicknesses of the first and second solder resists and has a two-layer glass cloth.
3層ガラスクロスのコア材では、熱応力に対する強化によりコア材のクラック自体を防止し、2層ガラスクロスのコア材では、コア材にクラックが生じても配線そのものが存在しないから実質的な弊害はなく、いずれもLGA用搭載基板及び半導体集積回路装置の薄型化と高信頼性を実現できる。 In the core material of the three-layer glass cloth, the crack itself of the core material is prevented by strengthening against thermal stress. In the core material of the two-layer glass cloth, even if a crack occurs in the core material, the wiring itself does not exist. In any case, the LGA mounting substrate and the semiconductor integrated circuit device can be made thinner and more reliable.
図1には、この発明に係るLGA用搭載基板の一実施例の一部概略断面図が示されている。この実施例は、配線基板の裏面(実装面)側において、複数のランドが行列配置されており、実装基板に2次実装する際には、BGA型やCSP型の半導体装置のように半田ボールを介して実装するのではなく、例えば半田ペーストを介して実装する、所謂LGA構成の半導体集積回路装置に向けられている。LGA型の半導体装置の場合、BGA型やCSP型に比べ、半導体装置の実装高さを低減することが可能である。この実施例においては、特に制限されないが、搭載基板(基板、配線基板)のコア材の強化を図るべく3層ガラスクロスが設けられる。つまり、3層ガラスクロスをエポキシ樹脂で固めた3PLY硬質絶縁基板が採用される。 FIG. 1 is a partial schematic cross-sectional view of an embodiment of an LGA mounting substrate according to the present invention. In this embodiment, a plurality of lands are arranged in a matrix on the back surface (mounting surface) side of the wiring board. When secondary mounting is performed on the mounting board, solder balls are used as in a BGA type or CSP type semiconductor device. For example, it is directed to a so-called LGA semiconductor integrated circuit device that is mounted via a solder paste. In the case of an LGA type semiconductor device, the mounting height of the semiconductor device can be reduced as compared with a BGA type or a CSP type. In this embodiment, although not particularly limited, a three-layer glass cloth is provided in order to strengthen the core material of the mounting substrate (substrate, wiring substrate). That is, a 3PLY hard insulating substrate in which a three-layer glass cloth is hardened with an epoxy resin is employed.
図11には、図1の搭載基板3の一実施例の表面側における平面図が示されている。基板コア材(搭載基板)3の表面側には、例示的に示されているCu(銅)配線2bが設けられ、ソルダーレジストにより覆われている。ソルダーレジストには選択的に開口部1が設けられており、かかる開口部1に上記Cu配線と同様に形成されたボンディングリード2aが形成される。図11において、表面側に形成された配線2bと、裏面側に形成されたランドのSR開口部2eとの位置関係がわかるように○(2e)で記載している。半導体装置の小型化に伴い、使用する搭載基板のサイズも小さくなる中、半導体装置の高機能化、高速化が要求されているため、配線の数も多く、平面的に見た場合、裏面側のランド3dを開口するソルダーレジスト(SR)開口端2eと配線2bの重なる領域が多数存在し、前記クラックによる断線の危険性を有する。
FIG. 11 shows a plan view on the surface side of one embodiment of the
図12には、図1の搭載基板3の一実施例の裏面側における平面図が示されている。前記図11の表面側に形成されたボンディングリード2aから配線2b及び図12のスルーホール2dを介して、裏面側に形成された引出し配線2cと電気的に接続され、引出し配線2cの一部がランド3dとして形成されている。ランド3dを開口するソルダーレジスト(SR)開口2eの径がランド3dの面積よりも大きい理由は、LGA型の半導体装置の場合、後の工程で、例えば半田ペーストを介してLGAを実装基板に実装するが、半田ペーストの接合強度を向上するために、ランド(ランド領域における配線)3dの平面領域だけでなく、ランド(ランド領域における配線)3dの側面部にまで半田を濡れさせるために、意図的にソルダーレジス(SR)開口2eの径をランド3dのサイズよりも大きくしている。この形状を、NSMD(Non-Solder Mask Defined)構造という。
FIG. 12 shows a plan view of the back side of one embodiment of the
図1において、コア材としての例えば前記3PLY硬質絶縁基板表面と裏面に積層銅が設けられ、特に制限されないが、ハーフエッチングが行われて上記積層銅の厚みが薄くされる。次いで、穴開け加工が行われる。つまり、スルーホールを形成するために基板を貫通するような穴が設けられる。その後に銅メッキ加工が行われる。これにより、上記穴を含んで銅メッキ層が形成される。これらの銅メッキ層の表面は、次のラミネート前処理としての銅表面研磨が行われる。上記基板の表面と裏面にドライフィルムラミネートが行われる。ドライフィルムに対して焼き付けと現像が行われる。 In FIG. 1, for example, the 3PLY hard insulating substrate as the core material is provided with laminated copper on the front and back surfaces, and although not particularly limited, half etching is performed to reduce the thickness of the laminated copper. Next, drilling is performed. That is, a hole that penetrates the substrate is provided to form a through hole. Thereafter, copper plating is performed. Thereby, a copper plating layer is formed including the hole. The surface of these copper plating layers is subjected to copper surface polishing as the next pretreatment for lamination. Dry film lamination is performed on the front and back surfaces of the substrate. Baking and development are performed on the dry film.
これにより、前記図11、図12に示したように表面側では配線部や前記配線部の一部からなるボンディングリード、裏面側では引き出し配線部(図示しない)や前記引出し配線部の一部からなるランドを除いた部分のドライフィルムが除去される。ここで、基板の表面側の配線部と裏面側の引出し配線部は、スルーホール内に形成された銅めっき層(スルーホール配線)を介して電気的に接続されている。上記ドライフィルムをマスクとするエッチングが行われて上記積層銅が選択的に除去される。そして、ドライフィルムの剥離が行われ、基板の表面及び裏面にソルダーレジスト(絶縁膜)が印刷される。この印刷には、上記開口が設けられる。図1においては、上記スルーホールが直接に本発明に関係しないことから省略されている。 Thus, as shown in FIG. 11 and FIG. 12, the bonding lead consisting of the wiring portion and a part of the wiring portion on the front surface side, and the drawing wiring portion (not shown) and a part of the drawing wiring portion on the back surface side. A portion of the dry film excluding the land is removed. Here, the wiring portion on the front surface side and the lead wiring portion on the back surface side of the substrate are electrically connected via a copper plating layer (through hole wiring) formed in the through hole. Etching using the dry film as a mask is performed to selectively remove the laminated copper. Then, the dry film is peeled off, and a solder resist (insulating film) is printed on the front and back surfaces of the substrate. The opening is provided in this printing. In FIG. 1, the through holes are omitted because they are not directly related to the present invention.
コア材として3PLY硬質絶縁基板を用いる理由は、次の通りである。前記図13や図14に示したLGA集積回路装置では、2層ガラスクロスをエポキシ樹脂で固めた2PLY硬質絶縁基板を用いたものであり、前記60μmの厚みのコア材では上記ソルダーレジストの開口端に大きな応力が集中してクラックが発生したものと考えられる。そこで、このようなクラックの発生を防止するためには、上記厚みを維持するならコア材自体の強化を図る必要があり、上記のように3層ガラスクロスを用いるものである。 The reason why the 3PLY hard insulating substrate is used as the core material is as follows. The LGA integrated circuit device shown in FIGS. 13 and 14 uses a 2PLY hard insulating substrate in which a two-layer glass cloth is hardened with an epoxy resin. In the core material having the thickness of 60 μm, the open end of the solder resist is used. It is thought that cracks occurred due to the concentration of large stress on the surface. Therefore, in order to prevent the occurrence of such cracks, it is necessary to reinforce the core material itself if the thickness is maintained, and the three-layer glass cloth is used as described above.
上記ソルダーレジストは、前記のように印刷により形成されるものであり、搭載基板の表面を均一化にする必要がある。このため、ソルダーレジストの厚みd1、d2は30μmないし40μmを維持する必要がある。そして、このソルダーレジストは、上記コア材に熱応力を発生させる原因の一つとなっている。搭載基板の表面の大半は、後述するように半導体チップがダイボンド材で貼り付けられている。このため、上記ソルダーレジストを含めて表面側が熱応力に対してある意味で強化されている。これに対して、裏面側ではソルダーレジストとコア材の熱膨張係数の相違による熱応力が直接的に加わり、前記のようにクラックが生じるものである。 The solder resist is formed by printing as described above, and it is necessary to make the surface of the mounting substrate uniform. For this reason, it is necessary to maintain the thicknesses d1 and d2 of the solder resist at 30 μm to 40 μm. And this solder resist becomes one of the causes which generate | occur | produce a thermal stress in the said core material. As will be described later, a semiconductor chip is bonded to the surface of the mounting substrate with a die bond material. For this reason, the surface side including the solder resist is strengthened in a sense against thermal stress. On the other hand, on the back side, thermal stress due to the difference in thermal expansion coefficient between the solder resist and the core material is directly applied, and cracks are generated as described above.
本願発明者においては、上記ソルダーレジストの開口端に大きな応力が集中してクラックが発生する上記コア材の厚みd3としては、ソルダーレジストの厚みと関連付けて定義することができることを発見した。つまり、ソルダーレジストの総厚み(d1+d2=60〜80μm)は、前記のように限界にあるので、それ以下の薄いコア材(d3≦d1+d2)を用いるときに、上記2層ガラスクロスをエポキシ樹脂で固めた2PLY硬質絶縁基板では、ソルダーレジスト側が相対的に強くなり、コア材側に前記クラックが発生する確率が非常に高いことを見つけ出した。そのため、上記d3≦d1+d2のような関係にある搭載基板を用いるときには、コア材としてコア材として3PLY硬質絶縁基板を用いるようにするものである。これにより、60μm程度の薄型化してもランドに対応したソルダーレジストの開口端にクラックが生じることがなく、表面側に配線が存在しても断線が生じない。このようにクラックが生じないことは、図1のような構造をモデルとしたコンピュータシミュレーションにより確認されている。 The inventor of the present application has found that the thickness d3 of the core material at which large stress concentrates on the opening end of the solder resist and cracks can be defined in association with the thickness of the solder resist. In other words, the total thickness of the solder resist (d1 + d2 = 60 to 80 μm) is at the limit as described above. Therefore, when using a thin core material (d3 ≦ d1 + d2) smaller than that, the above two-layer glass cloth is made of epoxy resin. In the hardened 2PLY hard insulating substrate, it was found that the solder resist side was relatively strong, and the probability of occurrence of the cracks on the core material side was very high. For this reason, when a mounting substrate having a relationship of d3 ≦ d1 + d2 is used, a 3PLY hard insulating substrate is used as the core material. Thereby, even if the thickness is reduced to about 60 μm, no crack is generated at the opening end of the solder resist corresponding to the land, and no disconnection occurs even if the wiring exists on the surface side. Such cracks have not been confirmed by computer simulation using the structure shown in FIG. 1 as a model.
図2には、上記グラスクロスを説明するための平面図が示され、図3には、その断面図が示されている。縦横に薄いガラス繊維を編み込んでクロス状にされる。3層ガラスクロスでは、上記図2、図3で示したようなガラスクロスが3層にされるものであり、前記のようにエポキシ樹脂で固められて3PLY硬質絶縁基板が形成される。 FIG. 2 is a plan view for explaining the glass cloth, and FIG. 3 is a cross-sectional view thereof. Thin glass fiber is knitted in the length and breadth to make a cross. In the three-layer glass cloth, the glass cloth as shown in FIGS. 2 and 3 is formed into three layers, and is hardened with an epoxy resin as described above to form a 3PLY hard insulating substrate.
図4ないし図7に、前記図1に示した搭載基板を用いた半導体集積回路装置のパッケージ組み立て方法を説明するための一実施例の工程断面図が示されている。図4ないし図6において、搭載基板のコア材のガラスクロスについては代表として1層分が例示的に示さ示されている。 4 to 7 are process cross-sectional views of an embodiment for explaining a package assembly method of a semiconductor integrated circuit device using the mounting substrate shown in FIG. In FIG. 4 to FIG. 6, as a representative, the glass cloth of the core material of the mounting substrate is shown as an example.
図4では、前記図1に示した搭載基板が用意される。この搭載基板は、特に制限されないが、MAP(Mold Array Package) つまり一括モールド技術に向けられた複数の半導体チップが搭載されるよう形成される。この搭載基板に複数の半導体チップのダイボンディングが行われる。同図には、代表として2個の半導体集積回路装置に対応した部分が例示的に示されている。前記半導体チップ搭載部に液状のエキシポ系樹脂かからなるペースト等からなるダイボンド材で半導体チップが接着される。この実施例は、特に制限されないが、フラッシュメモリに向けられており、記憶容量の増大化のためにチップ1とチップ2の2つが積層構造に搭載される。つまり、搭載基板の主面上にダイボンド材を介して1段目のチップ1を搭載する。続いて、1段目のチップ1上に、ダイボンド材を介して2段目のチップ2を搭載する。 In FIG. 4, the mounting substrate shown in FIG. 1 is prepared. The mounting substrate is not particularly limited, but is formed so as to mount a plurality of semiconductor chips directed to a MAP (Mold Array Package), that is, a batch molding technique. Die bonding of a plurality of semiconductor chips is performed on the mounting substrate. In the figure, as an example, portions corresponding to two semiconductor integrated circuit devices are shown as an example. The semiconductor chip is bonded to the semiconductor chip mounting portion with a die bond material made of a paste made of a liquid epoxy resin. Although this embodiment is not particularly limited, it is directed to a flash memory, and two chips, chip 1 and chip 2, are mounted in a stacked structure in order to increase the storage capacity. That is, the first-stage chip 1 is mounted on the main surface of the mounting substrate via the die bond material. Subsequently, the second-stage chip 2 is mounted on the first-stage chip 1 via a die bonding material.
図5では、ワイヤボンディングが行われる。すなわち、半導体チップの複数のボンディングパッドとそれに対応した搭載基板の表面側に設けられた複数のボンディングリード(ワイヤ接続ランド)とがAu(金)線等からなるAuワイヤにより順次に接続される。つまり、1段目のチップ1と搭載基板のボンディング用電極であるリードとをAuワイヤによって電気的に接続し、さらに、2段目のチップ2と搭載基板のボンディングリードとをAuワイヤによって電気的に接続する。 In FIG. 5, wire bonding is performed. That is, a plurality of bonding pads of a semiconductor chip and a plurality of bonding leads (wire connection lands) provided on the front surface side of the mounting substrate are sequentially connected by Au wires made of Au (gold) wires or the like. That is, the first-stage chip 1 and the lead as the bonding electrode of the mounting substrate are electrically connected by the Au wire, and the second-stage chip 2 and the bonding lead of the mounting substrate are electrically connected by the Au wire. Connect to.
図6では、上記複数の半導体チップが一体的にレジン等の樹脂によりモールドされる。ここで、図7との関係を明確にするために半導体集積回路装置は記号7とし、モールドレジンは記号6とし、搭載基板は記号3とし、ランドは記号3dとし、ソルダーレジストは記号3fとされる。
In FIG. 6, the plurality of semiconductor chips are integrally molded with resin such as resin. Here, in order to clarify the relationship with FIG. 7, the semiconductor integrated circuit device is denoted by
図7では、ベーク処理が行われ後に上記搭載基板が裏返しにされて裏面側に半田コートが形成される。つまり、図7のモールド完では、前記のようにしてモールド完成した上記搭載基板が裏返しにされる。次の半田印刷では、各ランド3dに半田の印刷が行われる。すなわち、半田印刷方法により、搭載基板3の裏面3bの各ランド3d上に半田を印刷で形成する。その際、搭載基板3の主面3a上に印刷マスク13が配置される。この時、印刷マスク13の開口部13aは、ランド3dの位置を合わせて配置される。その後、印刷マスク13上でスキージ14によって半田ペースト15を各ランド3d上に塗布する。つまり、スキージ14によって半田ペースト15を印刷マスク13の開口部13aに埋め込んで各ランド3d上に半田ペースト15が塗布される。これにより、図7の半田印刷完に示すように半田印刷が終了する。熱処理により熱処理を行って各ランド3d上に半田コート5が形成される。そして、図面では省略されているが、前記一括モールド技術ではダイシングによって個々の半導体集積回路装置の分離が行われる。
In FIG. 7, after the baking process is performed, the mounting substrate is turned over, and a solder coat is formed on the back side. That is, when the mold of FIG. 7 is completed, the mounting substrate that has been molded as described above is turned over. In the next solder printing, solder is printed on each
図8及び図9には、この発明に係るLGA集積回路装置が搭載されるカード型電子装置の一例であるメモリカード8の構造の説明図が示されている。カード用基板9の表面側には2つのLGA7が実装されており、一方、裏面側には、制御用のパッケージであるCSP(Chip Size Package)10が実装されている。ここで、LGA7は半導体チップ1が積層された構造であるため、メモリカード8のカード用基板9の裏面側に搭載されるCSP10よりも半導体装置の厚さは高くなる。そのため、メモリ用の半導体チップ1が積層される半導体装置にはLGA型パッケージを採用することが好ましい。表面側の2つのLGA7と裏面側のCSP10は、それぞれ表面側のケース11と裏面側のケース11とによって覆われている。さらに、図9に示すように、カード用基板9の裏面側に設けられた複数の外部端子12が、裏面側のケース11の開口部11aに露出している。このようなカード型電子装置では、薄型化が進められており、この発明に係るLGA7の薄型化と高信頼性は、かかるカード型電子装置に搭載されるものとして好適なものとなる。
FIG. 8 and FIG. 9 are explanatory views of the structure of a memory card 8 which is an example of a card type electronic device on which the LGA integrated circuit device according to the present invention is mounted. Two
図10には、この発明に係るLGA用搭載基板の他の一実施例の一部概略断面図が示されている。この実施例でも、LGA構成の半導体集積回路装置に向けられている。この実施例においては、搭載基板としては薄型化が容易で低コスト化のために2層ガラスクロスが設けられる。つまり、2層ガラスクロスをエポキシ樹脂で固めた2PLY硬質絶縁基板が採用される。基板コア材の表面側には、例示的に示されているCu(銅)配線が設けられ、ソルダーレジストにより覆われている。ソルダーレジストには選択的に開口部が設けられており、かかる開口部に上記Cu配線と同様に形成されたボンディングリードが形成される。 FIG. 10 is a partial schematic cross-sectional view of another embodiment of the LGA mounting substrate according to the present invention. This embodiment is also directed to a semiconductor integrated circuit device having an LGA configuration. In this embodiment, a double-layer glass cloth is provided as a mounting substrate for easy reduction in thickness and cost reduction. That is, a 2PLY hard insulating substrate in which a two-layer glass cloth is hardened with an epoxy resin is employed. Cu (copper) wiring shown as an example is provided on the surface side of the substrate core material, and is covered with a solder resist. The solder resist is selectively provided with openings, and bonding leads formed in the same manner as the Cu wiring are formed in the openings.
前記図14に示したパターン図に重要なヒントが示されている。前記のような60μmのように薄型化された2PLY硬質絶縁基板コア材を用いた場合には、コア材にクラックが生じることが判明している。クラックには、クラック1とクラック2のように2箇所が存在するが、クラック1は表面側にCu配線が設けられており、かかるCu配線を断線させてしまうという不具合が生じる。これに対して、クラック2では、Cu配線が形成されない部分に発生しており、それ自体には何等問題がない。 An important hint is shown in the pattern diagram shown in FIG. It has been found that when the 2PLY hard insulating substrate core material thinned to 60 μm as described above is used, cracks occur in the core material. There are two cracks such as crack 1 and crack 2, but the crack 1 is provided with a Cu wiring on the surface side, which causes a problem that the Cu wiring is disconnected. On the other hand, the crack 2 occurs in a portion where the Cu wiring is not formed, and there is no problem in itself.
図10の実施例では、上記のように薄型化と低コスト化の両立を図るために2層ガラスクロスを用いたときに生じるクラックによって何等不具合が生じないような工夫がなされている。つまり、搭載基板の表面側には、上記裏面側のランドが形成される第2ソルダーレジストの開口端に対応した部分にはCu配線を形成しないようにするものである。これにより、仮にクラックが発生しても、それ自体では半導体集積回路装置として何等の不具合も生じさせることがなく、これにより、60μm程度の薄型化してもランドに対応したソルダーレジストの開口端にクラックが生じても実害がなく、LGA用搭載基板及び半導体集積回路装置の薄型化と高信頼性を実現できる。しかしながら、この実施例の場合、配線基板上に搭載する半導体チップの電極数が少ないもの、すなわち、搭載基板の平面サイズに対し配線の引き回しに余裕がある場合に限るものである。そのため、半導体装置の高速化や高機能化に伴い、電極の数が相対的に多く、半導体装置の小型化も同時に要求される場合には、搭載基板の平面サイズに対して、図10に示すように、第2ソルダーレジスとの開口端に対応した部分を迂回するようにCu配線を引き回すことが困難であるので、図1の実施例のように3PLY硬質絶縁基板を採用すればよい。 In the embodiment of FIG. 10, as described above, in order to achieve both a reduction in thickness and a reduction in cost, a contrivance is made so that no problem is caused by a crack generated when a double-layer glass cloth is used. In other words, Cu wiring is not formed on a portion corresponding to the opening end of the second solder resist on which the land on the back surface side is formed on the front surface side of the mounting substrate. As a result, even if a crack occurs, it does not cause any problems as a semiconductor integrated circuit device by itself. As a result, even if the thickness is reduced to about 60 μm, a crack is generated at the opening end of the solder resist corresponding to the land. Even if this occurs, the LGA mounting substrate and the semiconductor integrated circuit device can be made thinner and more reliable. However, in the case of this embodiment, the number of electrodes of the semiconductor chip mounted on the wiring board is small, that is, the case where there is a margin in the wiring routing with respect to the planar size of the mounting board. Therefore, when the number of electrodes is relatively large and the semiconductor device is required to be downsized at the same time as the speed and function of the semiconductor device are increased, the plane size of the mounting substrate is shown in FIG. Thus, since it is difficult to route the Cu wiring so as to bypass the portion corresponding to the opening end of the second solder resist, a 3PLY hard insulating substrate may be adopted as in the embodiment of FIG.
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ソルダーレジストは、前記のように印刷法により形成するものの他、薄いシート状のものを張り付けるようにするものであってよい。LGA集積回路装置は、前記MAPつまり一括モールド技術によるものの他に個別モールド技術によるものであってもよい。この発明は、LGA用搭載基板及びそれを用いた半導体集積回路装置に広く利用することができる。 Although the invention made by the inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. For example, the solder resist may be formed by attaching a thin sheet in addition to the one formed by the printing method as described above. The LGA integrated circuit device may be based on an individual molding technique in addition to the MAP, that is, a collective molding technique. The present invention can be widely used for an LGA mounting substrate and a semiconductor integrated circuit device using the same.
1…ソルダーレジスト開口、2a…ボンディングリード、2b…配線、2c…引出し線、2d…スルーホール、2e…SR開口部、3…搭載基板(配線基板)、3d…ランド、3f…ソルダーレジスト、5…半田コート、6…モールドレジン、7…LGA集積回路装置、8…メモリカード(カード型電子装置)、9…カード用基板、10…CSP、11…ケース、11a…開口部、12…外部端子13…印刷マスク、14…スキージ、15…半田ペースト。
DESCRIPTION OF SYMBOLS 1 ... Solder resist opening, 2a ... Bonding lead, 2b ... Wiring, 2c ... Lead wire, 2d ... Through hole, 2e ... SR opening, 3 ... Mounting board (wiring board), 3d ... Land, 3f ... Solder resist, 5 DESCRIPTION OF SYMBOLS ... Solder coat, 6 ... Mold resin, 7 ... LGA integrated circuit device, 8 ... Memory card (card type electronic device), 9 ... Card substrate, 10 ... CSP, 11 ... Case, 11a ... Opening, 12 ...
Claims (14)
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第1ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第2ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第2ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第2ソルダーレジストの開口端に対応した表面部に延在する部分を有し、
上記基板コア材は、厚みが上記第1と第2のソルダーレジストの厚みの総和より薄くされ、3層ガラスクロスを有するLGA用搭載基板。 A substrate core material;
Bonding leads provided on the surface of the substrate core material;
Wiring provided on the surface of the substrate core material;
A first solder resist provided on a surface of the substrate core material and provided on a portion excluding the bonding lead;
A land provided on the back surface of the substrate core material;
The second solder resist provided on the back surface of the substrate core material and provided on the portion excluding the land,
The back surface of the substrate core material has a portion exposed between the land and the second solder resist,
The wiring has a portion extending to the surface portion corresponding to the opening end of the second solder resist where the land is formed,
The substrate core material is an LGA mounting substrate having a thickness smaller than a sum of thicknesses of the first and second solder resists and having a three-layer glass cloth.
上記基板コア材は、上記3層ガラスクロスをエポキシ樹脂で固めた3PLY硬質絶縁基板であるLGA用搭載基板。 In claim 1,
The substrate core material is a mounting substrate for LGA, which is a 3PLY hard insulating substrate in which the three-layer glass cloth is hardened with an epoxy resin.
上記基板コア材は、60μm以下であるLGA用搭載基板。 In claim 2,
The substrate core material is an LGA mounting substrate of 60 μm or less.
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第1ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第2ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第2ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第2ソルダーレジストの開口端に対応した表面部を部分には形成されず、
上記基板コア材は、厚みが上記第1と第2のソルダーレジストの厚みの総和より薄くされ、2層のガラスクロスを有するLGA用搭載基板。 A substrate core material;
Bonding leads provided on the surface of the substrate core material;
Wiring provided on the surface of the substrate core material;
A first solder resist provided on a surface of the substrate core material and provided on a portion excluding the bonding lead;
A land provided on the back surface of the substrate core material;
The second solder resist provided on the back surface of the substrate core material and provided on the portion excluding the land,
The back surface of the substrate core material has a portion exposed between the land and the second solder resist,
The wiring is not formed in a portion corresponding to the opening end of the second solder resist where the land is formed,
The substrate core material is an LGA mounting substrate having a thickness smaller than a sum of thicknesses of the first and second solder resists and having two layers of glass cloth.
上記基板コア材は、上記2層ガラスクロスをエポキシ樹脂で固めた2PLY硬質絶縁基板であるLGA用搭載基板。 In claim 4,
The substrate core material is a mounting substrate for LGA, which is a 2PLY hard insulating substrate in which the two-layer glass cloth is hardened with an epoxy resin.
上記基板コア材は、60μm以下であるLGA用搭載基板。 In claim 5,
The substrate core material is an LGA mounting substrate of 60 μm or less.
半導体チップと、
モールドレジンとを有し、
上記LGA用搭載基板は、
基板コア材と、
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第1ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第2ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第2ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第2ソルダーレジストの開口端に対応した表面部を延在する部分を有し、
上記基板コア材は、厚みが上記第1と第2のソルダーレジストの厚みの総和より薄くされ、3層ガラスクロスを有し、
上記半導体チップは、
上記搭載基板の表面側に搭載され、
上記半導体チップのボンディングパッドと上記搭載基板のボンディングリードとがボンディングワイヤにより接続され、
上記モールドレジンは、上記搭載基板の表面側の半導体チップを封止し、
上記搭載基板の裏面側のランドには、半田コートが設けられる半導体集積回路装置。 An LGA mounting substrate;
A semiconductor chip;
A mold resin,
The LGA mounting board is
A substrate core material;
Bonding leads provided on the surface of the substrate core material;
Wiring provided on the surface of the substrate core material;
A first solder resist provided on a surface of the substrate core material and provided on a portion excluding the bonding lead;
A land provided on the back surface of the substrate core material;
The second solder resist provided on the back surface of the substrate core material and provided on the portion excluding the land,
The back surface of the substrate core material has a portion exposed between the land and the second solder resist,
The wiring has a portion extending a surface portion corresponding to the opening end of the second solder resist in which the land is formed,
The substrate core material is thinner than the sum of the thicknesses of the first and second solder resists, and has a three-layer glass cloth,
The semiconductor chip is
It is mounted on the surface side of the mounting board,
The bonding pad of the semiconductor chip and the bonding lead of the mounting substrate are connected by a bonding wire,
The mold resin seals the semiconductor chip on the surface side of the mounting substrate,
A semiconductor integrated circuit device in which a solder coat is provided on a land on the back side of the mounting substrate.
上記配線は、上記ボンディングリードと裏面側のランドとの間の電気経路を構成する半導体集積回路装置。 In claim 7,
The semiconductor integrated circuit device, wherein the wiring forms an electrical path between the bonding lead and a land on the back side.
上記基板コア材は、上記3層ガラスクロスをエポキシ樹脂で固めた3PLY構造の硬質絶縁基板である半導体集積回路装置。 In claim 8,
The semiconductor integrated circuit device, wherein the substrate core material is a hard insulating substrate having a 3PLY structure in which the three-layer glass cloth is hardened with an epoxy resin.
上記基板コア材は、60μm以下である半導体集積回路装置。 In claim 9,
The semiconductor integrated circuit device, wherein the substrate core material is 60 μm or less.
半導体チップと、
モールドレジンとを有し、
上記LGA用搭載基板は、
基板コア材と、
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第1ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第2ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第2ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第2ソルダーレジストの開口端に対応した表面部には形成されず、
上記基板コア材は、厚みが上記第1と第2のソルダーレジストの厚みの総和より薄くされ、2層のガラスクロスを有し、
上記半導体チップは、
上記搭載基板の表面側に搭載され、
上記半導体チップのボンディングパッドと上記搭載基板のボンディングリードとがボンディングワイヤにより接続され、
上記モールドレジンは、上記搭載基板の表面側の半導体チップを封止し、
上記搭載基板の裏面側のランドには、半田コートが設けられる半導体集積回路装置。 An LGA mounting substrate;
A semiconductor chip;
A mold resin,
The LGA mounting board is
A substrate core material;
Bonding leads provided on the surface of the substrate core material;
Wiring provided on the surface of the substrate core material;
A first solder resist provided on a surface of the substrate core material and provided on a portion excluding the bonding lead;
A land provided on the back surface of the substrate core material;
The second solder resist provided on the back surface of the substrate core material and provided on the portion excluding the land,
The back surface of the substrate core material has a portion exposed between the land and the second solder resist,
The wiring is not formed on the surface portion corresponding to the opening end of the second solder resist where the land is formed,
The substrate core material has a thickness smaller than the sum of the thicknesses of the first and second solder resists, and has two layers of glass cloth,
The semiconductor chip is
It is mounted on the surface side of the mounting board,
The bonding pad of the semiconductor chip and the bonding lead of the mounting substrate are connected by a bonding wire,
The mold resin seals the semiconductor chip on the surface side of the mounting substrate,
A semiconductor integrated circuit device in which a solder coat is provided on a land on the back side of the mounting substrate.
上記配線は、上記ボンディングリードと裏面側のランドとの間の電気経路を構成する半導体集積回路装置。 In claim 11,
The semiconductor integrated circuit device, wherein the wiring forms an electrical path between the bonding lead and a land on the back side.
上記基板コア材は、上記2層ガラスクロスをエポキシ樹脂で固めた2PLY構造の硬質絶縁基板である半導体集積回路装置。 In claim 12,
The semiconductor integrated circuit device, wherein the substrate core material is a hard insulating substrate having a 2PLY structure in which the two-layer glass cloth is hardened with an epoxy resin.
上記基板コア材は、60μm以下である半導体集積回路装置。 In claim 13,
The semiconductor integrated circuit device, wherein the substrate core material is 60 μm or less.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006254442A JP2008078303A (en) | 2006-09-20 | 2006-09-20 | Mounting board for lga, and semiconductor integrated circuit device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017212380A (en) * | 2016-05-27 | 2017-11-30 | 京セラ株式会社 | Wiring board |
-
2006
- 2006-09-20 JP JP2006254442A patent/JP2008078303A/en active Pending
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