JP2008071922A - Xor gate - Google Patents

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一也 松澤
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an XOR gate suitable for the high integration of LSI. <P>SOLUTION: A first Fin 111 and a second Fin 112 are formed on a semiconductor substrate 100. An nFET1 and a pFET3 are formed in the one side of the first Fin 111 and a pFET1 and a pFET4 are formed in another side so as to oppose the each MISFET. Moreover, an nFET2 and an nFET3 are formed in the one side of the second Fin 112 and a pFET2 and an nFET4 are formed in another side so as to oppose the each MISFET. An XOR gate with a substantial part constituted by MISFET having a three dimensional structure as described above is provided. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＸＯＲゲートに係り、特に三次元構造を有するＭＩＳＦＥＴを用いて構成されるＸＯＲゲートに関する。   The present invention relates to an XOR gate, and more particularly to an XOR gate configured using a MISFET having a three-dimensional structure.

ＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートは、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｔ）のロジック部を構成する基本ゲートの一つである。
図５２に従来技術の２入力のＸＯＲゲートの回路記号と真理値表を示す。図５２（ａ）が回路記号、図５２（ｂ）が真理値表である。真理値表から明らかなように、第１の入力端子Ａ（以後単にＡとも記述する）および第２の入力端子Ｂ（以後単にＢとも記述する）の入力レベルが一致する時、すなわち、入力信号レベルがともに“Ｈ”または、ともに“Ｌ”の場合には、出力端子（以後単にＯＵＴとも記述する）の出力信号レベルが“Ｌ”となる。また、入力端子Ａおよび入力端子Ｂの入力レベルが一致しない時、すなわち、入力端子Ａと入力端子Ｂのいずれか一方の入力信号レベルが“Ｈ”で他方が“Ｌ”の場合には、出力端子の出力信号レベルが“Ｈ”となる。 An XOR (Exclusive OR) gate is one of basic gates that constitute a logic unit of an LSI (Large Scale Integrated circuit).
FIG. 52 shows a circuit symbol and a truth table of a conventional 2-input XOR gate. FIG. 52A is a circuit symbol and FIG. 52B is a truth table. As is apparent from the truth table, when the input levels of the first input terminal A (hereinafter also simply referred to as A) and the second input terminal B (hereinafter also simply referred to as B) match, that is, the input signal When both levels are “H” or both are “L”, the output signal level at the output terminal (hereinafter simply referred to as OUT) is “L”. When the input levels of the input terminal A and the input terminal B do not match, that is, when the input signal level of either the input terminal A or the input terminal B is “H” and the other is “L”, the output The output signal level of the terminal becomes “H”.

図５３にＸＯＲゲートの機能をプレーナ型（平面チャネル型）のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて構成する従来技術の等価回路図を示す。
このＸＯＲゲートには、電源端子にソース領域が接続され、第１の入力端子Ａにゲート電極が接続された第１のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ１）と、出力端子にソース領域が接続され、ｐＭＯＳ１のドレイン領域にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第１のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ１）が設けられている。そして、電源端子にソース領域が接続され、第２の入力端子Ｂにゲート電極が接続された第２のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ２）と、出力端子にソース領域が接続され、ｐＭＯＳ２のドレイン領域にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第２のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ２）が設けられている。さらに、接地端子にソース領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ３）と、ｎＭＯＳ３のドレイン領域にソース領域が接続され、出力端子にドレイン領域が接続され、入力端子Ａにゲート電極が接続された第４のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ４）が設けられている。そして、接地端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ３）と、出力端子にソース領域が接続され、ｐＭＯＳ１のソース領域にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第４のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ４）を備えている。
このように、図５３に示す従来技術のＸＯＲゲートの等価回路は、８個のトランジスタによって構成されている。 FIG. 53 shows an equivalent circuit diagram of the prior art in which the function of the XOR gate is configured using a planar type (planar channel type) MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
The XOR gate has a source region connected to the power supply terminal, a first p-channel MOSFET (hereinafter referred to as pMOS1) having a gate electrode connected to the first input terminal A, and a source region connected to the output terminal. A first n-channel MOSFET (hereinafter nMOS1) having a drain region connected to the drain region of the pMOS1 and a gate electrode connected to the second input terminal B is provided. A source region is connected to the power supply terminal, a second p-channel MOSFET (hereinafter referred to as pMOS2) whose gate electrode is connected to the second input terminal B, a source region is connected to the output terminal, and a drain region of the pMOS2 A second n-channel MOSFET (hereinafter referred to as nMOS2) having a drain region connected to the first input terminal A and a gate electrode connected to the first input terminal A is provided. Furthermore, a third n-channel MOSFET (hereinafter referred to as nMOS3) having a source region connected to the ground terminal and a gate electrode connected to the second input terminal B, a source region connected to the drain region of the nMOS3, and an output terminal A fourth n-channel MOSFET (hereinafter referred to as nMOS4) having a drain region connected to the input terminal A and a gate electrode connected to the input terminal A is provided. A drain region is connected to the ground terminal, a third p-channel MOSFET (hereinafter referred to as pMOS3) whose gate electrode is connected to the second input terminal B, a source region is connected to the output terminal, and a source region of the pMOS1 A drain region is connected to the first input terminal A, and a gate electrode is connected to the first input terminal A (hereinafter referred to as pMOS4).
As described above, the equivalent circuit of the conventional XOR gate shown in FIG. 53 is composed of eight transistors.

この構成のＸＯＲゲートは、ＡおよびＢの入力信号レベルが“Ｈ”の場合、ｐＭＯＳ１およびｐＭＯＳ２がオフ状態となり、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列に接続されるｎＭＯＳ３およびｎＭＯＳ４がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
また、ＡおよびＢの入力信号レベルが“Ｌ”の場合、ｎＭＯＳ１およびｎＭＯＳ２がオフ状態となり、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列に接続されるｐＭＯＳ３およびｐＭＯＳ４がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
これに対し、Ａの入力信号レベルが“Ｈ”、Ｂの入力信号レベルが“Ｌ”の場合、ｎＭＯＳ３およびｐＭＯＳ４がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、直列接続されるｐＭＯＳ２およびｎＭＯＳ２がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
そして、Ａの入力信号レベルが“Ｌ”、Ｂの入力信号レベルが“Ｈ”の場合、ｎＭＯＳ４およびｐＭＯＳ３がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、直列接続されるｐＭＯＳ１およびｎＭＯＳ１がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
このようにして、ＸＯＲゲートとして機能する。 In the XOR gate having this configuration, when the input signal levels of A and B are “H”, pMOS1 and pMOS2 are turned off, and the output of the power supply voltage Vdd to OUT is blocked. On the other hand, since the nMOS 3 and the nMOS 4 connected in series are turned on, the ground voltage Vss, that is, “L” is output as the output signal level of OUT.
When the input signal levels of A and B are “L”, the nMOS 1 and nMOS 2 are turned off, and the output of the power supply voltage Vdd to OUT is cut off. On the other hand, since the pMOS 3 and pMOS 4 connected in series are turned on, the ground voltage Vss, that is, “L” is output as the output signal level of OUT.
On the other hand, when the input signal level of A is “H” and the input signal level of B is “L”, the nMOS 3 and the pMOS 4 are turned off, and the output of the ground voltage Vss to OUT is cut off. On the other hand, the pMOS2 and the nMOS2 connected in series are turned on, and the power supply voltage Vdd, that is, “H” is output as the output signal level of OUT.
When the input signal level of A is “L” and the input signal level of B is “H”, the nMOS 4 and the pMOS 3 are turned off, and the output of the ground voltage Vss to OUT is blocked. On the other hand, the pMOS1 and the nMOS1 connected in series are turned on, and the power supply voltage Vdd, that is, “H” is output as the output signal level of OUT.
In this way, it functions as an XOR gate.

ＸＯＲゲートはＬＳＩのロジック部を構成する基本ゲートとして多用されるため、単位ゲートあたりの面積を縮小することはＬＳＩの高集積化を図る上で極めて重要である。しかしながら、図５３に示す従来技術のＸＯＲゲートの場合、８個のプレーナ型のトランジスタ（ＭＩＳＦＥＴ）を組み合わせることが必要となり、高集積化を図る上での妨げとなっていた。   Since the XOR gate is frequently used as a basic gate constituting the logic portion of the LSI, it is extremely important to reduce the area per unit gate in order to achieve high integration of the LSI. However, in the case of the XOR gate of the prior art shown in FIG. 53, it is necessary to combine eight planar transistors (MISFETs), which hinders high integration.

一方、ＬＳＩの高集積化のために、ＬＳＩで用いられる半導体スイッチを、三次元構造を有するＭＩＳＦＥＴを用いて構成する技術が特許文献１に開示されている。
特開２００５−１０１５１５号公報 On the other hand, Patent Document 1 discloses a technique in which a semiconductor switch used in an LSI is configured using a MISFET having a three-dimensional structure in order to achieve high integration of the LSI.
JP 2005-101515 A

以上のように、従来技術のＸＯＲゲートは、少なくとも８個のＭＩＳＦＥＴで構成することが必要となる。そして、従来のプレーナ型のＭＩＳＦＥＴでＸＯＲゲートを形成すると無視することのできない面積をＬＳＩ上で占有することになり、ＬＳＩの高集積化の妨げとなる。
そして、特許文献１には、三次元構造を有するＭＩＳＦＥＴを用いて、半導体スイッチを構成してＬＳＩを高集積化する方法が示されている。しかし、ＸＯＲゲートを、三次元構造を有するＭＩＳＦＥＴを用いて構成する場合の、高集積化に適した等価回路やＭＩＳＦＥＴ配置は必ずしも明らかとはされていなかった。 As described above, the conventional XOR gate needs to be composed of at least eight MISFETs. When an XOR gate is formed by a conventional planar type MISFET, an area that cannot be ignored is occupied on the LSI, which hinders high integration of the LSI.
Patent Document 1 discloses a method for highly integrating an LSI by forming a semiconductor switch using a MISFET having a three-dimensional structure. However, when the XOR gate is configured using a MISFET having a three-dimensional structure, an equivalent circuit and MISFET arrangement suitable for high integration have not necessarily been clarified.

本発明は、上記事情を考慮してなされたものであり、その目的とするところは、三次元構造を有するＭＩＳＦＥＴを用いて回路を構成することにより、ＬＳＩの高集積化に適したＸＯＲゲートを提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to construct an XOR gate suitable for high integration of LSI by constructing a circuit using a MISFET having a three-dimensional structure. It is to provide.

本発明の一態様のＸＯＲゲートは、
出力端子にソース領域が接続され、電源端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記電源端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、前記第１の出力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の出力端子にゲート電極が接続された第４のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第４のｎチャネルＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１および第２の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第３および第４の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第４の半導体領域の仕事関数が、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とする。 The XOR gate of one embodiment of the present invention includes:
A first n-channel MISFET having a source region connected to the output terminal, a drain region connected to the power supply terminal, and a gate electrode connected to the first input terminal;
A first p-channel MISFET having a source region connected to the power supply terminal, a drain region connected to the output terminal, and a gate electrode connected to a second input terminal;
A second n-channel MISFET having a source region connected to the output terminal, a drain region connected to the power supply terminal, and a gate electrode connected to the second input terminal;
A second p-channel MISFET having a source region connected to the power supply terminal, a drain region connected to the output terminal, and a gate electrode connected to the first input terminal;
A third p-channel MISFET having a source region connected to the output terminal, a drain region connected to the ground terminal, and a gate electrode connected to the first output terminal;
A fourth p-channel MISFET having a source region connected to the output terminal, a drain region connected to the ground terminal, and a gate electrode connected to the second output terminal;
A third n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the output terminal, and a gate electrode connected to the second input terminal;
An XOR gate comprising a fourth n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the output terminal, and a gate electrode connected to the first input terminal;
A gate electrode of the first n-channel MISFET is formed on one main surface through a gate insulating film across a first semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the first p-channel MISFET is formed through the film;
A gate electrode of the third p-channel MISFET is formed on one main surface through a gate insulating film across a second semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the fourth p-channel MISFET is formed through the film;
A gate electrode of the second n-channel MISFET is formed on one main surface via a gate insulating film across a third semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the second p-channel MISFET is formed through the film;
A gate electrode of the third n-channel MISFET is formed on one main surface through a gate insulating film across a fourth semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the fourth n-channel MISFET is formed through the film;
The first and second semiconductor regions are arranged on a straight line parallel to the channel length direction of the first n-channel MISFET;
The third and fourth semiconductor regions are arranged on a straight line parallel to the channel length direction of the second n-channel MISFET;
A work function of the gate electrode of the first to fourth n-channel MISFETs is smaller than a work function of the gate electrode of the first to fourth p-channel MISFETs;
The work functions of the first to fourth semiconductor regions are the work functions of the gate electrodes of the first to fourth n-channel MISFETs and the work functions of the gate electrodes of the first to fourth p-channel MISFETs. It is characterized by having a value between.

ここで、前記第１および第２の半導体領域の２つの主面間の距離が、５ｎｍ以下であることが望ましい。   Here, the distance between the two principal surfaces of the first and second semiconductor regions is preferably 5 nm or less.

また、前記第１ないし第４のｐチャネルＭＩＳＦＥＴおよび前記第１ないし第４のｎチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１ないし前記第４の半導体領域の仕事関数±０．２ｅＶの範囲内にあることが望ましい。   Further, the source region and the drain region of the first to fourth p-channel MISFETs and the first to fourth n-channel MISFETs are formed by a conductor containing metal, and the work function of the conductor is the first function. It is desirable that the work function of the fourth semiconductor region is within a range of ± 0.2 eV.

また、前記導体が、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２のいずれかであることが望ましい。 The conductor is preferably TiSi 2 , CoSi 2 , NiSi or WSi 2 .

また、本発明の一態様のＸＯＲゲートは、
出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第６の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
第７の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第１、第２および第３の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第４、第５および第６の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とする。 The XOR gate of one embodiment of the present invention includes
A first n-channel MISFET having a source region connected to the output terminal and a drain region connected to the power supply terminal;
A first p-channel MISFET having a source region connected to the power supply terminal and a drain region connected to the output terminal;
A second n-channel MISFET having a drain region connected to the output terminal and a gate electrode connected to the first input terminal;
A third n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the source region of the second n-channel MISFET, and a gate electrode connected to the second input terminal;
A second p-channel MISFET having a source region connected to the output terminal and a gate electrode connected to the first input terminal;
A third p-channel MISFET having a source region connected to the drain region of the second p-channel MISFET, a drain region connected to the ground terminal, and a gate electrode connected to the second input terminal;
A first source / drain common region is connected to the second input terminal, and a second source / drain common region is connected to gate electrodes of the first n-channel MISFET and the first p-channel MISFET, An XOR gate comprising a Schottky MISFET having a gate electrode connected to the first input terminal and the first and second common source / drain regions having a Schottky junction;
A gate electrode of the first n-channel MISFET is formed on one or both main surfaces of the first semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the second n-channel MISFET is formed on one or both main surfaces of a second semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third n-channel MISFET is formed on one or both main surfaces of a third semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the first p-channel MISFET is formed on one or both main surfaces of a fourth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the second p-channel MISFET is formed on one or both main surfaces of a fifth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third p-channel MISFET is formed on one or both main surfaces of a sixth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of a Schottky MISFET defined by two opposing main surfaces is formed in the seventh semiconductor region via a gate insulating film,
The first, second and third semiconductor regions are arranged on a straight line parallel to the channel length direction of the first n-channel MISFET;
The fourth, fifth and sixth semiconductor regions are arranged on a straight line parallel to the channel length direction of the first p-channel MISFET.

前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第６の半導体領域の仕事関数が、前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することが望ましい。 A work function of the gate electrode of the first to third n-channel MISFETs is smaller than a work function of the gate electrode of the first to third p-channel MISFETs;
The work functions of the first to sixth semiconductor regions are the work functions of the gate electrodes of the first to third n-channel MISFETs and the work functions of the gate electrodes of the first to third p-channel MISFETs. It is desirable to have a value between.

また、前記第１ないし第３のｎチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｎ型の拡散層、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｐ型の拡散層によって形成されていることが望ましい。   The source region and drain region of the first to third n-channel MISFETs are formed by n-type diffusion layers, and the source region and drain region of the first to third p-channel MISFETs are formed by p-type diffusion layers. It is desirable that

また、前記ショットキーＭＩＳＦＥＴのソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第７の半導体領域の仕事関数±０．２ｅＶの範囲内にあることが望ましい。   Further, it is desirable that the source region and the drain region of the Schottky MISFET are formed of a conductor containing metal, and the work function of the conductor is in the range of ± 0.2 eV of the work function of the seventh semiconductor region. .

また、本発明の一態様のＸＯＲゲートは、
出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
第６の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第２および第３の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１、第４および第５の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とする。 The XOR gate of one embodiment of the present invention includes
A first n-channel MISFET having a source region connected to the output terminal and a drain region connected to the power supply terminal;
A first p-channel MISFET having a source region connected to the power supply terminal and a drain region connected to the output terminal;
A second n-channel MISFET having a drain region connected to the output terminal and a gate electrode connected to the first input terminal;
A third n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the source region of the second n-channel MISFET, and a gate electrode connected to the second input terminal;
A second p-channel MISFET having a source region connected to the output terminal and a gate electrode connected to the first input terminal;
A third p-channel MISFET having a source region connected to the drain region of the second p-channel MISFET, a drain region connected to the ground terminal, and a gate electrode connected to the second input terminal;
A first source / drain common region is connected to the second input terminal, and a second source / drain common region is connected to gate electrodes of the first n-channel MISFET and the first p-channel MISFET, An XOR gate comprising a Schottky MISFET having a gate electrode connected to the first input terminal and the first and second common source / drain regions having a Schottky junction;
A gate electrode of the first n-channel MISFET is formed on one main surface through a gate insulating film across a first semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the first p-channel MISFET is formed through the film;
A gate electrode of the second n-channel MISFET is formed on one or both main surfaces of a second semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third n-channel MISFET is formed on one or both main surfaces of a third semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the second p-channel MISFET is formed on one or both main surfaces of a fourth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third p-channel MISFET is formed on one or both main surfaces of a fifth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of a Schottky MISFET defined by two opposing main surfaces is formed in the sixth semiconductor region via a gate insulating film,
The second and third semiconductor regions are arranged on a straight line parallel to the channel length direction of the second n-channel MISFET;
The first, fourth and fifth semiconductor regions are arranged on a straight line parallel to the channel length direction of the first p-channel MISFET.

なお、本発明のＸＯＲゲートは埋め込み絶縁層を有する半導体基板に形成されていることが望ましい。   The XOR gate of the present invention is preferably formed on a semiconductor substrate having a buried insulating layer.

本発明によれば、三次元構造を有するＭＩＳＦＥＴを用いて回路を構成することにより、ＬＳＩの高集積化に適したＸＯＲゲートを提供することが可能となる。   According to the present invention, an XOR gate suitable for high integration of LSI can be provided by configuring a circuit using a MISFET having a three-dimensional structure.

以下、図面を用いて本発明の実施の形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図２に、本実施の形態のＸＯＲゲートの等価回路図を示す。図１に示す等価回路は、図５２（ｂ）の真理値表に示した機能を有する点では、従来技術と同様である。しかしながら、三次元構造のＭＩＳＦＥＴを用いることを前提として、構成されている点で、図５３に示すプレーナ型のＭＩＳＦＥＴを前提とした従来技術の等価回路とは異なっている。 (First embodiment)
FIG. 2 shows an equivalent circuit diagram of the XOR gate of the present embodiment. The equivalent circuit shown in FIG. 1 is the same as the prior art in that it has the functions shown in the truth table of FIG. However, it is different from the conventional equivalent circuit based on the planar type MISFET shown in FIG. 53 in that it is configured on the assumption that a MISFET having a three-dimensional structure is used.

図２に示す本実施の形態のＸＯＲゲートには、出力端子（以下、単にＯＵＴとも記述）にソース領域が接続され、電源端子にドレイン領域が接続され、第１の入力端子Ａ（図１中のＡ、以下、単にＡとも記述）にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ１）と、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、第２の入力端子Ｂ（図１中のＢ、以下、単にＢとも記述）にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ１）が設けられている。そして、出力端子にソース領域が接続され、電源端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ２）と、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ２）が設けられている。さらに、出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ３）と、出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第４のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ４）が設けられている。そして、本実施の形態のＸＯＲゲートは、接地端子にソース領域が、出力端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ３）と、接地端子にソース領域が接続され、出力端子にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第４のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ４）を備えている。   The XOR gate of this embodiment shown in FIG. 2 has a source region connected to an output terminal (hereinafter also simply referred to as OUT), a drain region connected to a power supply terminal, and a first input terminal A (in FIG. 1). Of the first n-channel MISFET (hereinafter referred to as nFET1) whose gate electrode is connected to A, the source region is connected to the power supply terminal, the drain region is connected to the output terminal, and the second 1 is provided with a first p-channel MISFET (hereinafter referred to as pFET1) having a gate electrode connected to the input terminal B (B in FIG. 1, hereinafter referred to simply as B). A source region is connected to the output terminal, a drain region is connected to the power supply terminal, a second n-channel MISFET (hereinafter referred to as nFET2) whose gate electrode is connected to the second input terminal B, and a source connected to the power supply terminal. A second p-channel MISFET (hereinafter referred to as pFET2) having a region connected, a drain region connected to the output terminal, and a gate electrode connected to the first input terminal A is provided. Furthermore, a source region is connected to the output terminal, a drain region is connected to the ground terminal, a third p-channel MISFET (hereinafter referred to as pFET3) having a gate electrode connected to the first input terminal A, and a source to the output terminal. A fourth p-channel MISFET (hereinafter referred to as pFET 4) having a region connected, a drain region connected to the ground terminal, and a gate electrode connected to the second input terminal B is provided. The XOR gate of this embodiment has a third n-channel MISFET (hereinafter referred to as nFET 3) having a source region connected to the ground terminal, a drain region connected to the output terminal, and a gate electrode connected to the second input terminal B. ), A fourth n-channel MISFET (hereinafter referred to as nFET 4) having a source region connected to the ground terminal, a drain region connected to the output terminal, and a gate electrode connected to the first input terminal A.

次に、図２に示した本実施の形態の等価回路を、三次元構造のＭＩＳＦＥＴ、具体的には、いわゆるＦｉｎ構造のＭＩＳＦＥＴを用いて半導体基板上に形成する場合の構造について説明する。
図１に、半導体基板上に形成された本実施の形態のＸＯＲゲートの要部の斜視図を示す。ここで要部とは、図２の等価回路に示された、ｎＦＥＴ１ないしｎＦＥＴ４、および、ｐＦＥＴ１ないしｐＦＥＴ４をいう。 Next, the structure in the case where the equivalent circuit of this embodiment shown in FIG. 2 is formed on a semiconductor substrate using a MISFET having a three-dimensional structure, specifically, a so-called Fin structure MISFET will be described.
FIG. 1 is a perspective view of a main part of the XOR gate of the present embodiment formed on a semiconductor substrate. Here, the main parts refer to nFET1 to nFET4 and pFET1 to pFET4 shown in the equivalent circuit of FIG.

例えばシリコンからなる半導体基板１００上に、半導体基板を加工することにより、板状の第１のＦｉｎ１１１、第２のＦｉｎ１１２が形成されている。そして、第１のＦｉｎ１１１には、２つの対向する主面、すなわち、Ｆｉｎ１１１の両側面によって定義される第１の半導体領域１０１および第２の半導体領域１０２が設けられている。また、第２のＦｉｎ１１２には、やはり、２つの対向する主面によって定義される第３の半導体領域１０３および第４の半導体領域１０４が設けられている。これら第１ないし第４の半導体領域は、例えば、ノンドープ（イントリンジック）のシリコンで形成されている。   For example, a plate-like first Fin 111 and second Fin 112 are formed on a semiconductor substrate 100 made of silicon by processing the semiconductor substrate. The first Fin 111 is provided with a first semiconductor region 101 and a second semiconductor region 102 defined by two opposing main surfaces, that is, both side surfaces of the Fin 111. The second Fin 112 is also provided with a third semiconductor region 103 and a fourth semiconductor region 104 that are defined by two opposing main surfaces. These first to fourth semiconductor regions are made of, for example, non-doped (intrinsic) silicon.

そして、第１の半導体領域１０１を挟んで、一方の主面（Ｆｉｎの一方の側面）に、例えば、シリコン酸化膜からなる絶縁膜１２０ａを介して、ｎＦＥＴ１のゲート電極１３０ａが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｅを介して、ｐＦＥＴ１のゲート電極１３０ｅが形成されている。そして、第１の半導体領域１０１をチャネル長方向に挟んで両側に、金属を含有する導体１４０ａと１４０ｂが設けられている。そして、導体１４０ａは、ｎＦＥＴ１のドレイン領域およびｐＦＥＴ１のソース領域、導体１４０ｂは、ｎＦＥＴ１のソース領域およびｐＦＥＴ１のドレイン領域として共通化され、機能している。
また、第２の半導体領域１０２を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｇを介して、ｐＦＥＴ３のゲート電極１３０ｇが形成され、他方の主面（Ｆｉｎの他方の側面）に、ゲート電極１２０ｈを介してｐＦＥＴ４のゲート電極１３０ｈが形成されている。そして、第２の半導体領域１０２をチャネル長方向に挟んで導体１４０ｂと反対側に、金属を含有する導体１４０ｃが設けられている。ここで、導体１４０ｂは、ｐＦＥＴ３およびｐＦＥＴ４それぞれのソース領域、導体１４０ｃは、ｐＦＥＴ３およびｐＦＥＴ４それぞれのドレイン領域として共通化され、機能している。なお、導体１４０ｂは上述のように、ｎＦＥＴ１のソース領域およびｐＦＥＴ１のドレイン領域とも共通化されている。
また、第２のＦｉｎ１１２に設けられた第３の半導体領域１０３を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｂを介して、ｎＦＥＴ２のゲート電極１３０ｂが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｆを介してｐＦＥＴ２のゲート電極１３０ｆが形成されている。そして、第３の半導体領域１０３をチャネル長方向に挟んで両側に、金属を含有する導体１４０ｄと導体１４０ｅが設けられている。そして、導体１４０ｄは、ｎＦＥＴ２のドレイン領域およびｐＦＥＴ２のソース領域、導体１４０ｅは、ｎＦＥＴ２のソース領域およびｐＦＥＴ２のドレイン領域として共通化され、機能している。
さらに、やはり第２のＦｉｎ１１２に設けられた第４の半導体領域１０４を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｃを介して、ｎＦＥＴ３のゲート電極１３０ｃが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｄを介してｎＦＥＴ４のゲート電極１３０ｄが形成されている。そして、第４の半導体領域１０４をチャネル長方向に挟んで導体１４０ｅと反対側に、金属を含有する導体１４０ｆが設けられている。ここで、導体１４０ｅは、ｎＦＥＴ３およびｎＦＥＴ４それぞれのドレイン領域、導体１４０ｆは、ｎＦＥＴ３およびｎＦＥＴ４それぞれのソース領域として共通化され、機能している。なお、導体１４０ｅは上述のように、ｎＦＥＴ２のソース領域およびｐＦＥＴ２のドレイン領域とも共通化されている。 Then, the gate electrode 130a of the nFET 1 is formed on one main surface (one side surface of Fin) with the first semiconductor region 101 interposed therebetween via an insulating film 120a made of, for example, a silicon oxide film, A gate electrode 130e of the pFET 1 is formed on the main surface (the other side surface of Fin) via an insulating film 120e. Then, conductors 140a and 140b containing metal are provided on both sides of the first semiconductor region 101 in the channel length direction. The conductor 140a functions in common as a drain region of the nFET 1 and the source region of the pFET 1, and the conductor 140b functions as a source region of the nFET 1 and a drain region of the pFET 1.
Further, the gate electrode 130g of the pFET 3 is formed on one main surface (one side surface of Fin) via the insulating film 120g with the second semiconductor region 102 interposed therebetween, and the other main surface (the other side of Fin). On the side surface, the gate electrode 130h of the pFET 4 is formed via the gate electrode 120h. A conductor 140c containing metal is provided on the opposite side of the conductor 140b across the second semiconductor region 102 in the channel length direction. Here, the conductor 140b functions as a source region for each of the pFET 3 and pFET 4, and the conductor 140c functions as a drain region for each of the pFET 3 and pFET 4. Note that the conductor 140b is shared by the source region of the nFET 1 and the drain region of the pFET 1 as described above.
In addition, the gate electrode 130b of the nFET 2 is formed on one main surface (one side surface of the Fin) via the insulating film 120b across the third semiconductor region 103 provided in the second Fin 112, and the other A gate electrode 130f of the pFET 2 is formed on the main surface (the other side surface of Fin) via an insulating film 120f. A metal-containing conductor 140d and a conductor 140e are provided on both sides of the third semiconductor region 103 in the channel length direction. The conductor 140d functions in common as the drain region of the nFET 2 and the source region of the pFET 2, and the conductor 140e functions as the source region of the nFET 2 and the drain region of the pFET 2.
Furthermore, the gate electrode 130c of the nFET 3 is formed on one main surface (one side surface of Fin) with the insulating film 120c interposed therebetween with the fourth semiconductor region 104 provided in the second Fin 112 interposed therebetween, A gate electrode 130d of the nFET 4 is formed on the other main surface (the other side surface of Fin) via an insulating film 120d. A metal-containing conductor 140f is provided on the opposite side of the conductor 140e across the fourth semiconductor region 104 in the channel length direction. Here, the conductor 140e functions as a drain region for each of the nFET 3 and nFET 4, and the conductor 140f functions as a source region for each of the nFET 3 and nFET 4. Note that the conductor 140e is shared by the source region of the nFET 2 and the drain region of the pFET 2 as described above.

以上のようにＸＯＲゲートを形成することにより、第１のＦｉｎ１１１に形成されている第１の半導体領域１０１および第２の半導体領域１０２が、ｎＦＥＴ１のチャネル方向に平行な直線上に配置されている。また、第２のＦｉｎ１１２に形成されている第３の半導体領域１０３および第４の半導体領域１０４が、ｎＦＥＴ２のチャネル方向に平行な直線上に配置されている。   By forming the XOR gate as described above, the first semiconductor region 101 and the second semiconductor region 102 formed in the first Fin 111 are arranged on a straight line parallel to the channel direction of the nFET 1. . In addition, the third semiconductor region 103 and the fourth semiconductor region 104 formed in the second Fin 112 are arranged on a straight line parallel to the channel direction of the nFET 2.

ここで、第１のＦｉｎ１１１および第２のＦｉｎ１１２に形成されたＭＩＳＦＥＴについては、それぞれＦｉｎのどちらの主面（側面）に配置されるかは任意であり、上記特定の２つのＭＩＳＦＥＴが対向する関係が保たれている限り、本発明のＸＯＲゲートとして機能する。   Here, with respect to the MISFETs formed in the first Fin 111 and the second Fin 112, it is arbitrary which of the main surfaces (side surfaces) of the Fins is arranged, and the relationship between the two specific MISFETs facing each other. As long as is maintained, it functions as the XOR gate of the present invention.

ここで、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄの仕事関数は、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈの仕事関数よりも小さい。
また、第１ないし第４の半導体領域の仕事関数は、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄの仕事関数と、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈの仕事関数との間の値を有する。
例えば、第１ないし第４の半導体領域がノンドープのシリコンの場合は、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄとして、ｎ＋ポリシリコンを、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈとして、ｐ＋ポリシリコンを適用できる。
上記、仕事関数の関係を充足することにより、ｐＦＥＴおよびｎＦＥＴともに、表面チャネル型の低閾値でカットオフ特性にすぐれたＭＩＳＦＥＴの形成が可能になる。特に、本実施の形態においては、第１の半導体領域１０１をｎＦＥＴ１とｐＦＥＴ１でチャネル領域として共用し、第３の半導体領域１０３をｎＦＥＴ２とｐＦＥＴ２でチャネル領域として共用しているため、ゲート電極の仕事関数を１種類とすると、ｐＦＥＴ、ｎＦＥＴの閾値合わせ込みが困難となる。よって、上記、仕事関数の関係を充足することが必要となる。 Here, the work functions of the gate electrodes 130a, b, c, d of the nFET1 to nFET4 are smaller than the work functions of the gate electrodes 130e, f, g, h of the pFET1 to pFET4.
The work functions of the first to fourth semiconductor regions are the work functions of the gate electrodes 130a, b, c, d of the nFET1 to nFET4 and the work functions of the gate electrodes 130e, f, g, h of the pFET1 to pFET4. With a value between
For example, when the first to fourth semiconductor regions are non-doped silicon, n + polysilicon is used as the gate electrodes 130a, b, c, d of the nFET1 to nFET4, and the gate electrodes 130e, f, g, pFET1 to pFET4 are used. As h, p + polysilicon can be applied.
By satisfying the above-described work function relationship, it is possible to form a MISFET having a low threshold value of the surface channel type and excellent cut-off characteristics for both the pFET and the nFET. In particular, in the present embodiment, the first semiconductor region 101 is shared as a channel region by nFET 1 and pFET 1, and the third semiconductor region 103 is shared as a channel region by nFET 2 and pFET 2. If the function is one type, it is difficult to adjust the threshold values of pFET and nFET. Therefore, it is necessary to satisfy the above work function relationship.

また、本実施の形態のＸＯＲゲートが機能するためには、半導体領域をはさんで対向しているＭＩＦＥＴの双方がオンした場合にのみ導通し、半導体領域をキャリアが流れるようにＭＩＳＦＥＴの条件が設定される。具体的には、ｎＦＥＴ１およびｐＦＥＴ１の双方がオンした場合にのみ第１の半導体領域１０１が導通し、ｎＦＥＴ２およびｐＦＥＴ２の双方がオンした場合にのみ第２の半導体領域１０２が導通する。また、ｐＦＥＴ３およびｐＦＥＴ４の双方がオンした場合にのみ第３の半導体領域１０３が導通し、ｎＦＥＴ３およびｎＦＥＴ４の双方がオンした場合にのみ第４の半導体領域１０４が導通する。このための条件設定については、後に詳述する。   In addition, in order for the XOR gate of this embodiment to function, the MISFET conditions are such that conduction occurs only when both of the MISFETs facing each other across the semiconductor region are turned on, and carriers flow through the semiconductor region. Is set. Specifically, the first semiconductor region 101 conducts only when both nFET1 and pFET1 are turned on, and the second semiconductor region 102 conducts only when both nFET2 and pFET2 are turned on. Further, the third semiconductor region 103 is conducted only when both the pFET 3 and the pFET 4 are turned on, and the fourth semiconductor region 104 is conducted only when both the nFET 3 and the nFET 4 are turned on. The condition setting for this will be described in detail later.

本実施の形態において、ｎＦＥＴ１ないしｎＦＥＴ４、および、ｐＦＥＴ１ないしｐＦＥＴ４は、すべて、金属を含有する導体をソース・ドレイン領域とする、いわゆるショットキー接合トランジスタである。本実施の形態においては、ショットキー接合トランジスタを適用することにより、ｐＦＥＴとｎＦＥＴのソース・ドレイン共通化を図っている。
ここで、ソース領域およびドレイン領域を形成する金属を含有する導体１４０ａないし１４０ｆについては、金属あるいは金属シリサイド等、特に限定されるわけではない。しかしながら、第１ないし第４の半導体領域１０１〜１０４との間のショットキー障壁を、電子および正孔双方に対して低くし、ソース領域・ドレイン領域の接触抵抗を低減させる観点から、第１ないし第４の半導体領域１０１〜１０４の有する仕事関数±０．２ｅＶの範囲にある材料を適用することが望ましい。例えば、第１ないし第４の半導体領域１０１〜１０４が、ノンドープのシリコンで形成されている場合には、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２等を適用することが好適である。
また、本実施の形態においては、第１ないし第４の半導体領域１０１〜１０４を挟む領域がすべて導体１４０ａ〜１４０ｆとなっている。しかしながら、第１のＦｉｎ１１１および第２のＦｉｎ１１２の表層のみが、導体となる構造であっても構わない。 In the present embodiment, nFET1 to nFET4 and pFET1 to pFET4 are all so-called Schottky junction transistors in which a metal-containing conductor is used as a source / drain region. In the present embodiment, by using a Schottky junction transistor, the pFET and the nFET are shared in source and drain.
Here, the conductors 140a to 140f containing the metal forming the source region and the drain region are not particularly limited, such as metal or metal silicide. However, from the viewpoint of reducing the Schottky barrier between the first to fourth semiconductor regions 101 to 104 with respect to both electrons and holes and reducing the contact resistance between the source region and the drain region, It is desirable to apply a material having a work function within a range of ± 0.2 eV of the fourth semiconductor regions 101 to 104. For example, first to fourth semiconductor regions 101 to 104, if it is formed by non-doped silicon, it is preferable to apply the TiSi 2, CoSi 2, NiSi or WSi 2, or the like.
In the present embodiment, the regions sandwiching the first to fourth semiconductor regions 101 to 104 are all conductors 140a to 140f. However, only the surface layer of the first Fin 111 and the second Fin 112 may be a structure that becomes a conductor.

図３に、本実施の形態のＸＯＲゲートの要部の上面図を示す。図３に示すように、要部であるｎＦＥＴ１ないし４、ｐＦＥＴ１ないし４のソース・ドレイン領域、ゲート領域が、互いに、あるいは、第１の入力端子Ａ、第２の入力端子Ｂ、出力端子、電源端子または接地端子に接続されることにより、図２に示した等価回路を形成している。これらの接続は、通常ＬＳＩで用いられる配線・コンタクト技術を適宜適用することによって形成される。   FIG. 3 shows a top view of the main part of the XOR gate of the present embodiment. As shown in FIG. 3, the source / drain regions and gate regions of the nFETs 1 to 4 and pFETs 1 to 4 which are the main parts are connected to each other or the first input terminal A, the second input terminal B, the output terminal, and the power source. By connecting to a terminal or a ground terminal, the equivalent circuit shown in FIG. 2 is formed. These connections are formed by appropriately applying the wiring / contact technology normally used in LSI.

次に、本実施の形態のＸＯＲゲートの動作について、図３を参照して説明する。
本実施の形態のＸＯＲゲートは、ＡおよびＢの入力信号レベルが“Ｈ”の場合、ｐＦＥＴ１およびｐＦＥＴ２がオフ状態となる。この時、ｎＦＥＴ１とｎＦＥＴ２はオン状態となるが、上述のように、ｎＦＥＴ１およびｐＦＥＴ１の双方がオンした場合にのみ第１の半導体領域１０１が導通し、ｎＦＥＴ２およびｐＦＥＴ２の双方がオンした場合にのみ第２の半導体領域１０２が導通するため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、対向するｎＦＥＴ３およびｎＦＥＴ４の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
また、ＡおよびＢの入力信号レベルが“Ｌ”の場合、ｎＦＥＴ１およびｎＦＥＴ２がオフ状態となる。この時、ｐＦＥＴ１とｐＦＥＴ２はオン状態となるが、上述のように、ｎＦＥＴ１およびｐＦＥＴ１の双方がオンした場合にのみ第１の半導体領域１０１が導通し、ｎＦＥＴ２およびｐＦＥＴ２の双方がオンした場合にのみ第２の半導体領域１０２が導通するため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、対向するｐＭＦＥＴ３およびｐＦＥＴ４の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
これに対し、Ａの入力信号レベルが“Ｈ”、Ｂの入力信号レベルが“Ｌ”の場合、ｐＦＥＴ３およびｎＦＥＴ３がオフ状態となる。この時、ｐＦＥＴ４とｎＦＥＴ４はオン状態となるが、上述のように、ｐＦＥＴ３およびｐＦＥＴ４の双方がオンした場合にのみ第３の半導体領域１０３が導通し、ｎＦＥＴ４およびｎＦＥＴ４の双方がオンした場合にのみ第４の半導体領域１０４が導通するため、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、対向するｎＦＥＴ１およびｐＦＥＴ１がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
そして、Ａの入力信号レベルが“Ｌ”、Ｂの入力信号レベルが“Ｈ”の場合、ｎＦＥＴ４４およびｐＦＥＴ４がオフ状態となる。この時、ｐＦＥＴ３とｎＦＥＴ３はオン状態となるが、上述のように、ｐＦＥＴ３およびｐＦＥＴ４の双方がオンした場合にのみ第３の半導体領域１０３が導通し、ｎＦＥＴ４およびｎＦＥＴ４の双方がオンした場合にのみ第４の半導体領域１０４が導通するため、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、対向するｎＦＥＴ２およびｐＦＥＴ２がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
このようにして、ＸＯＲゲートとして機能する。 Next, the operation of the XOR gate of this embodiment will be described with reference to FIG.
In the XOR gate of this embodiment, when the input signal levels of A and B are “H”, pFET1 and pFET2 are turned off. At this time, the nFET 1 and the nFET 2 are turned on, but as described above, the first semiconductor region 101 becomes conductive only when both the nFET 1 and the pFET 1 are turned on, and only when both the nFET 2 and the pFET 2 are turned on. Since the second semiconductor region 102 is turned on, output of the power supply voltage Vdd to OUT is interrupted. On the other hand, since both the nFET 3 and the nFET 4 facing each other are turned on, the ground voltage Vss, that is, “L” is output as the output signal level of OUT.
When the input signal levels of A and B are “L”, nFET1 and nFET2 are turned off. At this time, pFET1 and pFET2 are turned on, but as described above, the first semiconductor region 101 conducts only when both nFET1 and pFET1 are turned on, and only when both nFET2 and pFET2 are turned on. Since the second semiconductor region 102 is turned on, output of the power supply voltage Vdd to OUT is interrupted. On the other hand, since both the pMFET 3 and the pFET 4 facing each other are turned on, the ground voltage Vss, that is, “L” is output as the output signal level of OUT.
On the other hand, when the input signal level of A is “H” and the input signal level of B is “L”, the pFET 3 and the nFET 3 are turned off. At this time, the pFET 4 and the nFET 4 are turned on, but as described above, the third semiconductor region 103 becomes conductive only when both the pFET 3 and the pFET 4 are turned on, and only when both the nFET 4 and the nFET 4 are turned on. Since the fourth semiconductor region 104 is conductive, the output of the ground voltage Vss to OUT is blocked. On the other hand, the opposing nFET 1 and pFET 1 are turned on, and the power supply voltage Vdd, that is, “H” is output as the output signal level of OUT.
When the input signal level of A is “L” and the input signal level of B is “H”, the nFET 44 and the pFET 4 are turned off. At this time, the pFET 3 and the nFET 3 are turned on, but as described above, the third semiconductor region 103 becomes conductive only when both the pFET 3 and the pFET 4 are turned on, and only when both the nFET 4 and the nFET 4 are turned on. Since the fourth semiconductor region 104 is conductive, the output of the ground voltage Vss to OUT is blocked. On the other hand, the opposing nFET 2 and pFET 2 are turned on, and the power supply voltage Vdd, that is, “H” is output as the output signal level of OUT.
In this way, it functions as an XOR gate.

半導体領域をはさんで対向しているＭＩＦＥＴの双方がオンした場合にのみ、導通し半導体領域をキャリアが流れるようなＭＩＳＦＥＴの条件設定、特に、半導体領域の主面間の距離、すなわち、Ｆｉｎの幅（厚さ）について説明する。   Only when both of the MISFETs facing each other across the semiconductor region are turned on, the MISFET conditions are set so that carriers are conducted and the carrier flows through the semiconductor region. In particular, the distance between the main surfaces of the semiconductor region, that is, the Fin The width (thickness) will be described.

図４に、Ｆｉｎ構造のＭＩＳＦＥＴのチャネル中央付近における電子濃度の深さ方向の分布を示す。電子濃度は、下記の式１ないし式４に基づいて計算した。

Figure 2008071922
ここで、絶縁膜のシリコン酸化膜換算を２ｎｍ、基板はＰタイプで不純物濃度が１Ｅ１８ａｔｏｍｓ／ｃｍ３、ゲート電極はｎ＋ポリシリコンで濃度は１Ｅ２０ａｔｏｍｓ／ｃｍ３、ゲート電圧は３Ｖとした。 FIG. 4 shows the distribution of the electron concentration in the depth direction near the center of the channel of the MISFET having the Fin structure. The electron concentration was calculated based on the following formulas 1 to 4.
Figure 2008071922
 Here, the equivalent silicon oxide film of the insulating film was 2 nm, the substrate was P type, the impurity concentration was 1E18 atoms / cm 3 , the gate electrode was n + polysilicon, the concentration was 1E20 atoms / cm 3 , and the gate voltage was 3V.

図４より、表面から５ｎｍ以下の領域で、電子濃度が１Ｅ１７／ｃｍ３を超えるため、確実に反転層が形成されていることがわかる。したがって、Ｆｉｎの幅が５ｎｍ以下になると、Ｆｉｎの一方に形成されたＭＩＳＦＥＴのゲート電極の電位が、他方に形成されたＭＩＳＦＥＴのチャネル領域形成に影響を与えることになる。
したがって、本実施の形態のＸＯＲゲートの動作を確実にするためには、第１のＦｉｎ１１１および第２のＦｉｎ１１２の対向する２つの主面間の距離、すなわち、第１のＦｉｎ１１１および第２のＦｉｎ１１２の幅（厚さ）が、５ｎｍ以下であることが好適である。
また、各ＭＩＳＦＥＴが、動作するためには、最低限第１のＦｉｎ１１１および第２のＦｉｎ１１２の幅が半導体領域を構成する半導体材料の単位格子以上の幅を有することが必要である。例えば、半導体材料がシリコンの場合には、０．５４３ｎｍ以上の幅を有することが必要である。
なお、電子濃度の深さ方向の分布に対する基板の不純物濃度依存性は無視できるほど小さい。したがって、基板濃度が１Ｅ１８ａｔｏｍｓ／ｃｍ３以下となっても、やはり、Ｆｉｎ１１２の幅は、５ｎｍ以下であることが好適である。 As can be seen from FIG. 4, since the electron concentration exceeds 1E17 / cm 3 in the region of 5 nm or less from the surface, the inversion layer is surely formed. Therefore, when the Fin width is 5 nm or less, the potential of the gate electrode of the MISFET formed on one side of the Fin affects the channel region formation of the MISFET formed on the other side.
Therefore, in order to ensure the operation of the XOR gate of the present embodiment, the distance between the two main surfaces facing each other of the first Fin 111 and the second Fin 112, that is, the first Fin 111 and the second Fin 112. The width (thickness) is preferably 5 nm or less.
Further, in order for each MISFET to operate, it is necessary that at least the widths of the first Fin 111 and the second Fin 112 have a width equal to or larger than the unit lattice of the semiconductor material constituting the semiconductor region. For example, when the semiconductor material is silicon, it is necessary to have a width of 0.543 nm or more.
The dependence of the substrate concentration on the impurity concentration in the depth distribution of the electron concentration is negligibly small. Therefore, even if the substrate concentration is 1E18 atoms / cm 3 or less, the width of the Fin 112 is preferably 5 nm or less.

以上のように、まず、本実施の形態においては、従来、プレーナ型のＭＩＳＦＥＴで形成されていたＸＯＲゲートの等価回路を、３次元構造を有するＦｉｎ型ＭＩＳＦＥＴに置き換えている。これによって、チャネル面がＬＳＩのチップ上で垂直な面となり、チップ平面上でチャネル面積の占有する割合が大幅に減少する。また、従来の等価回路を、Ｆｉｎをはさんで対向するＭＩＳＦＥＴの干渉を利用する構成に置き換えること、また、ショットキー接合を有するＭＩＳＦＥＴを適用することにより、従来直列接続されていた、２つのＭＩＳＦＥＴを並列に接続することを可能にしている。したがって、ソース・ドレイン領域の物理的共通化が可能となっている。そして、電位の共通するソース・ドレイン領域を物理的に共通化して、ソース・ドレイン領域間の配線層および素子分離領域の占有面積を最小化できるように、第１のＦｉｎ１１１および第２のＦｉｎ１１２の両主面（両側面）に８個のトランジスタを最適配置している。よって、ＸＯＲゲートのＬＳＩ上における占有面積を大幅に減少させ、ＬＳＩの高集積化を可能とする。   As described above, first, in this embodiment, an equivalent circuit of an XOR gate, which has been conventionally formed of a planar type MISFET, is replaced with a Fin type MISFET having a three-dimensional structure. As a result, the channel surface becomes a vertical surface on the LSI chip, and the proportion of the channel area occupied on the chip plane is greatly reduced. In addition, by replacing the conventional equivalent circuit with a configuration that uses the interference of MISFETs facing each other across Fin, and by applying a MISFET having a Schottky junction, two MISFETs that were conventionally connected in series Can be connected in parallel. Therefore, physical commonality of the source / drain regions is possible. Then, the first Fin 111 and the second Fin 112 are configured so that the source / drain regions having the same potential can be physically shared to minimize the area occupied by the wiring layer between the source / drain regions and the element isolation region. Eight transistors are optimally arranged on both main surfaces (both side surfaces). Therefore, the occupation area of the XOR gate on the LSI is greatly reduced, and the LSI can be highly integrated.

次に、本実施の形態のＸＯＲゲートの製造方法について、図面を参照して説明する。図５〜図１９には、図１および図３で示したＸＯＲゲートの製造工程の上面図および断面図を示す。   Next, a method for manufacturing the XOR gate of the present embodiment will be described with reference to the drawings. 5 to 19 are a top view and a cross-sectional view of the manufacturing process of the XOR gate shown in FIGS. 1 and 3.

まず、図５の上面図、図５のＡ−Ａ断面図である図６および図５のＢ−Ｂ断面図である図７に示すように、シリコン基板１００にリソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により板状の半導体領域である第１のＦｉｎ１１１および第２のＦｉｎ１１２を形成する。   First, as shown in FIG. 5 which is a top view of FIG. 5, FIG. 6 which is an AA sectional view of FIG. 5 and FIG. 7 which is a BB sectional view of FIG. 5, lithography technology and reactive ion etching ( The first Fin 111 and the second Fin 112 which are plate-like semiconductor regions are formed by an etching technique such as RIE (hereinafter also referred to as RIE).

次に、図８の上面図、図８のＡ−Ａ断面図である図９、および、図８のＢ−Ｂ断面図である図１０に示すように、シリコン基板１００およびＦｉｎ１１１,１１２表面に、熱酸化あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりゲート絶縁膜となるシリコン酸化膜１２０を形成する。次に、ＣＶＤにより、Ａｓ等のｎ型不純物がドーピングされたポリシリコン膜１３０ｎを堆積する。さらにポリシリコン１３０ｎの表面に保護膜となるシリコン窒化膜３０１を堆積する。   Next, as shown in the top view of FIG. 8, FIG. 9 which is an AA sectional view of FIG. 8, and FIG. 10 which is a BB sectional view of FIG. Then, a silicon oxide film 120 serving as a gate insulating film is formed by thermal oxidation or CVD (Chemical Vapor Deposition). Next, a polysilicon film 130n doped with an n-type impurity such as As is deposited by CVD. Further, a silicon nitride film 301 serving as a protective film is deposited on the surface of the polysilicon 130n.

次に、図１１の上面図、図１１のＡ−Ａ断面図である図１２、および、図１１のＢ−Ｂ断面図である図１３に示すように、リソグラフィーにより、ｎＦＥＴが形成される部分をマスクして、ｐＦＥＴが形成される領域のみに、Ｂ（ボロン）等のｐ型不純物をイオンインプランテーション技術により導入する。これにより、ｐＭＩＳＦＥＴが形成される領域のポリシリコンをｐ型ポリシリコン膜１３０ｐに転換する。その後、リソグラフィーおよびＲＩＥにより、シリコン窒化膜３０１、ｎ型ポリシリコン膜１３０ｎ、ｐ型ポリシリコン膜１３０ｐおよびシリコン酸化膜１２０を加工し、ゲート電極のパターンを形成する。   Next, as shown in FIG. 12, which is a top view of FIG. 11, FIG. 12 which is an AA cross-sectional view of FIG. 11, and FIG. 13 which is a BB cross-sectional view of FIG. And p-type impurities such as B (boron) are introduced by ion implantation technology only in the region where the pFET is formed. As a result, the polysilicon in the region where the pMISFET is formed is converted into the p-type polysilicon film 130p. Thereafter, the silicon nitride film 301, the n-type polysilicon film 130n, the p-type polysilicon film 130p, and the silicon oxide film 120 are processed by lithography and RIE to form a gate electrode pattern.

次に、図１４の上面図、図１４のＡ−Ａ断面図である図１５、および、図１５のＢ−Ｂ断面図に示すように、第１のＦｉｎ１１１および第２のＦｉｎ１１２のシリコンが露出している部分に金属をスパッタまたはＣＶＤにより堆積し、アニールすることにより、金属とシリコンを反応させる。そして、ソース・ドレイン領域の導体となる金属シリサイド１４０を形成する。その後、未反応の金属はウェットエッチングにより除去される。   Next, as shown in the top view of FIG. 14, FIG. 15 which is an AA sectional view of FIG. 14, and the BB sectional view of FIG. 15, the silicon of the first Fin 111 and the second Fin 112 is exposed. A metal is deposited on the exposed portion by sputtering or CVD, and annealed to react the metal and silicon. Then, a metal silicide 140 serving as a conductor of the source / drain region is formed. Thereafter, unreacted metal is removed by wet etching.

次に、図１７の上面図、図１７のＡ−Ａ断面図である図１８、および、図１７のＢ−Ｂ断面図である図１９に示すように、ＣＭＰ（化学的機械研磨法）により、第１のＦｉｎ１１１および第２のＦｉｎ１１２上面のシリコン窒化膜３０１、ｎ型ポリシリコン膜１３０ｎ、ｐ型ポリシリコン膜１３０ｐおよびシリコン酸化膜１２０を除去する。これにより、第１のＦｉｎ１１１を挟んで対向するｎＦＥＴ１とｐＦＥＴ１のゲート電極１３０ａと１３０ｅ、第２のＦｉｎ１１２を挟んで対向するｎＦＥＴ２とｐＦＥＴ２のゲート電極１３０ｂと１３０ｆを分離する。
以上のようにして、図１および図３に示す本実施の形態のＸＯＲゲートが形成される。 Next, as shown in FIG. 17 which is a top view of FIG. 17, FIG. 18 which is an AA cross-sectional view of FIG. 17, and FIG. 19 which is a BB cross-sectional view of FIG. Then, the silicon nitride film 301, the n-type polysilicon film 130n, the p-type polysilicon film 130p, and the silicon oxide film 120 on the top surfaces of the first Fin 111 and the second Fin 112 are removed. As a result, the nFET 1 and the gate electrodes 130a and 130e of the pFET 1 that are opposed to each other with the first Fin 111 interposed therebetween, and the nFET 2 and the gate electrodes 130b and 130f of the pFET 2 that are opposed to each other with the second Fin 112 interposed therebetween are separated.
As described above, the XOR gate of the present embodiment shown in FIGS. 1 and 3 is formed.

（第１の実施の形態の変形例）
図２０は、第１の実施の形態のＸＯＲゲートの変形例の要部を示す斜視図である。例えば、シリコン酸化膜からなる埋め込み絶縁膜層１８０を有すること以外は、第１の実施の形態と同様である。
本実施の形態によれば、バルク基板を用いる第１の実施の形態に比べ、より完全なチャネル空乏化によるＭＩＳＦＥＴのカットオフ特性の実現が可能となる。また、Ｆｉｎの厚さのばらつきがなくなること、基板電位の揺らぎやキャリア注入の影響を受けないこと等からＭＩＳＦＥＴの特性が安定する。したがって、第１の実施の形態の作用・効果に加えて、ＸＯＲゲートの特性が、一層安定するという作用・効果が期待できる。 (Modification of the first embodiment)
FIG. 20 is a perspective view showing a main part of a modification of the XOR gate according to the first embodiment. For example, the second embodiment is the same as the first embodiment except that it has a buried insulating film layer 180 made of a silicon oxide film.
According to the present embodiment, it is possible to realize the cutoff characteristic of the MISFET by channel depletion more completely than in the first embodiment using a bulk substrate. Further, the characteristics of the MISFET are stabilized because there is no variation in the thickness of the Fin, and there is no influence of fluctuation of the substrate potential or carrier injection. Therefore, in addition to the operation and effect of the first embodiment, the operation and effect that the characteristics of the XOR gate are further stabilized can be expected.

（第２の実施の形態）
図２１に本実施の形態のＸＯＲゲートの等価回路図を示す。
図２１に示すように、本実施の形態のＸＯＲゲートには、出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ１）と、電源端子にソース領域が接続され、出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ１）とが設けられている。そして、出力端子にドレイン領域が接続され、第１の入力端子Ａ（図２１中のＡ、以下、単にＡとも記述）にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ２）と、接地端子にソース領域が接続され、ｎＦＥＴ２のソース領域にドレイン領域が接続され、第２の入力端子Ｂ（図２１中のＢ、以下、単にＢとも記述）にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ３）とが設けられている。さらに、出力端子にソース領域が接続され、第１の入力端子Ａにゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ２）と、ｐＦＥＴ２のドレイン領域にソース領域が接続され、接地端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ３）が設けられている。また、本実施のＸＯＲゲートは、第２の入力端子Ｂに第１のソース・ドレイン共通領域が接続され、nＦＥＴ１およびｐＦＥＴ１のゲート電極に第２のソース・ドレイン共通領域が接続され、第１の入力端子Ａにゲート電極が接続され、第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴ（以下、ｓＦＥＴ）を備えている。 (Second Embodiment)
FIG. 21 shows an equivalent circuit diagram of the XOR gate of this embodiment.
As shown in FIG. 21, the XOR gate of the present embodiment includes a first n-channel MISFET (hereinafter referred to as nFET 1) having a source region connected to an output terminal and a drain region connected to a power supply terminal, and a power supply terminal. And a first p-channel MISFET (hereinafter referred to as pFET1) having a source region connected to the output terminal and a drain region connected to the output terminal. A drain region is connected to the output terminal, and a second n-channel MISFET (hereinafter referred to as nFET2) whose gate electrode is connected to the first input terminal A (A in FIG. 21, hereinafter also referred to as A). , A source region is connected to the ground terminal, a drain region is connected to the source region of the nFET 2, and a gate electrode is connected to a second input terminal B (B in FIG. 21; hereinafter, also simply referred to as B). N-channel MISFET (hereinafter referred to as nFET 3). Furthermore, a source region is connected to the output terminal, a second p-channel MISFET (hereinafter referred to as pFET2) whose gate electrode is connected to the first input terminal A, a source region is connected to the drain region of pFET2, and a ground terminal A third p-channel MISFET (hereinafter referred to as pFET3) having a drain region connected to the second input terminal B and a gate electrode connected to the second input terminal B is provided. In the XOR gate of the present embodiment, the first source / drain common region is connected to the second input terminal B, the second source / drain common region is connected to the gate electrodes of nFET1 and pFET1, and the first source / drain common region is connected to the first input / drain common region. A gate electrode is connected to the input terminal A, and the first and second source / drain common regions each include a Schottky MISFET (hereinafter referred to as sFET) having a Schottky junction.

図２２に、半導体基板上に形成された本実施の形態のＸＯＲゲートの要部の上面図を示す。ここで要部とは、図２１の等価回路に示された、ｎＦＥＴ１ないし３、ｐＦＥＴ１ないし3、およびｓＦＥＴをいう。また、図２２のＡ−Ａ断面図を図２３に、図２２のＢ−Ｂ断面図を図２４に、図２２のＣ−Ｃ断面図を図２５に、図２２のＤ−Ｄ断面図を図２６に示す。
以下、図２２〜図２６を用いて、半導体基板上に形成された本実施の形態のＸＯＲゲートの構造について説明する。 FIG. 22 is a top view of the main part of the XOR gate of the present embodiment formed on the semiconductor substrate. Here, the main parts refer to nFETs 1 to 3, pFETs 1 to 3, and sFET shown in the equivalent circuit of FIG. 22 is a sectional view taken along the line AA in FIG. 22, FIG. 24 is a sectional view taken along the line BB in FIG. 22, FIG. 25 is a sectional view taken along the line CC in FIG. It shows in FIG.
Hereinafter, the structure of the XOR gate of this embodiment formed on a semiconductor substrate will be described with reference to FIGS.

例えばシリコンからなる半導体基板１００上に、半導体基板を加工することにより、板状の第１のＦｉｎ１１１、第２のＦｉｎ１１２および第３のＦｉｎ１１３が形成されている。
そして、第１のＦｉｎ１１１に設けられた第１の半導体領域１０１を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ａを介して、ｎＦＥＴ１のゲート電極１３０ａが形成されている。そして、第１の半導体領域１０１をチャネル長方向に挟んで両側に、ｎ型の拡散層１６０ａと１６０ｂが設けられている。そして、ｎ型の拡散層１６０ａはｎＦＥＴ１のドレイン領域、ｎ型の拡散層１６０ｂはｎＦＥＴ１のソース領域として機能している。
また、おなじく第１のＦｉｎ１１１に設けられた第２の半導体領域１０２を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｂを介して、ｎＦＥＴ２のゲート電極１３０ｂが形成されている。そして、第２の半導体領域１０２を挟んで、ｎ型の拡散層１６０ｂと反対側に、ｎ型の拡散層１６０ｃが設けられている。ここで、ｎ型の拡散層１６０ｂはｎＦＥＴ２のドレイン領域、ｎ型の拡散層１６０ｃはｎＦＥＴ２のソース領域として機能している。また、ｎ型の拡散層１６０ｂは上述のように、ｎＦＥＴ１のソース領域と共通化されている。
そして、おなじく第１のＦｉｎ１１１に設けられた第３の半導体領域１０３を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｃを介して、ｎＦＥＴ３のゲート電極１３０ｃが形成されている。そして、第３の半導体領域１０３を挟んで、ｎ型の拡散層１６０ｃと反対側に、ｎ型の拡散層１６０ｄが設けられている。ここで、ｎ型の拡散層１６０ｃはｎＦＥＴ３のドレイン領域、ｎ型の拡散層１６０ｄはｎＦＥＴ３のソース領域として機能している。また、ｎ型の拡散層１６０ｃは上述のように、ｎＦＥＴ２のソース領域と共通化されている。 For example, a plate-like first Fin 111, second Fin 112, and third Fin 113 are formed on a semiconductor substrate 100 made of silicon by processing the semiconductor substrate.
Then, the gate electrode 130a of the nFET 1 is formed on both main surfaces (both side surfaces of the Fin) with the insulating film 120a interposed therebetween with the first semiconductor region 101 provided in the first Fin 111 interposed therebetween. N-type diffusion layers 160a and 160b are provided on both sides of the first semiconductor region 101 in the channel length direction. The n-type diffusion layer 160a functions as the drain region of the nFET 1 and the n-type diffusion layer 160b functions as the source region of the nFET 1.
In addition, the gate electrode 130b of the nFET 2 is formed on both main surfaces (both side surfaces of the Fin) via the insulating film 120b across the second semiconductor region 102 provided in the first Fin 111. . An n-type diffusion layer 160c is provided on the opposite side of the n-type diffusion layer 160b with the second semiconductor region 102 interposed therebetween. Here, the n-type diffusion layer 160 b functions as the drain region of the nFET 2, and the n-type diffusion layer 160 c functions as the source region of the nFET 2. Further, the n-type diffusion layer 160b is shared with the source region of the nFET 1 as described above.
Similarly, the gate electrode 130c of the nFET 3 is formed on both main surfaces (both side surfaces of the Fin) via the insulating film 120c with the third semiconductor region 103 provided in the first Fin 111 interposed therebetween. . An n-type diffusion layer 160d is provided on the side opposite to the n-type diffusion layer 160c with the third semiconductor region 103 interposed therebetween. Here, the n-type diffusion layer 160 c functions as the drain region of the nFET 3, and the n-type diffusion layer 160 d functions as the source region of the nFET 3. Further, the n-type diffusion layer 160c is shared with the source region of the nFET 2 as described above.

次に、第２のＦｉｎ１１２に設けられた第４の半導体領域１０４を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｅを介して、ｐＦＥＴ１のゲート電極１３０ｅが形成されている。そして、第４の半導体領域１０４をチャネル長方向に挟んで両側に、ｐ型の拡散層１７０ａと１７０ｂが設けられている。そして、ｐ型の拡散層１７０ａはｐＦＥＴ１のソース領域、ｐ型の拡散層１７０ｂはｐＦＥＴ１のドレイン領域として機能している。
そして、おなじく第２のＦｉｎ１１２に設けられた第５の半導体領域１０５を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｆを介して、ｐＦＥＴ２のゲート電極１３０ｆが形成されている。そして、第５の半導体領域１０５を挟んで、ｐ型の拡散層１７０ｂと反対側に、ｐ型の拡散層１７０ｃが設けられている。ここで、ｐ型の拡散層１６０ｂはｐＦＥＴ２のソース領域、ｐ型の拡散層１７０ｃはｐＦＥＴ２のドレイン領域として機能している。また、ｐ型の拡散層１７０ｂは上述のように、ｐＦＥＴ１のドレイン領域と共通化されている。
また、おなじく第１のＦｉｎ１１１に設けられた第６の半導体領域１０６を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｇを介して、ｐＦＥＴ３のゲート電極１３０ｇが形成されている。そして、第６の半導体領域１０６を挟んで、ｐ型の拡散層１７０ｃと反対側に、ｐ型の拡散層１７０ｄが設けられている。ここで、ｐ型の拡散層１７０ｃはｐＦＥＴ３のソース領域、ｐ型の拡散層１７０ｄはｐＦＥＴ３のドレイン領域として機能している。また、ｐ型の拡散層１７０ｃは上述のように、ｐＦＥＴ２のドレイン領域と共通化されている。 Next, the gate electrode 130e of the pFET 1 is formed on both main surfaces (both sides of the Fin) via the insulating film 120e with the fourth semiconductor region 104 provided in the second Fin 112 interposed therebetween. . Then, p-type diffusion layers 170a and 170b are provided on both sides of the fourth semiconductor region 104 in the channel length direction. The p-type diffusion layer 170a functions as the source region of the pFET 1 and the p-type diffusion layer 170b functions as the drain region of the pFET 1.
Similarly, the gate electrode 130f of the pFET 2 is formed on both main surfaces (both side surfaces of the Fin) via the insulating film 120f with the fifth semiconductor region 105 provided in the second Fin 112 interposed therebetween. . A p-type diffusion layer 170c is provided on the opposite side to the p-type diffusion layer 170b with the fifth semiconductor region 105 interposed therebetween. Here, the p-type diffusion layer 160b functions as the source region of the pFET 2 and the p-type diffusion layer 170c functions as the drain region of the pFET 2. The p-type diffusion layer 170b is shared with the drain region of the pFET 1 as described above.
Similarly, the gate electrode 130g of the pFET 3 is formed on both main surfaces (both side surfaces of the Fin) via the insulating film 120g across the sixth semiconductor region 106 provided in the first Fin 111. . A p-type diffusion layer 170d is provided on the opposite side to the p-type diffusion layer 170c with the sixth semiconductor region 106 interposed therebetween. Here, the p-type diffusion layer 170 c functions as the source region of the pFET 3, and the p-type diffusion layer 170 d functions as the drain region of the pFET 3. The p-type diffusion layer 170c is shared with the drain region of the pFET 2 as described above.

そして、第３のＦｉｎ１１３は、ｎ型の拡散層で形成され、ｓＦＥＴのゲート電極１３２を構成する。そして、ゲート絶縁膜１２０ｓを挟んで、Ｆｉｎ１１３の上面には、例えば、ノンドープのシリコンからなる第７の半導体領域１０７が設けられている。そして、この第７の半導体領域１０７を挟んで両側に、例えば、ＴｉＳｉ２で形成される、第１のソース・ドレイン共通領域１９０ａおよび第２のソース・ドレイン共通領域１９０ｂが設けられている。 The third Fin 113 is formed of an n-type diffusion layer and constitutes the gate electrode 132 of the sFET. A seventh semiconductor region 107 made of, for example, non-doped silicon is provided on the upper surface of the Fin 113 with the gate insulating film 120s interposed therebetween. A first source / drain common region 190a and a second source / drain common region 190b made of, for example, TiSi 2 are provided on both sides of the seventh semiconductor region 107.

以上のようにＸＯＲゲートを形成することにより、第１のＦｉｎ１１１に形成されている第１の半導体領域１０１、第２の半導体領域１０２および第３の半導体領域１０３が、ｎＦＥＴ１のチャネル方向に平行な直線上に配置されている。また、第２のＦｉｎ１１２に形成されている第４の半導体領域１０４、第５の半導体領域１０５および第６の半導体領域１０６が、ｐＦＥＴ１のチャネル方向に平行な直線上に配置されている。   By forming the XOR gate as described above, the first semiconductor region 101, the second semiconductor region 102, and the third semiconductor region 103 formed in the first Fin 111 are parallel to the channel direction of the nFET 1. It is arranged on a straight line. In addition, the fourth semiconductor region 104, the fifth semiconductor region 105, and the sixth semiconductor region 106 formed in the second Fin 112 are arranged on a straight line parallel to the channel direction of the pFET 1.

さらに、ｓＦＥＴの第２のソース・ドレイン共通領域１９０ｂ、ｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅは、１本の、例えば、ＴｉＳｉ２で形成されるゲート配線１０９ｘによって接続されている。また、同様に、ｎＦＥＴ２のゲート電極１３０ｂおよびｐＦＥＴ２のゲート電極１３０ｆは、１本のゲート配線１０９ｙによって接続されている。さらに、同様に、ｎＦＥＴ３のゲート電極１３０ｃおよびｐＦＥＴ３のゲート電極１３０ｇは、１本のゲート配線１０９ｚによって接続されている。 Furthermore, the gate electrode 130e of the gate electrode 130a and pFET1 the second source-drain of sFET common region 190b, NFET1 is the one, for example, are connected by a gate wiring 109x formed of TiSi 2. Similarly, the gate electrode 130b of the nFET 2 and the gate electrode 130f of the pFET 2 are connected by a single gate wiring 109y. Similarly, the gate electrode 130c of the nFET 3 and the gate electrode 130g of the pFET 3 are connected by a single gate wiring 109z.

さらに、図２２に示すように、要部であるｎＦＥＴ１ないし３、ｐＦＥＴ１ないし３およびｓＦＥＴのソース・ドレイン領域、ゲート領域が、互いに、あるいは、第１の入力端子Ａ、第２の入力端子Ｂ、出力端子、電源端子または接地端子に接続されることにより、図２１に示した等価回路を形成している。これらの接続は、通常ＬＳＩで用いられる配線・コンタクト技術を適宜適用することによって形成される。   Further, as shown in FIG. 22, the source / drain regions and the gate regions of the nFETs 1 to 3, pFETs 1 to 3 and sFET which are the main parts are mutually connected, or the first input terminal A, the second input terminal B, The equivalent circuit shown in FIG. 21 is formed by being connected to the output terminal, the power supply terminal, or the ground terminal. These connections are formed by appropriately applying the wiring / contact technology normally used in LSI.

なお、ここでは、第１ないし第６の半導体領域１０１〜１０６の両方の主面に、ｐＦＥＴまたはｎＦＥＴを形成する場合を示した。しかしながら、図２１に示したＸＯＲゲートを機能させる上では、必ずしも両方の主面ではなく、どちらか一方の主面に形成されても差し支えない。   Here, the case where a pFET or an nFET is formed on both main surfaces of the first to sixth semiconductor regions 101 to 106 is shown. However, in order to make the XOR gate shown in FIG. 21 function, it does not necessarily have to be formed on either main surface, but on either main surface.

また、ｎＦＥＴ１ないしｎＦＥＴ３のゲート電極１３０ａ、ｂ、ｃの仕事関数は、ｐＦＥＴ１ないしｐＦＥＴ３のゲート電極１３０ｅ、ｆ、ｇの仕事関数よりも小さいことが望ましい。
そして、第１ないし第６の半導体領域の仕事関数が、ｎＦＥＴ１ないしｎＦＥＴ３のゲート電極１３０ａ、ｂ、ｃの仕事関数と、ｐＦＥＴ１ないしｐＦＥＴ３のゲート電極１３０ｅ、ｆ、ｇの仕事関数との間の値を有することが望ましい。
例えば、第１ないし第６の半導体領域がノンドープのシリコンの場合は、ｎＦＥＴ１ないしｎＦＥＴ３のゲート電極１３０ａ、ｂ、ｃとしてｎ＋ポリシリコンを、ｐＦＥＴ１ないしｐＦＥＴ３のゲート電極１３０ｅ、ｆ、ｇとして、ｐ＋ポリシリコンを適用できる。
上記、仕事関数の関係を充足することにより、ｐＦＥＴおよびｎＦＥＴともに、表面チャネル型の低閾値でカットオフ特性にすぐれたＭＩＳＦＥＴの形成が可能になる。 The work functions of the gate electrodes 130a, b, and c of the nFET1 to nFET3 are preferably smaller than the work functions of the gate electrodes 130e, f, and g of the pFET1 to pFET3.
The work function of the first to sixth semiconductor regions is a value between the work function of the gate electrodes 130a, b, c of the nFET1 to nFET3 and the work function of the gate electrodes 130e, f, g of the pFET1 to pFET3. It is desirable to have
For example, when the first to sixth semiconductor regions are non-doped silicon, n + polysilicon is used as the gate electrodes 130a, b, c of the nFET1 to nFET3, and p + polysilicon is used as the gate electrodes 130e, f, g of the pFET1 to pFET3. Silicon can be applied.
By satisfying the above-described work function relationship, it is possible to form a MISFET having a low threshold value of the surface channel type and excellent cut-off characteristics for both the pFET and the nFET.

本実施の形態において、ｓＦＥＴは、金属を含有する導体をソース・ドレイン領域とする、いわゆるショットキー接合トランジスタである。本実施の形態においては、ｓＦＥＴにショットキー接合トランジスタを適用することにより、ｓＦＥＴをｐＦＥＴ、ｎＦＥＴ双方の動作をさせることにより、ＸＯＲゲートのＭＩＳＦＥＴ数を、従来技術や第１の実施の形態の８個から７個に削減している。
以下、ショットキー接合トランジスタがｐＦＥＴ、ｎＦＥＴ双方動作が可能となる原理について簡単に説明する。 In this embodiment, the sFET is a so-called Schottky junction transistor in which a metal-containing conductor is used as a source / drain region. In the present embodiment, by applying a Schottky junction transistor to the sFET, the sFET is operated as both a pFET and an nFET, so that the number of MISFETs of the XOR gate is equal to that of the conventional technique or the first embodiment. The number is reduced from 7 to 7.
Hereinafter, the principle that enables the Schottky junction transistor to operate both pFET and nFET will be briefly described.

図２７には、ショットキー接合トランジスタ（ｓＦＥＴ）のソース・チャネル・ドレイン領域のバンド図である。図２７（ａ）がｎＦＥＴ、図２７（ｂ）がｐＦＥＴのオン状態を示している。
図２７（ａ）に示すように、ゲート電極が“Ｈ”、ソース・ドレイン共通領域が“Ｌ”の時には、バンド間を電子がトンネルすることによって、ｎＦＥＴとして動作する。そして、図２７（ｂ）に示すように、ゲート電極が“Ｌ”、ソース・ドレイン共通領域が“Ｈ”の時には、バンド間を正孔がトンネルすることによって、ｐＦＥＴとして動作する。
一方、ゲート電極およびソース・ドレイン共通領域のレベルが共に“Ｈ”または“Ｌ”時は、オフ状態となる。 FIG. 27 is a band diagram of source / channel / drain regions of a Schottky junction transistor (sFET). FIG. 27A shows the nFET and FIG. 27B shows the on state of the pFET.
As shown in FIG. 27A, when the gate electrode is “H” and the source / drain common region is “L”, electrons tunnel through the band, thereby operating as an nFET. As shown in FIG. 27B, when the gate electrode is “L” and the source / drain common region is “H”, holes are tunneled between the bands to operate as a pFET.
On the other hand, when the levels of the gate electrode and the source / drain common region are both “H” or “L”, the gate electrode is turned off.

ここで、ｓＦＥＴの共通ソース・ドレイン領域を形成する金属を含有する導体１９０ａ、１９０ｂについては、金属あるいは金属シリサイド等、特に限定されるわけではない。しかしながら、第７の半導体領域１０７との間のショットキー障壁を、電子および正孔双方に対して低くし、ソース領域・ドレイン領域の接触抵抗を低減させる観点から、第７の半導体領域１０７の有する仕事関数±０．２ｅＶの範囲にある材料を適用することが望ましい。例えば、第７の半導体領域１０７が、ノンドープのシリコンで形成されている場合には、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２等を適用することが好適である。 Here, the conductors 190a and 190b containing the metal forming the common source / drain region of the sFET are not particularly limited, such as metal or metal silicide. However, from the viewpoint of reducing the Schottky barrier between the seventh semiconductor region 107 with respect to both electrons and holes and reducing the contact resistance between the source region and the drain region, the seventh semiconductor region 107 has It is desirable to apply a material having a work function in the range of ± 0.2 eV. For example, when the seventh semiconductor region 107 is formed of non-doped silicon, it is preferable to apply TiSi 2 , CoSi 2 , NiSi, WSi 2 , or the like.

次に、本実施の形態のＸＯＲゲートの動作について、図２２を参照して説明する。
本実施の形態のＸＯＲゲートは、ＡおよびＢの入力信号レベルが“Ｈ”の場合、ｓＦＥＴのゲート電極１３２、および、第１のソース・ドレイン共通領域１９０ａが、共に“Ｈ”となるため、上述のようにｓＦＥＴはオフ状態となる。したがって、第２のソース・ドレイン共通領域１９０ｂがハイインピーダンス状態となり、第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅもハイインピーダンスとなる。したがって、ｎＦＥＴ１とｐＦＥＴ１がオフ状態となるため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列接続されるｎＦＥＴ２およびｎＦＥＴ３の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
また、ＡおよびＢの入力信号レベルが“Ｌ”の場合、ｓＦＥＴのゲート電極１３２、および、第１のソース・ドレイン共通領域１９０ａが、共に“Ｌ”となるため、上述のようにｓＦＥＴはオフ状態となる。したがって、第２のソース・ドレイン共通領域１９０ｂがハイインピーダンス状態となり、第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅもハイインピーダンスとなる。したがって、ｎＦＥＴ１とｐＦＥＴ１がオフ状態となるため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列接続されるｐＦＥＴ２およびｐＦＥＴ３の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
これに対し、Ａの入力信号レベルが“Ｈ”、Ｂの入力信号レベルが“Ｌ”の場合、ｐＦＥＴ２とｎＦＥＴ３がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、ｓＦＥＴは上述のように、ｎＦＥＴとして動作し、第２のソース・ドレイン共通領域１９０ｂが“Ｌ”となる。第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅも“Ｌ”となる。したがって、ｐＦＥＴ１がオン状態となるため、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
そして、Ａの入力信号レベルが“Ｌ”、Ｂの入力信号レベルが“Ｈ”の場合、ｐＦＥＴ３とｎＦＥＴ２がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、ｓＦＥＴは上述のように、ｐＦＥＴとして動作し、第２のソース・ドレイン共通領域１９０ｂが“Ｈ”となる。第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅも“Ｈ”となる。したがって、ｎＦＥＴ１がオン状態となるため、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
このようにして、ＸＯＲゲートとして機能する。 Next, the operation of the XOR gate of this embodiment will be described with reference to FIG.
In the XOR gate of this embodiment, when the input signal levels of A and B are “H”, the gate electrode 132 of the sFET and the first source / drain common region 190a are both “H”. As described above, the sFET is turned off. Therefore, the second source / drain common region 190b is in a high impedance state, and the gate electrode 130a of nFET1 and the gate electrode 130e of pFET1 connected to the second source / drain common region 190b via the gate wiring 190x are also high. Impedance. Therefore, since nFET 1 and pFET 1 are turned off, the output of the power supply voltage Vdd to OUT is blocked. On the other hand, since both nFET 2 and nFET 3 connected in series are turned on, the ground voltage Vss, that is, “L” is output as the output signal level of OUT.
When the input signal levels of A and B are “L”, the gate electrode 132 of the sFET and the first source / drain common region 190a are both “L”, so that the sFET is turned off as described above. It becomes a state. Therefore, the second source / drain common region 190b is in a high impedance state, and the gate electrode 130a of nFET1 and the gate electrode 130e of pFET1 connected to the second source / drain common region 190b via the gate wiring 190x are also high. Impedance. Therefore, since nFET 1 and pFET 1 are turned off, the output of the power supply voltage Vdd to OUT is blocked. On the other hand, since both the pFET 2 and the pFET 3 connected in series are turned on, the ground voltage Vss, that is, “L” is output as the output signal level of OUT.
On the other hand, when the input signal level of A is “H” and the input signal level of B is “L”, the pFET 2 and the nFET 3 are turned off, and the output of the ground voltage Vss to OUT is cut off. On the other hand, as described above, the sFET operates as an nFET, and the second source / drain common region 190b becomes “L”. The gate electrode 130a of the nFET 1 and the gate electrode 130e of the pFET 1 connected to the second source / drain common region 190b via the gate wiring 190x are also set to “L”. Therefore, since the pFET 1 is turned on, the power supply voltage Vdd, that is, “H” is output as the output signal level of OUT.
When the input signal level of A is “L” and the input signal level of B is “H”, the pFET 3 and the nFET 2 are turned off, and the output of the ground voltage Vss to OUT is blocked. On the other hand, as described above, the sFET operates as a pFET, and the second source / drain common region 190b becomes “H”. The gate electrode 130a of the nFET 1 and the gate electrode 130e of the pFET 1 connected to the second source / drain common region 190b via the gate wiring 190x are also set to “H”. Therefore, since nFET 1 is turned on, the power supply voltage Vdd, that is, “H” is output as the output signal level of OUT.
In this way, it functions as an XOR gate.

以上のように、本実施の形態においては、第１の実施の形態同様、従来、プレーナ型のＭＩＳＦＥＴで形成されていたＸＯＲゲートの等価回路を、３次元構造を有するＦｉｎ型ＭＩＳＦＥＴに置き換えている。これによって、チャネル面がＬＳＩのチップ上で垂直な面となり、チップ平面上でチャネル面積の占有する割合が大幅に減少する。また、ｎＦＥＴおよびｐＦＥＴとして動作するショットキー接合トランジスタを利用することにより、従来技術、あるいは、第１の実施の形態で８個必要であったＭＩＳＦＥＴを７個に削減することを可能にして、ＸＯＲゲートの更なる面積縮小を可能にしている。また、Ｆｉｎを挟んで異なるＭＩＳＦＥＴを対抗させる構造をとらないため、製造プロセスを容易にすることが可能である。また、拡散層をソース・ドレイン領域に適用することにより、寄生抵抗が削減されるため、第１の実施の形態に比べ、駆動電流が上昇し、信号伝播速度が向上するという利点もある。そして、ソース・ドレイン領域間の配線層および素子分離領域の占有面積を最小化できるように、第１のＦｉｎ１１１および第２のＦｉｎ１１２の両主面（両側面）に６個のトランジスタを最適配置している点については第１の実施の形態同様である。よって、ＸＯＲゲートのＬＳＩ上における占有面積を大幅に減少させ、ＬＳＩの高集積化を可能とする。   As described above, in the present embodiment, as in the first embodiment, an equivalent circuit of an XOR gate that has been conventionally formed of a planar MISFET is replaced with a Fin-type MISFET having a three-dimensional structure. . As a result, the channel surface becomes a vertical surface on the LSI chip, and the proportion of the channel area occupied on the chip plane is greatly reduced. In addition, by using Schottky junction transistors that operate as nFETs and pFETs, it is possible to reduce the number of MISFETs that were required in the prior art or the first embodiment to 7 to 7, and XOR The gate area can be further reduced. In addition, since a structure for opposing different MISFETs across Fin is not used, the manufacturing process can be facilitated. Further, since the parasitic resistance is reduced by applying the diffusion layer to the source / drain regions, there is an advantage that the drive current is increased and the signal propagation speed is improved as compared with the first embodiment. Then, six transistors are optimally arranged on both main surfaces (both side surfaces) of the first Fin 111 and the second Fin 112 so that the occupied area of the wiring layer between the source and drain regions and the element isolation region can be minimized. This is the same as in the first embodiment. Therefore, the occupation area of the XOR gate on the LSI is greatly reduced, and the LSI can be highly integrated.

次に、本実施の形態のＸＯＲゲートの製造方法について、図面を参照して説明する。図２８〜図４７には、図２２ないし図２６で示したＸＯＲゲートの製造工程の上面図および断面図を示す。   Next, a method for manufacturing the XOR gate of the present embodiment will be described with reference to the drawings. 28 to 47 are a top view and a cross-sectional view of the manufacturing process of the XOR gate shown in FIGS.

まず、図２８の上面図、図２８のＡ−Ａ断面図である図２９、図２８のＢ−Ｂ断面図である図３０、図２８のＣ−Ｃ断面図である図３１、および、図２８のＤ−Ｄ断面図である図３２に示すように、シリコン基板１００にリソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により板状の半導体領域である第１のＦｉｎ１１１、第２のＦｉｎ１１２および第３のＦｉｎ１１３を形成する。次に、リソグラフィー技術およびイオンインプランテーション技術により、Ａｓ等のｎ型不純物を、ｓＦＥＴのゲート電極１３２となるＦｉｎ１１３に導入する。   First, FIG. 28 is a top view of FIG. 28, FIG. 29 is a sectional view taken along the line AA of FIG. 28, FIG. 30 is a sectional view taken along the line BB of FIG. As shown in FIG. 32 which is a DD cross-sectional view of 28, the first Fin 111, which is a plate-like semiconductor region, is formed on the silicon substrate 100 by an etching technique such as lithography technique and reactive ion etching (hereinafter also referred to as RIE). The second Fin 112 and the third Fin 113 are formed. Next, an n-type impurity such as As is introduced into the Fin 113 serving as the gate electrode 132 of the sFET by lithography and ion implantation techniques.

次に、図３３の上面図、図３３のＡ−Ａ断面図である図３４、図３３のＢ−Ｂ断面図である図３５、図３３のＣ−Ｃ断面図である図３６、および、図３３のＤ−Ｄ断面図である図３７に示すように、シリコン基板１００および第１のＦｉｎ１１１、第２のＦｉｎ１１２および第３のＦｉｎ１１３表面に、熱酸化あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりゲート絶縁膜となるシリコン酸化膜１２０を形成する。次に、ＣＶＤにより、ノンドープのポリシリコン膜１３０を堆積する。   Next, FIG. 33 is a top view of FIG. 33, FIG. 34 is a sectional view taken along line AA of FIG. 33, FIG. 35 is a sectional view taken along line BB of FIG. As shown in FIG. 37, which is a DD cross-sectional view of FIG. 33, gate insulation is performed on the surfaces of the silicon substrate 100, the first Fin 111, the second Fin 112, and the third Fin 113 by thermal oxidation or CVD (Chemical Vapor Deposition). A silicon oxide film 120 to be a film is formed. Next, a non-doped polysilicon film 130 is deposited by CVD.

次に、図３８の上面図、図３８のＡ−Ａ断面図である図３９、図３８のＢ−Ｂ断面図である図４０、図３８のＣ−Ｃ断面図である図４１、および、図３８のＤ−Ｄ断面図である図４２に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術によりポリシリコン膜１３０およびシリコン酸化膜１２０をパターニングしてゲート配線を形成する。その後、ＣＶＤおよびＲＩＥによりゲート側壁絶縁膜２２０を形成する。   Next, FIG. 38, which is a top view of FIG. 38, FIG. 39, which is an AA cross-sectional view of FIG. 38, FIG. 40, which is a BB cross-sectional view of FIG. As shown in FIG. 42, which is a DD sectional view of FIG. 38, the polysilicon film 130 and the silicon oxide film 120 are patterned by an etching technique such as a lithography technique and reactive ion etching (hereinafter also referred to as RIE) to form a gate wiring. Form. Thereafter, a gate sidewall insulating film 220 is formed by CVD and RIE.

次に、図４３の上面図、図４３のＡ−Ａ断面図である図４４、図４３のＢ−Ｂ断面図である図４５、図４３のＣ−Ｃ断面図である図４６、および、図４３のＤ−Ｄ断面図である図４７に示すように、リソグラフィー技術およびイオンインプランテーション技術により、ｎＦＥＴが形成される領域のポロシリコン膜１３０およびシリコン基板に、Ａｓ等のｎ型不純物をドーピングし、ｎ型のポリシリコン膜１３０ｎおよびｎ型不純物拡散層１６０を形成する。同様に、ｐＦＥＴが形成される領域のポロシリコン膜１３０およびシリコン基板に、Ｂ等のｐ型不純物をドーピングし、ｐ型のポリシリコン膜１３０ｐおよびｐ型不純物拡散層１７０を形成する。この時、ｓＦＥＴの領域には、いずれの不純物もドーピングしない。
その後、ゲート配線のポリシリコン１３０ｎ、１３０ｐに金属をスパッタまたはＣＶＤにより堆積し、アニールすることにより、金属とシリコンを反応させる。そして、ゲート配線１９０ｘ、１９０ｙ、１９０ｚとなる金属シリサイド１９０を形成する。その後、未反応の金属はウェットエッチングにより除去される。この時、ｓＦＥＴのチャネル領域となるノンドープのポリシリコン部分１３０には、酸化膜のマスク等を用いて、金属シリサイド１９０が形成されないようにする。
以上のようにして、図２２ないし図２６で示した本実施の形態のＸＯＲゲートが形成される。 43 is a top view of FIG. 43, FIG. 44 is a sectional view taken along the line AA of FIG. 43, FIG. 45 is a sectional view taken along the line BB of FIG. 43, FIG. As shown in FIG. 47, which is a DD cross-sectional view of FIG. 43, the n-type impurity such as As is doped into the polo silicon film 130 and the silicon substrate in the region where the nFET is formed by the lithography technique and the ion implantation technique. Then, an n-type polysilicon film 130n and an n-type impurity diffusion layer 160 are formed. Similarly, the p-type polysilicon film 130p and the p-type impurity diffusion layer 170 are formed by doping the p-type silicon film 130 and the silicon substrate in the region where the pFET is formed with a p-type impurity such as B. At this time, no impurity is doped in the sFET region.
Thereafter, a metal is deposited on the polysilicon 130n and 130p of the gate wiring by sputtering or CVD, and annealed to react the metal and silicon. Then, a metal silicide 190 that becomes the gate wirings 190x, 190y, and 190z is formed. Thereafter, unreacted metal is removed by wet etching. At this time, the metal silicide 190 is not formed in the non-doped polysilicon portion 130 which becomes the channel region of the sFET by using an oxide film mask or the like.
As described above, the XOR gate of the present embodiment shown in FIGS. 22 to 26 is formed.

なお、第１の実施の形態の変形例１と同様に、埋め込み絶縁層を有する基板を用いることによって、より安定した回路特性が得られることが期待できることは本実施の形態においても同様である。   Similarly to the first modification of the first embodiment, it can be expected that more stable circuit characteristics can be obtained by using a substrate having a buried insulating layer.

また、ここでは、ｎＦＥＴ１〜３、および、ｐＦＥＴ１〜３のソース・ドレイン領域を拡散層で形成しているが、金属や金属シリサイドを用いたショットキー接合トランジスタとすることによって、ショートチャネル効果を抑制し、更なる微細化を図ることも可能である。   Here, the source / drain regions of nFET 1 to 3 and pFET 1 to 3 are formed by diffusion layers, but the short channel effect is suppressed by using a Schottky junction transistor using metal or metal silicide. However, further miniaturization can be achieved.

また、ここでは、ｎＦＥＴとｐＦＥＴのゲート電極をｎ型とｐ型と異なる不純物タイプとしたが、１種類の不純物タイプとすることにより、製造プロセスを簡略化しコストの低減を図ることも可能である。   Here, the gate electrodes of the nFET and the pFET are impurity types different from those of the n-type and the p-type. However, by using one impurity type, the manufacturing process can be simplified and the cost can be reduced. .

そして、ここではｓＦＥＴのゲート電極として、ｎ型拡散層を用いたが、ゲート空乏化が抑制できれば、必ずしもｎ型拡散層に限られるものではない。もっとも、ｎＦＥＴおよびｐＦＥＴとして共にバランスの取れた閾値を実現するためには、第７の半導体領域１０７の仕事関数±０．２ｅＶ程度になるような材料を選択することが望ましい。   Here, the n-type diffusion layer is used as the gate electrode of the sFET. However, the gate electrode is not necessarily limited to the n-type diffusion layer as long as gate depletion can be suppressed. However, in order to achieve a balanced threshold value for both the nFET and the pFET, it is desirable to select a material that has a work function of about ± 0.2 eV of the seventh semiconductor region 107.

（第３の実施の形態）
本実施の形態のＸＯＲゲートは、第２の実施の形態におけるｎＦＥＴ１とｐＦＥＴ１が同一のＦｉｎ上に対向して設けられていること以外は、第２の実施の形態と同様であるので、記述を省略する。 (Third embodiment)
The XOR gate of this embodiment is the same as that of the second embodiment except that the nFET 1 and the pFET 1 in the second embodiment are provided facing each other on the same Fin. Omitted.

図４９に本実施の形態のＸＯＲゲートの等価回路図を示す。この等価回路は、ｎＦＥＴ１とｐＦＥＴ１が共通の半導体領域を挟んで対向していることを示す以外は、第２に実施の形態の等価回路である図２１と同様である。
図４９に、半導体基板上に形成された本実施の形態のＸＯＲゲートの要部の上面図を示す。また、図４９のＡ−Ａ断面図を図５０に、図４９のＢ−Ｂ断面図を図５１に示す。
図４９および図５１に示すように、第２のＦｉｎ１１２に設けられた第１の半導体領域１０１を挟んで一方の主面に、絶縁膜１２０ａを介して、ｎＦＥＴ１のゲート電極１３０ａが形成され、他方の主面に、絶縁膜１２０ｅを介して、ｐＦＥＴ１のゲート電極１３０ｅが形成されている。
そして、第２の実施の形態において、ｎＦＥＴ１が占有していた領域に、ｓＦＥＴを配置している。 FIG. 49 shows an equivalent circuit diagram of the XOR gate of the present embodiment. This equivalent circuit is the same as FIG. 21 which is the equivalent circuit of the second embodiment, except that nFET 1 and pFET 1 are opposed to each other across a common semiconductor region.
FIG. 49 shows a top view of the main part of the XOR gate of the present embodiment formed on the semiconductor substrate. 49 is a sectional view taken along the line AA in FIG. 49, and FIG. 51 is a sectional view taken along the line BB in FIG.
As shown in FIGS. 49 and 51, the gate electrode 130a of the nFET 1 is formed on one main surface across the first semiconductor region 101 provided in the second Fin 112 via the insulating film 120a. The gate electrode 130e of the pFET 1 is formed on the main surface of the pFET 1 via the insulating film 120e.
In the second embodiment, the sFET is arranged in the region occupied by the nFET 1.

このように、ｎＦＥＴ１とｐＦＥＴ１を対向して形成することにより、第２の実施例の作用・効果に加え、さらに、ＸＯＲゲートのＬＳＩ上の占有面積を減少させることが可能となる。   Thus, by forming the nFET 1 and the pFET 1 so as to face each other, in addition to the operation and effect of the second embodiment, it is possible to further reduce the occupied area on the LSI of the XOR gate.

なお、本発明は上述した各実施の形態に限定されるものではない。半導体基板材料として主に、シリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
また、また本発明は、あらゆる３次元構造を有するＭＩＳＦＥＴを構成要素とするＸＯＲゲートに適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 In addition, this invention is not limited to each embodiment mentioned above. Although silicon (Si) is mainly used as a semiconductor substrate material, it is not necessarily limited to silicon (Si). Silicon germanium (SiGe), germanium (Ge), silicon carbide (SiC), gallium arsenide (GaAs), Aluminum nitride (AlN) or the like can be used.
The present invention can also be applied to an XOR gate having a MISFET having any three-dimensional structure as a constituent element. In addition, various modifications can be made without departing from the scope of the present invention.

第１の実施の形態のＸＯＲゲートの要部の斜視図。The perspective view of the principal part of the XOR gate of 1st Embodiment. 第１の実施の形態のＸＯＲゲートの等価回路図。The equivalent circuit schematic of the XOR gate of 1st Embodiment. 第１の実施の形態のＸＯＲゲートの要部の上面図。The top view of the principal part of the XOR gate of 1st Embodiment. Ｆｉｎ構造のＭＩＳＦＥＴのチャネル中央付近における電子濃度の深さ方向の分布を示す図。The figure which shows the distribution of the depth direction of the electron concentration in the channel center vicinity of MISFET of Fin structure. 第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。FIG. 6 is a top view showing a manufacturing process of the XOR gate of the first embodiment. 図５のＡ−Ａ断面図。AA sectional drawing of FIG. 図５のＢ−Ｂ断面図。BB sectional drawing of FIG. 第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。FIG. 6 is a top view showing a manufacturing process of the XOR gate of the first embodiment. 図８のＡ−Ａ断面図。AA sectional drawing of FIG. 図８のＢ−Ｂ断面図。BB sectional drawing of FIG. 第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。FIG. 6 is a top view showing a manufacturing process of the XOR gate of the first embodiment. 図１１のＡ−Ａ断面図。AA sectional drawing of FIG. 図１１のＢ−Ｂ断面図。BB sectional drawing of FIG. 第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。FIG. 6 is a top view showing a manufacturing process of the XOR gate of the first embodiment. 図１４のＡ−Ａ断面図。AA sectional drawing of FIG. 図１４のＢ−Ｂ断面図。BB sectional drawing of FIG. 第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。FIG. 6 is a top view showing a manufacturing process of the XOR gate of the first embodiment. 図１７のＡ−Ａ断面図。AA sectional drawing of FIG. 図１７のＢ−Ｂ断面図。BB sectional drawing of FIG. 第１の実施の形態の変形例のＸＯＲゲートの要部の斜視図。The perspective view of the principal part of the XOR gate of the modification of 1st Embodiment. 第２の実施の形態のＸＯＲゲートの等価回路図。The equivalent circuit schematic of the XOR gate of 2nd Embodiment. 第２の実施の形態のＸＯＲゲートの要部の上面図。The top view of the principal part of the XOR gate of 2nd Embodiment. 図２２のＡ−Ａ断面図。AA sectional drawing of FIG. 図２２のＢ−Ｂ断面図。BB sectional drawing of FIG. 図２２のＣ−Ｃ断面図。CC sectional drawing of FIG. 図２２のＤ−Ｄ断面図。DD sectional drawing of FIG. ショットキー接合トランジスタ（ｓＦＥＴ）のソース・チャネル・ドレイン領域のバンド図。The band diagram of the source / channel / drain region of a Schottky junction transistor (sFET). 第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。The top view which shows the manufacturing process of the XOR gate of 2nd Embodiment. 図２８のＡ−Ａ断面図。AA sectional drawing of FIG. 図２８のＢ−Ｂ断面図。BB sectional drawing of FIG. 図２８のＣ−Ｃ断面図。CC sectional drawing of FIG. 図２８のＤ−Ｄ断面図。DD sectional drawing of FIG. 第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。The top view which shows the manufacturing process of the XOR gate of 2nd Embodiment. 図３３のＡ−Ａ断面図。AA sectional drawing of FIG. 図３３のＢ−Ｂ断面図。BB sectional drawing of FIG. 図３３のＣ−Ｃ断面図。CC sectional drawing of FIG. 図３３のＤ−Ｄ断面図。DD sectional drawing of FIG. 第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。The top view which shows the manufacturing process of the XOR gate of 2nd Embodiment. 図３８のＡ−Ａ断面図。AA sectional drawing of FIG. 図３８のＢ−Ｂ断面図。BB sectional drawing of FIG. 図３８のＣ−Ｃ断面図。CC sectional drawing of FIG. 図３８のＤ−Ｄ断面図。DD sectional drawing of FIG. 第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。The top view which shows the manufacturing process of the XOR gate of 2nd Embodiment. 図４３のＡ−Ａ断面図。AA sectional drawing of FIG. 図４３のＢ−Ｂ断面図。BB sectional drawing of FIG. 図４３のＣ−Ｃ断面図。CC sectional drawing of FIG. 図４３のＤ−Ｄ断面図。DD sectional drawing of FIG. 第３の実施の形態のＸＯＲゲートの等価回路図。The equivalent circuit schematic of the XOR gate of 3rd Embodiment. 第３の実施の形態のＸＯＲゲートの要部の上面図。The top view of the principal part of the XOR gate of 3rd Embodiment. 図４９のＡ−Ａ断面図。AA sectional drawing of FIG. 図４９のＢ−Ｂ断面図。BB sectional drawing of FIG. 従来技術の２入力のＸＯＲゲートの回路記号と真理値表。The circuit symbol and truth table of the 2-input XOR gate of the prior art. 従来技術のＸＯＲゲートの等価回路図。The equivalent circuit diagram of the XOR gate of a prior art.

符号の説明Explanation of symbols

１００ 半導体基板
１０１ 第１の半導体領域
１０２ 第２の半導体領域
１０３ 第３の半導体領域
１０４ 第４の半導体領域
１０５ 第５の半導体領域
１０６ 第６の半導体領域
１０８ 第７の半導体領域
１１１ 第１のＦｉｎ
１１２ 第２のＦｉｎ
１１３ 第３のＦｉｎ
１２０ａ〜ｈ ゲート絶縁膜
１３０ａ〜ｈ ゲート電極
１３２ ゲート電極
１４０ａ〜ｆ 金属を含有する導体
１６０ａ〜ｄ ｐ型不純物拡散層
１７０ａ〜ｄ ｎ型不純物拡散層
１９０ａ、ｂ ソース・ドレイン共通領域
100 Semiconductor substrate 101 First semiconductor region 102 Second semiconductor region 103 Third semiconductor region 104 Fourth semiconductor region 105 Fifth semiconductor region 106 Sixth semiconductor region 108 Seventh semiconductor region 111 First Fin
112 Second Fin
113 Third Fin
120a-h gate insulating film 130a-h gate electrode 132 gate electrode 140a-f conductor 160a-d containing metal p-type impurity diffusion layer 170a-dn n-type impurity diffusion layer 190a, b common source / drain region

Claims (10)

出力端子にソース領域が接続され、電源端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記電源端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、前記第１の出力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の出力端子にゲート電極が接続された第４のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第４のｎチャネルＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１および第２の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第３および第４の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第４の半導体領域の仕事関数が、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とするＸＯＲゲート。 A first n-channel MISFET having a source region connected to the output terminal, a drain region connected to the power supply terminal, and a gate electrode connected to the first input terminal;
A first p-channel MISFET having a source region connected to the power supply terminal, a drain region connected to the output terminal, and a gate electrode connected to a second input terminal;
A second n-channel MISFET having a source region connected to the output terminal, a drain region connected to the power supply terminal, and a gate electrode connected to the second input terminal;
A second p-channel MISFET having a source region connected to the power supply terminal, a drain region connected to the output terminal, and a gate electrode connected to the first input terminal;
A third p-channel MISFET having a source region connected to the output terminal, a drain region connected to the ground terminal, and a gate electrode connected to the first output terminal;
A fourth p-channel MISFET having a source region connected to the output terminal, a drain region connected to the ground terminal, and a gate electrode connected to the second output terminal;
A third n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the output terminal, and a gate electrode connected to the second input terminal;
An XOR gate comprising a fourth n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the output terminal, and a gate electrode connected to the first input terminal;
A gate electrode of the first n-channel MISFET is formed on one main surface through a gate insulating film across a first semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the first p-channel MISFET is formed through the film;
A gate electrode of the third p-channel MISFET is formed on one main surface through a gate insulating film across a second semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the fourth p-channel MISFET is formed through the film;
A gate electrode of the second n-channel MISFET is formed on one main surface via a gate insulating film across a third semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the second p-channel MISFET is formed through the film;
A gate electrode of the third n-channel MISFET is formed on one main surface through a gate insulating film across a fourth semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the fourth n-channel MISFET is formed through the film;
The first and second semiconductor regions are arranged on a straight line parallel to the channel length direction of the first n-channel MISFET;
The third and fourth semiconductor regions are arranged on a straight line parallel to the channel length direction of the second n-channel MISFET;
A work function of the gate electrode of the first to fourth n-channel MISFETs is smaller than a work function of the gate electrode of the first to fourth p-channel MISFETs;
The work functions of the first to fourth semiconductor regions are the work functions of the gate electrodes of the first to fourth n-channel MISFETs and the work functions of the gate electrodes of the first to fourth p-channel MISFETs. An XOR gate characterized by having a value between. 前記第１および第２の半導体領域の２つの主面間の距離が、５ｎｍ以下であることを特徴とする請求項１記載のＸＯＲゲート。   2. The XOR gate according to claim 1, wherein a distance between two main surfaces of the first and second semiconductor regions is 5 nm or less. 前記第１ないし第４のｎチャネルＭＩＳＦＥＴおよび前記第１ないし第４のｐチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１ないし前記第４の半導体領域の仕事関数±０．２ｅＶの範囲内にあることを特徴とする請求項１記載のＸＯＲゲート。 In the first to fourth n-channel MISFETs and the first to fourth p-channel MISFETs, a source region and a drain region are formed of a conductor containing metal, and a work function of the conductor is set to 2. The XOR gate according to claim 1, wherein the work function of the fourth semiconductor region is within a range of ± 0.2 eV. 前記導体が、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２のいずれかであることを特徴とする請求項３記載のＸＯＲゲート。 The conductor is, TiSi 2, CoSi 2, NiSi or claim 3, wherein the XOR gate, wherein is any one of WSi 2. 出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第６の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
第７の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第１、第２および第３の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第４、第５および第６の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とするＸＯＲゲート。 A first n-channel MISFET having a source region connected to the output terminal and a drain region connected to the power supply terminal;
A first p-channel MISFET having a source region connected to the power supply terminal and a drain region connected to the output terminal;
A second n-channel MISFET having a drain region connected to the output terminal and a gate electrode connected to the first input terminal;
A third n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the source region of the second n-channel MISFET, and a gate electrode connected to the second input terminal;
A second p-channel MISFET having a source region connected to the output terminal and a gate electrode connected to the first input terminal;
A third p-channel MISFET having a source region connected to the drain region of the second p-channel MISFET, a drain region connected to the ground terminal, and a gate electrode connected to the second input terminal;
A first source / drain common region is connected to the second input terminal, and a second source / drain common region is connected to gate electrodes of the first n-channel MISFET and the first p-channel MISFET, An XOR gate comprising a Schottky MISFET having a gate electrode connected to the first input terminal and the first and second common source / drain regions having a Schottky junction;
A gate electrode of the first n-channel MISFET is formed on one or both main surfaces of the first semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the second n-channel MISFET is formed on one or both main surfaces of a second semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third n-channel MISFET is formed on one or both main surfaces of a third semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the first p-channel MISFET is formed on one or both main surfaces of a fourth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the second p-channel MISFET is formed on one or both main surfaces of a fifth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third p-channel MISFET is formed on one or both main surfaces of a sixth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of a Schottky MISFET defined by two opposing main surfaces is formed in the seventh semiconductor region via a gate insulating film,
The first, second and third semiconductor regions are arranged on a straight line parallel to the channel length direction of the first n-channel MISFET;
The XOR gate, wherein the fourth, fifth and sixth semiconductor regions are arranged on a straight line parallel to the channel length direction of the first p-channel MISFET. 前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第６の半導体領域の仕事関数が、前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とする請求項５記載のＸＯＲゲート。 A work function of the gate electrode of the first to third n-channel MISFETs is smaller than a work function of the gate electrode of the first to third p-channel MISFETs;
The work functions of the first to sixth semiconductor regions are the work functions of the gate electrodes of the first to third n-channel MISFETs and the work functions of the gate electrodes of the first to third p-channel MISFETs. 6. The XOR gate of claim 5 having a value between. 前記第１ないし第３のｎチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｎ型の拡散層、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｐ型の拡散層によって形成されていることを特徴とする請求項５記載のＸＯＲゲート。   The source region and drain region of the first to third n-channel MISFETs are formed by n-type diffusion layers, and the source region and drain region of the first to third p-channel MISFETs are formed by p-type diffusion layers. 6. The XOR gate according to claim 5, wherein: 前記ショットキーＭＩＳＦＥＴのソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第７の半導体領域の仕事関数±０．２ｅＶの範囲内にあることを特徴とする請求項５記載のＸＯＲゲート。   The source region and the drain region of the Schottky MISFET are formed by a conductor containing metal, and the work function of the conductor is in the range of ± 0.2 eV of the work function of the seventh semiconductor region. The XOR gate according to claim 5. 出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
第６の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第２および第３の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１、第４および第５の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とするＸＯＲゲート。 A first n-channel MISFET having a source region connected to the output terminal and a drain region connected to the power supply terminal;
A first p-channel MISFET having a source region connected to the power supply terminal and a drain region connected to the output terminal;
A second n-channel MISFET having a drain region connected to the output terminal and a gate electrode connected to the first input terminal;
A third n-channel MISFET having a source region connected to the ground terminal, a drain region connected to the source region of the second n-channel MISFET, and a gate electrode connected to the second input terminal;
A second p-channel MISFET having a source region connected to the output terminal and a gate electrode connected to the first input terminal;
A third p-channel MISFET having a source region connected to the drain region of the second p-channel MISFET, a drain region connected to the ground terminal, and a gate electrode connected to the second input terminal;
A first source / drain common region is connected to the second input terminal, and a second source / drain common region is connected to gate electrodes of the first n-channel MISFET and the first p-channel MISFET, An XOR gate comprising a Schottky MISFET having a gate electrode connected to the first input terminal and the first and second common source / drain regions having a Schottky junction;
A gate electrode of the first n-channel MISFET is formed on one main surface through a gate insulating film across a first semiconductor region defined by two opposing main surfaces, and gate insulation is formed on the other main surface. A gate electrode of the first p-channel MISFET is formed through the film;
A gate electrode of the second n-channel MISFET is formed on one or both main surfaces of a second semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third n-channel MISFET is formed on one or both main surfaces of a third semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the second p-channel MISFET is formed on one or both main surfaces of a fourth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of the third p-channel MISFET is formed on one or both main surfaces of a fifth semiconductor region defined by two opposing main surfaces via a gate insulating film;
A gate electrode of a Schottky MISFET defined by two opposing main surfaces is formed in the sixth semiconductor region via a gate insulating film,
The second and third semiconductor regions are arranged on a straight line parallel to the channel length direction of the second n-channel MISFET;
The XOR gate, wherein the first, fourth and fifth semiconductor regions are arranged on a straight line parallel to a channel length direction of the first p-channel MISFET. 埋め込み絶縁層を有する半導体基板に形成されていることを特徴とする請求項１、請求項５または請求項９記載のＸＯＲゲート。
The XOR gate according to claim 1, wherein the XOR gate is formed on a semiconductor substrate having a buried insulating layer.
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