JP2008071873A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP2008071873A
JP2008071873A JP2006248143A JP2006248143A JP2008071873A JP 2008071873 A JP2008071873 A JP 2008071873A JP 2006248143 A JP2006248143 A JP 2006248143A JP 2006248143 A JP2006248143 A JP 2006248143A JP 2008071873 A JP2008071873 A JP 2008071873A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring board
manufacturing
punch
cutting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006248143A
Other languages
Japanese (ja)
Inventor
Yoshihiko Yamaguchi
嘉彦 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006248143A priority Critical patent/JP2008071873A/en
Publication of JP2008071873A publication Critical patent/JP2008071873A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To improve a manufacturing yield of a semiconductor device and reduce manufacturing cost. <P>SOLUTION: A semiconductor chip 2 is mounted on a wiring board 31, connection is made by a bonding wire 4, then sealing resin 5a for covering the chip 2 and the wire 4 is formed, and a solder ball 6 is connected with a lower surface of the wiring board 31. Thereafter, the wiring board 31 is cut into individual semiconductor devices by punching by means of a cutting die. When punching, ultrasonic vibration is applied to a punch 49 of the cutting die and the wiring board 31 is punched by the punch 49 having the ultrasonic vibration applied. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関し、特に、配線基板に半導体チップを搭載してから配線基板を切断する工程を有する半導体装置の製造方法に適用して有効な技術に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique effective when applied to a method for manufacturing a semiconductor device including a step of cutting a wiring substrate after mounting a semiconductor chip on the wiring substrate.

配線基板上に半導体チップを搭載し、半導体チップの電極と配線基板の接続端子をボンディングワイヤで電気的に接続し、半導体チップおよびボンディングワイヤを樹脂封止し、配線基板の裏面に半田ボールを接続することで、半導体パッケージ形態の半導体装置が製造される。   A semiconductor chip is mounted on the wiring board, the electrodes of the semiconductor chip and the connection terminals of the wiring board are electrically connected with bonding wires, the semiconductor chip and the bonding wires are sealed with resin, and solder balls are connected to the back surface of the wiring board. Thus, a semiconductor device in the form of a semiconductor package is manufactured.

特開２００２−１１０８５４号公報（特許文献１）には、半導体基板表面に設けられた電極パッド上にバンプを形成する工程と、前記基板表面に絶縁材を設ける工程と、前記絶縁材表面に前記バンプを露出させる工程と、前記絶縁材表面に導電性箔を設ける工程と、前記導電性箔をパターニングして前記バンプに電気的に接続された配線層を形成する工程とを有する半導体装置の製造方法に関する技術が記載されている。
特開２００２−１１０８５４号公報 Japanese Patent Laid-Open No. 2002-110854 (Patent Document 1) discloses a step of forming a bump on an electrode pad provided on the surface of a semiconductor substrate, a step of providing an insulating material on the surface of the substrate, and the surface of the insulating material on the surface of the insulating material. Manufacturing a semiconductor device comprising: exposing a bump; providing a conductive foil on the surface of the insulating material; and patterning the conductive foil to form a wiring layer electrically connected to the bump. Techniques relating to the method are described.
JP 2002-110854 A

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

まず、主面に複数のデバイス領域が形成された多数個取り配線基板を準備し、前記複数のデバイス領域それぞれに半導体チップを固定（搭載）し、前記半導体チップ固定（搭載）後、それぞれの半導体チップを個々に樹脂封止し、隣り合う封止体の間の配線基板領域を切断して前記デバイス領域ごとに分割することで得られる半導体装置の製造方法において、樹脂封止後に配線基板を切断する手法として、ダイシングブレードを用いることが考えられる。この場合、樹脂封止した配線基板をパッケージ固定テープ（ダイシングテープ）に貼り付けて固定したり、あるいは固定用治具などで固定した状態で、回転するダイシングブレードを配線基板に接触させて、配線基板を切断する。   First, a multi-piece wiring board having a plurality of device regions formed on the main surface is prepared, and a semiconductor chip is fixed (mounted) to each of the plurality of device regions, and each semiconductor is fixed after the semiconductor chip is fixed (mounted). In a method of manufacturing a semiconductor device obtained by individually sealing a chip with resin, cutting a wiring board region between adjacent sealing bodies and dividing the chip into each device region, cutting the wiring board after resin sealing It is conceivable to use a dicing blade as a technique for this. In this case, the resin-sealed wiring board is affixed to a package fixing tape (dicing tape) or fixed with a fixing jig or the like, and a rotating dicing blade is brought into contact with the wiring board to perform wiring. Cut the substrate.

しかしながら、配線基板のコア材は、複数のガラス繊維を、例えばＢＴレジン（樹脂）で固定している構造であるため、ダイシングブレードを用いて配線基板を切断しようとした場合、ダイシングブレードの目に配線基板の樹脂が目詰まりしてしまい、切断性が低下する。そのため、ダイシングブレードの洗浄も頻繁に必要となり、半導体装置のスループットが低下してしまう。   However, since the core material of the wiring board has a structure in which a plurality of glass fibers are fixed with, for example, BT resin (resin), when the wiring board is cut using a dicing blade, the core of the dicing blade The resin of the wiring board is clogged, and cutting performance is deteriorated. For this reason, it is necessary to frequently clean the dicing blade, which decreases the throughput of the semiconductor device.

また、ダイシングブレードを用いて切断する場合、配線基板における封止体が形成された面とは反対側の面には、複数の外部端子（半田ボール）が形成されているため、樹脂封止工程により形成した封止体側をパッケージ固定テープや固定用治具などで固定した状態で行う。そのため、切断領域に封止体が形成されていないと、切断される配線基板の領域がパッケージ固定テープや固定用治具などで固定されない状態（浮いた上体）となっているため、ダイシングブレードの切断応力により配線基板が振動してしまい、安定した状態で切断することが困難である。   Also, when cutting with a dicing blade, a plurality of external terminals (solder balls) are formed on the surface of the wiring board opposite to the surface on which the sealing body is formed. The sealing body side formed by the above is performed in a state of being fixed with a package fixing tape, a fixing jig or the like. Therefore, if the sealing body is not formed in the cutting area, the area of the wiring board to be cut is not fixed with a package fixing tape or a fixing jig (floating upper body). The wiring board vibrates due to the cutting stress, and it is difficult to cut in a stable state.

そこで、配線基板を切断する別の手法として、金型を用いた打抜き加工を適用することが考えられる。金型を用いた打抜き加工は、切断用ダイとパンチガイドにより被加工物を上下から挟み、パンチと切断用ダイで被加工物を打抜き加工する。しかしながら、金型による切断方式の場合、切断刃は一方向にしか動かないため、打ち抜き時の切断負荷がダイシングブレード方式に比べ高くなる。そのため、個片化された半導体装置にクラックやバリが発生しやすく、半導体装置の製造歩留まりが低下してしまう。また、半導体装置だけでなく、切断刃に対しても負荷が生じ易いため、切断刃は磨耗し易く、切断刃の交換頻度が高い。切断刃の交換を行うためには、切断装置を止めて作業しなければならないため、半導体装置の生産性が低下してしまう。また、被加工物が、例えばポリイミドやエラストマのような軟らかい材料の場合、切断刃を進入させても被加工物が折れ曲がってしまい、うまく打抜き加工できなくなる。   Therefore, it is conceivable to apply punching using a mold as another method of cutting the wiring board. In punching using a die, a workpiece is sandwiched from above and below by a cutting die and a punch guide, and the workpiece is punched by a punch and a cutting die. However, in the case of a cutting method using a mold, the cutting blade moves only in one direction, so that the cutting load at the time of punching is higher than that of the dicing blade method. For this reason, cracks and burrs are likely to occur in the separated semiconductor device, and the manufacturing yield of the semiconductor device is reduced. Further, since a load is easily generated not only on the semiconductor device but also on the cutting blade, the cutting blade is easily worn and the replacement frequency of the cutting blade is high. In order to replace the cutting blade, the cutting device must be stopped to work, so that the productivity of the semiconductor device is lowered. Further, when the workpiece is a soft material such as polyimide or elastomer, the workpiece is bent even if the cutting blade is inserted, and the punching process cannot be performed well.

本発明の目的は、半導体装置の製造コストを低減できる技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing the manufacturing cost of a semiconductor device.

また、本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。   Another object of the present invention is to provide a technique capable of improving the manufacturing yield of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、配線基板に半導体チップを搭載してから配線基板を切断するに際して、超音波振動を印加したパンチにより前記配線基板を打抜くものである。   According to the present invention, when a semiconductor chip is mounted on a wiring board and then cut, the wiring board is punched by a punch to which ultrasonic vibration is applied.

また、本発明は、配線基板に半導体チップを搭載してから、切断用ダイに前記配線基板を配置してパンチで打抜くことにより前記配線基板を切断するに際して、前記切断用ダイまたは前記パンチに超音波振動を印加しながら前記配線基板の打抜きを行うものである。   In the present invention, when the semiconductor chip is mounted on the wiring board, the wiring board is placed on the cutting die and the wiring board is cut by punching, the cutting die or the punch is attached to the cutting die. The wiring board is punched while applying ultrasonic vibration.

また、本発明は、リードフレームのチップ搭載部上に半導体チップし、樹脂封止を行った後、超音波振動を印加したパンチにより、前記リードフレームのタイバーを打抜くものである。   According to the present invention, a semiconductor chip is formed on a chip mounting portion of a lead frame, resin-sealed, and then a tie bar of the lead frame is punched by a punch to which ultrasonic vibration is applied.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

半導体装置の製造コストを低減することができる。   The manufacturing cost of the semiconductor device can be reduced.

また、半導体装置の製造歩留まりを向上させることができる。   In addition, the manufacturing yield of the semiconductor device can be improved.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。 (Embodiment 1)
A semiconductor device and a manufacturing method (manufacturing process) of an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明の一実施の形態である半導体装置１の下面図、図２は半導体装置１の要部断面図（部分拡大断面図）、図３は、半導体装置１の断面図（全体断面図、側面断面図）である。図１のＡ−Ａ線の断面が図３にほぼ対応し、図３の端部近傍領域の拡大図が図２にほぼ対応する。   FIG. 1 is a bottom view of a semiconductor device 1 according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of a principal part of the semiconductor device 1 (partially enlarged cross-sectional view), and FIG. 2 is a cross-sectional view and a side cross-sectional view). 1 substantially corresponds to FIG. 3, and an enlarged view of the region near the end of FIG. 3 substantially corresponds to FIG.

図１〜図３に示される本実施の形態の半導体装置１は、半導体チップ２が配線基板３に搭載（接合、接続、実装）された半導体装置（半導体パッケージ）である。半導体装置１は、例えば、ＢＧＡ（Ball Grid Array）形態の半導体装置や、あるいはチップサイズもしくは半導体チップ２より僅かに大きい程度の小形の半導体パッケージであるＣＳＰ（Chip Size Package）形態の半導体装置である。   The semiconductor device 1 of the present embodiment shown in FIGS. 1 to 3 is a semiconductor device (semiconductor package) in which a semiconductor chip 2 is mounted (bonded, connected, mounted) on a wiring board 3. The semiconductor device 1 is, for example, a BGA (Ball Grid Array) type semiconductor device or a CSP (Chip Size Package) type semiconductor device which is a small semiconductor package having a chip size or slightly larger than the semiconductor chip 2. .

本実施の形態の半導体装置１は、半導体チップ２と、半導体チップ２を支持または搭載する配線基板３と、半導体チップ２の表面の複数の電極２ａとこれに対応する配線基板３の複数の接続端子１５とを電気的に接続する複数のボンディングワイヤ４と、半導体チップ２およびボンディングワイヤ４を含む配線基板３の上面３ａを覆う封止樹脂５と、配線基板３の下面３ｂに外部端子として例えばエリアアレイ配置で設けられた複数の半田ボール６とを有している。   A semiconductor device 1 according to the present embodiment includes a semiconductor chip 2, a wiring board 3 that supports or mounts the semiconductor chip 2, a plurality of electrodes 2a on the surface of the semiconductor chip 2, and a plurality of wiring boards 3 corresponding thereto. A plurality of bonding wires 4 that are electrically connected to the terminals 15, a sealing resin 5 that covers the upper surface 3 a of the wiring substrate 3 including the semiconductor chip 2 and the bonding wires 4, and external terminals on the lower surface 3 b of the wiring substrate 3, for example, And a plurality of solder balls 6 provided in an area array arrangement.

半導体チップ２は、その厚さと交差する平面形状が正方形であり、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。半導体チップ２は、互いに対向する表面（半導体素子形成側の主面、上面）２ｂおよび裏面（半導体素子形成側の主面とは逆側の主面、下面）２ｃを有し、その表面２ｂが上方を向くように配線基板３上面（チップ支持面）３ａ上に搭載（配置）され、半導体チップ２の裏面２ｃが配線基板３の上面３ａに接着材（ダイボンド材、接合材）８を介して接着され固定されている。接着材８は、例えば絶縁性または導電性のペースト材やフィルム状の接着材（ダイボンディングフィルム、ダイアタッチフィルム）などを用いることができる。接着材８の厚みは、例えば２０〜３０μｍ程度とすることができる。半導体チップ２は、その表面２ｂに、複数の電極（ボンディングパッド、パッド電極、端子）２ａを有しており、電極２ａは、半導体チップ２内部または表層部分に形成された半導体素子または半導体集積回路に電気的に接続されている。   The semiconductor chip 2 has a square planar shape that intersects its thickness. For example, various semiconductor elements or semiconductor integrated circuits are formed on the main surface of a semiconductor substrate (semiconductor wafer) made of single crystal silicon or the like. Accordingly, after the back surface of the semiconductor substrate is ground, the semiconductor substrate is separated into the respective semiconductor chips 2 by dicing or the like. The semiconductor chip 2 has a front surface (main surface and upper surface on the semiconductor element formation side) 2b and a rear surface (main surface and lower surface opposite to the main surface on the semiconductor element formation side) 2c, which are opposite to each other. It is mounted (arranged) on the upper surface (chip support surface) 3 a of the wiring substrate 3 so as to face upward, and the back surface 2 c of the semiconductor chip 2 is attached to the upper surface 3 a of the wiring substrate 3 via an adhesive (die bond material, bonding material) 8. Glued and fixed. As the adhesive 8, for example, an insulating or conductive paste material or a film-like adhesive (die bonding film, die attach film) or the like can be used. The thickness of the adhesive material 8 can be about 20-30 micrometers, for example. The semiconductor chip 2 has a plurality of electrodes (bonding pads, pad electrodes, terminals) 2a on the surface 2b, and the electrodes 2a are semiconductor elements or semiconductor integrated circuits formed in the semiconductor chip 2 or in the surface layer portion. Is electrically connected.

配線基板３は、一方の主面である上面（第１主面）３ａと、上面３ａの反対側の主面である下面（第２主面）３ｂと、上面３ａに形成された複数の接続端子１５と、下面３ｂに形成された複数のランド（ランド部）１６とを有している。   The wiring substrate 3 includes an upper surface (first main surface) 3a that is one main surface, a lower surface (second main surface) 3b that is a main surface opposite to the upper surface 3a, and a plurality of connections formed on the upper surface 3a. It has a terminal 15 and a plurality of lands (land portions) 16 formed on the lower surface 3b.

配線基板３は、複数のガラス繊維を、例えばＢＴレジン（樹脂）で固定した絶縁性の基材層（ガラスエポキシ系樹脂基板、絶縁基板、コア材）１１と、基材層１１の上面１１ａおよび下面１１ｂ上に形成された導体層（導体パターン、導体膜パターン、配線層）１２と、基材層１１の上面１１ａおよび下面１１ｂ上に導体層１２を覆うように形成された絶縁層（絶縁体層、絶縁膜）としてのソルダレジスト層（絶縁膜、半田レジスト層）１４とを有している。他の形態として、配線基板３を、複数の絶縁層と複数の配線層とを積層した多層配線基板により形成することもできる。   The wiring substrate 3 includes an insulating base material layer (glass epoxy resin substrate, insulating substrate, core material) 11 in which a plurality of glass fibers are fixed by, for example, BT resin (resin), an upper surface 11a of the base material layer 11, and A conductor layer (conductor pattern, conductor film pattern, wiring layer) 12 formed on the lower surface 11b and an insulating layer (insulator) formed on the upper surface 11a and the lower surface 11b of the base material layer 11 so as to cover the conductor layer 12 And a solder resist layer (insulating film, solder resist layer) 14 as a layer or insulating film. As another form, the wiring board 3 can be formed of a multilayer wiring board in which a plurality of insulating layers and a plurality of wiring layers are laminated.

導体層１２はパターン化されており、配線基板３の端子、配線または配線層となる導体パターンである。導体層１２は、導電性材料からなり、例えばめっき法で形成された銅薄膜などにより形成することができる。基材層１１の上面１１ａの導体層１２により、ボンディングワイヤ４を接続するための接続端子（端子、電極、ボンディングパッド、パッド電極）１５が複数形成され、基材層１１の下面１１ｂの導体層１２により、半田ボール６を接続するための導電性のランド（電極、パッド、端子）１６が複数形成されている。また、基材層１１には複数の開口部（スルーホール、ビア、貫通孔）１７が形成されており、各開口部１７の側壁上にも導体層１２が形成されている。基材層１１の上面１１ａの接続端子１５は、基材層１１の上面１１ａの導体層１２（導体層１２からなる引き出し配線）、開口部１７の側壁上の導体層１２、および基材層１１の下面１１ｂの導体層１２を介して、基材層１１の下面１１ｂのランド１６に電気的に接続されている。従って、半導体チップ２の複数の電極２ａは、複数のボンディングワイヤ４を介して配線基板３の複数の接続端子１５に電気的に接続され、更に配線基板３の導体層１２を介して配線基板３の複数のランド１６に電気的に接続されている。ボンディングワイヤ４は、例えば金線などの金属細線からなる。   The conductor layer 12 is patterned and is a conductor pattern that becomes a terminal, a wiring, or a wiring layer of the wiring board 3. The conductor layer 12 is made of a conductive material, and can be formed of, for example, a copper thin film formed by plating. A plurality of connection terminals (terminals, electrodes, bonding pads, pad electrodes) 15 for connecting the bonding wires 4 are formed by the conductor layer 12 on the upper surface 11 a of the base material layer 11, and the conductor layer on the lower surface 11 b of the base material layer 11. 12, a plurality of conductive lands (electrodes, pads, terminals) 16 for connecting the solder balls 6 are formed. A plurality of openings (through holes, vias, through holes) 17 are formed in the base material layer 11, and the conductor layer 12 is also formed on the side wall of each opening 17. The connection terminal 15 on the upper surface 11 a of the base material layer 11 includes the conductor layer 12 (leading wiring made of the conductor layer 12) on the upper surface 11 a of the base material layer 11, the conductor layer 12 on the side wall of the opening 17, and the base material layer 11. It is electrically connected to the land 16 on the lower surface 11b of the base material layer 11 through the conductor layer 12 on the lower surface 11b. Accordingly, the plurality of electrodes 2 a of the semiconductor chip 2 are electrically connected to the plurality of connection terminals 15 of the wiring board 3 through the plurality of bonding wires 4, and further, the wiring board 3 through the conductor layer 12 of the wiring board 3. The plurality of lands 16 are electrically connected. The bonding wire 4 is made of a fine metal wire such as a gold wire.

ソルダレジスト層１４は、導体層１２を保護する絶縁層（絶縁膜）としての機能を有しており、例えば有機系樹脂材料などの絶縁体材料からなる。また、ソルダレジスト層１４は、基材層１１の上面１１ａおよび下面１１ｂ上に導体層１２を覆うように形成されており、ソルダレジスト層１４が基材層１１の開口部１７の内部を埋めている。ソルダレジスト層１４が基材層１１の開口部１７を埋めているので、半導体チップ２を配線基板３に接合するための接着材８が開口部１７から配線基板３の下面３ｂ側に漏れてしまうのを防止することができ、また、開口部１７から半導体チップ２の裏面２ｃが露出してしまうのを防止することができる。また、配線基板３の導体層１２のうち、接続端子１５とランド１６とは、ソルダレジスト層１４の開口部１９ａ，１９ｂから露出されている。また、基材層１１の上面１１ａおよび下面１１ｂ上のソルダレジスト層１４の厚みは、例えば２０〜３０μｍ程度とすることができる。半導体チップ２は、配線基板３の上面３ａ側のソルダレジスト層１４上に、接着材８を介して搭載され接着されている。   The solder resist layer 14 has a function as an insulating layer (insulating film) for protecting the conductor layer 12, and is made of an insulating material such as an organic resin material. The solder resist layer 14 is formed on the upper surface 11 a and the lower surface 11 b of the base material layer 11 so as to cover the conductor layer 12, and the solder resist layer 14 fills the inside of the opening 17 of the base material layer 11. Yes. Since the solder resist layer 14 fills the opening 17 of the base material layer 11, the adhesive 8 for bonding the semiconductor chip 2 to the wiring board 3 leaks from the opening 17 to the lower surface 3 b side of the wiring board 3. In addition, the back surface 2c of the semiconductor chip 2 can be prevented from being exposed from the opening 17. Further, in the conductor layer 12 of the wiring board 3, the connection terminal 15 and the land 16 are exposed from the openings 19 a and 19 b of the solder resist layer 14. Moreover, the thickness of the solder resist layer 14 on the upper surface 11a and the lower surface 11b of the base material layer 11 can be about 20-30 micrometers, for example. The semiconductor chip 2 is mounted on and bonded to the solder resist layer 14 on the upper surface 3 a side of the wiring substrate 3 via an adhesive material 8.

複数のランド１６は、配線基板３の下面３ｂにアレイ状に配置されている。各ランド１６の隣または近くに開口部１７が形成されている。また、各ランド１６には半田ボール（ボール電極、突起電極、電極、外部端子、外部接続用端子）６が接続（形成）されている。このため、配線基板３の下面３ｂに複数の半田ボール６がアレイ状に配置されている。半田ボール６は、半導体装置１の外部端子（外部接続用端子）として機能することができる。このため、本実施の形態の半導体装置１は、配線基板３の下面３ｂの複数のランド１６上にそれぞれ形成された複数の外部接続用端子（ここでは半田ボール６）を有している。従って、半導体チップ２の複数の電極２ａは、複数のボンディングワイヤ４を介して配線基板３の複数の接続端子１５に電気的に接続され、更に配線基板３の導体層１２を介して配線基板３の複数のランド１６および複数のランド１６に接続された複数の半田ボール６に電気的に接続されている。また、半導体チップ２の電極２ａと電気的に接続していない半田ボール６は、放熱用に用いることもできる。   The plurality of lands 16 are arranged in an array on the lower surface 3 b of the wiring board 3. An opening 17 is formed next to or near each land 16. Also, solder balls (ball electrodes, protruding electrodes, electrodes, external terminals, external connection terminals) 6 are connected (formed) to each land 16. For this reason, a plurality of solder balls 6 are arranged in an array on the lower surface 3 b of the wiring board 3. The solder ball 6 can function as an external terminal (external connection terminal) of the semiconductor device 1. For this reason, the semiconductor device 1 of the present embodiment has a plurality of external connection terminals (here, solder balls 6) formed on the plurality of lands 16 on the lower surface 3 b of the wiring board 3. Accordingly, the plurality of electrodes 2 a of the semiconductor chip 2 are electrically connected to the plurality of connection terminals 15 of the wiring board 3 through the plurality of bonding wires 4, and further, the wiring board 3 through the conductor layer 12 of the wiring board 3. The plurality of lands 16 and the plurality of solder balls 6 connected to the plurality of lands 16 are electrically connected. Also, the solder balls 6 that are not electrically connected to the electrodes 2a of the semiconductor chip 2 can be used for heat dissipation.

配線基板３の上下両面にソルダレジスト層１４が形成されているが、配線基板３の上面３ａに形成されたソルダレジスト層１４は、接続端子１５を露出するための開口部１９ａを有している。ソルダレジスト層１４の開口部１９ａから露出する接続端子１５に、ボンディングワイヤ４が接続されている。接続端子１５へのボンディングワイヤ４の接続を容易または確実にするために、ソルダレジスト層１４の開口部１９ａから露出する接続端子１５の上面（ボンディングワイヤ４の接続面）には金めっき層（またはニッケルめっき層（下層側）と金めっき層（上層側）の積層膜）などが形成されている。配線基板３の下面３ｂに形成されたソルダレジスト層１４は、ランド１６を露出するための開口部１９ｂを有している。ソルダレジスト層１４の開口部１９ｂから露出するランド１６に、半田ボール６が接続されている。   Solder resist layers 14 are formed on the upper and lower surfaces of the wiring board 3. The solder resist layer 14 formed on the upper surface 3 a of the wiring board 3 has an opening 19 a for exposing the connection terminals 15. . The bonding wire 4 is connected to the connection terminal 15 exposed from the opening 19 a of the solder resist layer 14. In order to facilitate or ensure the connection of the bonding wire 4 to the connection terminal 15, the upper surface of the connection terminal 15 exposed from the opening 19 a of the solder resist layer 14 (the connection surface of the bonding wire 4) is a gold plating layer (or A nickel plating layer (lower layer side) and a gold plating layer (upper layer side) are formed. The solder resist layer 14 formed on the lower surface 3 b of the wiring board 3 has an opening 19 b for exposing the land 16. Solder balls 6 are connected to the lands 16 exposed from the openings 19b of the solder resist layer 14.

封止樹脂（封止樹脂部、封止部、封止体）５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂５を形成することもできる。封止樹脂５は、配線基板３の上面３ａ上に半導体チップ２およびボンディングワイヤ４を覆うように形成されている。すなわち、封止樹脂５は、配線基板３の上面３ａ上に形成され、半導体チップ２およびボンディングワイヤ４を封止する。封止樹脂５により、半導体チップ２およびボンディングワイヤ４が封止され、保護される。   The sealing resin (sealing resin portion, sealing portion, sealing body) 5 is made of, for example, a resin material such as a thermosetting resin material, and can include a filler. For example, the sealing resin 5 can be formed using an epoxy resin containing a filler. The sealing resin 5 is formed on the upper surface 3 a of the wiring substrate 3 so as to cover the semiconductor chip 2 and the bonding wires 4. That is, the sealing resin 5 is formed on the upper surface 3 a of the wiring substrate 3 and seals the semiconductor chip 2 and the bonding wires 4. The semiconductor chip 2 and the bonding wire 4 are sealed and protected by the sealing resin 5.

次に、本実施の形態の半導体装置の製造方法（製造工程）について説明する。   Next, a manufacturing method (manufacturing process) of the semiconductor device according to the present embodiment will be described.

図４は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。図５〜図１１は、本実施の形態の半導体装置の製造工程の説明図（断面図）である。なお、図５〜図１１には、同じ領域（２つの半導体装置領域３２ａに跨る領域）の各工程段階の断面が示され、図面を見易くするために、断面図であるがハッチングを省略している。   FIG. 4 is a manufacturing process flow chart showing the manufacturing process of the semiconductor device of the present embodiment. 5 to 11 are explanatory views (cross-sectional views) of the manufacturing process of the semiconductor device according to the present embodiment. 5 to 11 show cross sections of each process step in the same region (a region extending over the two semiconductor device regions 32a), and are cross-sectional views for easy understanding of the drawings, but hatching is omitted. Yes.

なお、本実施の形態では、複数の配線基板３（半導体装置領域３２ａ）がアレイ状に繋がって形成された多数個取りの配線基板（配線基板母体）３１を用いて個々の半導体装置１を製造する。この配線基板３１は、上記配線基板３の母体であり、配線基板３１を後述する切断工程で切断し、各半導体装置領域（基板領域、単位基板領域、デバイス領域）３２ａに分離したものが半導体装置１の配線基板３に対応する。配線基板３１は、そこから１つの半導体装置１が形成される領域である半導体装置領域３２ａがマトリクス状に複数配列した構成を有している。   In the present embodiment, individual semiconductor devices 1 are manufactured using a multi-piece wiring substrate (wiring substrate base) 31 formed by connecting a plurality of wiring substrates 3 (semiconductor device regions 32a) in an array. To do. The wiring board 31 is a base body of the wiring board 3. The semiconductor device is obtained by cutting the wiring board 31 in a cutting process to be described later and separating it into each semiconductor device region (substrate region, unit substrate region, device region) 32a. This corresponds to one wiring board 3. The wiring substrate 31 has a configuration in which a plurality of semiconductor device regions 32a from which one semiconductor device 1 is formed are arranged in a matrix.

まず、図５に示されるように、ガラスエポキシ系樹脂で構成された配線基板３１を準備する（ステップＳ１）。ステップＳ１では、そこからそれぞれ半導体装置１が製造される単位基板領域である半導体装置領域３２ａを複数の有する配線基板３１であって、上面３１ａ（第１主面）と、上面３１ａの反対側の下面３１ｂ（第２主面）とを有し、各半導体装置領域３２ａの上面３１ａに複数の接続端子１５を、各半導体装置領域３２ａの下面３１ｂに複数のランド１６を有する配線基板３１が準備される。   First, as shown in FIG. 5, a wiring board 31 made of glass epoxy resin is prepared (step S1). In step S1, the wiring substrate 31 includes a plurality of semiconductor device regions 32a, each of which is a unit substrate region from which the semiconductor device 1 is manufactured, and includes an upper surface 31a (first main surface) and an opposite side of the upper surface 31a. A wiring board 31 having a lower surface 31b (second main surface), a plurality of connection terminals 15 on the upper surface 31a of each semiconductor device region 32a, and a plurality of lands 16 on the lower surface 31b of each semiconductor device region 32a is prepared. The

ステップＳ１で配線基板３１を準備した後、ダイボンディング工程（配線基板３１の上面３１ａ上に半導体チップ２を搭載する工程）を行って、図６に示されるように、配線基板３１の上面３１ａの各半導体装置領域３２ａ上に、半導体チップ２を上記接着材８を介して搭載して接合（ダイボンディング、チップマウント）する（ステップＳ２）。接着材８としては、ペースト状の接着材やフィルム状の接着材などを用いることができる。   After preparing the wiring board 31 in step S1, a die bonding process (a process of mounting the semiconductor chip 2 on the upper surface 31a of the wiring board 31) is performed, and the upper surface 31a of the wiring board 31 is formed as shown in FIG. The semiconductor chip 2 is mounted on each semiconductor device region 32a through the adhesive 8 and bonded (die bonding, chip mounting) (step S2). As the adhesive 8, a paste adhesive, a film adhesive, or the like can be used.

次に、図７に示されるように、ワイヤボンディング工程を行って、半導体チップ２の各電極２ａ（第１電極）と、これに対応する配線基板３１に形成された接続端子１５（第２電極）とをボンディングワイヤ４を介して電気的に接続する（ステップＳ３）。すなわち、配線基板３１の上面３１ａの各半導体装置領域３２ａの複数の接続端子１５（第２電極）とその半導体装置領域３２ａ上に接合された半導体チップ２の複数の電極２ａ（第１電極）とを複数のボンディングワイヤ４を介して電気的に接続する。   Next, as shown in FIG. 7, a wire bonding step is performed to connect each electrode 2a (first electrode) of the semiconductor chip 2 and the connection terminal 15 (second electrode) formed on the wiring board 31 corresponding thereto. Are electrically connected to each other through the bonding wire 4 (step S3). That is, a plurality of connection terminals 15 (second electrodes) in each semiconductor device region 32a on the upper surface 31a of the wiring board 31 and a plurality of electrodes 2a (first electrodes) of the semiconductor chip 2 bonded on the semiconductor device region 32a. Are electrically connected via a plurality of bonding wires 4.

次に、図８に示されるように、モールド工程（樹脂封止工程、樹脂成形工程、例えばトランスファモールド工程）による樹脂封止を行って、配線基板３１の上面３１ａ上に半導体チップ２およびボンディングワイヤ４を覆うように封止樹脂（封止部、一括封止部）５ａを形成し、半導体チップ２およびボンディングワイヤ４を封止樹脂５ａによって封止する（ステップＳ４）。封止樹脂５ａは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂５ａを形成することができる。   Next, as shown in FIG. 8, resin sealing is performed by a molding process (resin sealing process, resin molding process, for example, transfer molding process), and the semiconductor chip 2 and bonding wires are formed on the upper surface 31 a of the wiring substrate 31. 4 is formed so as to cover 4 and the semiconductor chip 2 and the bonding wire 4 are sealed with the sealing resin 5a (step S4). The sealing resin 5a is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. For example, the sealing resin 5a can be formed using an epoxy resin containing a filler.

ステップＳ４のモールド工程では、図８に示されるように封止領域を半導体装置領域３２ａ毎に分割して半導体装置領域３２ａ毎に個別に封止樹脂５ａを形成する分割封止（個別封止）を行う。   In the molding step of step S4, as shown in FIG. 8, divided sealing (individual sealing) is performed in which the sealing region is divided into the semiconductor device regions 32a and the sealing resin 5a is individually formed in each semiconductor device region 32a. I do.

図８に示されるように、配線基板３１の上面３１ａの各半導体装置領域３２ａ上に、各半導体装置領域３２ａの半導体チップ２およびボンディングワイヤ４を覆うように、封止樹脂５ａを形成する。このため、封止樹脂５ａは、配線基板３１の上面３１ａの個々の半導体装置領域３２ａを覆うように各半導体装置領域３２ａに分割して形成される。このため、半導体装置領域３２ａ上には封止樹脂５ａが形成されるが、各半導体装置領域３２ａ間の切断領域（切断ライン、ダイシング領域、ダイシングライン、各半導体装置領域３２ａの境界部）３２ｂ上には封止樹脂５ａが形成されず、配線基板３１の切断領域３２ｂの上面は、封止樹脂５ａで覆われずに露出された状態となる。   As shown in FIG. 8, a sealing resin 5a is formed on each semiconductor device region 32a on the upper surface 31a of the wiring substrate 31 so as to cover the semiconductor chip 2 and the bonding wire 4 in each semiconductor device region 32a. For this reason, the sealing resin 5a is divided into each semiconductor device region 32a so as to cover the individual semiconductor device regions 32a on the upper surface 31a of the wiring substrate 31. For this reason, the sealing resin 5a is formed on the semiconductor device region 32a, but on the cutting regions (cutting lines, dicing regions, dicing lines, boundaries between the semiconductor device regions 32a) 32b between the semiconductor device regions 32a. In this case, the sealing resin 5a is not formed, and the upper surface of the cutting region 32b of the wiring substrate 31 is exposed without being covered with the sealing resin 5a.

本実施の形態は、分割封止の場合に適用した場合、すなわち、後述する切断工程において、配線基板のみ切断する場合において、効果的である。   This embodiment is effective when applied to the case of divided sealing, that is, when only the wiring board is cut in the cutting step described later.

配線基板３１および配線基板３１上の封止樹脂５ａ（封止樹脂５ａ内に封止された半導体チップ２およびボンディングワイヤ４も含む）により、封止体（組立体）４１が形成される。すなわち、多数個取りの配線基板３１上に封止樹脂５ａが形成された構造体を封止体４１と呼ぶ。   A sealing body (assembly) 41 is formed by the wiring substrate 31 and the sealing resin 5a on the wiring substrate 31 (including the semiconductor chip 2 and the bonding wire 4 sealed in the sealing resin 5a). That is, a structure in which the sealing resin 5 a is formed on the multi-piece wiring substrate 31 is referred to as a sealing body 41.

次に、図９に示されるように、配線基板３１の下面３１ｂのランド１６に半田ボール６を接続（接合、形成）する（ステップＳ５）。ステップＳ５の半田ボール６接続工程では、例えば、配線基板３１の下面３１ｂを上方に向け、配線基板３１の下面３１ｂの各半導体装置領域３２ａの複数のランド１６上にそれぞれ半田ボール６を配置（搭載）してフラックスなどで仮固定し、リフロー処理（半田リフロー処理、熱処理）を行って半田を溶融し、半田ボール６と配線基板３１の下面３１ｂのランド１６とを接合することができる。その後、必要に応じて洗浄工程を行い、半田ボール６の表面に付着したフラックスなどを取り除くこともできる。このようにして、半導体装置１の外部端子（外部接続用端子）としての半田ボール６が接合（形成）される。   Next, as shown in FIG. 9, the solder balls 6 are connected (bonded and formed) to the lands 16 on the lower surface 31b of the wiring board 31 (step S5). In the solder ball 6 connecting step in step S5, for example, the solder balls 6 are disposed (mounted) on the plurality of lands 16 of each semiconductor device region 32a of the lower surface 31b of the wiring board 31 with the lower surface 31b of the wiring board 31 facing upward. The solder balls 6 and the lands 16 on the lower surface 31b of the wiring board 31 can be joined together by temporarily fixing with a flux or the like, and performing reflow processing (solder reflow processing, heat treatment) to melt the solder. Thereafter, if necessary, a cleaning process can be performed to remove the flux and the like attached to the surface of the solder ball 6. In this way, the solder balls 6 as the external terminals (external connection terminals) of the semiconductor device 1 are joined (formed).

なお、本実施の形態では、半導体装置１の外部端子として半田ボール６を接合する場合について説明したが、これに限定されるものではなく、例えば半田ボール６の代わりに印刷法などによりランド１６上に半田を供給して半導体装置１の半田からなる外部端子（バンプ電極、半田バンプ）を形成することもできる。この場合、配線基板３１の下面の各半導体装置領域３２ａの複数のランド１６上にそれぞれ半田を供給してから、半田リフロー処理を行って、複数のランド１６上にそれぞれ半田からなる外部端子（バンプ電極、半田バンプ）を形成することができる。   In the present embodiment, the case where the solder ball 6 is joined as the external terminal of the semiconductor device 1 has been described. However, the present invention is not limited to this. External terminals (bump electrodes, solder bumps) made of solder of the semiconductor device 1 can also be formed by supplying solder to the semiconductor device 1. In this case, solder is supplied to the plurality of lands 16 of the respective semiconductor device regions 32a on the lower surface of the wiring substrate 31, and then solder reflow processing is performed, so that external terminals (bumps) made of solder are respectively formed on the plurality of lands 16. Electrodes, solder bumps) can be formed.

また、半導体装置１の外部端子（ここでは半田ボール６）の材質は、鉛含有半田や鉛を含有しない鉛フリー半田を用いることができ、また、めっきにより半導体装置１の外部端子（バンプ電極）を形成することもできる。   The material of the external terminal (here, solder ball 6) of the semiconductor device 1 can be lead-containing solder or lead-free solder that does not contain lead, and the external terminal (bump electrode) of the semiconductor device 1 by plating. Can also be formed.

このように、ステップＳ５では、配線基板３１の下面３１ｂの各半導体装置領域３２ａの複数のランド１６に、それぞれ外部接続用端子（ここでは半田ボール６）を形成する。   As described above, in step S5, the external connection terminals (here, the solder balls 6) are formed on the plurality of lands 16 of the respective semiconductor device regions 32a on the lower surface 31b of the wiring board 31.

次に、必要に応じて、マーキングを行って、封止樹脂５ａの上面（表面）５ｂに製品番号などのマークを付す（ステップＳ６）。ステップＳ６では、例えば、レーザによりマーキングを行うレーザマークを行うことができるが、インクによりマーキングを行うインクマークを行うこともできる。また、ステップＳ５の半田ボール６の接続工程とステップＳ６のマーキング工程の順番を入れ換え、ステップＳ６のマーキング工程を行った後に、ステップＳ５の半田ボール６の接続工程を行うこともできる。また、不要であれば、ステップＳ６のマーキング工程を省略することもできる。   Next, marking is performed as necessary, and a mark such as a product number is attached to the upper surface (front surface) 5b of the sealing resin 5a (step S6). In step S6, for example, a laser mark for marking with a laser can be performed, but an ink mark for marking with ink can also be performed. Alternatively, the solder ball 6 connecting step in step S5 may be performed after the order of the solder ball 6 connecting step in step S5 and the marking step in step S6 are interchanged and the marking step in step S6 is performed. Moreover, if unnecessary, the marking process of step S6 can also be skipped.

次に、図１０に示されるように、後述する切断用金型４２を用い、各半導体装置領域３２ａ間の切断領域３２ｂに沿って、封止体４１（配線基板３１）の切断（打抜き、パンチング、分割）を行う（ステップＳ７）。すなわち、ステップＳ７では、後述する切断用金型４２により、各半導体装置領域３２ａ間の切断領域３２ｂに沿って、封止体４１（配線基板３１）を打抜き加工（切断）するが、この際、パンチ４９に超音波振動を印加し、超音波振動を印加したパンチ４９により、封止体４１（配線基板３１）を打抜く（打抜き加工する）。なお、図１０は、ステップＳ４のモールド工程で上記図８のように分割封止を行った場合のステップ７の切断工程を示す説明図である。   Next, as shown in FIG. 10, the sealing body 41 (wiring substrate 31) is cut (punched and punched) along the cutting region 32b between the semiconductor device regions 32a using a cutting die 42 described later. , Division) (step S7). That is, in step S7, the sealing body 41 (wiring substrate 31) is punched (cut) along the cutting regions 32b between the semiconductor device regions 32a by a cutting die 42 described later. An ultrasonic vibration is applied to the punch 49, and the sealing body 41 (wiring substrate 31) is punched (punched) by the punch 49 to which the ultrasonic vibration is applied. In addition, FIG. 10 is explanatory drawing which shows the cutting process of step 7 at the time of performing division sealing like the said FIG. 8 at the molding process of step S4.

ステップＳ７の切断工程により、図１１に示されるように、封止体４１（配線基板３１または配線基板３１および封止樹脂５ａ）が切断領域３２ｂに沿って切断されて、それぞれの半導体装置領域３２ａ（ＣＳＰ領域）が個々の（個片化された）半導体装置１に切断分離（個片化）される。すなわち、封止体４１（配線基板３１または配線基板３１および封止樹脂５ａ）が各半導体装置領域３２ａに切断されて分割され、各半導体装置領域３２ａから半導体装置１が形成される。なお、図１１は、ステップＳ４のモールド工程で上記図８のように分割封止を行った場合に、ステップ７の切断工程により半導体装置１に個片化された状態を示す説明図である。   As shown in FIG. 11, the sealing body 41 (the wiring board 31 or the wiring board 31 and the sealing resin 5a) is cut along the cutting area 32b by the cutting process in step S7, and each semiconductor device area 32a is cut. The (CSP region) is cut and separated (divided) into individual (divided) semiconductor devices 1. That is, the sealing body 41 (the wiring board 31 or the wiring board 31 and the sealing resin 5a) is cut and divided into each semiconductor device region 32a, and the semiconductor device 1 is formed from each semiconductor device region 32a. FIG. 11 is an explanatory diagram showing a state in which the semiconductor device 1 is separated into pieces by the cutting process of step 7 when the division sealing is performed as shown in FIG. 8 in the molding process of step S4.

図１２および図１３は、ステップＳ４のモールド工程で上記図８のように分割封止を行った場合のステップＳ７の切断工程前およびステップＳ７の切断工程中の要部断面図であり、半導体装置領域３２ａ間のダイシング領域３２ｂの近傍領域の断面（部分拡大断面図）が示されている。図１２には、ステップＳ１〜Ｓ６を行った後、ステップＳ７の切断工程を行う前の状態が示され、図１３には、ステップＳ７の切断工程中にパンチ４９で封止体４１を打抜く様子が示されている。従って、図１３は、図１０の切断領域３２ｂの近傍領域の部分拡大図に対応する。   12 and 13 are cross-sectional views of main parts before the cutting process of step S7 and during the cutting process of step S7 when the divided sealing is performed as shown in FIG. 8 in the molding process of step S4. A cross section (partially enlarged cross-sectional view) of a region in the vicinity of the dicing region 32b between the regions 32a is shown. FIG. 12 shows a state after performing steps S1 to S6 and before performing the cutting process of step S7. FIG. 13 shows the sealing body 41 punched out by the punch 49 during the cutting process of step S7. The situation is shown. Therefore, FIG. 13 corresponds to a partially enlarged view of a region near the cutting region 32b of FIG.

ステップＳ４のモールド工程で上記図８のように分割封止を行った場合は、ステップ７では、図１２および図１３に示されるように、超音波振動を印加したパンチ４９により、切断領域３２ｂに沿って配線基板３１を打抜いて切断する。すなわち、分割封止を行った場合は、上記のように、ステップＳ４のモールド工程では、配線基板３１の上面３１ａの各半導体装置領域３２ａ上に封止樹脂５ａが形成され、配線基板３１のうち、ステップＳ７の切断工程で切断される領域（すなわち切断領域３２ｂ）上には、封止樹脂５ａが形成されない。このため、分割封止を行った場合は、配線基板３１の切断領域３２ｂ上には封止樹脂５ａが形成されないので、ステップＳ７では、封止樹脂５ａが形成されていない領域（切断領域３２ｂ）で配線基板３１を切断する（打抜く）ことになり、封止樹脂５ａは打抜かず、配線基板３１だけをパンチ４９により打抜く。   When split sealing is performed as shown in FIG. 8 in the molding step of step S4, in step 7, as shown in FIGS. 12 and 13, the cutting region 32b is applied to the cutting region 32b by the punch 49 to which ultrasonic vibration is applied. The wiring board 31 is punched and cut along. That is, when divided sealing is performed, as described above, the sealing resin 5a is formed on each semiconductor device region 32a on the upper surface 31a of the wiring substrate 31 in the molding process of step S4. The sealing resin 5a is not formed on the region (that is, the cutting region 32b) to be cut in the cutting step of Step S7. For this reason, when division sealing is performed, the sealing resin 5a is not formed on the cutting region 32b of the wiring substrate 31, and therefore, in step S7, the region where the sealing resin 5a is not formed (the cutting region 32b). Thus, the wiring substrate 31 is cut (punched), and the sealing resin 5 a is not punched, and only the wiring substrate 31 is punched by the punch 49.

従って、ステップＳ７では、超音波振動を印加したパンチ４９により、少なくとも配線基板３１を打抜く（切断する）。このため、ステップＳ７は、配線基板３１を切断する工程（あるいは配線基板３１を打抜く工程）とみなすことができる。   Therefore, in step S7, at least the wiring board 31 is punched (cut) by the punch 49 to which ultrasonic vibration is applied. For this reason, step S7 can be regarded as a process of cutting the wiring board 31 (or a process of punching out the wiring board 31).

このように、ステップＳ７で切断・個片化を行って、上記図１〜図３に示されるような半導体装置１を製造することができる。ステップＳ７の切断工程によって各半導体装置領域３２に切断され分離（分割）された配線基板３１が配線基板３に対応する。また、ステップＳ４のモールド工程で上記図８のように分割封止を行った場合は、各半導体装置領域３２ａ上に形成された封止樹脂５ａが、その半導体装置領域３２ａから製造された半導体装置１の封止樹脂５となる。   In this way, the semiconductor device 1 as shown in FIGS. 1 to 3 can be manufactured by cutting and dividing in step S7. The wiring board 31 cut and separated (divided) into the respective semiconductor device regions 32 by the cutting process of step S7 corresponds to the wiring board 3. Further, in the case where the division sealing is performed as shown in FIG. 8 in the molding process of step S4, the sealing resin 5a formed on each semiconductor device region 32a is a semiconductor device manufactured from the semiconductor device region 32a. 1 sealing resin 5.

次に、本実施の形態の半導体装置の製造工程のうち、上記ステップＳ７の切断工程について、より詳細に説明する。   Next, of the semiconductor device manufacturing process according to the present embodiment, the cutting process in step S7 will be described in more detail.

図１４は、ステップＳ７の切断工程で用いられる切断用金型４２の概念的な構造を示す説明図（要部断面図）である。図１５は、切断用金型４２による封止体４１の切断動作を説明するための説明図（断面図）である。   FIG. 14 is an explanatory view (main part cross-sectional view) showing a conceptual structure of the cutting die 42 used in the cutting step of Step S7. FIG. 15 is an explanatory diagram (cross-sectional view) for explaining the cutting operation of the sealing body 41 by the cutting die 42.

図１４に示されるように、切断用金型（打抜金型）４２は、台座（下金型、支持台）４３、天板（上金型）４４および支柱（ガイドポスト）４５を有し、台座４３の上方に天板４４が支柱４５によって同じ位置関係（平面位置）で上下動可能に支持されている。台座４３には、切断用ダイ（ダイ、切断ダイ、金型ダイ）４６が取り付けられて保持（固定）されている。天板４４と台座４３（切断用ダイ４６）との間にはパンチガイド（ストリッパ）４７が配置され、このパンチガイド４７は、天板４４に吊り下げられた状態で取り付けられており、パンチガイド４７と天板４４との間にはバネ（コイルバネ）４８が介在して作用している。また、天板４４にはパンチ（切断パンチ、切断用パンチ）４９が取り付けられている。切断用ダイ４６、パンチガイド４７およびパンチ４９は、パンチ４９が、パンチガイド４７のパンチ穴（開口部）４７ａを通って切断用ダイ４６のダイ穴（開口部、溝）４６ａ内に下降できるように位置決めされている。また、天板４４には、パンチ４９に接するように振動子（ホーン、超音波振動子）５１が取り付けられ、更に振動発信器５２が取り付けられている。   As shown in FIG. 14, the cutting die (punching die) 42 has a base (lower die, support stand) 43, a top plate (upper die) 44, and a column (guide post) 45. The top plate 44 is supported above the pedestal 43 so as to be movable up and down in the same positional relationship (planar position) by the support column 45. A cutting die (die, cutting die, mold die) 46 is attached to and held (fixed) on the base 43. A punch guide (stripper) 47 is disposed between the top plate 44 and the base 43 (cutting die 46). The punch guide 47 is attached to the top plate 44 while being suspended. A spring (coil spring) 48 is interposed between 47 and the top plate 44 to act. A punch (cutting punch, cutting punch) 49 is attached to the top plate 44. The cutting die 46, the punch guide 47 and the punch 49 can be lowered into the die hole (opening, groove) 46a of the cutting die 46 through the punch hole (opening) 47a of the punch guide 47. Is positioned. Further, a vibrator (horn, ultrasonic vibrator) 51 is attached to the top plate 44 so as to be in contact with the punch 49, and a vibration transmitter 52 is further attached.

ステップＳ７において切断用金型４２によって封止体４１を切断するには、まず、台座４３上（切断用ダイ４６上）に封止体４１を配置してから、台座４３に対して天板４４を下降させる。これにより、図１５に示されるように、切断用ダイ４６とパンチガイド４７により封止体４１を上下から挟み、パンチ４９をパンチガイド４７のパンチ穴４７ａを通って切断用ダイ４６のダイ穴４６ａ内に下降させることで、封止体４１をパンチ４９で打抜く（打抜き加工する）ことができ、それによって、封止体４１が切断される。封止体４１においてパンチ４９が打抜く位置は、配線基板３１の切断領域３２ｂである。   In order to cut the sealing body 41 with the cutting die 42 in step S 7, first, the sealing body 41 is arranged on the pedestal 43 (on the cutting die 46), and then the top plate 44 with respect to the pedestal 43. Is lowered. As a result, as shown in FIG. 15, the sealing body 41 is sandwiched from above and below by the cutting die 46 and the punch guide 47, and the punch 49 passes through the punch hole 47 a of the punch guide 47 and the die hole 46 a of the cutting die 46. By lowering inward, the sealing body 41 can be punched (punched) by the punch 49, and the sealing body 41 is thereby cut. The position where the punch 49 is punched in the sealing body 41 is a cutting region 32 b of the wiring substrate 31.

本実施の形態では、ステップＳ７の切断工程においては、パンチ４９に超音波振動を印加しながら、超音波振動が印加されたパンチ４９により封止体４１を打抜いて切断する。   In the present embodiment, in the cutting process of step S7, while applying ultrasonic vibration to the punch 49, the sealing body 41 is punched and cut by the punch 49 to which ultrasonic vibration is applied.

図１６は、切断用金型４２のうち、パンチ４９、振動子５１および振動発信器５２を示す斜視図であり、パンチ４９、振動子５１および振動発信器５２以外の構成要素は図示を省略してある。また、図１７は、パンチ４９を示す斜視図である。   FIG. 16 is a perspective view showing the punch 49, the vibrator 51, and the vibration transmitter 52 in the cutting die 42. The components other than the punch 49, the vibrator 51, and the vibration transmitter 52 are not shown. It is. FIG. 17 is a perspective view showing the punch 49.

振動発信器５２は、振動子５１に電気信号を供給して振動子５１に超音波振動を発生させるものである。振動子５１は、例えば圧電素子などであり、発生すべき超音波振動数に応じた固有振動数を有しており、この固有振動数に応じた形状や材質で構成されている。振動子５１は、例えばパンチ４９の上部に接触するように配置されており、振動発信器５２によって振動子５１に超音波振動を発生させ、振動子５１の振動をパンチ４９に伝達（伝導、供給）させて、パンチ４９を超音波振動させ、パンチ４９を微振動させることができる。また、図１６には、３つのパンチ４９が振動子５１に接するように設けられているが、切断用金型４２におけるパンチ４９の数は、３つに限定されるものではなく、必要に応じて変更可能である。また、パンチ４９の形状も、図１７の形状に限定されるものではなく、必要に応じて変更可能である。また、図１７に示されるパンチ４９の先端部（打抜き時に被加工物に接する部分）４９ａにテーパを設けるなどして、パンチ４９の先端部４９ａを尖らせることもでき、これにより、パンチ４９による封止体４１の打抜きを、より容易にすることができる。   The vibration transmitter 52 supplies an electric signal to the vibrator 51 to cause the vibrator 51 to generate ultrasonic vibration. The vibrator 51 is, for example, a piezoelectric element, and has a natural frequency corresponding to the ultrasonic frequency to be generated, and is configured with a shape and material corresponding to the natural frequency. For example, the vibrator 51 is disposed so as to be in contact with the upper portion of the punch 49, and an ultrasonic vibration is generated in the vibrator 51 by the vibration transmitter 52, and the vibration of the vibrator 51 is transmitted (conducted and supplied) to the punch 49. ), The punch 49 can be vibrated ultrasonically, and the punch 49 can be finely vibrated. In FIG. 16, three punches 49 are provided so as to come into contact with the vibrator 51. However, the number of punches 49 in the cutting die 42 is not limited to three. Can be changed. Further, the shape of the punch 49 is not limited to the shape of FIG. 17 and can be changed as necessary. In addition, the tip 49a of the punch 49 can be sharpened by providing a taper at the tip 49a (the portion that contacts the workpiece when punching) shown in FIG. Punching of the sealing body 41 can be made easier.

図１８は、超音波振動を印加したパンチ４９による被加工物５３の切断メカニズムを説明するための説明図（要部断面図）であり、図１９は、図１８の領域５４の部分拡大図である。なお、被加工物５３は、上記封止体４１または配線基板３１に対応する。また、図１８および図１９は、図面を見易くするために、断面図であるがハッチングを省略してある。また図１９では、パンチ４９と被加工物５３における超音波振動を波線で模式的に示してある。   18 is an explanatory view (main part sectional view) for explaining a cutting mechanism of the workpiece 53 by the punch 49 to which ultrasonic vibration is applied, and FIG. 19 is a partially enlarged view of a region 54 in FIG. is there. The workpiece 53 corresponds to the sealing body 41 or the wiring substrate 31. 18 and 19 are cross-sectional views, but hatching is omitted for easy understanding of the drawings. Further, in FIG. 19, ultrasonic vibrations in the punch 49 and the workpiece 53 are schematically shown by wavy lines.

パンチ４９に超音波振動を印加することで、パンチ４９に上下方向（図１６〜図１８に示される方向５５ａに対応）または横方向（例えば図１７に示される方向５５ｂに対応）の微振動が発生する。このため、ステップＳ７の切断工程において、超音波振動が印加されたパンチ４９の先端（刃先端面）が図１８および図１９に示されるように被加工物５３（封止体４１）に押し付けられた際に、超音波振動によるパンチ４９の先端の微振動により、被加工物５３の被加工部５３ａ（パンチ４９が打抜く部分、ここでは切断領域３２ｂに対応）に微小歪が発生して局所的に疲労破壊が生じ、超音波振動が疲労破壊を加速させる。これにより、切断負荷が小さくかつ被加工部５３ａ（すなわち切断領域３２ｂ）以外の領域でのダメージが少ない状態で、被加工物５３の被加工部５３ａ（すなわち封止体４１の切断領域３２ｂ）をパンチ４９によって的確に打抜いて切断することができる。このため、被加工物５３が打抜き加工しにくいものであったとしても、超音波振動を印加したパンチ４９を用いることで、被加工物５３の被加工部５３ａ（すなわち封止体４１の切断領域３２ｂ）を的確に打抜いて切断することができる。また、超音波振動を印加したパンチ４９により被加工物５３（封止体４１）を打抜くと、切断負荷が小さいことから、打抜き（切断）に伴うクラックやバリの発生を抑制または防止でき、それによって、切断により個片化された半導体装置１におけるクラックやバリを抑制または防止できる。従って、半導体装置の製造歩留まりを向上することができる。このため、半導体装置の製造コストを低減することができる。   By applying ultrasonic vibration to the punch 49, fine vibrations in the vertical direction (corresponding to the direction 55a shown in FIGS. 16 to 18) or the lateral direction (for example corresponding to the direction 55b shown in FIG. 17) are applied to the punch 49. appear. For this reason, in the cutting process of step S7, the tip (blade tip surface) of the punch 49 to which ultrasonic vibration is applied is pressed against the workpiece 53 (sealing body 41) as shown in FIGS. At this time, the micro-vibration of the tip of the punch 49 due to the ultrasonic vibration causes a small distortion in the processed portion 53a of the workpiece 53 (corresponding to the portion where the punch 49 is punched, here corresponding to the cutting region 32b), causing local distortion. Fatigue failure occurs, and ultrasonic vibration accelerates fatigue failure. As a result, the processed portion 53a of the workpiece 53 (that is, the cutting region 32b of the sealing body 41) is reduced in a state where the cutting load is small and the damage in the region other than the processed portion 53a (that is, the cutting region 32b) is small. The punch 49 can be accurately punched and cut. For this reason, even if the workpiece 53 is difficult to punch, by using the punch 49 to which ultrasonic vibration is applied, the workpiece 53a of the workpiece 53 (that is, the cutting region of the sealing body 41). 32b) can be accurately punched and cut. In addition, when the workpiece 53 (sealing body 41) is punched by the punch 49 to which ultrasonic vibration is applied, since the cutting load is small, the generation of cracks and burrs associated with punching (cutting) can be suppressed or prevented. Thereby, cracks and burrs in the semiconductor device 1 separated by cutting can be suppressed or prevented. Therefore, the manufacturing yield of the semiconductor device can be improved. For this reason, the manufacturing cost of the semiconductor device can be reduced.

また、パンチ４９に印加する超音波振動の振動方向は、例えば、パンチ４９の上下方向（配線基板３１を切断する際のパンチ４９の進行方向に平行な方向、すなわち図１６〜図１８の方向５５ａ）またはパンチ４９の横方向（配線基板３１を切断する際のパンチ４９の進行方向に垂直な方向、例えば図１７の方向５５ｂ）などとすることができる。パンチ４９に印加する超音波振動の振動方向を、パンチ４９の上下方向とする場合は、パンチ４９の上部に振動子５１を配置すればよく、パンチ４９に印加する超音波振動の振動方向を、パンチ４９の横方向とする場合は、パンチ４９の横に振動子５１を配置すればよい。また、振動子５１をパンチ４９の上部と横に配置するなどして、パンチ４９に対して、上下方向および横方向の両方の超音波振動を印加することもできる。   Moreover, the vibration direction of the ultrasonic vibration applied to the punch 49 is, for example, the vertical direction of the punch 49 (a direction parallel to the advancing direction of the punch 49 when cutting the wiring substrate 31, that is, the direction 55a in FIGS. ) Or the lateral direction of the punch 49 (a direction perpendicular to the advancing direction of the punch 49 when the wiring substrate 31 is cut, for example, the direction 55b in FIG. 17). When the vibration direction of the ultrasonic vibration applied to the punch 49 is the vertical direction of the punch 49, the vibrator 51 may be disposed above the punch 49, and the vibration direction of the ultrasonic vibration applied to the punch 49 is In the case where the punch 49 is in the lateral direction, the vibrator 51 may be disposed beside the punch 49. Further, ultrasonic vibrations in both the vertical direction and the horizontal direction can be applied to the punch 49 by arranging the vibrator 51 on the upper side and the side of the punch 49.

但し、ステップＳ７においては、パンチ４９の上下方向（すなわちステップＳ７で配線基板３１（封止体４１）を打抜く際のパンチ４９の進行方向に平行な方向）の超音波振動をパンチ４９に対して印加しながらパンチ４９で被加工物５３（封止体４１、配線基板３１）を打抜くことが、より好ましい。これにより、被加工物５３（配線基板３１）の被加工部５３ａ（切断領域３２ｂ）においてパンチ４９の進行方向に平行な方向に微小歪が発生しやすくなるので、パンチ４９により被加工物５３（封止体４１）をより的確に打抜いて切断することが可能になる。   However, in step S 7, ultrasonic vibrations in the vertical direction of the punch 49 (that is, the direction parallel to the advancing direction of the punch 49 when the wiring substrate 31 (sealing body 41) is punched in step S 7) are applied to the punch 49. It is more preferable to punch out the workpiece 53 (sealing body 41, wiring board 31) with the punch 49 while applying. As a result, minute distortion is likely to occur in a direction parallel to the advancing direction of the punch 49 in the processed portion 53a (cutting region 32b) of the processed object 53 (wiring board 31). It becomes possible to punch and cut the sealing body 41) more accurately.

また、ステップＳ７の切断工程において、パンチ４９に印加する超音波振動の振動数は、例えば２０〜２００ｋＨｚを例示できる。これにより、パンチ４９により被加工物５３（封止体４１）を的確に打抜いて切断することができる。   Moreover, in the cutting process of step S7, the frequency of the ultrasonic vibration applied to the punch 49 can be 20 to 200 kHz, for example. Thereby, the workpiece 53 (sealing body 41) can be accurately punched and cut by the punch 49.

また、ステップＳ７の切断工程において、パンチ４９だけでなく、切断用ダイ４６にも超音波振動を印加し、超音波振動を印加したパンチ４９と、超音波振動を印加した切断用ダイ４６とにより、封止体４１を打抜くこともできる。この場合、台座４３において、切断用ダイ４６に接する位置に振動子（切断用ダイ４６に超音波振動を供給する振動子）を設け、更にこの振動子に超音波振動を発生させる振動発信器を設ければよい。   Further, in the cutting process of step S7, ultrasonic vibration is applied not only to the punch 49 but also to the cutting die 46, and the punch 49 to which the ultrasonic vibration is applied and the cutting die 46 to which the ultrasonic vibration is applied. The sealing body 41 can be punched out. In this case, in the pedestal 43, a vibrator (vibrator that supplies ultrasonic vibration to the cutting die 46) is provided at a position in contact with the cutting die 46, and a vibration transmitter that generates ultrasonic vibration in the vibrator is provided. What is necessary is just to provide.

また、ステップＳ７の切断工程において、パンチ４９に超音波振動を印加せず、切断用ダイ４６に超音波振動を印加して、超音波振動を印加しないパンチ４９と、超音波振動を印加した切断用ダイ４６とにより、封止体４１を打抜くこともでき、この場合も、パンチ４９および切断用ダイ４６の両者に超音波振動を印加しない場合に比べると、打抜き加工時の切断負荷を低減することができ、打ち抜きに伴うクラックやバリを抑制できる。従って、ステップＳ７において、切断用金型４２の切断用ダイ４６に封止体４１（配線基板３１）を配置してパンチ４９で打抜くことにより封止体４１（配線基板３１）を切断するに際して、切断用ダイ４６またはパンチ４９に超音波振動を印加しながら、封止体４１（配線基板３１）の打抜きを行うことができ、それにより、打抜き加工時の切断負荷を低減することができ、クラックやバリを抑制できる。   Further, in the cutting step of step S7, the ultrasonic vibration is not applied to the punch 49, the ultrasonic vibration is applied to the cutting die 46, and the punch 49 to which the ultrasonic vibration is not applied and the cutting to which the ultrasonic vibration is applied. The sealing body 41 can also be punched by the die for use 46, and in this case as well, the cutting load during punching is reduced compared to the case where no ultrasonic vibration is applied to both the punch 49 and the cutting die 46. It is possible to suppress cracks and burrs associated with punching. Accordingly, when the sealing body 41 (wiring board 31) is cut by placing the sealing body 41 (wiring board 31) on the cutting die 46 of the cutting die 42 and punching with the punch 49 in step S7. The sealing body 41 (wiring substrate 31) can be punched while applying ultrasonic vibration to the cutting die 46 or punch 49, thereby reducing the cutting load during punching, Cracks and burrs can be suppressed.

但し、打抜き加工時の切断負荷を低減するには、切断用ダイ４６よりもパンチ４９に超音波振動を印加することが、より有効である。このため、ステップＳ７の切断工程においては、少なくともパンチ４９に超音波振動を印加し、超音波振動を印加したパンチ４９により封止体４１を打抜き加工することが好ましい。すなわち、ステップＳ７では、パンチ４９に超音波振動を印加しながら、封止体４１（配線基板３１）の打抜きを行うことが好ましい。これにより、被加工物５３（封止体４１）において、超音波振動に起因した微小歪が、パンチ４９の進行方向に沿って発生しやすくなるので、打抜き加工時の切断負荷をより的確に減少させることができ、打抜き加工に伴うクラックやバリの発生をより的確に防止できるようになる。   However, it is more effective to apply ultrasonic vibration to the punch 49 than to the cutting die 46 in order to reduce the cutting load during the punching process. For this reason, in the cutting process of step S7, it is preferable to apply ultrasonic vibration to at least the punch 49 and punch the sealing body 41 with the punch 49 to which ultrasonic vibration is applied. That is, in step S7, it is preferable to punch the sealing body 41 (wiring substrate 31) while applying ultrasonic vibration to the punch 49. As a result, in the workpiece 53 (sealing body 41), minute distortion caused by ultrasonic vibration is likely to occur along the traveling direction of the punch 49, so that the cutting load during the punching process can be more accurately reduced. Thus, the generation of cracks and burrs associated with the punching process can be prevented more accurately.

また、上記図８のようにステップＳ４のモールド工程で分割封止を行った場合には、ステップ７の切断工程では、上記図１０および図１３に示されるように、超音波振動を印加したパンチ４９によって、切断領域３２ｂに沿って配線基板３１を切断する。この場合、封止樹脂５ａが形成されていない領域（切断領域３２ｂ）で配線基板３１を打抜くことになるので、封止樹脂５ａは打抜かず、パンチ４９により打抜くのは薄い配線基板３１だけとなり、配線基板３１が、パンチ４９によって打抜き加工される上記被加工物５３に対応することになる。従って、図１０および図１３の場合は、パンチ４９によって打抜き加工される被加工物５３の厚み（図１０の場合は配線基板３１のみの厚みに対応する）が、封止樹脂５ａと同時に切断する場合よりも薄くなる。   In addition, when division sealing is performed in the molding process in step S4 as shown in FIG. 8, the cutting process in step 7 is performed with a punch to which ultrasonic vibration is applied as shown in FIGS. By 49, the wiring board 31 is cut along the cutting region 32b. In this case, since the wiring substrate 31 is punched in the region where the sealing resin 5a is not formed (cutting region 32b), the sealing resin 5a is not punched and the thin wiring substrate 31 is punched by the punch 49. Thus, the wiring board 31 corresponds to the workpiece 53 that is punched by the punch 49. Accordingly, in the case of FIGS. 10 and 13, the thickness of the workpiece 53 punched by the punch 49 (corresponding to the thickness of only the wiring substrate 31 in the case of FIG. 10) is cut simultaneously with the sealing resin 5a. Thinner than the case.

打抜き加工は、打抜き対象の被加工物５３の厚みがある程度厚い方が行い易く、被加工物５３の厚みが薄い場合には、打抜き加工の際に、被加工物５３にクラックが発生しやすくなったり、あるいは被加工物５３が切断用ダイ４６のダイ穴４６ａで折れ曲がって上手く打抜き加工できなくなったりする可能性がある。このため、上記図１０および図１３のように封止樹脂５ａは打抜かず、配線基板３１だけをパンチ４９で打抜く場合（図８のようにステップＳ４のモールド工程で分割封止を行った場合）は、パンチ４９に超音波を印加していないと、打抜き加工する被加工物５３の厚みが薄いことから、パンチ４９による打抜きの際に、配線基板３１にクラックが発生しやすくなったり、あるいは配線基板３１を上手く打抜き加工できない可能性がある。   Punching is easier when the workpiece 53 to be punched is thicker to some extent, and when the workpiece 53 is thin, cracks are likely to occur in the workpiece 53 during punching. Or the workpiece 53 may be bent at the die hole 46a of the cutting die 46, and the punching process may not be performed successfully. For this reason, when the sealing resin 5a is not punched as shown in FIGS. 10 and 13 and only the wiring substrate 31 is punched with the punch 49 (as shown in FIG. 8, division sealing is performed in the molding step of step S4). In this case, if the ultrasonic wave is not applied to the punch 49, the workpiece 53 to be punched has a small thickness, and therefore, when the punch 49 is punched, the wiring board 31 is likely to crack. Alternatively, there is a possibility that the wiring board 31 cannot be punched well.

それに対して、本実施の形態では、超音波振動を印加したパンチ４９によって打抜き加工を行うので、図１０および図１３のように封止樹脂５ａは打抜かず、配線基板３１だけをパンチ４９で打抜く場合でも、上記のように超音波振動による疲労破壊の作用などにより、配線基板３１でのクラックの発生を防止しながら配線基板３１を切断（打抜き加工）でき、また、配線基板３１を上手く（的確に）打抜き加工することができる。これにより、半導体装置１の製造歩留まりを向上することができる。このため、半導体装置１の製造コストを低減することができる。   In contrast, in this embodiment, since punching is performed by the punch 49 to which ultrasonic vibration is applied, the sealing resin 5a is not punched as shown in FIGS. Even in the case of punching, the wiring board 31 can be cut (punching) while preventing the generation of cracks in the wiring board 31 by the action of fatigue destruction by ultrasonic vibration as described above. It can be punched (exactly). Thereby, the manufacturing yield of the semiconductor device 1 can be improved. For this reason, the manufacturing cost of the semiconductor device 1 can be reduced.

従って、図１０および図１３のように封止樹脂５ａは打抜かずに配線基板３１をパンチ４９で打抜く場合は、超音波振動の印加がないと、打抜き加工自体が困難となりやすい。このため、配線基板３１および封止樹脂５ａを打抜き加工する場合よりも、図１０および図１３のように封止樹脂５ａは打抜かずに配線基板３１をパンチ４９で打抜く場合の方が、本実施の形態を適用し、パンチ４９に超音波振動を印加する効果は大きい。   Accordingly, when the wiring substrate 31 is punched with the punch 49 without punching the sealing resin 5a as shown in FIGS. 10 and 13, the punching process itself is likely to be difficult without application of ultrasonic vibration. For this reason, in the case of punching the wiring substrate 31 with the punch 49 without punching the sealing resin 5a as shown in FIGS. 10 and 13, rather than punching the wiring substrate 31 and the sealing resin 5a, Applying this embodiment, the effect of applying ultrasonic vibration to the punch 49 is great.

また、上記図１０および図１３のように封止樹脂５ａは打抜かずに配線基板３１をパンチ４９で打抜く場合には、配線基板３１が硬いと、配線基板３１にクラックが発生しやすくなる。このため、配線基板３１がガラスエポキシ樹脂基板のような硬い配線基板の場合には、超音波振動を印加したパンチ４９によって打抜きを行うことにより、配線基板３１のクラックの発生を防止できる。   Further, when the wiring substrate 31 is punched with the punch 49 without punching the sealing resin 5a as shown in FIGS. 10 and 13, if the wiring substrate 31 is hard, cracks are likely to occur in the wiring substrate 31. . For this reason, when the wiring substrate 31 is a hard wiring substrate such as a glass epoxy resin substrate, the occurrence of cracks in the wiring substrate 31 can be prevented by punching with the punch 49 to which ultrasonic vibration is applied.

また、上記図１０および図１３のように封止樹脂５ａは打抜かずに配線基板３１をパンチ４９で打抜く場合には、配線基板３１が軟らかいと、配線基板３１が切断用ダイ４６のダイ穴４６ａで折れ曲がって上手く打抜き加工できなくなり、金型による打抜き加工自体が困難になりやすい。このため、配線基板３１がフレキシブル配線基板（テープ基板）、特にポリイミド（ポリイミド層）を主層（基材層１１）とするフレキシブル配線基板（テープ基板）のような軟らかい配線基板の場合には、超音波振動を印加したパンチ４９によって打抜き加工を行うことにより、配線基板（超音波印加しない場合には上手く打抜き加工できなかった配線基板）を的確に打抜き加工できるようになる。   10 and 13, when the wiring substrate 31 is punched with the punch 49 without punching the sealing resin 5a, if the wiring substrate 31 is soft, the wiring substrate 31 is the die of the cutting die 46. The hole 46a is bent and cannot be punched well, and the punching process with a mold tends to be difficult. Therefore, when the wiring board 31 is a flexible wiring board (tape substrate), in particular, a flexible wiring board such as a flexible wiring board (tape substrate) having a main layer (base material layer 11) of polyimide (polyimide layer), By performing punching with the punch 49 to which ultrasonic vibration is applied, the wiring board (wiring board that could not be punched successfully without application of ultrasonic waves) can be punched accurately.

このように、超音波振動を印加しない場合には上手く打抜き加工できなかった軟らかい配線基板（フレキシブル配線基板）を、超音波振動を印加したパンチ４９によって打抜き加工することにより、的確に打抜き加工できるようになる。このため、配線基板３１がフレキシブル配線基板（テープ基板）の場合、特にポリイミドを主層（基材層１１）とするフレキシブル配線基板（テープ基板）のような軟らかい配線基板の場合に本実施の形態を適用し、パンチ４９に超音波振動を印加する効果は、極めて大きい。   In this way, a soft wiring board (flexible wiring board) that could not be punched successfully without applying ultrasonic vibration can be punched accurately by punching with the punch 49 applied with ultrasonic vibration. become. Therefore, in the case where the wiring substrate 31 is a flexible wiring substrate (tape substrate), particularly in the case of a soft wiring substrate such as a flexible wiring substrate (tape substrate) having polyimide as a main layer (base material layer 11), the present embodiment The effect of applying ultrasonic vibration to the punch 49 is extremely great.

また、配線基板３１に外部端子（ここでは半田ボール６）を形成していない場合（例えばＬＧＡ（Land Grid Array）形態の半導体装置を製造する場合）には、配線基板３１に半田ボール６などの外部端子が形成されていないので、切断用ダイ４６の上面に配線基板３１の下面３１ｂのほぼ全体を接触させることができ、配線基板３１が安定した状態でパンチ４９により配線基板３１を打抜き加工することができる。それに対して、図９〜図１０などのように配線基板３１に半田ボール６などの外部端子を形成している場合、半田ボール６があるので配線基板３１の下面３１ｂ全体を切断用ダイ４６の上面に接触察せることができず、図１５のように配線基板３１の安定性が低い状態（配線基板３１が浮いた状態）でパンチ４９により配線基板３１を打抜き加工する必要がある。このため、本実施の形態とは異なり、超音波振動を印加しない場合には、配線基板３１に半田ボール６などの外部端子が形成されていない場合よりも、配線基板３１に半田ボール６などの外部端子が形成されている場合の方が、配線基板３１の打抜き加工が困難となり易い。   Further, when external terminals (here, solder balls 6) are not formed on the wiring board 31 (for example, when manufacturing a semiconductor device of LGA (Land Grid Array) type), solder balls 6 or the like are provided on the wiring board 31. Since the external terminals are not formed, almost the entire lower surface 31b of the wiring substrate 31 can be brought into contact with the upper surface of the cutting die 46, and the wiring substrate 31 is punched by the punch 49 while the wiring substrate 31 is stable. be able to. On the other hand, when external terminals such as solder balls 6 are formed on the wiring board 31 as shown in FIGS. 9 to 10, the entire lower surface 31 b of the wiring board 31 is removed from the cutting die 46 by the presence of the solder balls 6. It is necessary to punch the wiring board 31 with the punch 49 in a state where the upper surface cannot be touched and the stability of the wiring board 31 is low (the wiring board 31 is floating) as shown in FIG. For this reason, unlike this embodiment, when ultrasonic vibration is not applied, the solder balls 6 and the like are formed on the wiring board 31 as compared to the case where the external terminals such as the solder balls 6 are not formed on the wiring board 31. When the external terminals are formed, it is more difficult to punch the wiring board 31.

このため、本実施の形態は、配線基板３１に半田ボール６などの外部端子が形成されていない場合と、配線基板３１に半田ボール６などの外部端子が形成されている場合のいずれにも適用できるが、図９〜図１０などのように配線基板３１に半田ボール６などの外部端子が形成されている場合の方が、本実施の形態を適用し、パンチ４９に超音波振動を印加する効果は大きい。配線基板３１に半田ボール６などの外部端子を形成したことで図１５のように配線基板３１（封止体４１）の安定性が低い状態（配線基板３１が浮いた状態）で打抜き加工する場合であっても、本実施の形態のようにパンチ４９に超音波振動を印加することにより、的確に打抜き加工できるようになる。   For this reason, the present embodiment is applied to both the case where the external terminals such as the solder balls 6 are not formed on the wiring board 31 and the case where the external terminals such as the solder balls 6 are formed on the wiring board 31. However, the present embodiment is applied and ultrasonic vibration is applied to the punch 49 when the external terminals such as the solder balls 6 are formed on the wiring board 31 as shown in FIGS. The effect is great. When external terminals such as solder balls 6 are formed on the wiring board 31, and punching is performed in a state where the stability of the wiring board 31 (sealing body 41) is low (the wiring board 31 is floating) as shown in FIG. Even so, by applying ultrasonic vibration to the punch 49 as in the present embodiment, the punching can be accurately performed.

また、本実施の形態では、ステップＳ７の切断工程を切断用金型による打抜き加工により行うので、回転するダイシングブレードにより配線基板を切断する場合に必要なパッケージ固定テープまたは固定用治具を用いなくて済み、また、パッケージ固定テープまたは固定用治具による固定工程が不要となる。このため、ダイシングブレードを用いる場合に比べて、切断加工プロセスの工程数が少なくてすみ、必要な人手も少なくてすむ。従って、切断工程に要する費用を低減することができる。   In this embodiment, since the cutting process in step S7 is performed by punching with a cutting die, a package fixing tape or a fixing jig required for cutting a wiring board with a rotating dicing blade is not used. In addition, a fixing process using a package fixing tape or a fixing jig is not necessary. For this reason, compared with the case where a dicing blade is used, the number of steps of the cutting process can be reduced, and less manpower is required. Therefore, the cost required for the cutting process can be reduced.

また、本実施の形態では、ステップＳ７の切断工程を切断用金型による打抜き加工により行うので、切断加工に要する時間を短縮することができる。例えば、回転するダイシングブレードによるダイシングを行う場合に比べて、切断用金型による打抜き加工を行う本実施の形態は、切断工程全体の時間を１／５程度に短縮することができる。このため、半導体装置の製造時間を短縮でき、半導体装置のスループットを向上することができる。従って、半導体装置の製造コストを低減することができる。   Further, in the present embodiment, the time required for the cutting process can be shortened because the cutting process of step S7 is performed by a punching process using a cutting die. For example, as compared with the case where dicing is performed with a rotating dicing blade, the present embodiment in which the punching process is performed with a cutting die can reduce the entire cutting process time to about 1/5. For this reason, the manufacturing time of the semiconductor device can be shortened, and the throughput of the semiconductor device can be improved. Therefore, the manufacturing cost of the semiconductor device can be reduced.

（実施の形態２）
図２０は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。図２１〜図２８は、本実施の形態の半導体装置の製造工程の説明図（断面図）である。 (Embodiment 2)
FIG. 20 is a manufacturing process flow chart showing the manufacturing process of the semiconductor device of the present embodiment. 21 to 28 are explanatory views (sectional views) of the manufacturing process of the semiconductor device of the present embodiment.

まず、図２１に示されるように、配線基板としてフレキシブル配線基板（配線基板、テープ基板、ＴＡＢ基板、ＴＣＰ基板、）６１を準備する（ステップＳ１１）。フレキシブル配線基板６１は、例えばポリイミド樹脂などからなる絶縁性の基材層６２と、基材層６２の上面（主面）６２ａ上に接着材（図示せず）などを介して貼り付けられた銅箔などからなる配線（導体パターン）６３とを有している。従って、フレキシブル配線基板６１は、例えばポリイミドを主層（基材層６２）とするフレキシブル配線基板である。   First, as shown in FIG. 21, a flexible wiring board (wiring board, tape board, TAB board, TCP board) 61 is prepared as a wiring board (step S11). The flexible wiring board 61 is made of, for example, an insulating base layer 62 made of polyimide resin and the like, and copper bonded to the upper surface (main surface) 62a of the base layer 62 via an adhesive (not shown). And a wiring (conductor pattern) 63 made of foil or the like. Therefore, the flexible wiring board 61 is a flexible wiring board having, for example, polyimide as a main layer (base material layer 62).

フレキシブル配線基板６１において、基材層６２には、開口部６４，６５が設けられており、各配線６３の一方の端部であるリード部６３ａが、基材層６２の開口部６４から、開口部６４の内側に向かって突出して露出し、各配線６３の他方の端部であるランド部６３ｂが、基材層６２の開口部６５から露出されている。すなわち、基材層６２の複数の開口部６５は、それぞれ、配線６３のランド部６３ｂに平面的に重なる位置に形成されており、基材層６２の下面（上面６２ａとは反対側の主面）６２ｂからみると、基材層６２の各開口部６５から配線６３の各ランド部６３ｂが露出されている。各リード部６３ａと各ランド部６３ｂとは、基材層６２の上面６２ａに形成された配線６３の配線部を介して電気的に接続されている。   In the flexible wiring board 61, openings 64 and 65 are provided in the base material layer 62, and a lead part 63 a that is one end of each wiring 63 opens from the opening 64 of the base material layer 62. The land 63 b that is the other end of each wiring 63 is exposed from the opening 65 of the base material layer 62. That is, each of the plurality of openings 65 of the base material layer 62 is formed at a position that overlaps the land portion 63b of the wiring 63 in a plan view, and the bottom surface of the base material layer 62 (the main surface opposite to the top surface 62a). ) When viewed from 62b, each land portion 63b of the wiring 63 is exposed from each opening portion 65 of the base material layer 62. Each lead part 63 a and each land part 63 b are electrically connected via a wiring part of a wiring 63 formed on the upper surface 62 a of the base material layer 62.

次に、図２２に示されるように、フレキシブル配線基板６１上にエラストマ（弾性体、弾性構造体、接着材）７１を形成する（ステップＳ１２）。この際、エラストマ７１として、フィルム状エラストマを用い、このフィルム状エラストマを打抜き、熱圧着または接着などによりフレキシブル配線基板６１に貼り付けることにより、フレキシブル配線基板６１上にエラストマ７１を形成することができる。また、印刷法などによりフレキシブル配線基板６１上にエラストマ７１を形成することもできる。   Next, as shown in FIG. 22, an elastomer (elastic body, elastic structure, adhesive) 71 is formed on the flexible wiring board 61 (step S12). At this time, a film-like elastomer is used as the elastomer 71, and the elastomer 71 can be formed on the flexible wiring board 61 by punching out the film-like elastomer and pasting it on the flexible wiring board 61 by thermocompression bonding or adhesion. . Moreover, the elastomer 71 can also be formed on the flexible wiring board 61 by a printing method or the like.

エラストマ７１は、例えばシリコーン樹脂または低弾性率のエポキシ樹脂などの弾性材料（弾性体）から構成されている。   The elastomer 71 is made of an elastic material (elastic body) such as a silicone resin or a low elastic modulus epoxy resin.

次に、図２３に示されるように、フレキシブル配線基板６１の配線６３のリード部６３ａと半導体チップ７２の電極（ボンディングパッド、パッド電極）７２ａとの相対位置が一致するように位置合わせをして、半導体チップ７２をフレキシブル配線基板６１上のエラストマ７１上に搭載する（ステップＳ１３）。すなわち、フレキシブル配線基板７１の上面上に、弾性体であるエラストマ７１を介して半導体チップ７２を搭載する。この際、半導体チップ７２の表面（半導体素子形成側の主面、上面）７２ｂ側がエラストマ７１（フレキシブル配線基板６１）に対向する向きで、半導体チップ７２がフレキシブル配線基板６１上のエラストマ７１上に搭載される。それから、熱硬化処理などを行って、エラストマ７１を硬化させることで、エラストマ７１を介して半導体チップ７２をフレキシブル配線基板６１上に接合（搭載、接着）する。従って、エラストマ７１は、半導体チップ７２をフレキシブル配線基板６１に接合するための接着材としての機能を有している。また、エラストマ７１は、硬化処理（熱硬化処理）の後も弾性体としての機能を保持または有しており、半導体チップ７２と、製造された半導体パッケージを実装する実装基板との熱膨張係数が異なることに起因する応力を緩和する機能を有している。   Next, as shown in FIG. 23, alignment is performed so that the relative positions of the lead 63a of the wiring 63 of the flexible wiring board 61 and the electrode (bonding pad, pad electrode) 72a of the semiconductor chip 72 coincide. The semiconductor chip 72 is mounted on the elastomer 71 on the flexible wiring board 61 (step S13). That is, the semiconductor chip 72 is mounted on the upper surface of the flexible wiring board 71 via the elastomer 71 that is an elastic body. At this time, the semiconductor chip 72 is mounted on the elastomer 71 on the flexible wiring board 61 such that the surface (the main surface and the upper surface on the semiconductor element forming side) 72b of the semiconductor chip 72 faces the elastomer 71 (flexible wiring board 61). Is done. Then, the elastomer 71 is cured by performing a thermosetting process or the like, so that the semiconductor chip 72 is bonded (mounted or adhered) onto the flexible wiring substrate 61 via the elastomer 71. Therefore, the elastomer 71 has a function as an adhesive for joining the semiconductor chip 72 to the flexible wiring board 61. Further, the elastomer 71 retains or has a function as an elastic body after the curing process (thermosetting process), and the thermal expansion coefficient between the semiconductor chip 72 and the mounting substrate on which the manufactured semiconductor package is mounted. It has a function to relieve the stress caused by the difference.

また、本実施の形態で用いる半導体チップ７２は、上記実施の形態１の半導体チップ２とほぼ同様のものであるが、上記電極２ａに相当する電極（ボンディングパッド、パッド電極）７２ａの配置位置が異なっている。すなわち、本実施の形態で用いる半導体チップ７２は、センターパッド構造とされており、半導体チップ７２の表面７２ｂにおいて、長手方向の中央部に一列状に並んで複数の電極７２ａが形成されている。また、エラストマ７１は、エラストマ７１上に半導体チップ７２を搭載した際に、半導体チップ７２の表面７２ｂの中央部（電極７２ａが形成されている領域）以外の領域はエラストマ７１と接するが、半導体チップ７２の表面７２ｂの中央部（電極７２ａが形成されている領域）はエラストマ７１に接しない（エラストマ７１が形成されていない）ような形状を有している。   The semiconductor chip 72 used in the present embodiment is substantially the same as the semiconductor chip 2 of the first embodiment, but the arrangement position of the electrode (bonding pad, pad electrode) 72a corresponding to the electrode 2a is the same. Is different. That is, the semiconductor chip 72 used in the present embodiment has a center pad structure, and a plurality of electrodes 72a are formed in a line at the center in the longitudinal direction on the surface 72b of the semiconductor chip 72. In addition, when the semiconductor chip 72 is mounted on the elastomer 71, the elastomer 71 is in contact with the elastomer 71 in areas other than the central portion (area where the electrode 72a is formed) of the surface 72b of the semiconductor chip 72. The central portion of the surface 72b of 72 (the region where the electrode 72a is formed) has a shape that does not contact the elastomer 71 (the elastomer 71 is not formed).

次に、図２４に示されるように、フレキシブル配線基板６１の各配線６３のリード部６３ａと、半導体チップ７２の各電極７２ａとを、接合して電気的に接続する（ステップＳ１４）。この際、例えば、ボンディングツール（図示せず）などを用いて、熱超音波圧着法などを用いて、フレキシブル配線基板６１の各配線６３のリード部６３ａと、半導体チップ７２の各電極７２ａとを、接合することができる。   Next, as shown in FIG. 24, the lead portions 63a of the wirings 63 of the flexible wiring board 61 and the electrodes 72a of the semiconductor chip 72 are joined and electrically connected (step S14). At this time, for example, a bonding tool (not shown) or the like is used to bond the lead portions 63a of the wirings 63 of the flexible wiring board 61 and the electrodes 72a of the semiconductor chip 72 using a thermosonic bonding method or the like. Can be joined.

次に、図２５に示されるように、フレキシブル配線基板６１の各配線６３のリード部６３ａと半導体チップ７２の各電極７２ａとの接合部分を封止する封止樹脂７５を形成する（ステップＳ１５）。例えば、エラストマ７１の側面と半導体チップ７２の表面７２ｂとによって形成される溝内に封止用の樹脂材料を流し込み、これを硬化することで、封止樹脂７５を形成することができる。フレキシブル配線基板６１のリード部６３ａと半導体チップ７２の表面７２ｂの電極７２ａとを覆うように封止樹脂７５を形成することで、フレキシブル配線基板６１の配線６３のリード部６３ａと半導体チップ７２の電極７２ａとの接合部分を保護し、前記接合部分の電気的接続の信頼性を高めることができる。封止樹脂７５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂７５を形成することができる。   Next, as shown in FIG. 25, a sealing resin 75 is formed to seal the joint between the lead portion 63a of each wiring 63 of the flexible wiring board 61 and each electrode 72a of the semiconductor chip 72 (step S15). . For example, the sealing resin 75 can be formed by pouring a sealing resin material into a groove formed by the side surface of the elastomer 71 and the surface 72b of the semiconductor chip 72 and curing it. The sealing resin 75 is formed so as to cover the lead part 63a of the flexible wiring board 61 and the electrode 72a of the surface 72b of the semiconductor chip 72, whereby the lead part 63a of the wiring 63 of the flexible wiring board 61 and the electrode of the semiconductor chip 72 are formed. The junction part with 72a can be protected and the reliability of the electrical connection of the junction part can be improved. The sealing resin 75 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. For example, the sealing resin 75 can be formed using an epoxy resin containing a filler.

次に、図２５に示されるように、フレキシブル配線基板６１上（エラストマ７１上）に、半導体チップ７２を覆うように、封止樹脂７６を形成する（ステップＳ１６）。例えば、モールド工程（樹脂成形工程、例えばトランスファモールド工程）による樹脂封止を行って、フレキシブル配線基板６１上（エラストマ７１上）に、半導体チップ７２を覆うように、封止樹脂７６を形成し、半導体チップ７２を封止樹脂７６によって封止する。封止樹脂７６は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂７６を形成することができる。   Next, as shown in FIG. 25, a sealing resin 76 is formed on the flexible wiring substrate 61 (on the elastomer 71) so as to cover the semiconductor chip 72 (step S16). For example, resin sealing is performed by a molding process (resin molding process, for example, transfer molding process), and a sealing resin 76 is formed on the flexible wiring substrate 61 (on the elastomer 71) so as to cover the semiconductor chip 72, The semiconductor chip 72 is sealed with a sealing resin 76. The sealing resin 76 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. For example, the sealing resin 76 can be formed using an epoxy resin containing a filler.

封止樹脂７６は、半導体チップ７２の保護機能を有している。ステップＳ１５の封止樹脂７６の形成工程は、省略することもでき、この場合、封止樹脂７６は形成されないが、フレキシブル配線基板６１の配線６３のリード部６３ａと半導体チップ７２の電極７２ａとの接合部分は上記封止樹脂７５によって保護される。   The sealing resin 76 has a function of protecting the semiconductor chip 72. The step of forming the sealing resin 76 in step S15 can be omitted. In this case, the sealing resin 76 is not formed, but the lead 63a of the wiring 63 of the flexible wiring board 61 and the electrode 72a of the semiconductor chip 72 are not formed. The joint portion is protected by the sealing resin 75.

次に、図２６に示されるように、フレキシブル配線基板６１の下面のランド部６３ｂ（基材層６２の開口部６５から露出するランド部６３ｂ）に半田ボール７７を接続（接合、形成）する（ステップＳ１７）。ステップＳ１７の半田ボール７７の接続工程は、上記実施の形態１のステップＳ５の半田ボール６接続工程とほぼ同様にして行うことができ、また半田ボール７７の材質などについても、上記半田ボール６とほぼ同様である。   Next, as shown in FIG. 26, solder balls 77 are connected (bonded and formed) to the land 63b (the land 63b exposed from the opening 65 of the base material layer 62) on the lower surface of the flexible wiring board 61 (see FIG. 26). Step S17). The connecting process of the solder ball 77 in step S17 can be performed in substantially the same manner as the connecting process of the solder ball 6 in step S5 of the first embodiment, and the material of the solder ball 77 is also similar to that of the solder ball 6. It is almost the same.

なお、本実施の形態においても、半導体装置の外部端子として半田ボール７７を接合する場合について説明したが、これに限定されるものではなく、例えば半田ボール７７の代わりに印刷法などによりランド６３ｂ上に半田を供給してから半田リフロー処理を行うなどして半導体装置の半田からなる外部端子（バンプ電極、半田バンプ）を形成することもできる。   In this embodiment, the case where the solder ball 77 is joined as the external terminal of the semiconductor device has been described. However, the present invention is not limited to this. For example, instead of the solder ball 77, the land 63b may be formed by a printing method or the like. It is also possible to form external terminals (bump electrodes, solder bumps) made of solder of a semiconductor device by performing solder reflow processing after supplying solder to the substrate.

このように、ステップＳ１７では、フレキシブル配線基板６１の下面の複数のランド６３ｂに、それぞれ外部接続用端子（ここでは半田ボール７７）を形成する。   Thus, in step S17, the external connection terminals (here, solder balls 77) are formed on the plurality of lands 63b on the lower surface of the flexible wiring board 61, respectively.

次に、図２７に示されるように、半導体チップ７２の外周（端部）よりもやや外側の位置で、フレキシブル配線基板６１を切断する（ステップＳ１８）。このステップＳ１８の切断工程により、フレキシブル配線基板６１およびフレキシブル配線基板６１上のエラストマ７１が切断されて、図２８に示されるように、個片化された本実施の形態の半導体装置（半導体パッケージ）１ａが製造される。   Next, as shown in FIG. 27, the flexible wiring substrate 61 is cut at a position slightly outside the outer periphery (end portion) of the semiconductor chip 72 (step S18). By the cutting process of step S18, the flexible wiring board 61 and the elastomer 71 on the flexible wiring board 61 are cut, and as shown in FIG. 28, the semiconductor device (semiconductor package) of this embodiment separated into pieces. 1a is manufactured.

なお、ステップＳ１７の半田ボール７７の接続工程は、ステップＳ１８のフレキシブル配線基板６１の切断工程の後に行うこともできる。   In addition, the connection process of the solder ball 77 in step S17 can be performed after the cutting process of the flexible wiring board 61 in step S18.

本実施の形態においても、ステップＳ１８のフレキシブル配線基板６１の切断工程は、上記実施の形態１のステップＳ７の切断工程と同様にして行う。   Also in the present embodiment, the cutting process of the flexible wiring board 61 in step S18 is performed in the same manner as the cutting process in step S7 of the first embodiment.

すなわち、ステップＳ１８のフレキシブル配線基板６１の切断工程では、上記のような切断用金型４２を用い、パンチ４９に超音波振動を印加しながら、図２７に示されるように、超音波振動が印加されたパンチ４９によりフレキシブル配線基板６１を打抜いて切断する。なお、ステップＳ１８の切断工程におけるパンチ４９への超音波振動の印加の仕方などについては、上記実施の形態１のステップＳ７の切断工程におけるパンチ４９への超音波の印加とほぼ同様にして行うことができるので、ここではその説明は省略する。   That is, in the cutting process of the flexible wiring board 61 in step S18, ultrasonic vibration is applied as shown in FIG. 27 while applying ultrasonic vibration to the punch 49 using the cutting die 42 as described above. The flexible wiring board 61 is punched and cut by the punch 49 thus formed. Note that the method of applying ultrasonic vibration to the punch 49 in the cutting process of step S18 is performed in substantially the same manner as the application of ultrasonic waves to the punch 49 in the cutting process of step S7 of the first embodiment. The description thereof is omitted here.

フレキシブル配線基板６１の切断予定領域上にエラストマ７１が形成されていない場合には、ステップＳ１８の切断工程では、超音波振動が印加されたパンチ４９によりフレキシブル配線基板６１を打抜き加工して切断する。この場合、フレキシブル配線基板６１が上記実施の形態１で説明した被加工物５３に対応する。フレキシブル配線基板６１の切断予定領域上にエラストマ７１が形成されている場合には、ステップＳ１８の切断工程では、超音波振動が印加されたパンチ４９によりフレキシブル配線基板６１とエラストマ７１を打抜き加工して切断する。この場合、フレキシブル配線基板６１とエラストマ７１との積層体が上記実施の形態１で説明した被加工物５３に対応する。   In the case where the elastomer 71 is not formed on the planned cutting area of the flexible wiring board 61, in the cutting process of step S18, the flexible wiring board 61 is punched and cut by the punch 49 to which ultrasonic vibration is applied. In this case, the flexible wiring board 61 corresponds to the workpiece 53 described in the first embodiment. When the elastomer 71 is formed on the planned cutting area of the flexible wiring board 61, in the cutting process of step S18, the flexible wiring board 61 and the elastomer 71 are punched and processed by the punch 49 to which ultrasonic vibration is applied. Disconnect. In this case, the laminated body of the flexible wiring board 61 and the elastomer 71 corresponds to the workpiece 53 described in the first embodiment.

フレキシブル配線基板６１は、可撓性を有しているため、軟らかい。更に、エラストマ７１は、弾性体（弾性材料）により構成されているので、軟らかい。上記実施の形態１で説明したように、打抜き加工を行う場合、被加工物が軟らかいと、金型による打抜き加工自体が困難になりやすいため、ステップＳ１８で被加工物となるフレキシブル配線基板６１およびエラストマ７１は、打抜き加工が難しいものである。   Since the flexible wiring board 61 has flexibility, it is soft. Furthermore, the elastomer 71 is made of an elastic body (elastic material) and is soft. As described in the first embodiment, when the punching process is performed, if the workpiece is soft, the punching process itself using the mold is likely to be difficult. The elastomer 71 is difficult to punch.

しかしながら、上記実施の形態１のステップＳ７と同様に、本実施の形態のステップＳ１８においても、超音波振動を印加したパンチ４９によって打抜き加工を行うことにより、金型による打抜き加工自体が困難であったフレキシブル配線基板６１およびエラストマ７１を的確に打抜き加工できるようになる。本実施の形態では切断対象（被加工物）となるフレキシブル配線基板６１およびエラストマ７１は、いずれも軟らかいものであるため、パンチ４９に超音波振動を印加し、超音波振動が印加されたパンチ４９によりフレキシブル配線基板６１およびエラストマ７１を打抜き加工（切断）する効果は、極めて大きい。   However, similarly to step S7 of the first embodiment, also in step S18 of the present embodiment, the punching process itself by the die is difficult by performing the punching process with the punch 49 to which ultrasonic vibration is applied. The flexible wiring board 61 and the elastomer 71 can be accurately punched. In this embodiment, the flexible wiring board 61 and the elastomer 71 to be cut (workpiece) are both soft, so that ultrasonic vibration is applied to the punch 49 and the punch 49 to which ultrasonic vibration is applied. Thus, the effect of punching (cutting) the flexible wiring board 61 and the elastomer 71 is extremely large.

また、上記実施の形態１と同様に、本実施の形態においても、超音波振動を印加したパンチ４９によって打抜き加工を行うことにより、切断に伴うクラックやバリの発生を抑制または防止でき、それによって、切断により個片化された半導体装置１ａにおけるクラックやバリを抑制または防止できる。このため、半導体装置の製造歩留まりを向上することができる。従って、半導体装置の製造コストを低減できる。   As in the first embodiment, also in this embodiment, by performing punching with the punch 49 to which ultrasonic vibration is applied, the generation of cracks and burrs associated with cutting can be suppressed or prevented. Cracks and burrs in the semiconductor device 1a separated by cutting can be suppressed or prevented. For this reason, the manufacturing yield of the semiconductor device can be improved. Therefore, the manufacturing cost of the semiconductor device can be reduced.

また、上記実施の形態１と同様に、本実施の形態においても、ステップＳ１８の切断工程を切断用金型による打抜き加工により行うので、切断加工に要する時間を短縮することができる。例えば、回転するダイシングブレードなどによるダイシングを行う場合に比べて、切断用金型による打抜き加工を行う本実施の形態は、切断工程全体の時間を１／５程度に短縮することができる。このため、半導体装置の製造時間を短縮でき、半導体装置のスループットを向上することができる。従って、半導体装置の製造コストを低減することができる。   Further, similarly to the first embodiment, also in the present embodiment, since the cutting process of step S18 is performed by the punching process using a cutting die, the time required for the cutting process can be shortened. For example, as compared with the case where dicing is performed using a rotating dicing blade or the like, the present embodiment in which the punching process is performed using a cutting die can reduce the entire cutting process time to about 1/5. For this reason, the manufacturing time of the semiconductor device can be shortened, and the throughput of the semiconductor device can be improved. Therefore, the manufacturing cost of the semiconductor device can be reduced.

（実施の形態３）
図２９は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。図３０〜図３７は、本実施の形態の半導体装置の製造工程の説明図（断面図）である。図３０〜図３７のうち、図３０、図３２、図３４および図３６は要部平面図、図３１、図３３、図３５および図３７は要部断面図である。図３０（要部平面図）と図３１（要部断面図）とは同じ工程段階に対応し、図３２（要部平面図）と図３３（要部断面図）とは同じ工程段階に対応し、図３４（要部平面図）と図３５（要部断面図）とは同じ工程段階に対応する。 (Embodiment 3)
FIG. 29 is a manufacturing process flow chart showing the manufacturing process of the semiconductor device of the present embodiment. 30 to 37 are explanatory views (sectional views) of the manufacturing process of the semiconductor device of the present embodiment. 30 to 37, FIG. 30, FIG. 32, FIG. 34 and FIG. 36 are main part plan views, and FIG. 31, FIG. 33, FIG. 30 (main part plan view) and FIG. 31 (main part sectional view) correspond to the same process step, and FIG. 32 (main part plan view) and FIG. 33 (main part sectional view) correspond to the same process step. 34 (main part plan view) and FIG. 35 (main part sectional view) correspond to the same process step.

本実施の形態は、リードフレームを用いて半導体装置（半導体パッケージ）を製造する場合である。   In this embodiment, a semiconductor device (semiconductor package) is manufactured using a lead frame.

まず、図３０および図３１に示されるように、リードフレーム８１を準備する（ステップＳ２１）。リードフレーム８１は、例えば、銅または銅合金、あるいは４２−アロイなどの導電体材料からなる。リードフレーム８１は、半導体チップを搭載するためのタブ（チップ搭載部、ダイパッド部、アイランド）８２と、複数のリード部８３とを有している。各リード部８３は、一端がタブ８２と離間して対向するように配置され、他端がリードフレーム８１のフレーム枠（図示せず）と接続している。また、タブ８２は、タブ８２の四隅に接続された吊りリード（図示せず）によって、リードフレーム８１のフレーム枠（図示せず）に支持されている。各リード部８３は、後で封止樹脂（後述する封止樹脂８８）を形成した際に封止樹脂内に位置するインナリード部８３ａと、後で封止樹脂（後述する封止樹脂８８）を形成した際に封止樹脂の外部に位置するアウタリード部８３ｂとを有している。リードフレーム８１は、更に、複数のリード部８３を連結するタイバー（ダムバー、連結部）８６を有しており、隣り合うリード部８３のアウタリード部８３ｂ同士は、タイバー８６で連結されている。   First, as shown in FIGS. 30 and 31, a lead frame 81 is prepared (step S21). The lead frame 81 is made of, for example, a conductor material such as copper, a copper alloy, or 42-alloy. The lead frame 81 has a tab (chip mounting portion, die pad portion, island) 82 for mounting a semiconductor chip, and a plurality of lead portions 83. Each lead portion 83 is disposed so that one end thereof is spaced apart from the tab 82 and is opposed to the tab 82, and the other end is connected to a frame frame (not shown) of the lead frame 81. The tab 82 is supported on a frame frame (not shown) of the lead frame 81 by suspension leads (not shown) connected to the four corners of the tab 82. Each lead part 83 includes an inner lead part 83a positioned in the sealing resin when a sealing resin (sealing resin 88 described later) is formed later, and a sealing resin (sealing resin 88 described later). The outer lead portion 83b is located outside the sealing resin when the is formed. The lead frame 81 further has a tie bar (dam bar, connecting portion) 86 for connecting a plurality of lead portions 83, and the outer lead portions 83 b of the adjacent lead portions 83 are connected by a tie bar 86.

次に、ダイボンディング工程を行って、図３２および図３３に示されるように、リードフレーム８１のタブ８２（チップ搭載部）上に半導体チップ２を銀ペーストまたは絶縁ペーストなどの接合材（図示せず）を介して搭載して接合（ダイボンディング、チップマウント）する（ステップＳ２２）。本実施の形態で用いる半導体チップ２は、上記実施の形態１の半導体チップ２とほぼ同様のものであるので、ここではその説明は省略する。   Next, a die bonding process is performed, and as shown in FIGS. 32 and 33, the semiconductor chip 2 is bonded onto the tab 82 (chip mounting portion) of the lead frame 81 with a bonding material (not shown) such as silver paste or insulating paste. And bonding (die bonding, chip mounting) (step S22). Since the semiconductor chip 2 used in the present embodiment is substantially the same as the semiconductor chip 2 of the first embodiment, the description thereof is omitted here.

次に、ワイヤボンディング工程を行って、半導体チップ２の複数の電極２ａとリードフレーム８１の複数のリード部８３のインナリード部８３ａの上面とを、複数のボンディングワイヤ（ワイヤ、導電性ワイヤ、導電性接続部材）８７を介してそれぞれ電気的に接続する（ステップＳ２３）。   Next, a wire bonding step is performed to connect the plurality of electrodes 2a of the semiconductor chip 2 and the upper surfaces of the inner lead portions 83a of the plurality of lead portions 83 of the lead frame 81 to a plurality of bonding wires (wire, conductive wire, conductive Electrical connection member) 87 and electrically connected to each other (step S23).

次に、図３４および図３５に示されるように、モールド工程（樹脂成形工程、例えばトランスファモールド工程）による樹脂封止を行って、半導体チップ２およびそれに接続された複数のボンディングワイヤ８７を封止樹脂（封止樹脂部、封止部、封止体）８８によって封止する（ステップＳ２４）。この際、リード部８３のインナリード部８３ａとタブ８２も封止樹脂８８によって封止される。すなわち、ステップＳ２４のモールド工程によって、半導体チップ２、タブ８２、複数のリード部８３のインナリード部８３ａ、および複数のワイヤ８７を封止する封止樹脂８８が形成される。封止樹脂８８は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂８８を形成することができる。   Next, as shown in FIGS. 34 and 35, resin sealing is performed by a molding process (resin molding process, for example, transfer molding process) to seal the semiconductor chip 2 and the plurality of bonding wires 87 connected thereto. It seals with resin (sealing resin part, a sealing part, a sealing body) 88 (step S24). At this time, the inner lead portion 83 a and the tab 82 of the lead portion 83 are also sealed with the sealing resin 88. That is, the sealing resin 88 for sealing the semiconductor chip 2, the tab 82, the inner lead portions 83 a of the plurality of lead portions 83, and the plurality of wires 87 is formed by the molding process in step S <b> 24. The sealing resin 88 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. For example, the sealing resin 88 can be formed using an epoxy resin containing a filler.

次に、図３６に示されるように、リードフレーム８１のタイバー８６を切断する（ステップＳ２５）。   Next, as shown in FIG. 36, the tie bar 86 of the lead frame 81 is cut (step S25).

上記図３０、図３２および図３４に示されるように、隣り合うリード部８３のアウタリード部８３ｂ同士は、タイバー８６で連結されている。タイバー８６を設けたことにより、製造工程中にリード部８３が個別に動いて隣り合うリード部８３同士が近接してしまうのを防止できるので、封止樹脂８８を形成した際に、封止樹脂８８内で隣り合うリード部８３のインナリード部８３ａ同士が接触して短絡するのを防止できる。また、タイバー８６は、封止樹脂８８を形成する際に樹脂流出防止機能も有している。   As shown in FIGS. 30, 32, and 34, the outer lead portions 83 b of the adjacent lead portions 83 are connected by a tie bar 86. By providing the tie bar 86, it is possible to prevent the lead portions 83 from individually moving during the manufacturing process and the adjacent lead portions 83 from coming close to each other. Therefore, when the sealing resin 88 is formed, the sealing resin 88 is formed. It is possible to prevent the inner lead portions 83a of the adjacent lead portions 83 in the contact 88 from coming into contact with each other and short-circuiting. The tie bar 86 also has a resin outflow prevention function when the sealing resin 88 is formed.

しかしながら、製造された半導体装置においては、リード部８３同士は電気的に分離されている必要があるので、ステップＳ２４で封止樹脂８８を形成した後に、封止樹脂８８の外部に位置するリード部８３のアウタリード部８３ｂ同士を連結するタイバー８６を切断する必要がある。このため、リードフレーム８１を切断するに際して、まずステップＳ２５の切断工程で、リードフレーム８１のタイバー８６の切断を行う。   However, in the manufactured semiconductor device, since the lead portions 83 need to be electrically separated, the lead portion located outside the sealing resin 88 after the sealing resin 88 is formed in step S24. It is necessary to cut the tie bar 86 that connects the outer lead portions 83b of the 83. For this reason, when cutting the lead frame 81, first, the tie bar 86 of the lead frame 81 is cut in the cutting step of step S25.

ステップＳ２５のリードフレーム８１のタイバー８６の切断（打抜き）工程により、図３６に示されるように、隣り合うリード部８３同士は分離された状態となる。   By the step of cutting (punching) the tie bar 86 of the lead frame 81 in step S25, the adjacent lead portions 83 are separated from each other as shown in FIG.

その後、リードフレーム８１のリード部８３を所定の位置で切断してリードフレーム８１のフレーム枠（図示せず）から分離し、封止樹脂８８から突出するリード部８３（アウタリード部８３ｂ）を折り曲げ加工（リード加工）する（ステップＳ２６）。これにより、図３７に示されるような個片化された本実施の形態の半導体装置（半導体パッケージ）１ｂが得られる（製造される）。   Thereafter, the lead portion 83 of the lead frame 81 is cut at a predetermined position to be separated from the frame frame (not shown) of the lead frame 81, and the lead portion 83 (outer lead portion 83b) protruding from the sealing resin 88 is bent. (Lead processing) is performed (step S26). As a result, the semiconductor device (semiconductor package) 1b according to the present embodiment as shown in FIG. 37 is obtained (manufactured).

図３８は、ステップＳ２４の封止樹脂８８の形成工程後で、ステップＳ２５のタイバー８６の切断工程前の状態を示す要部断面図であり、図３４のＢ−Ｂ線の断面に対応するものである。図３９は、ステップＳ２５の切断工程中の要部断面図であり、図３８と同じ断面領域が示され、パンチ４９でタイバー８６を打抜く様子が示されている。   FIG. 38 is a main part sectional view showing a state after the forming process of the sealing resin 88 in step S24 and before the cutting process of the tie bar 86 in step S25, corresponding to the section taken along line BB in FIG. It is. FIG. 39 is a cross-sectional view of the main part in the cutting process of step S25, showing the same cross-sectional area as FIG. 38, and showing the punch 49 punching the tie bar 86.

本実施の形態においても、ステップＳ２５のリードフレーム８１のタイバー８６の切断工程は、上記実施の形態１のステップＳ７の切断工程と同様にして行う。   Also in the present embodiment, the cutting process of the tie bar 86 of the lead frame 81 in step S25 is performed in the same manner as the cutting process of step S7 in the first embodiment.

すなわち、ステップＳ２５のリードフレーム８１のタイバー８６の切断工程では、上記のような切断用金型４２を用い、パンチ４９に超音波振動を印加しながら、図３８および図３９に示されるように、超音波振動が印加されたパンチ４９によりリードフレーム８１のタイバー８６を打抜いて切断する。なお、ステップＳ２５の切断工程におけるパンチ４９への超音波振動の印加の仕方などについては、上記実施の形態１のステップＳ７の切断工程におけるパンチ４９への超音波の印加とほぼ同様にして行うことができるので、ここではその説明は省略する。   That is, in the cutting process of the tie bar 86 of the lead frame 81 in step S25, as shown in FIGS. 38 and 39 while applying ultrasonic vibration to the punch 49 using the cutting die 42 as described above, The tie bar 86 of the lead frame 81 is punched and cut by the punch 49 to which ultrasonic vibration is applied. The method of applying ultrasonic vibration to the punch 49 in the cutting process of step S25 is performed in substantially the same manner as the application of ultrasonic waves to the punch 49 in the cutting process of step S7 of the first embodiment. The description thereof is omitted here.

ステップＳ２５の切断工程では、リードフレーム８１のタイバー８６を打抜く。この際、タイバー８６の切断面（すなわちタイバー８６切断後のアウタリード部８３ｂの側面）で、バリやクラックが発生する可能性がある。   In the cutting step of step S25, the tie bar 86 of the lead frame 81 is punched. At this time, burrs and cracks may occur on the cut surface of the tie bar 86 (that is, the side surface of the outer lead portion 83b after the tie bar 86 is cut).

しかしながら、上記実施の形態１のステップＳ７と同様に、本実施の形態のステップＳ２５においても、超音波振動を印加したパンチ４９によってリードフレーム８１のタイバー８６を打抜くことにより、リードフレーム８１のタイバー８６の切断に伴うクラックやバリの発生を抑制または防止でき、それによって、製造後の半導体装置１ｂのアウタリード部８３ｂにおけるバリやクラックを抑制または防止できる。このため、半導体装置の製造歩留まりを向上することができる。従って、半導体装置の製造コストを低減できる。   However, similarly to step S7 of the first embodiment, also in step S25 of the present embodiment, the tie bar 86 of the lead frame 81 is punched by the punch 49 to which ultrasonic vibration is applied. Generation of cracks and burrs associated with cutting 86 can be suppressed or prevented, whereby burrs and cracks in the outer lead portion 83b of the semiconductor device 1b after manufacture can be suppressed or prevented. For this reason, the manufacturing yield of the semiconductor device can be improved. Therefore, the manufacturing cost of the semiconductor device can be reduced.

また、タイバー８６は、封止樹脂８８を形成する際の樹脂流出防止機能も有しているため、ステップＳ２４で封止樹脂８８を形成した際には、封止樹脂８８形成用の樹脂がタイバー８６近辺まで流出した状態となる。このため、ステップＳ２５のタイバー８６の切断工程では、タイバー８６近辺まで流出した樹脂も一緒にパンチ４９によって打抜かれることになる。樹脂は、リードフレーム８１を構成する金属に比べて軟らかい材料であるため、パンチ４９によって打抜かれた樹脂が、除去されずに、パンチ４９や切断用ダイ４６に付着した状態になりやすい。パンチ４９によって打抜かれた樹脂がパンチ４９や切断用ダイ４６に付着したままタイバー８６の打抜き加工を繰り返すと、パンチ４９や切断用ダイ４６が磨耗しやすくなり、パンチ４９や切断用ダイ４６の寿命が短くなる可能性がある。これは、パンチ４９や切断用ダイ４６の交換サイクルを早め、半導体装置の製造コストを増大させてしまう。   Further, since the tie bar 86 also has a resin outflow prevention function when forming the sealing resin 88, when the sealing resin 88 is formed in step S24, the resin for forming the sealing resin 88 is the tie bar. It will be in the state which flowed out to around 86. For this reason, in the cutting process of the tie bar 86 in step S25, the resin that has flowed out to the vicinity of the tie bar 86 is also punched out by the punch 49 together. Since the resin is a softer material than the metal constituting the lead frame 81, the resin punched out by the punch 49 is likely to be attached to the punch 49 or the cutting die 46 without being removed. If the punching process of the tie bar 86 is repeated while the resin punched by the punch 49 is attached to the punch 49 and the cutting die 46, the punch 49 and the cutting die 46 are easily worn, and the life of the punch 49 and the cutting die 46 is increased. May be shorter. This accelerates the replacement cycle of the punch 49 and the cutting die 46 and increases the manufacturing cost of the semiconductor device.

それに対して、本実施の形態では、ステップＳ２５において、パンチ４９に超音波振動を印加しながらタイバー８６の打抜きを行うので、パンチ４９によって打抜かれた樹脂は、超音波振動の作用によってパンチ４９や切断用ダイ４６から速やかに除去される。このため、パンチ４９によって打抜かれた樹脂がパンチ４９や切断用ダイ４６に付着しなくなるので、パンチ４９や切断用ダイ４６の磨耗を抑制でき、パンチ４９や切断用ダイ４６の寿命を長くすることができる。従って、パンチ４９や切断用ダイ４６の交換サイクルを長くでき、半導体装置の製造コストを低減することができる。   On the other hand, in this embodiment, since the tie bar 86 is punched in step S25 while applying ultrasonic vibration to the punch 49, the resin punched by the punch 49 is subjected to the action of ultrasonic vibration by the punch 49 and the punch 49. It is quickly removed from the cutting die 46. For this reason, since the resin punched by the punch 49 does not adhere to the punch 49 or the cutting die 46, the wear of the punch 49 or the cutting die 46 can be suppressed, and the life of the punch 49 or the cutting die 46 can be extended. Can do. Accordingly, the replacement cycle of the punch 49 and the cutting die 46 can be lengthened, and the manufacturing cost of the semiconductor device can be reduced.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、配線基板に半導体チップを搭載した半導体パッケージ形態の半導体装置の製造方法に適用して有効である。   The present invention is effective when applied to a method of manufacturing a semiconductor device in the form of a semiconductor package in which a semiconductor chip is mounted on a wiring board.

本発明の一実施の形態である半導体装置の下面図である。It is a bottom view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows the manufacturing process of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of one embodiment of this invention. 図５に続く半導体装置の製造工程中の要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; FIG. 図６に続く半導体装置の製造工程中の要部断面図である。FIG. 7 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 6; 図７に続く半導体装置の製造工程中の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中の要部断面図である。FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8; 図９に続く半導体装置の製造工程中の要部断面図である。FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9; 図１０に続く半導体装置の製造工程中の要部断面図である。FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10; 分割封止を行った場合の切断工程前の要部断面図である。It is principal part sectional drawing before the cutting process at the time of performing division sealing. 分割封止を行った場合の切断工程中の要部断面図である。It is principal part sectional drawing in the cutting process at the time of performing division sealing. 本発明の一実施の形態の半導体装置の製造工程で用いられる切断用金型の概念的な構造を示す説明図である。It is explanatory drawing which shows the conceptual structure of the metal mold | die for cutting used in the manufacturing process of the semiconductor device of one embodiment of this invention. 図１４の切断用金型による封止体の切断動作の説明図である。It is explanatory drawing of the cutting | disconnection operation | movement of the sealing body by the metal mold | die for cutting | disconnection of FIG. 図１４の切断用金型のうち、パンチ、振動子および振動発信器を示す斜視図である。It is a perspective view which shows a punch, a vibrator | oscillator, and a vibration transmitter among the cutting molds of FIG. 図１４の切断用金型のうちのパンチを示す斜視図である。It is a perspective view which shows the punch of the metal mold | die for cutting | disconnection of FIG. 超音波振動を印加したパンチによる被加工物の切断メカニズムの説明図である。It is explanatory drawing of the cutting mechanism of the workpiece by the punch which applied the ultrasonic vibration. 図１８の部分拡大図である。It is the elements on larger scale of FIG. 本発明の他の実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows the manufacturing process of the semiconductor device of other embodiment of this invention. 本発明の他の実施の形態の半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the semiconductor device of other embodiment of this invention. 図２１に続く半導体装置の製造工程中の要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 21; 図２２に続く半導体装置の製造工程中の要部断面図である。FIG. 23 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 22; 図２３に続く半導体装置の製造工程中の要部断面図である。FIG. 24 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 23; 図２４に続く半導体装置の製造工程中の要部断面図である。FIG. 25 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 24; 図２５に続く半導体装置の製造工程中の要部断面図である。FIG. 26 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 25; 図２６に続く半導体装置の製造工程中の要部断面図である。FIG. 27 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 26; 図２７に続く半導体装置の製造工程中の要部断面図である。FIG. 28 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 27; 本発明の他の実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows the manufacturing process of the semiconductor device of other embodiment of this invention. 本発明の他の実施の形態の半導体装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor device of other embodiment of this invention. 図３０と同じ半導体装置の製造工程中の要部断面図である。FIG. 31 is an essential part cross sectional view of the same semiconductor device as in FIG. 30 during a manufacturing step; 図３０に続く半導体装置の製造工程中の要部平面図である。FIG. 31 is an essential part plan view of the semiconductor device in manufacturing process, following FIG. 30; 図３２と同じ半導体装置の製造工程中の要部断面図である。FIG. 33 is an essential part cross sectional view of the same semiconductor device as in FIG. 32 during a manufacturing step; 図３２に続く半導体装置の製造工程中の要部平面図である。FIG. 33 is an essential part plan view of the semiconductor device in manufacturing process, following FIG. 32; 図３４と同じ半導体装置の製造工程中の要部断面図である。FIG. 35 is an essential part cross sectional view of the same semiconductor device as in FIG. 34 during a manufacturing step; 図３４に続く半導体装置の製造工程中の要部平面図である。FIG. 35 is a substantial part plan view of the semiconductor device during a manufacturing step following FIG. 34; 図３６に続く半導体装置の製造工程中の要部断面図である。FIG. 37 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 36; 封止樹脂の形成工程後で、タイバー切断工程前の状態を示す要部断面図である。It is principal part sectional drawing which shows the state after the formation process of sealing resin and before a tie bar cutting process. タイバー切断工程中の要部断面図である。It is principal part sectional drawing in a tie bar cutting process.

符号の説明Explanation of symbols

１，１ａ，１ｂ 半導体装置
２ 半導体チップ
２ａ 電極
２ｂ 表面
２ｃ 裏面
３ 配線基板
３ａ 上面
３ｂ 下面
４ ボンディングワイヤ
５，５ａ 封止樹脂
５ｂ 上面
６ 半田ボール
８ 接着材
１１ 基材層
１１ａ 上面
１１ｂ 下面
１２ 導体層
１４ ソルダレジスト層
１５ 接続端子
１６ ランド
１９ａ，１９ｂ 開口部
３１ 配線基板
３１ａ 上面
３１ｂ 下面
３２ａ 半導体装置領域
３２ｂ 切断領域
４１ 封止体
４２ 切断用金型
４３ 台座
４４ 天板
４５ 支柱
４６ 切断用ダイ
４６ａ ダイ穴
４７ パンチガイド
４７ａ パンチ穴
４８ バネ
４９ パンチ
５１ 振動子
５２ 振動発信器
５３ 被加工物
５３ａ 被加工部
５４ 領域
５５ａ，５５ｂ 方向
６１ フレキシブル配線基板
６２ 基材層
６２ａ 上面
６３ 配線
６３ａ リード部
６３ｂ ランド部
６４，６５ 開口部
７１ エラストマ
７２ 半導体チップ
７２ａ 電極
７２ｂ 表面
７５ 封止樹脂
７６ 封止樹脂
７７ 半田ボール
８１ リードフレーム
８２ タブ
８３ リード部
８３ａ インナリード部
８３ｂ アウタリード部
８６ タイバー
８７ ボンディングワイヤ
８８ 封止樹脂 DESCRIPTION OF SYMBOLS 1,1a, 1b Semiconductor device 2 Semiconductor chip 2a Electrode 2b Front surface 2c Back surface 3 Wiring board 3a Upper surface 3b Lower surface 4 Bonding wire 5, 5a Sealing resin 5b Upper surface 6 Solder ball 8 Adhesive 11 Base material layer 11a Upper surface 11b Lower surface 12 Conductor Layer 14 Solder resist layer 15 Connection terminal 16 Land 19a, 19b Opening 31 Wiring board 31a Upper surface 31b Lower surface 32a Semiconductor device region 32b Cutting region 41 Sealing body 42 Cutting mold 43 Base 44 Top plate 45 Post 46 Cutting die 46a Die hole 47 Punch guide 47a Punch hole 48 Spring 49 Punch 51 Vibrator 52 Vibration transmitter 53 Work piece 53a Work part 54 Regions 55a, 55b Direction 61 Flexible wiring board 62 Base layer 62a Upper surface 63 Wiring 63a Lead part 63b Land Portions 64, 65 Opening 71 Eras Ma 72 semiconductor chips 72a electrode 72b surface 75 sealing resin 76 sealing resin 77 solder balls 81 lead frame 82 tab 83 lead portion 83a inner lead portions 83b outer lead portions 86 tie bar 87 bonding wire 88 sealing resin

Claims (19)

（ａ）配線基板を準備する工程、
（ｂ）前記配線基板の第１主面上に半導体チップを搭載する工程、
（ｃ）前記（ｂ）工程後、前記配線基板を切断する工程、
を有し、
前記（ｃ）工程では、超音波振動を印加したパンチにより、前記配線基板を打抜くことを特徴とする半導体装置の製造方法。 (A) a step of preparing a wiring board;
(B) mounting a semiconductor chip on the first main surface of the wiring board;
(C) a step of cutting the wiring board after the step (b);
Have
In the step (c), the wiring substrate is punched by a punch to which ultrasonic vibration is applied. 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記半導体チップの複数の第１電極を前記配線基板の複数の第２電極に電気的に接続する工程、
を更に有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After the step (b) and before the step (c),
(B1) electrically connecting a plurality of first electrodes of the semiconductor chip to a plurality of second electrodes of the wiring board;
A method for manufacturing a semiconductor device, further comprising: 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ２）前記配線基板の前記第１主面上に前記半導体チップを覆うように封止樹脂を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After the step (b) and before the step (c),
(B2) forming a sealing resin on the first main surface of the wiring board so as to cover the semiconductor chip;
A method for manufacturing a semiconductor device, further comprising: 請求項３記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記封止樹脂が形成されていない領域で前記配線基板を打抜くことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the step (c), the wiring substrate is punched out in a region where the sealing resin is not formed. 請求項３記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記配線基板は、そこからそれぞれ半導体装置が製造される複数の単位基板領域を有し、
前記（ｂ）工程では、前記配線基板の前記第１主面の前記各単位基板領域上に前記半導体チップが搭載され、
前記（ｂ２）工程では、前記配線基板の前記第１主面の前記各単位基板領域上に、前記各単位基板領域の前記半導体チップを覆うように、前記封止樹脂を形成し、
前記（ｃ）工程では、前記各単位基板領域の間の領域に沿って、前記配線基板を切断することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The wiring board prepared in the step (a) has a plurality of unit substrate regions from which semiconductor devices are respectively manufactured,
In the step (b), the semiconductor chip is mounted on each unit substrate region of the first main surface of the wiring board,
In the step (b2), the sealing resin is formed on the unit substrate regions of the first main surface of the wiring substrate so as to cover the semiconductor chips of the unit substrate regions,
In the step (c), the wiring substrate is cut along a region between the unit substrate regions. 請求項５記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記配線基板の前記第１主面の前記各単位基板領域上に前記封止樹脂を形成し、前記配線基板のうち、前記（ｃ）工程で切断される領域上には、前記封止樹脂が形成されないことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
In the step (b2), the sealing resin is formed on each unit substrate region of the first main surface of the wiring substrate, and on the region of the wiring substrate that is cut in the step (c). The method for manufacturing a semiconductor device, wherein the sealing resin is not formed. 請求項１記載の半導体装置の製造方法において、
前記配線基板は、ガラスエポキシ樹脂基板であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the wiring substrate is a glass epoxy resin substrate. 請求項１記載の半導体装置の製造方法において、
前記配線基板は、フレキシブル配線基板であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the wiring board is a flexible wiring board. 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ３）前記配線基板の前記第１主面とは反対側の第２主面に、外部接続用端子を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After the step (b) and before the step (c),
(B3) forming an external connection terminal on the second main surface opposite to the first main surface of the wiring board;
A method for manufacturing a semiconductor device, further comprising: 請求項９記載の半導体装置の製造方法において、
前記（ｂ３）工程で形成される前記外部接続用端子は、半田からなることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 9,
The method for manufacturing a semiconductor device, wherein the external connection terminal formed in the step (b3) is made of solder. 請求項１０記載の半導体装置の製造方法において、
前記（ｂ３）工程で形成される前記外部接続用端子は、半田ボールであることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10.
The method of manufacturing a semiconductor device, wherein the external connection terminal formed in the step (b3) is a solder ball. 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記配線基板の前記第１主面上に、弾性体を介して前記半導体チップを搭載し、
前記（ｃ）工程では、超音波振動を印加したパンチにより、前記配線基板および前記弾性体を打抜くことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (b), the semiconductor chip is mounted on the first main surface of the wiring board via an elastic body,
In the step (c), the wiring substrate and the elastic body are punched out by a punch to which ultrasonic vibration is applied. 請求項１２記載の半導体装置の製造方法において、
前記弾性体はエラストマであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the elastic body is an elastomer. 請求項１２記載の半導体装置の製造方法において、
前記配線基板は、フレキシブル配線基板であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the wiring board is a flexible wiring board. 請求項１２記載の半導体装置の製造方法において、
前記配線基板は、ポリイミドを主層とするフレキシブル配線基板であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the wiring board is a flexible wiring board having polyimide as a main layer. 請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記配線基板を打抜く際の前記パンチの進行方向に平行な方向の超音波振動が、前記パンチに印加されることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), ultrasonic vibration in a direction parallel to the advancing direction of the punch when the wiring board is punched is applied to the punch. （ａ）配線基板を準備する工程、
（ｂ）前記配線基板の第１主面上に半導体チップを搭載する工程、
（ｃ）前記（ｂ）工程後、切断用ダイに前記配線基板を配置してパンチで打抜くことにより前記配線基板を切断する工程、
を有し、
前記（ｃ）工程では、前記切断用ダイまたは前記パンチに超音波振動を印加しながら、前記配線基板の打抜きを行うことを特徴とする半導体装置の製造方法。 (A) a step of preparing a wiring board;
(B) mounting a semiconductor chip on the first main surface of the wiring board;
(C) After the step (b), the step of cutting the wiring substrate by placing the wiring substrate on a cutting die and punching it with a punch,
Have
In the step (c), the wiring board is punched while applying ultrasonic vibration to the cutting die or the punch. 請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記パンチに超音波振動を印加しながら、前記配線基板の打抜きを行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 17.
In the step (c), the wiring substrate is punched while applying ultrasonic vibration to the punch. （ａ）リードフレームを準備する工程、
（ｂ）前記リードフレームのチップ搭載部上に複数の電極を有する半導体チップを搭載する工程、
（ｃ）前記リードフレームの複数のリード部と前記半導体チップの前記複数の電極とを複数のワイヤを介して電気的に接続する工程、
（ｄ）前記半導体チップ、前記チップ搭載部、前記複数のワイヤおよび前記複数のリード部を封止する封止樹脂部を形成する工程、
を有し、
前記リードフレームは、前記複数のリード部を連結するタイバーを有し、
前記（ｄ）工程後に、
（ｅ）超音波振動を印加したパンチにより、前記リードフレームの前記タイバーを打抜く工程、
を更に有することを特徴とする半導体装置の製造方法。 (A) a step of preparing a lead frame;
(B) mounting a semiconductor chip having a plurality of electrodes on the chip mounting portion of the lead frame;
(C) electrically connecting a plurality of lead portions of the lead frame and the plurality of electrodes of the semiconductor chip via a plurality of wires;
(D) forming a sealing resin portion for sealing the semiconductor chip, the chip mounting portion, the plurality of wires, and the plurality of lead portions;
Have
The lead frame has a tie bar connecting the plurality of lead portions,
After the step (d),
(E) a step of punching the tie bar of the lead frame with a punch to which ultrasonic vibration is applied;
A method for manufacturing a semiconductor device, further comprising:
JP2006248143A 2006-09-13 2006-09-13 Manufacturing method of semiconductor device Pending JP2008071873A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006248143A JP2008071873A (en) 2006-09-13 2006-09-13 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006248143A JP2008071873A (en) 2006-09-13 2006-09-13 Manufacturing method of semiconductor device

Publications (1)

Publication Number Publication Date
JP2008071873A true JP2008071873A (en) 2008-03-27

Family

ID=39293224

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006248143A Pending JP2008071873A (en) 2006-09-13 2006-09-13 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP2008071873A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283811A (en) * 2008-05-26 2009-12-03 Elpida Memory Inc Semiconductor device, method of manufacturing semiconductor device and substrate before split
JPWO2013039102A1 (en) * 2011-09-16 2015-03-26 松陽産業株式会社 Drilling method and drilling device for plate-like material

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283811A (en) * 2008-05-26 2009-12-03 Elpida Memory Inc Semiconductor device, method of manufacturing semiconductor device and substrate before split
JPWO2013039102A1 (en) * 2011-09-16 2015-03-26 松陽産業株式会社 Drilling method and drilling device for plate-like material

Similar Documents

Publication Publication Date Title
KR100859624B1 (en) A method of manufacturing a semiconductor de?ice
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP4651359B2 (en) Semiconductor device and manufacturing method thereof
JP2003124421A (en) Lead frame, manufacturing method therefor, and manufacturing method of semiconductor device using lead frame
JP2001189410A (en) Semiconductor device and manufacturing method therefor
JP2007227502A (en) Manufacturing process of circuit device
JP2006261485A (en) Semiconductor device and manufacturing method therefor
JP6688725B2 (en) Method for manufacturing semiconductor device
JP2007027526A (en) Dual-face electrode package and its manufacturing method
JP2012230981A (en) Semiconductor device and manufacturing method of the same
JP2006344898A (en) Semiconductor device and its manufacturing method
JP2012243840A (en) Semiconductor device and manufacturing method of the same
JP2012028513A (en) Semiconductor device and manufacturing method of the same
JP2015026719A (en) Semiconductor device manufacturing method
JP4073308B2 (en) Circuit device manufacturing method
JP5378643B2 (en) Semiconductor device and manufacturing method thereof
JP2010010269A (en) Semiconductor device, intermediate for manufacturing semiconductor device, and method of manufacturing them
JP2008071873A (en) Manufacturing method of semiconductor device
JP5298714B2 (en) Manufacturing method of semiconductor device
US11081438B2 (en) Method of manufacturing semiconductor device
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
JP5285289B2 (en) Circuit device and manufacturing method thereof
JP2005191158A (en) Semiconductor device and its manufacturing method
JP5971987B2 (en) Manufacturing method of semiconductor device
JP2013110188A (en) Semiconductor device and manufacturing method of the same