JP5298714B2 - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which is improved in quality by preventing a wiring board from having a disconnection by suppressing cracking of the wiring board or development thereof when the wiring board is divided into individual pieces in a process of manufacturing the semiconductor device, and to provide a method of efficiently manufacturing the semiconductor device. <P>SOLUTION: The semiconductor device 20 is manufactured through the steps of: forming a groove portion 28 outside a region where a semiconductor element is mounted on a principal surface of a multiple wiring board and sealed with a resin; sealing the semiconductor element mounted on the region with the resin; and cutting the multiple wiring board at a place outside the groove portion 28 on the principal surface of the multiple wiring board having the semiconductor element mounted and sealed with the resin. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、半導体装置構造及びその製造方法に関し、より具体的には、配線基板の主面であって半導体素子が実装された面が樹脂封止されてなる半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device structure and a manufacturing method thereof, and more specifically to a semiconductor device in which a main surface of a wiring board and a surface on which a semiconductor element is mounted is resin-sealed and a manufacturing method thereof.

近年の電子機器の小型化・高密度化・高機能化に伴い、電子部品の小型化・薄型化が要求されている。そこで、小型化により実装面積を低減させた高密度実装に優れたパッケージとして、ボール・グリッド・アレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の表面実装型パッケージが提案されている。   With recent miniaturization, high density, and high functionality of electronic devices, there is a demand for miniaturization and thinning of electronic components. Therefore, surface mount packages such as a ball grid array (BGA) have been proposed as packages excellent in high-density mounting in which the mounting area is reduced by downsizing.

図１に、かかるＢＧＡパッケージ構造を有する半導体装置１０を示す。半導体装置１０にあっては、配線基板（支持基板、インターポーザ）１の上に、半導体集積回路素子（以下、半導体素子と称する）２が載置され、配線基板１の電極端子（図示を省略）と半導体素子２の外部接続端子（図示を省略）とは、例えば金（Ａｕ）等から成るボンディングワイヤ３によって接続されている。   FIG. 1 shows a semiconductor device 10 having such a BGA package structure. In the semiconductor device 10, a semiconductor integrated circuit element (hereinafter referred to as a semiconductor element) 2 is placed on a wiring board (supporting board, interposer) 1, and electrode terminals (not shown) of the wiring board 1. And an external connection terminal (not shown) of the semiconductor element 2 are connected by a bonding wire 3 made of, for example, gold (Au) or the like.

配線基板１は、例えば、ガラスエポキシ樹脂などの絶縁性樹脂を基材とし、一方の主面に銅（Ｃｕ）等からなる導電層が選択的に配設されている。当該導電層は、配線基板１と半導体素子２とを接続するボンディングワイヤ３が接続される領域を除いてソルダーレジスト層により選択的に被覆されている。   The wiring board 1 is made of, for example, an insulating resin such as glass epoxy resin as a base material, and a conductive layer made of copper (Cu) or the like is selectively disposed on one main surface. The conductive layer is selectively covered with a solder resist layer except for a region where a bonding wire 3 that connects the wiring substrate 1 and the semiconductor element 2 is connected.

また、配線基板１の他方の主面にも、銅（Ｃｕ）等からなる導電層が選択的に配設され、当該導電層はソルダーレジスト層により選択的に被覆されている。導電層には、半田を主体とする球状電極端子等の外部接続端子（バンプ）４が配設されている。   In addition, a conductive layer made of copper (Cu) or the like is selectively provided on the other main surface of the wiring board 1 and the conductive layer is selectively covered with a solder resist layer. In the conductive layer, external connection terminals (bumps) 4 such as spherical electrode terminals mainly composed of solder are disposed.

半導体素子２は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成され、上面にはボンディングワイヤ３が接続される外部接続端子（電極パッド）が設けられている。そして、半導体素子２の背面（電子回路素子・電子回路などの非形成面）と配線基板１の一方の主面との間には、例えばダイボンディングフィルム等のダイボンディング材からなる接着剤（図示を省略）が設けられ、これによって半導体素子２は配線基板１に接着固定されている。   The semiconductor element 2 uses a silicon (Si) semiconductor substrate, is formed by a known semiconductor manufacturing process, and has an external connection terminal (electrode pad) to which the bonding wire 3 is connected on the upper surface. An adhesive (not shown) made of a die bonding material such as a die bonding film is provided between the back surface (non-formation surface of the electronic circuit element / electronic circuit) of the semiconductor element 2 and one main surface of the wiring board 1. The semiconductor element 2 is bonded and fixed to the wiring board 1.

更に、半導体素子２及びボンディングワイヤ３は、エポキシ系樹脂等の封止樹脂５により封止され、半導体装置１０が形成されている。   Furthermore, the semiconductor element 2 and the bonding wire 3 are sealed with a sealing resin 5 such as an epoxy resin to form a semiconductor device 10.

ところで、半導体装置１０の製造工程では生産性を高めるために、配線基板が複数個連結した多連外形を有する多連配線基板に、一括してパッケージング処理し、最終工程で個片分割処理を施して、個々の半導体装置１０を完成させている。   By the way, in the manufacturing process of the semiconductor device 10, in order to increase productivity, packaging processing is collectively performed on a multiple wiring board having a multiple outer shape in which a plurality of wiring boards are connected, and individual division processing is performed in the final process. Thus, the individual semiconductor devices 10 are completed.

図２は、半導体素子が実装された面が樹脂封止されており、個片分割される前の状態の多連配線基板１'の部分上面図である。なお、図２では図示の便宜に鑑み、２つの配線基板１が連結されてなる多連配線基板１'を図示している。また、図２においては、封止樹脂５に樹脂封止された半導体素子２とボンディングワイヤ３の図示は省略している。   FIG. 2 is a partial top view of the multiple wiring substrate 1 ′ in a state before the surface on which the semiconductor element is mounted is resin-sealed and divided into individual pieces. In FIG. 2, for convenience of illustration, a multiple wiring board 1 ′ in which two wiring boards 1 are connected is illustrated. In FIG. 2, illustration of the semiconductor element 2 and the bonding wire 3 encapsulated in the encapsulating resin 5 is omitted.

図２に示すように、多連配線基板１'には、２つの配線基板１が、図２において矢印Ａで示す箇所（基板支持部）で連結されている。半導体装置１０の製造工程の最終工程では、切断金型と支持金型（図示を省略）を用いて、図２において矢印Ａで示す基板支持部を挟み込み、当該金型を用いた打ち抜き切断により多連配線基板１'を個片分割し、個々の半導体装置１０が完成となる。   As shown in FIG. 2, two wiring boards 1 are connected to the multiple wiring board 1 ′ at a location (board support portion) indicated by an arrow A in FIG. 2. In the final step of the manufacturing process of the semiconductor device 10, a cutting die and a supporting die (not shown) are used to sandwich the substrate support portion indicated by arrow A in FIG. The continuous wiring board 1 ′ is divided into individual pieces, and each semiconductor device 10 is completed.

また、多連配線基板１'には、半導体素子が実装され封止樹脂５によって封止された箇所が２箇所形成されている。封止樹脂５を用いて半導体素子２（図１参照）を封止する際に形成された樹脂ベント部６が封止樹脂５に接続するように形成されている。樹脂ベント部６は、図２において矢印Ａで示す基板支持部の一部に形成されている。   The multiple wiring substrate 1 ′ is formed with two locations where the semiconductor element is mounted and sealed with the sealing resin 5. A resin vent portion 6 formed when the semiconductor element 2 (see FIG. 1) is sealed using the sealing resin 5 is formed so as to be connected to the sealing resin 5. The resin vent portion 6 is formed in a part of the substrate support portion indicated by an arrow A in FIG.

なお、多連配線基板１'において、封止樹脂５が形成されている箇所よりも外側には、スリット７が貫通形成されている。図２において矢印Ａで示す基板支持部の端部が、スリット７に接続している。スリット７により、切断金型を用いた打ち抜き切断により多連配線基板１'を個片分割する際に多連配線基板１'に作用する応力の軽減が図られている。   In the multiple wiring substrate 1 ′, a slit 7 is formed through the outer side of the portion where the sealing resin 5 is formed. In FIG. 2, the end portion of the substrate support portion indicated by arrow A is connected to the slit 7. The slit 7 reduces the stress acting on the multiple wiring substrate 1 ′ when the multiple wiring substrate 1 ′ is divided into pieces by punching and cutting using a cutting die.

その他、予め目的の外形に沿ってルーター加工した配線基板の残り部分のコーナー４頂点を狙い値として、丸穴もしくは曲線形状のパンチで打ち抜きし単品の半導体装置に外形加工する構造が提案されている。また、電子部品搭載用基板におけるコーナー部に、切断用スリットから斜め方向に延びるサブスリットが形成された構造が提案されている。いずれも、半導体装置のコーナー部側面は、全面に亘って配線基板の基材が露出している。   In addition, a structure has been proposed in which a corner of the remaining portion of the wiring board that has been router-processed in advance along the target outer shape is targeted, and is punched with a round hole or a curved punch to be processed into a single semiconductor device. . Further, a structure has been proposed in which sub-slits extending obliquely from the cutting slit are formed at the corners of the electronic component mounting substrate. In either case, the base material of the wiring board is exposed over the entire side surface of the corner portion of the semiconductor device.

更に、半導体チップが搭載された後で切断されて半導体装置の基板となる複数の配線基板領域が、搬送方向に延在する２つの吊り基板領域に挟まれて所定の間隔で一列に配置された基板であって、前記配線基板領域の周囲の境界部分における配線パターン及びソルダーレジストを除去したことを特徴とする基板が提案されている。   Further, a plurality of wiring board regions that are cut after mounting the semiconductor chip to become a substrate of the semiconductor device are arranged in a row at predetermined intervals between two suspension board regions extending in the transport direction. There has been proposed a substrate characterized in that a wiring pattern and a solder resist are removed from a boundary portion around the wiring substrate region.

また、半導体ウェハに複数個が形成され、前記半導体ウェハをダイシングにより分割されるＩＣチップであって、前記ＩＣチップ上の内周部に沿って一連に設けた溝と、前記溝よりも内側に配置され、導電性材料を含むインクを用いた配線により外部と電気的に接続するための少なくとも２つのパッドとを備え、前記配線が前記溝と交差する交差部の近傍に、前記各配線を行う際に、その各配線同士の短絡を防止する短絡防止部を設けたＩＣチップが提案されている。   A plurality of IC chips formed on the semiconductor wafer, and the semiconductor wafer is divided by dicing; a series of grooves provided along an inner peripheral portion on the IC chip; and an inner side of the grooves And at least two pads for electrically connecting to the outside by wiring using ink containing a conductive material, and each wiring is performed in the vicinity of an intersection where the wiring intersects the groove At the same time, there has been proposed an IC chip provided with a short-circuit prevention unit for preventing a short circuit between the respective wirings.

更に、表面に半導体素子がフリップチップ実装される領域を有する絶縁基板と、絶縁基板裏面に形成された外部回路基板との接合用ランド部と、該絶縁基板に形成され、該接合用ランド部を半導体素子に電気的に接続するための配線層とからなる配線基板であって、前記絶縁基板表面には、半導体素子搭載領域の周囲に凹部またはスリットが形成されている配線基板が提案されている。
特開２００２−３３４９５３号公報 特開平９−１８１４０６号公報 特開２００５−７９３６５号公報 特開２００６−２６９７４７号公報 特開２００５−１２９８１８号公報 Further, an insulating substrate having a region where a semiconductor element is flip-chip mounted on the front surface, a bonding land portion for bonding to an external circuit board formed on the back surface of the insulating substrate, and a bonding land portion formed on the insulating substrate, A wiring board comprising a wiring layer for electrical connection to a semiconductor element, wherein the insulating board surface has a recess or slit formed around a semiconductor element mounting region has been proposed. .
JP 2002-334953 A JP-A-9-181406 JP 2005-79365 A JP 2006-269747 A JP 2005-129818 A

しかしながら、上述したように、半導体装置１０の製造工程の最終工程では、図２において矢印Ａで示す基板支持部を挟み込み、当該金型を用いた打ち抜き切断により多連配線基板１'を個片分割している。従って、前記基板支持部が切断される際に、配線基板１と前記基板支持部との間にクラックが発生するおそれがある。   However, as described above, in the final step of the manufacturing process of the semiconductor device 10, the multiple wiring substrate 1 ′ is divided into pieces by sandwiching the substrate support portion indicated by arrow A in FIG. 2 and punching and cutting using the die. doing. Therefore, when the substrate support portion is cut, a crack may occur between the wiring board 1 and the substrate support portion.

当該クラックが、配線基板１の内部に進行し、配線基板１の内部回路まで達すると、配線基板１の断線を引き起こし、機能障害を招くおそれがある。   When the crack progresses to the inside of the wiring board 1 and reaches the internal circuit of the wiring board 1, the wiring board 1 may be disconnected, resulting in a functional failure.

また、かかるクラックの発生を防止するために、時間をかけて多連配線基板１'の個片分割を行おうとすると、半導体装置１０の生産効率が低下する。   Further, in order to prevent the occurrence of such cracks, if it is attempted to divide the multiple wiring substrate 1 ′ into pieces over time, the production efficiency of the semiconductor device 10 decreases.

更に、図３に示す問題も生じ得る。ここで、図３は、図２に示す多連配線基板１'を個片分割するときの状態を示す断面図である。なお、図３においては、封止樹脂５に樹脂封止された半導体素子２及びボンディングワイヤ３の図示は省略している。   Furthermore, the problem shown in FIG. 3 may also occur. Here, FIG. 3 is a sectional view showing a state when the multiple wiring substrate 1 ′ shown in FIG. 2 is divided into pieces. In FIG. 3, illustration of the semiconductor element 2 and the bonding wire 3 sealed with the sealing resin 5 is omitted.

図３に示すように、多連配線基板１'の個片分割にあっては、支持金型８上に、上面が樹脂封止された多連配線基板１'が載置され、切断金型９によって多連配線基板１'が切断される。封止樹脂５を用いて半導体素子２（図１参照）を封止する際に、前記基板支持部の一部に樹脂ベント部６（図２参照）が形成され、樹脂ベント部６のバリ６ａ（図３参照）が発生すると、多連配線基板１'を個片分割する際に、支持金型８と切断金型９との間に樹脂ベント部６のバリ６ａが挟み込まれる。   As shown in FIG. 3, in dividing the multiple wiring substrate 1 ′ into pieces, the multiple wiring substrate 1 ′ whose upper surface is resin-sealed is placed on the support mold 8, and the cutting mold The multiple wiring substrate 1 ′ is cut by 9. When the semiconductor element 2 (see FIG. 1) is sealed using the sealing resin 5, a resin vent portion 6 (see FIG. 2) is formed on a part of the substrate support portion, and a burr 6a of the resin vent portion 6 is formed. When (see FIG. 3) occurs, the burr 6a of the resin vent portion 6 is sandwiched between the support mold 8 and the cutting mold 9 when the multiple wiring substrate 1 ′ is divided into pieces.

従って、多連配線基板１'に局所的に力が作用して局所的な歪応力が発生し、上述の不具合を引き起こすクラックが発生するおそれがある。   Therefore, a local force is applied to the multiple wiring substrate 1 ′ to generate local strain stress, which may cause a crack that causes the above-described problems.

そこで、本発明は、上記の点に鑑みてなされたものであって、半導体装置の製造工程において配線基板を個片分割する際に、配線基板にクラックが発生又は進展することを抑制して配線基板の断線を防止することにより、品質の向上を図ることができる半導体装置及び当該半導体装置を効率よく製造することができる方法を提供することを本発明の目的とする。   Accordingly, the present invention has been made in view of the above-described points, and suppresses the occurrence or development of cracks in the wiring board when the wiring board is divided into individual pieces in the manufacturing process of the semiconductor device. It is an object of the present invention to provide a semiconductor device capable of improving quality by preventing disconnection of the substrate and a method capable of efficiently manufacturing the semiconductor device.

本発明の一観点によれば、多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法において、前記多連配線基板の主面であって、前記半導体素子が実装され樹脂封止される領域の外側に溝部を形成する工程と、前記領域に実装された前記半導体素子を樹脂封止する工程と、前記半導体素子が実装され樹脂封止された前記多連配線基板の前記主面であって、前記溝部よりも外側の箇所で前記多連配線基板を切断する工程と、を有することを特徴とする半導体装置の製造方法が提供される。   According to one aspect of the present invention, in a method of manufacturing a semiconductor device having a structure in which a semiconductor element is mounted on a wiring board formed by cutting a multiple wiring board and sealed with a resin, A step of forming a groove outside the region where the semiconductor element is mounted and resin-sealed, a step of resin-sealing the semiconductor element mounted in the region, and the semiconductor element is mounted And a step of cutting the multiple wiring substrate at a location outside the groove portion on the main surface of the resin-encapsulated multiple wiring substrate. Provided.

本発明の別の観点によれば、多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法であって、前記多連配線基板の主面であって、前記半導体素子が実装され樹脂封止される領域の外側に、前記多連配線基板に貫通溝部を形成する工程と、前記多連配線基板の裏面に、前記溝部の内側の領域から前記溝部の外側の領域にわたる補強部材を貼り付ける工程と、前記領域に実装された前記半導体素子を樹脂封止する工程と、前記半導体素子を樹脂封止した後、金型の第1の部分を前記多連配線基板の主面側から前記溝部に挿入し、前記第1の部分の押圧により前記補強部材を前記多連配線基板の裏面から剥がす工程と、前記補強部材を剥がした後、前記金型の第２の部分の押圧により前記多連配線基板を前記溝部にて切断する工程と、を有することを特徴とする半導体装置の製造方法が提供される。   According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a structure in which a semiconductor element is mounted on a wiring board formed by cutting a multiple wiring board and sealed with a resin, Forming a through-groove portion in the multiple wiring substrate on a main surface of the substrate and outside the region where the semiconductor element is mounted and resin-sealed; and on the back surface of the multiple wiring substrate, the groove portion A step of attaching a reinforcing member extending from an inner region to an outer region of the groove; a step of resin-sealing the semiconductor element mounted in the region; and a step of molding the mold after resin-sealing the semiconductor element. The step of 1 was inserted into the groove from the main surface side of the multiple wiring substrate, the step of peeling the reinforcing member from the back surface of the multiple wiring substrate by pressing the first portion, and the reinforcing member was peeled off Then, by pressing the second part of the mold The method of manufacturing a semiconductor device characterized by having the steps of cutting the multiple wiring board in the groove is provided.

本発明の更に別の観点によれば、配線基板と、前記配線基板の主面に実装される半導体素子と、前記半導体素子を封止する封止樹脂と、前記配線基板の主面であって、前記封止樹脂の外側に形成された溝部と、を含むことを特徴とする半導体装置が提供される。   According to still another aspect of the present invention, a wiring board, a semiconductor element mounted on the main surface of the wiring board, a sealing resin for sealing the semiconductor element, and a main surface of the wiring board, And a groove formed outside the sealing resin. A semiconductor device is provided.

本発明によれば、半導体装置の製造工程において配線基板を個片分割する際に、配線基板にクラックが発生又は進展することを抑制して配線基板の断線を防止することにより、品質の向上を図ることができる半導体装置及び当該半導体装置を効率よく製造することができる方法を提供することができる。   According to the present invention, when the wiring board is divided into individual pieces in the manufacturing process of the semiconductor device, it is possible to improve the quality by suppressing the generation or progress of cracks in the wiring board and preventing the wiring board from being disconnected. It is possible to provide a semiconductor device that can be manufactured and a method that can efficiently manufacture the semiconductor device.

以下、本発明の実施の形態に係る半導体装置及び当該半導体装置に用いられる配線基板が複数接合され多連配線基板ついて説明し、次いで、当該半導体装置の製造方法について説明する。   Hereinafter, a semiconductor device according to an embodiment of the present invention and a multiple wiring substrate in which a plurality of wiring substrates used in the semiconductor device are joined will be described, and then a method for manufacturing the semiconductor device will be described.

［半導体装置及び多連配線基板］
１．第１の例
図４に本発明の実施の形態の第１の例に係る半導体装置の構造を示す。 [Semiconductor devices and multiple wiring boards]
1. First Example FIG. 4 shows a structure of a semiconductor device according to a first example of the embodiment of the present invention.

図４に示す半導体装置２０は、ボール・グリッド・アレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の表面実装型パッケージ構造を有する。   A semiconductor device 20 shown in FIG. 4 has a surface mount package structure such as a ball grid array (BGA).

半導体装置２０は、配線基板（支持基板、インターポーザ）２１の上に、半導体集積回路素子（以下、半導体素子と称する）２２が載置され、配線基板２１の電極端子（図示を省略）と半導体素子２２の外部接続端子（図示を省略）とは、例えば金（Ａｕ）等から成るボンディングワイヤ２３によって接続されている。   In the semiconductor device 20, a semiconductor integrated circuit element (hereinafter referred to as a semiconductor element) 22 is placed on a wiring board (supporting board, interposer) 21, and electrode terminals (not shown) of the wiring board 21 and the semiconductor element are arranged. The external connection terminals 22 (not shown) are connected by bonding wires 23 made of, for example, gold (Au).

配線基板２１は、例えば、ガラスエポキシ樹脂などの絶縁性樹脂を基材とし、一方の主面に銅（Ｃｕ）等からなる導電層が選択的に配設されている。当該導電層は、配線基板２１と半導体素子２２とを接続するボンディングワイヤ２３が接続される領域を除いてソルダーレジスト層により選択的に被覆されている。   The wiring board 21 is made of, for example, an insulating resin such as glass epoxy resin as a base material, and a conductive layer made of copper (Cu) or the like is selectively disposed on one main surface. The conductive layer is selectively covered with a solder resist layer except for a region where a bonding wire 23 that connects the wiring substrate 21 and the semiconductor element 22 is connected.

また、配線基板２１の他方の主面にも、銅（Ｃｕ）等からなる導電層が選択的に配設され、当該導電層はソルダーレジスト層により選択的に被覆されている。導電層には、半田を主体とする球状電極端子等の外部接続端子（バンプ）２４が配設されている。   In addition, a conductive layer made of copper (Cu) or the like is selectively provided on the other main surface of the wiring board 21 and the conductive layer is selectively covered with a solder resist layer. In the conductive layer, external connection terminals (bumps) 24 such as spherical electrode terminals mainly composed of solder are disposed.

半導体素子２２は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成され、上面にはボンディングワイヤ２３が接続される外部接続端子（電極パッド）が設けられている。そして、半導体素子２２の背面（電子回路素子・電子回路などの非形成面）と配線基板２１の一方の主面との間には、例えばダイボンディングフィルム等のダイボンディング材からなる接着剤（図示を省略）が設けられ、これによって半導体素子２２は配線基板２１に接着固定されている。   The semiconductor element 22 uses a silicon (Si) semiconductor substrate and is formed by a known semiconductor manufacturing process, and an external connection terminal (electrode pad) to which a bonding wire 23 is connected is provided on the upper surface. An adhesive made of a die bonding material such as a die bonding film (for example) is provided between the back surface of the semiconductor element 22 (non-formation surface of the electronic circuit element / electronic circuit) and one main surface of the wiring substrate 21. The semiconductor element 22 is bonded and fixed to the wiring board 21.

更に、半導体素子２２及びボンディングワイヤ２３は、エポキシ系樹脂等の封止樹脂２５により封止されている。   Further, the semiconductor element 22 and the bonding wire 23 are sealed with a sealing resin 25 such as an epoxy resin.

本例では更に、配線基板２１の半導体素子２２が搭載された主面に、溝部２８が形成されている。これについて、図５及び図６を参照して説明する。   In this example, a groove portion 28 is further formed on the main surface of the wiring substrate 21 on which the semiconductor element 22 is mounted. This will be described with reference to FIGS.

図５は、半導体素子２２が実装された面が樹脂封止されており、個片分割される前の状態の配線基板２１の部分上面図を示す。なお、図５では図示の便宜に鑑み、２つの配線基板２１が連結されてなる状態を図示している。なお、図５においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   FIG. 5 shows a partial top view of the wiring board 21 in a state before the surface on which the semiconductor element 22 is mounted is resin-sealed and divided into individual pieces. In FIG. 5, for convenience of illustration, a state in which two wiring boards 21 are connected is illustrated. In FIG. 5, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図５に示すように、なお、配線基板２１において、封止樹脂２５が形成されている箇所よりも外側には、スリット２７が貫通形成されている。図５において矢印Ｂで示す箇所、即ち、隣り合うスリット２７間を、図示を省略する切断金型を用いて打ち抜き切断することにより、配線基板２１が複数接合された配線基板（多連配線基板）２１'は個々の配線基板２１に個片分割される。スリット２７に因り、切断金型を用いた打ち抜き切断により多連配線基板２１'を個片分割する際に当該多連配線基板２１'に作用する応力の軽減が図られている。スリット２７の外周辺のうち、半導体素子２２側に位置する辺は、多連配線基板２１'を個片分割化してなる配線基板２１の外周辺、即ち、半導体装置２０の外形端を構成する。   As shown in FIG. 5, a slit 27 is formed through the wiring substrate 21 outside the portion where the sealing resin 25 is formed. A wiring board (multiple wiring board) in which a plurality of wiring boards 21 are joined by punching and cutting a portion indicated by an arrow B in FIG. 5, that is, between adjacent slits 27 using a cutting die (not shown). 21 ′ is divided into individual wiring boards 21. Due to the slit 27, when the multiple wiring substrate 21 ′ is divided into pieces by punching and cutting using a cutting die, the stress acting on the multiple wiring substrate 21 ′ is reduced. Of the outer periphery of the slit 27, the side located on the semiconductor element 22 side constitutes the outer periphery of the wiring substrate 21 obtained by dividing the multiple wiring substrate 21 ′ into pieces, that is, the outer edge of the semiconductor device 20.

配線基板２１の半導体素子２２が搭載された主面であって、封止樹脂２５と、スリット２７の外周辺のうち半導体素子２２側に位置する辺との間に、平面視直線状の環状形状を有する溝部２８が形成されている。図５から明らかなように、溝部２８は、図５において矢印Ｂで示す切断箇所よりも封止樹脂２５側に位置している。   The main surface of the wiring board 21 on which the semiconductor element 22 is mounted, and between the sealing resin 25 and the side located on the semiconductor element 22 side in the outer periphery of the slit 27, is an annular shape having a linear shape in plan view The groove part 28 which has is formed. As is apparent from FIG. 5, the groove 28 is located closer to the sealing resin 25 than the cut portion indicated by the arrow B in FIG.

図６は、配線基板２１の内部構造を示す断面図である。図６に示すように、本例の配線基板２１は、ガラスエポキシ樹脂などの絶縁性樹脂を基材３０とする。基材３０の内部には、例えば銅（Ｃｕ）等からなる配線層３１が配設されており、また、基材３０の表面および裏面には、銅（Ｃｕ）等からなる導電層３２が選択的に配設されている。当該導電層３２は、ソルダーレジスト層３３により選択的に被覆されている。   FIG. 6 is a cross-sectional view showing the internal structure of the wiring board 21. As shown in FIG. 6, the wiring substrate 21 of this example uses an insulating resin such as a glass epoxy resin as a base material 30. A wiring layer 31 made of, for example, copper (Cu) or the like is disposed inside the base material 30, and a conductive layer 32 made of copper (Cu) or the like is selected on the front and back surfaces of the base material 30. Are arranged. The conductive layer 32 is selectively covered with a solder resist layer 33.

上述の溝部２８は、配線基板２１において、基材３０の内部に達する深さをもって形成されている。即ち、溝部２８は、基材３０の表面および裏面に配設された導電層３２又はソルダーレジスト層３３中においてのみ形成される溝ではなく、例えば、ルーター加工又はレーザー加工により、基材３０の内部に達する深さをもって形成されている。   The groove 28 described above is formed with a depth reaching the inside of the base material 30 in the wiring board 21. That is, the groove portion 28 is not a groove formed only in the conductive layer 32 or the solder resist layer 33 disposed on the front surface and the back surface of the base material 30, but is formed inside the base material 30 by, for example, router processing or laser processing. It is formed with a depth that reaches

溝部２８は、例えば、配線基板２１の厚さが約０．２ｍｍ乃至約１．０ｍｍの場合、約０．０５ｍｍ乃至約１．０ｍｍの深さ（鉛直方向の長さ）を有する。溝部２８の深さが配線基板２１の厚さの半分以下である場合、配線基板２１の強度としては不十分である。また溝部２８の幅（水平方向の長さ）は例えば約０．１ｍｍ乃至約０．５ｍｍであってもよい。溝部２８は、１回又は複数回のルーター加工又はレーザー加工により形成されてもよい。   For example, when the thickness of the wiring substrate 21 is about 0.2 mm to about 1.0 mm, the groove 28 has a depth (length in the vertical direction) of about 0.05 mm to about 1.0 mm. When the depth of the groove 28 is not more than half the thickness of the wiring board 21, the strength of the wiring board 21 is insufficient. The width (the length in the horizontal direction) of the groove 28 may be, for example, about 0.1 mm to about 0.5 mm. The groove 28 may be formed by one or a plurality of times of router processing or laser processing.

かかる溝部２８の存在により、図７に示す効果を奏することができる。なお、図７においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   Due to the presence of the groove 28, the effect shown in FIG. 7 can be obtained. In FIG. 7, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図７（ａ）に示すように、多連配線基板２１'の個片分割にあっては、支持金型３４上に、上面が樹脂封止された多連配線基板２１'が載置され、切断金型３５によって多連配線基板２１'が切断されるが、多連配線基板２１'には溝部２８が形成されている。即ち、配線基板２１の厚さは均一ではなく、溝部２８が形成された箇所は他の箇所よりも薄くなっている。従って、溝部２８が形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たす。   As shown in FIG. 7A, in dividing the multiple wiring substrate 21 ′ into pieces, the multiple wiring substrate 21 ′ whose upper surface is resin-sealed is placed on the support die 34. The multiple wiring substrate 21 ′ is cut by the cutting die 35, and the groove portion 28 is formed in the multiple wiring substrate 21 ′. That is, the thickness of the wiring board 21 is not uniform, and the location where the groove 28 is formed is thinner than the other locations. Accordingly, the portion where the groove 28 is formed becomes flexible in terms of structural strength, and thus plays a role of a stress relaxation mechanism.

よって、多連配線基板２１'の個片分割のために、多連配線基板２１'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板２１の中心側（内部）に伝達することを防止することができる。よって、配線基板２１の断線等に因る機能障害の発生を防止することができる。   Therefore, the stress generated when the multiple wiring substrate 21 ′ is cut due to the division of the multiple wiring substrate 21 ′ can be reduced, and the stress generated at the cutting point B is reduced to the wiring substrate 21. Transmission to the center side (inside) can be prevented. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 21 or the like.

また、多連配線基板２１'を切断する際に、切断箇所Ｂ、即ち、多連配線基板２１'を個片分割化してなる配線基板２１の外周辺（半導体装置２０の外形端）にクラックＣｋが発生し、当該クラックＣｋが配線基板２１の中心側（内部）方向に進行した場合であっても、クラックＣｋは溝部２８に達するとその進行は停止される。従って、クラックＣｋが配線基板２１の中心側（内部）に進行することが防止される。よって、配線基板２１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 21 ′ is cut, the crack Ck is formed at the cutting portion B, that is, the outer periphery of the wiring substrate 21 obtained by dividing the multiple wiring substrate 21 ′ into pieces (the outer edge of the semiconductor device 20). Even if the crack Ck progresses toward the center side (inside) of the wiring substrate 21, the progress of the crack Ck is stopped when it reaches the groove 28. Therefore, the crack Ck is prevented from proceeding to the center side (inside) of the wiring board 21. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 21 or the like.

また、図７（ｂ）に示すように、封止樹脂２５を用いて半導体素子２２（図４参照）を封止する際に、図示を省略する樹脂ベント部のバリ２９が発生しても、溝部２８が当該バリ２９が流れ込むダムの役割を果たす。即ち、余剰の封止樹脂２５が溝部２８に流れ込むことにより、配線基板２１の表面にはバリ２９は殆ど形成されない。   Further, as shown in FIG. 7B, when the semiconductor element 22 (see FIG. 4) is sealed using the sealing resin 25, even if a burr 29 in the resin vent portion (not shown) occurs, The groove 28 serves as a dam into which the burr 29 flows. That is, the excess sealing resin 25 flows into the groove portion 28, so that almost no burrs 29 are formed on the surface of the wiring substrate 21.

従って、樹脂バリ２９による多連配線基板２１'の切断箇所Ｂの高さの不均一が解消される。よって、多連配線基板２１'を個片分割する際に、支持金型３４と切断金型３５との間に樹脂ベント部のバリ２９が挟み込まれ、多連配線基板２１'に局所的に力が作用して局所的な歪応力が発生してしまうことを回避することができる。よって、樹脂バリ２９に起因するクラックの発生を防止することができる。   Therefore, unevenness in the height of the cut portion B of the multiple wiring substrate 21 ′ due to the resin burr 29 is eliminated. Therefore, when dividing the multiple wiring substrate 21 ′ into pieces, the burr 29 of the resin vent portion is sandwiched between the support mold 34 and the cutting mold 35, and the force is locally applied to the multiple wiring substrate 21 ′. It is possible to avoid the occurrence of local strain stress by acting. Therefore, generation of cracks due to the resin burr 29 can be prevented.

図８に、図４に示す本発明の実施の形態の第１の例の変形例（その１）に係る半導体装置４０を示す。なお、図８において、図７（ａ）に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図８においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   FIG. 8 shows a semiconductor device 40 according to a modification (part 1) of the first example of the embodiment of the present invention shown in FIG. In FIG. 8, the same parts as those shown in FIG. 7A are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 8, the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 are not shown.

図８に示す例では、配線基板４１の半導体素子２２が搭載された主面であって、封止樹脂２５と、スリット２７の外周辺のうち、半導体素子２２側に位置する辺との間に複数の溝部２８ａ及び２８ｂが形成されている。溝部２８ａ及び２８ｂは、図８において矢印Ｂで示す切断箇所よりも封止樹脂２５側に位置している。溝部２８ａ及び２８ｂは、配線基板４１において、例えば、ルーター加工又はレーザー加工により、基材３０の内部に達する深さをもって形成されている。   In the example shown in FIG. 8, the main surface of the wiring substrate 41 on which the semiconductor element 22 is mounted, between the sealing resin 25 and the side located on the semiconductor element 22 side in the outer periphery of the slit 27. A plurality of groove portions 28a and 28b are formed. The groove portions 28a and 28b are located closer to the sealing resin 25 than the cut portion indicated by the arrow B in FIG. The grooves 28a and 28b are formed in the wiring board 41 with a depth reaching the inside of the base material 30 by, for example, router processing or laser processing.

かかる溝部２８ａ及び２８ｂの存在により、配線基板４１の厚さは均一ではなく、溝部２８ａ及び２８ｂが形成された箇所は他の箇所よりも薄くなっている。従って、溝部２８ａ及び２８ｂが形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たす。   Due to the presence of the grooves 28a and 28b, the thickness of the wiring board 41 is not uniform, and the portions where the grooves 28a and 28b are formed are thinner than the other portions. Accordingly, the portion where the grooves 28a and 28b are formed becomes flexible in terms of structural strength, and thus serves as a stress relaxation mechanism.

よって、配線基板４１が複数接合された多連配線基板の個片分割のために、当該多連配線基板を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板４１の中心側（内部）に伝達することを防止することができる。よって、配線基板４１の断線等に因る機能障害の発生を防止することができる。   Therefore, the stress generated when the multiple wiring substrate is cut can be reduced due to the division of the multiple wiring substrate to which the multiple wiring substrates 41 are joined. It is possible to prevent the stress from being transmitted to the center side (inside) of the wiring board 41. Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 41 or the like.

また、多連配線基板を切断する際に、切断箇所Ｂ、即ち、当該多連配線基板を個片分割化してなる配線基板４１の外周辺（半導体装置２０の外形端）にクラックが発生し、当該クラックが配線基板４１の中心側（内部）方向に進行し、仮に、配線基板４１の外周側に位置する溝部２８ｂで当該進行が止まらなかった場合であっても、クラックは溝部２８ａに達するとその進行を停止することができる。従って、配線基板４１の中心側（内部）に進行することが防止される。よって、配線基板４１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate is cut, a crack is generated at the cutting portion B, that is, the outer periphery of the wiring substrate 41 obtained by dividing the multiple wiring substrate into pieces (the outer edge of the semiconductor device 20). Even if the crack advances to the center side (inside) direction of the wiring substrate 41 and the progress does not stop at the groove portion 28b located on the outer peripheral side of the wiring substrate 41, the crack reaches the groove portion 28a. Its progress can be stopped. Accordingly, it is possible to prevent the wiring board 41 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 41 or the like.

また、図８に示すように、封止樹脂２５を用いて半導体素子２２（図４参照）を封止する際に、図示を省略する樹脂ベント部のバリ２９が発生しても、溝部２８ａが当該バリ２９が流れ込むダムの役割を果たす。また、当該バリ２９は溝部２８ａから溢れ出ても、溝部２８ａの外側に位置する溝部２８ｂが当該バリ２９が流れ込むダムの役割を果たす。即ち、余剰の封止樹脂２５が溝部２８ａ及び２８ｂに流れ込むことにより、配線基板４１の表面にはバリ２９は殆ど形成されない。   Further, as shown in FIG. 8, when the semiconductor element 22 (see FIG. 4) is sealed using the sealing resin 25, even if the burr 29 of the resin vent portion (not shown) occurs, the groove 28 a It plays the role of a dam into which the burr 29 flows. Even if the burr 29 overflows from the groove 28a, the groove 28b located outside the groove 28a serves as a dam into which the burr 29 flows. In other words, the excess sealing resin 25 flows into the grooves 28 a and 28 b, so that almost no burrs 29 are formed on the surface of the wiring board 41.

従って、樹脂バリ２９による多連配線基板の切断箇所Ｂの高さの不均一が解消される。即ち、当該多連配線基板を個片分割する際に、支持金型３４と切断金型３５との間に樹脂ベント部のバリ２９が挟み込まれ、多連配線基板に局所的に力が作用して局所的な歪応力が発生してしまうことを回避することができ、よって樹脂バリ２９に起因するクラックの発生を防止することができる。   Therefore, unevenness in the height of the cut portion B of the multiple wiring substrate due to the resin burr 29 is eliminated. That is, when the multiple wiring substrate is divided into individual pieces, the burr 29 of the resin vent portion is sandwiched between the support die 34 and the cutting die 35, and a force acts locally on the multiple wiring substrate. Thus, it is possible to avoid the occurrence of local strain stress, and thus it is possible to prevent the occurrence of cracks due to the resin burr 29.

なお、図８に示す例では、配線基板４１の半導体素子２２が搭載された主面であって、封止樹脂２５と多連配線基板を個片分割化してなる配線基板４１の外周辺（半導体装置２０の外形端）との間に、２つの溝部２８ａ及び２８ｂが形成されているが、溝部２８の形成数はかかる例に限定されない。即ち、配線基板４１の半導体素子２２が搭載された主面であって、封止樹脂２５と多連配線基板を個片分割化してなる配線基板４１の外周辺（半導体装置２０の外形端）との間に、３つ以上の溝部２８を形成してもよい。   In the example shown in FIG. 8, the outer periphery of the wiring substrate 41 (semiconductor) which is the main surface of the wiring substrate 41 on which the semiconductor element 22 is mounted and is obtained by dividing the sealing resin 25 and the multiple wiring substrates into pieces. Two grooves 28a and 28b are formed between the outer edge of the device 20 and the number of grooves 28, but the number of grooves 28 is not limited to this example. That is, the main surface of the wiring substrate 41 on which the semiconductor elements 22 are mounted, and the outer periphery of the wiring substrate 41 (outer edge of the semiconductor device 20) formed by dividing the sealing resin 25 and the multiple wiring substrate into pieces. Three or more grooves 28 may be formed between the two.

図９に、図４に示す本発明の実施の形態の第１の例の変形例（その２）に係る半導体装置４５を示す。なお、図９において、図８に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図９においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   FIG. 9 shows a semiconductor device 45 according to a modification (part 2) of the first example of the embodiment of the present invention shown in FIG. In FIG. 9, the same parts as those shown in FIG. 8 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 9, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図９に示す例では、図８に示す構造において、配線基板４７の外部接続端子（バンプ）２４が搭載された主面であって、封止樹脂２５と、スリット２７の外周辺のうち、半導体素子２２側に位置する辺との間に相当する箇所に、複数の溝部２８ｃ及び２８ｄが形成されている。   In the example shown in FIG. 9, in the structure shown in FIG. 8, the main surface on which the external connection terminals (bumps) 24 of the wiring board 47 are mounted, and the semiconductor resin out of the outer periphery of the sealing resin 25 and the slit 27. A plurality of groove portions 28c and 28d are formed at locations corresponding to the sides located on the element 22 side.

図９から明らかなように、溝部２８ｃ及び２８ｄは、図８において矢印Ｂで示す切断箇所よりも封止樹脂２５側に位置している。上述の溝部２８ｃ及び２８ｄは、配線基板４７の半導体素子２２が搭載された主面に形成された溝部２８ａ及び２８ｂと同様に、例えば、ルーター加工又はレーザー加工により、基材３０の内部に達する深さをもって形成されている。   As is clear from FIG. 9, the groove portions 28 c and 28 d are located closer to the sealing resin 25 than the cut portion indicated by the arrow B in FIG. 8. The groove portions 28c and 28d described above are depths reaching the inside of the substrate 30 by, for example, router processing or laser processing, similarly to the groove portions 28a and 28b formed on the main surface of the wiring board 47 on which the semiconductor element 22 is mounted. It is formed with a height.

溝部２８ｃ及び２８ｄは、溝部２８ａ及び２８ｂと互い違いになる（水平方向にずれる）ように配線基板４７の外部接続端子（バンプ）２４が搭載された主面に形成されている。溝部２８ｃ及び２８ｄは、溝部２８ａ及び２８ｂの直下ではなく、溝部２８ａ及び２８ｂと互い違いに（水平方向にずれて）形成されているため、配線基板４７の厚さが極端に薄くなっている箇所はなく、所定の強度を安定的に維持しつつ、溝部２８ａ乃至２８ｄが形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たすことができる。   The groove portions 28c and 28d are formed on the main surface on which the external connection terminals (bumps) 24 of the wiring board 47 are mounted so as to be alternated (shifted in the horizontal direction) with the groove portions 28a and 28b. Since the groove portions 28c and 28d are not directly under the groove portions 28a and 28b but are formed alternately (shifted in the horizontal direction) with the groove portions 28a and 28b, the portion where the thickness of the wiring board 47 is extremely thin is In addition, since the portions where the grooves 28a to 28d are formed become flexible in terms of structural strength while maintaining a predetermined strength stably, it can serve as a stress relaxation mechanism.

よって、多連配線基板の個片分割のために、多連配線基板を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板４７の中心側（内部）に伝達することを防止することができる。よって、配線基板４７の断線等に因る機能障害の発生を防止することができる。   Therefore, the stress generated when the multiple wiring substrate is cut due to the division of the multiple wiring substrate into individual pieces can be reduced, and the stress generated at the cutting point B is reduced to the center side of the wiring substrate 47 ( (Internal) can be prevented. Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 47 or the like.

また、多連配線基板を切断する際に、切断箇所Ｂ、即ち、多連配線基板を個片分割してなる配線基板４７の外周辺（半導体装置２０の外形端）にクラックが発生し、当該クラックが配線基板４７の中心側（内部）方向に進行し、仮に、配線基板４７の外周側に位置する溝部２８ｂ及び２８ｄで当該進行が止まらなかった場合であっても、クラックは溝部２８ａ及び２８ｃに達するとその進行を停止することができる。従って、配線基板４７の中心側（内部）に進行することが防止される。よって、配線基板４７の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate is cut, a crack is generated at the cutting portion B, that is, the outer periphery of the wiring substrate 47 obtained by dividing the multiple wiring substrate into pieces (the outer edge of the semiconductor device 20). Even if the crack progresses in the center side (inside) direction of the wiring substrate 47, and the progress does not stop at the groove portions 28b and 28d located on the outer peripheral side of the wiring substrate 47, the cracks are in the groove portions 28a and 28c. The progress can be stopped when reaching. Accordingly, it is possible to prevent the wiring board 47 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 47 or the like.

即ち、配線基板４７の表面及び裏面の双方において、多連配線基板を切断する際に発生する応力を低減することができ、更に、当該切断により発生し得るクラックの進行を抑制することができる。   That is, on both the front surface and the back surface of the wiring substrate 47, the stress generated when the multiple wiring substrate is cut can be reduced, and further, the progress of cracks that can be generated by the cutting can be suppressed.

また、図８に示す例と同様に、封止樹脂２５を用いて半導体素子２２（図４参照）を封止する際に、図示を省略する樹脂ベント部のバリ２９が発生しても、溝部２８ａ及び２８ｂは、当該バリ２９が流れ込むダムの役割を果たす。従って、樹脂バリ２９による多連配線基板の切断箇所Ｂの高さの不均一が解消される。即ち、多連配線基板を個片分割する際に、支持金型３４と切断金型３５との間に樹脂ベント部のバリ２９が挟み込まれ、多連配線基板に局所的に力が作用して局所的な歪応力が発生してしまうことを回避することができ、よって樹脂バリ２９に起因するクラックの発生を防止することができる。   Similarly to the example shown in FIG. 8, even when the burr 29 of the resin vent portion (not shown) occurs when the semiconductor element 22 (see FIG. 4) is sealed using the sealing resin 25, the groove portion 28a and 28b serve as a dam into which the burr 29 flows. Therefore, unevenness in the height of the cut portion B of the multiple wiring substrate due to the resin burr 29 is eliminated. That is, when the multiple wiring board is divided into pieces, the burr 29 of the resin vent portion is sandwiched between the support mold 34 and the cutting mold 35, and a force acts locally on the multiple wiring board. The occurrence of local strain stress can be avoided, and therefore the occurrence of cracks due to the resin burr 29 can be prevented.

なお、図９に示す例では、配線基板４７の外部接続端子（バンプ）２４が搭載された主面に、２つの溝部２８ｃ及び２８ｄが形成されているが、溝部２８の形成数はかかる例に限定されない。即ち、配線基板４７の外部接続端子（バンプ）２４が搭載された主面であって、封止樹脂２５と多連配線基板を個片分割化してなる配線基板４７の外周辺（半導体装置２０の外形端）との間に、３つ以上の溝部２８を形成してもよい。   In the example shown in FIG. 9, two grooves 28c and 28d are formed on the main surface of the wiring board 47 on which the external connection terminals (bumps) 24 are mounted. However, the number of grooves 28 is such an example. It is not limited. That is, it is the main surface of the wiring board 47 on which the external connection terminals (bumps) 24 are mounted, and the outer periphery of the wiring board 47 formed by dividing the sealing resin 25 and the multiple wiring boards into pieces (of the semiconductor device 20). Three or more grooves 28 may be formed between the outer edge and the outer edge.

２．第２の例
図１０に本発明の実施の形態の第２の例に係る半導体装置の構造を示す。 2. Second Example FIG. 10 shows a structure of a semiconductor device according to a second example of the embodiment of the present invention.

なお、図１０において、図７（ｂ）に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１０においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   In FIG. 10, the same parts as those shown in FIG. 7B are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 10, illustration of the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 is omitted.

図１０に示す半導体装置５０では、図４乃至図７に示す構造において、配線基板５２に形成された溝部２８に弾性部材５１が充填されている。   In the semiconductor device 50 shown in FIG. 10, in the structure shown in FIGS. 4 to 7, the groove member 28 formed in the wiring substrate 52 is filled with the elastic member 51.

弾性部材５１は、例えばゴム又はアクリル樹脂、ウレタン樹脂、若しくはシリコン樹脂等、配線基板５２の硬度よりも低い硬度を有し、配線基板５２における応力緩和が可能で、切断が容易な材料からなる。配線基板５２が例えば約４５０ＭＰａ乃至約５４０ＭＰａの硬度を有する場合、弾性部材５１は例えば約４５０ＭＰａ未満の硬度を有する。   The elastic member 51 has a hardness lower than that of the wiring board 52, such as rubber, acrylic resin, urethane resin, or silicon resin, and is made of a material that can relieve stress in the wiring board 52 and can be easily cut. When the wiring board 52 has a hardness of, for example, about 450 MPa to about 540 MPa, the elastic member 51 has a hardness of, for example, less than about 450 MPa.

弾性部材５１は、例えばスクリーン印刷法により、溝部２８に充填される。   The elastic member 51 is filled in the groove 28 by, for example, a screen printing method.

かかる構造により、配線基板５２が複数接合されてなる多連配線基板を搬送等する際に発生し得る振動又は曲がりに因り、大きな曲げ力が当該多連配線基板に作用しても、溝部２８に充填された弾性部材５１が一定以上曲がらないストッパーとして機能する。従って、弾性部材５１により、溝部２８の破損を防止することができ、個々の配線基板５２に個片分割される前の多連配線基板の強度補強が図られている。   With such a structure, even if a large bending force acts on the multiple wiring substrate due to vibration or bending that may occur when a multiple wiring substrate in which a plurality of wiring substrates 52 are joined is conveyed, the groove portion 28 is not affected. The filled elastic member 51 functions as a stopper that does not bend more than a certain amount. Therefore, the elastic member 51 can prevent the groove 28 from being damaged, and the strength of the multiple wiring board before being divided into individual wiring boards 52 is reinforced.

また、多連配線基板を切断する際に、切断箇所Ｂ、即ち、配線基板を個片分割化してなる配線基板５２の外周辺（半導体装置２０の外形端）にクラックＣｋが発生し、当該クラックＣｋが配線基板５２の中心側（内部）方向に進行した場合であっても、クラックＣｋは弾性部材５１が充填された溝部２８に達するとその進行は確実に停止される。従って、配線基板５２の中心側（内部）に進行することが防止される。よって、よって、配線基板５２の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring board is cut, a crack Ck is generated at the cut portion B, that is, the outer periphery of the wiring board 52 (outer edge of the semiconductor device 20) formed by dividing the wiring board into pieces. Even when Ck travels in the direction toward the center side (inside) of the wiring board 52, the progress of the crack Ck is surely stopped when it reaches the groove 28 filled with the elastic member 51. Accordingly, it is possible to prevent the wiring board 52 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of a functional failure due to disconnection of the wiring board 52 or the like.

なお、図８に示す半導体装置４０の溝部２８ａ及び２８ｂに上述の弾性部材５１を充填してもよく、また、図９に示す半導体装置４５の溝部２８ａ乃至２８ｄに上述の弾性部材５１を充填してもよい。   The grooves 28a and 28b of the semiconductor device 40 shown in FIG. 8 may be filled with the elastic member 51, and the grooves 28a to 28d of the semiconductor device 45 shown in FIG. 9 are filled with the elastic member 51. May be.

３．第３の例
図１１に本発明の実施の形態の第３の例に係る半導体装置の構造を示す。図１１（ｂ）は、図１１（ａ）において点線Ｃで示す箇所の断面図である。なお、図１１において、図５及び図７（ｂ）に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１１においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。 3. Third Example FIG. 11 shows a structure of a semiconductor device according to a third example of the embodiment of the present invention. FIG.11 (b) is sectional drawing of the location shown by the dotted line C in Fig.11 (a). In FIG. 11, the same portions as those shown in FIGS. 5 and 7B are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 11, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図４乃至図７に示す本発明の実施の形態の第１の例に係る半導体装置２０では、配線基板２１の半導体素子２２が搭載された主面であって、封止樹脂２５と、スリット２７の外周辺のうち半導体素子２２側に位置する辺との間に、平面視直線状の環状形状を有する溝部２８が形成されている。   In the semiconductor device 20 according to the first example of the embodiment of the present invention shown in FIGS. 4 to 7, the main surface on which the semiconductor element 22 of the wiring substrate 21 is mounted, the sealing resin 25 and the slit 27. A groove portion 28 having an annular shape that is linear in a plan view is formed between the outer periphery of the substrate and the side located on the semiconductor element 22 side.

これに対し、図１１に示す半導体装置５５では、隣り合うスリット２７間、即ち、矢印Ｂで示す切断箇所と、封止樹脂２５との間であって、封止樹脂２５を用いて半導体素子２２（図４参照）を封止する際に形成された樹脂ベント部５６の形成箇所に、平面視略半円形状の溝部５８が形成されている。溝部５８は、図４に示す溝部２８と同様に、配線基板５７において、基材３０（図６参照）の内部に達する深さをもって形成されている。溝部５８を上方から見たときの形状は、半導体装置５０のコーナー部側に曲線部が形成され、封止樹脂２５側に直線部が形成されてなる略半円形状となっている。このように、溝部５８は平面視略半円形状を有するため、樹脂ベント部５６の余剰樹脂は抵抗を受けることなく溝部５８に流れ込む。前記曲線部に到達した余剰樹脂は、前記曲線部に沿って流れ、溝部５８の底部へと流動する。即ち、溝部５８は、樹脂ベント部５６の余剰樹脂のダムの役割を果たし、余剰樹脂は矢印Ｂで示す切断箇所に流れ込まない。   On the other hand, in the semiconductor device 55 shown in FIG. 11, between the adjacent slits 27, that is, between the cut portion indicated by the arrow B and the sealing resin 25, the semiconductor element 22 is formed using the sealing resin 25. A groove portion 58 having a substantially semicircular shape in plan view is formed at a position where the resin vent portion 56 formed when sealing (see FIG. 4) is formed. The groove portion 58 is formed with a depth reaching the inside of the base material 30 (see FIG. 6) in the wiring board 57, similarly to the groove portion 28 shown in FIG. The shape of the groove 58 when viewed from above is a substantially semicircular shape in which a curved portion is formed on the corner portion side of the semiconductor device 50 and a linear portion is formed on the sealing resin 25 side. Thus, since the groove part 58 has a substantially semicircular shape in plan view, excess resin in the resin vent part 56 flows into the groove part 58 without receiving resistance. The surplus resin that has reached the curved portion flows along the curved portion and flows to the bottom of the groove portion 58. That is, the groove 58 serves as a surplus resin dam of the resin vent 56, and the surplus resin does not flow into the cut portion indicated by the arrow B.

よって、配線基板５７の表面には樹脂バリは殆ど形成されず、樹脂バリによる多連配線基板５７'の切断箇所Ｂの高さの不均一が解消される。即ち、多連配線基板５７'を個片分割する際に、支持金型と切断金型（図示を省略）との間に樹脂ベント部５６のバリが挟み込まれ、多連配線基板５７'に局所的に力が作用して局所的な歪応力が発生してしまうことを回避することができる。よって樹脂バリに起因するクラックの発生を防止することができる。   Therefore, almost no resin burrs are formed on the surface of the wiring board 57, and unevenness in the heights of the cut portions B of the multiple wiring board 57 ′ due to the resin burrs is eliminated. That is, when the multiple wiring board 57 ′ is divided into individual pieces, a burr of the resin vent portion 56 is sandwiched between the support mold and the cutting mold (not shown), and the multiple wiring board 57 ′ is locally attached to the multiple wiring board 57 ′. Therefore, it is possible to avoid a local strain stress from being generated due to the force. Therefore, generation of cracks due to resin burrs can be prevented.

溝部５８が形成された配線基板５７の箇所は他の箇所よりも薄くなっている。従って、溝部５８が形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たす。よって、多連配線基板５７'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板５７の中心側（内部）に伝達することを防止することができる。よって、配線基板５７の断線等に因る機能障害の発生を防止することができる。   The part of the wiring board 57 in which the groove part 58 is formed is thinner than the other part. Accordingly, the portion where the groove 58 is formed becomes flexible in terms of structural strength, and thus plays a role of a stress relaxation mechanism. Therefore, the stress generated when cutting the multiple wiring board 57 ′ can be reduced, and the stress generated at the cutting point B can be prevented from being transmitted to the center side (inside) of the wiring board 57. Can do. Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 57 or the like.

また、多連配線基板５７'を切断する際に、切断箇所Ｂ、即ち、多連配線基板５７'を個片分割化してなる配線基板５７の外周辺（半導体装置５５の外形端）にクラックが発生し、当該クラックが配線基板５７の中心側（内部）方向に進行した場合であっても、クラックは溝部５８に達するとその進行は停止される。従って、配線基板５７の中心側（内部）に進行することが防止される。よって、配線基板５７の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 57 ′ is cut, a crack is generated at the cutting portion B, that is, the outer periphery of the wiring substrate 57 obtained by dividing the multiple wiring substrate 57 ′ into individual pieces (the outer edge of the semiconductor device 55). Even if the crack is generated and proceeds in the direction toward the center (inside) of the wiring board 57, the progress is stopped when the crack reaches the groove 58. Accordingly, it is possible to prevent the wiring board 57 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 57 or the like.

４．第４の例
図１２に本発明の実施の形態の第４の例に係る半導体装置の上面図を示す。 4). Fourth Example FIG. 12 shows a top view of a semiconductor device according to a fourth example of the embodiment of the present invention.

なお、図１２において、図４乃至図１１に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１２においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   In FIG. 12, the same portions as those shown in FIGS. 4 to 11 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 12, the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 are not shown.

図１２に示す半導体装置６０にあっては、配線基板６１のコーナー部（四隅）の夫々に、断面が略半円形状を有する凹部６２が鉛直方向に２本ずつ形成されている。当該凹部６２の内面には、銅（Ｃｕ）、ニッケル（Ｎｉ）めっきが施された銅（Ｃｕ）、金（Ａｕ）めっきが施された銅（Ｃｕ）等、配線基板６１の基材３０（図６参照）の内部に配設された配線層３１（図６参照）を構成する材料を含む金属６３がめっきされている。   In the semiconductor device 60 shown in FIG. 12, two concave portions 62 each having a substantially semicircular cross section are formed in each of the corner portions (four corners) of the wiring substrate 61 in the vertical direction. On the inner surface of the recess 62, the base material 30 of the wiring substrate 61 (copper (Cu), copper (Cu) plated with nickel (Ni), copper (Cu) plated with gold (Au), etc.) The metal 63 containing the material which comprises the wiring layer 31 (refer FIG. 6) arrange | positioned inside (refer FIG. 6) is plated.

かかる構造を有する図１２に示す半導体装置６０は、図１３に示す多連配線基板６１'が個片分割されてなる。ここで、図１３（ａ）は、主面に実装された半導体素子２２が封止樹脂２５により封止された多連配線基板６１'が個片分割される前の状態を示し、図１３（ｂ）は、当該多連配線基板６１'が個片分割されるときの状態を示す。図１３において、図４乃至図１１に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１３においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   The semiconductor device 60 shown in FIG. 12 having such a structure is obtained by dividing a multiple wiring substrate 61 ′ shown in FIG. 13 into individual pieces. Here, FIG. 13A shows a state before the multiple wiring substrate 61 ′ in which the semiconductor element 22 mounted on the main surface is sealed with the sealing resin 25 is divided into individual pieces, and FIG. b) shows a state when the multiple wiring board 61 ′ is divided into pieces. In FIG. 13, the same portions as those shown in FIGS. 4 to 11 are denoted by the same reference numerals, and description thereof is omitted. Further, in FIG. 13, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図１３（ａ）に示すように、半導体素子２２が封止樹脂２５により樹脂封止された領域の外側であって、隣り合うスリット２７間に位置する多連配線基板６１'の切断箇所Ｂに、スルーホール６４が２本ずつ形成されている。切断箇所Ｂは、図１２に示す半導体装置６０の配線基板６１のコーナー部（四隅）に対応する。   As shown in FIG. 13 (a), outside the region where the semiconductor element 22 is resin-sealed with the sealing resin 25 and at the cutting point B of the multiple wiring substrate 61 ′ located between the adjacent slits 27. Two through holes 64 are formed. Cut portions B correspond to corner portions (four corners) of the wiring substrate 61 of the semiconductor device 60 shown in FIG.

スルーホール６４は、多連配線基板６１'の内部において電気的導通を図るためのスルーホール３６（図６参照）と同一方法により形成され、多連配線基板６１'の表面と裏面とを繋ぐように形成されている。更に、スルーホール６４の内側面には、銅（Ｃｕ）、ニッケル（Ｎｉ）めっきが施された銅（Ｃｕ）、金（Ａｕ）めっきが施された銅（Ｃｕ）等、配線基板６１の基材３０（図６参照）の内部に配設された配線層３１を構成する材料を含む金属６３がめっきされている。但し、スルーホール６４は、配線層３１及び導電層３２（図６参照）に電気的に接続されていない。   The through hole 64 is formed by the same method as the through hole 36 (see FIG. 6) for electrical conduction inside the multiple wiring substrate 61 ′, and connects the front surface and the back surface of the multiple wiring substrate 61 ′. Is formed. Further, on the inner surface of the through hole 64, the base of the wiring board 61, such as copper (Cu) plated with copper (Cu), copper (Cu) plated with nickel (Ni), copper (Cu) plated with gold (Au), etc. A metal 63 containing a material constituting the wiring layer 31 disposed inside the material 30 (see FIG. 6) is plated. However, the through hole 64 is not electrically connected to the wiring layer 31 and the conductive layer 32 (see FIG. 6).

かかる構造を有する多連配線基板６１'の個片分割にあっては、図１３（ｂ）に示すように、支持金型３４上に、上面が樹脂封止された多連配線基板６１'が載置される。切断金型３５によって、多連配線基板６１'が切断されると、図１２に示す半導体装置６０が形成される。   In the division of the multiple wiring substrate 61 ′ having such a structure, as shown in FIG. 13B, the multiple wiring substrate 61 ′ whose upper surface is sealed with a resin is formed on the support die 34. Placed. When the multiple wiring substrate 61 ′ is cut by the cutting die 35, the semiconductor device 60 shown in FIG. 12 is formed.

このとき、スルーホール６４の中心部分が当該切断の切断面を通るように、多連配線基板６１'は切断され、略半円形状の断面を有する凹部６２（図１２参照）が配線基板６１のコーナー部（四隅）の夫々に形成され、金属６３がめっきされた凹部６２の内面が露出すする。   At this time, the multiple wiring substrate 61 ′ is cut so that the central portion of the through hole 64 passes through the cut surface of the cutting, and the recess 62 (see FIG. 12) having a substantially semicircular cross section is formed on the wiring substrate 61. The inner surface of the recess 62 formed at each corner (four corners) and plated with the metal 63 is exposed.

上述のように、多連配線基板６１'には、当該多連配線基板６１'の表面と裏面とを繋ぐようにスルーホール６４が形成されており、多連配線基板６１'の個片分割にあっては当該スルーホール６４が切断されるため、スルーホール６４が形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たす。   As described above, the through wiring 64 is formed in the multiple wiring substrate 61 ′ so as to connect the front surface and the back surface of the multiple wiring substrate 61 ′. In this case, since the through hole 64 is cut, the portion where the through hole 64 is formed becomes flexible in terms of structural strength, thereby serving as a stress relaxation mechanism.

よって、多連配線基板６１'の個片分割のために、多連配線基板６１'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板６１の中心側（内部）に伝達することを防止することができる。よって、配線基板６１の断線等に因る機能障害の発生を防止することができる。特に、スルーホール６４は、多連配線基板６１'の表面と裏面とを繋ぐように形成されているため、多連配線基板６１'の表面と裏面の両面における応力緩和と応力が配線基板６１の中心側（内部）に伝達することを防止することができる。   Therefore, the stress generated when the multiple wiring board 61 ′ is cut due to the division of the multiple wiring board 61 ′ can be reduced, and the stress generated at the cutting point B is reduced to the wiring board 61. Transmission to the center side (inside) can be prevented. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 61 or the like. In particular, since the through hole 64 is formed so as to connect the front surface and the back surface of the multiple wiring substrate 61 ′, stress relaxation and stress on both the front and back surfaces of the multiple wiring substrate 61 ′ are caused by the stress of the wiring substrate 61. Transmission to the center side (inside) can be prevented.

また、多連配線基板６１'を切断する際に、切断箇所ＢにクラックＣｋが発生し、当該クラックＣｋが配線基板６１の中心側（内部）方向に進行した場合であっても、クラックＣｋはスルーホール６４内でとどまる。従って、配線基板６１の中心側（内部）に進行することが防止される。よって、よって、配線基板６１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 61 ′ is cut, a crack Ck is generated at the cutting point B, and even if the crack Ck advances in the center side (inside) direction of the wiring substrate 61, the crack Ck It stays in the through hole 64. Accordingly, it is possible to prevent the wiring board 61 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 61 or the like.

更に、上述のように、スルーホール６４の内側面には、配線基板６１の基材３０（図６参照）の内部に配設された配線層３１を構成する材料を含む金属６３がめっきされている。かかる金属６３が、多連配線基板６１'の基材３０（図６参照）よりも高強度を有するため、スルーホール６４は耐外部衝撃性に優れる。更に、多連配線基板６１'を切断する際又は切断した後に、当該基材３０を構成するガラス繊維が屑となって飛散することを防止することができる。   Furthermore, as described above, the inner surface of the through hole 64 is plated with the metal 63 containing the material constituting the wiring layer 31 disposed inside the base material 30 (see FIG. 6) of the wiring board 61. Yes. Since the metal 63 has higher strength than the base material 30 (see FIG. 6) of the multiple wiring substrate 61 ′, the through hole 64 is excellent in external impact resistance. Furthermore, it is possible to prevent the glass fibers constituting the base material 30 from being scattered and scattered when cutting the multiple wiring substrate 61 ′ or after cutting.

図１４に、図１２に示す本発明の実施の形態の第４の例の変形例に係る半導体装置７０を示す。   FIG. 14 shows a semiconductor device 70 according to a modification of the fourth example of the embodiment of the present invention shown in FIG.

なお、図１４において、図１２に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１４においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   In FIG. 14, the same portions as those shown in FIG. 12 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 14, the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 are not shown.

図１４に示す半導体装置７０では、図１２に示す構造において、配線基板５２に形成された凹部６２に、図１０に示す弾性部材５１と同じ材料からなる弾性部材６６が充填されている。   In the semiconductor device 70 shown in FIG. 14, in the structure shown in FIG. 12, the recess 62 formed in the wiring substrate 52 is filled with an elastic member 66 made of the same material as the elastic member 51 shown in FIG.

かかる構造を有する図１４に示す半導体装置７０は、スルーホール６４に弾性部材６６が充填された図１５に示す多連配線基板７１'が個片分割されてなる。   The semiconductor device 70 shown in FIG. 14 having such a structure is obtained by dividing a multiple wiring board 71 ′ shown in FIG. 15 in which a through hole 64 is filled with an elastic member 66 into pieces.

ここで、図１５（ａ）は、主面に実装された半導体素子２２が封止樹脂２５により封止された多連配線基板７１'が個片分割される前の状態を示し、図１５（ｂ）は、当該多連配線基板７１'が個片分割されるときの状態を示す。図１５において、図１３に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１５においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   Here, FIG. 15A shows a state before the multiple wiring substrate 71 ′ in which the semiconductor element 22 mounted on the main surface is sealed with the sealing resin 25 is divided into individual pieces, and FIG. b) shows a state when the multiple wiring substrate 71 ′ is divided into pieces. In FIG. 15, the same portions as those shown in FIG. 13 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 15, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図１５（ａ）に示すように、弾性部材６６は、例えばスクリーン印刷法により、スルーホール６４に充填され、図１５（ｂ）に示すように、切断金型３５を用いてスルーホール６４の中心部分が当該切断の切断面を通るように、多連配線基板７１'は弾性部材６６と共に切断され、凹部６２の内面にめっきされた金属６３と弾性部材５１が露出する。   As shown in FIG. 15A, the elastic member 66 is filled in the through hole 64 by, for example, a screen printing method, and as shown in FIG. The multiple wiring substrate 71 ′ is cut together with the elastic member 66 so that the portion passes through the cut surface of the cutting, and the metal 63 and the elastic member 51 plated on the inner surface of the recess 62 are exposed.

図１５に示す構造により、多連配線基板７１'を搬送等する際に発生し得る振動又は曲がりに因り、大きな曲げ力が多連配線基板７１'に作用しても、スルーホール６４に充填された弾性部材６６が一定以上曲がらないストッパーとして機能する。従って、弾性部材６６により、スルーホール６４の破損を防止することができ、個々の配線基板７１に個片分割される前の多連配線基板７１'の強度補強が図られている。   With the structure shown in FIG. 15, even if a large bending force acts on the multiple wiring substrate 71 ′ due to vibration or bending that may occur when the multiple wiring substrate 71 ′ is conveyed, the through hole 64 is filled. The elastic member 66 functions as a stopper that does not bend beyond a certain level. Therefore, the elastic member 66 can prevent the through hole 64 from being damaged, and the strength of the multiple wiring board 71 ′ before being divided into individual wiring boards 71 is increased.

また、多連配線基板７１'を切断する際に、切断箇所Ｂ、即ち、配線基板を個片分割化してなる配線基板７１の外周辺（半導体装置７０の外形端）にクラックＣｋが発生し、当該クラックＣｋが配線基板７１の中心側（内部）方向に進行した場合であっても、クラックＣｋは弾性部材６６が充填されたスルーホール６４に達するとその進行は確実に停止される。従って、配線基板７１の中心側（内部）に進行することが防止される。よって、よって、配線基板７１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring board 71 ′ is cut, a crack Ck is generated at the cut portion B, that is, the outer periphery of the wiring board 71 obtained by dividing the wiring board into pieces (the outer edge of the semiconductor device 70), Even when the crack Ck travels in the center side (inside) direction of the wiring board 71, the progress of the crack Ck is surely stopped when it reaches the through hole 64 filled with the elastic member 66. Accordingly, it is possible to prevent the wiring board 71 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 71 or the like.

５．第５の例
図１６に本発明の実施の形態の第５の例に係る半導体装置の上面図を示す。 5. Fifth Example FIG. 16 shows a top view of a semiconductor device according to a fifth example of the embodiment of the present invention.

なお、図１６において、図４乃至図１５に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１６においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   In FIG. 16, the same portions as those shown in FIGS. 4 to 15 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 16, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図４乃至図７に示す本発明の実施の形態の第１の例に係る半導体装置２０では、配線基板２１の半導体素子２２が搭載された主面であって、封止樹脂２５と、スリット２７の外周辺のうち半導体素子２２側に位置する辺との間に、平面視直線状の環状形状を有する溝部２８が形成されている。そして、溝部２８は、図５において矢印Ｂで示す切断箇所よりも封止樹脂２５側に位置している。   In the semiconductor device 20 according to the first example of the embodiment of the present invention shown in FIGS. 4 to 7, the main surface on which the semiconductor element 22 of the wiring substrate 21 is mounted, the sealing resin 25 and the slit 27. A groove portion 28 having an annular shape that is linear in a plan view is formed between the outer periphery of the substrate and the side located on the semiconductor element 22 side. And the groove part 28 is located in the sealing resin 25 side rather than the cutting location shown by the arrow B in FIG.

これに対し、図１６に示す半導体装置８０では、配線基板８１の端部に他の箇所よりも厚さが小さい段差部８２が形成されている。   On the other hand, in the semiconductor device 80 shown in FIG. 16, a stepped portion 82 having a smaller thickness than other portions is formed at the end of the wiring substrate 81.

かかる構造を有する図１６に示す半導体装置８０は、半導体素子２２が封止樹脂２５により樹脂封止された領域の外側であって、隣り合うスリット２７間、即ち、矢印Ｂで示す切断箇所に、溝部８８が基材の内部に達する深さをもって形成された図１７に示す多連配線基板８１'を支持金型３４上に載置し、切断金型３５によって当該多連配線基板８１'を切断し個片分割することによって形成される。   The semiconductor device 80 having such a structure shown in FIG. 16 is outside the region where the semiconductor element 22 is resin-sealed with the sealing resin 25, and between adjacent slits 27, that is, at the cutting location indicated by the arrow B, 17 is formed on the support mold 34, and the multiple wiring board 81 ′ is cut by the cutting mold 35. The multiple wiring board 81 ′ shown in FIG. It is formed by dividing into individual pieces.

ここで、図１７（ａ）は、主面に実装された半導体素子２２が封止樹脂２５により封止された多連配線基板８１'が個片分割される前の状態を示し、図１７（ｂ）は、当該多連配線基板８１'が個片分割されるときの状態を示す。図１７において、図４乃至図１１に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１７においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   Here, FIG. 17A shows a state before the multiple wiring substrate 81 ′ in which the semiconductor element 22 mounted on the main surface is sealed with the sealing resin 25 is divided into individual pieces, and FIG. b) shows a state when the multiple wiring substrate 81 ′ is divided into pieces. In FIG. 17, the same parts as those shown in FIGS. 4 to 11 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 17, the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 are not shown.

多連配線基板８１'の切断箇所Ｂに溝部８８が形成されており、多連配線基板８１'の厚さは均一ではなく、溝部８８が形成された箇所は他の箇所よりも薄くなっている。従って、溝部８８が形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たす。特に、多連配線基板８１'の溝部８８が形成されているため、容易に多連配線基板８１'を切断することができ、当該切断時に発生する応力そのものを低減することができる。   Grooves 88 are formed at the cut points B of the multiple wiring substrate 81 ′, and the thickness of the multiple wiring substrate 81 ′ is not uniform, and the portions where the groove portions 88 are formed are thinner than other portions. . Accordingly, the portion where the groove portion 88 is formed becomes flexible in terms of structural strength, and thus serves as a stress relaxation mechanism. In particular, since the groove portion 88 of the multiple wiring substrate 81 ′ is formed, the multiple wiring substrate 81 ′ can be easily cut, and the stress itself generated during the cutting can be reduced.

よって、多連配線基板８１'の個片分割のために、多連配線基板８１'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板８１の中心側（内部）に伝達することを防止することができる。よって、配線基板８１の断線等に因る機能障害の発生を防止することができる。   Therefore, the stress generated when the multiple wiring board 81 ′ is cut due to the division of the multiple wiring board 81 ′ can be reduced, and the stress generated at the cutting point B is reduced to the wiring board 81. Transmission to the center side (inside) can be prevented. Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 81 or the like.

また、多連配線基板８１'を切断する際に、切断箇所Ｂ、即ち、多連配線基板８１'を個片分割化してなる配線基板８１の外周辺（半導体装置８０の外形端）にクラックが発生しても、クラックは配線基板８１の厚さが厚い方向（配線基板８１の中心側（内部）方向）に進行し難い。よって、配線基板８１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 81 ′ is cut, a crack is generated at the cutting portion B, that is, the outer periphery of the wiring substrate 81 obtained by dividing the multiple wiring substrate 81 ′ into individual pieces (the outer edge of the semiconductor device 80). Even if the cracks are generated, the cracks hardly progress in the direction in which the thickness of the wiring board 81 is thick (the central side (inside) direction of the wiring board 81). Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 81 or the like.

図１８に、図１６に示す本発明の実施の形態の第５の例の変形例に係る半導体装置８５を示す。   FIG. 18 shows a semiconductor device 85 according to a modification of the fifth example of the embodiment of the present invention shown in FIG.

なお、図１８において、図１６に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図１８においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   In FIG. 18, the same portions as those shown in FIG. 16 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 18, the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 are not shown.

図１８に示す半導体装置８５では、図１６に示す構造において、配線基板５２に形成された段差部８２に、図１０に示す弾性部材５１と同じ材料からなる弾性部材８６が充填されている。   In the semiconductor device 85 shown in FIG. 18, in the structure shown in FIG. 16, the stepped portion 82 formed on the wiring substrate 52 is filled with an elastic member 86 made of the same material as the elastic member 51 shown in FIG.

かかる構造を有する図１８に示す半導体装置８５は、溝部８８に弾性部材８６が充填された図１９に示す多連配線基板８１'が個片分割されてなる。   The semiconductor device 85 shown in FIG. 18 having such a structure is obtained by dividing the multiple wiring substrate 81 ′ shown in FIG. 19 in which the groove 88 is filled with the elastic member 86 into pieces.

図１９に示す構造により、多連配線基板８１'を搬送等する際に発生し得る振動又は曲がりに因り、大きな曲げ力が多連配線基板８１'に作用しても、溝部８８に充填された弾性部材８６が一定以上曲がらないストッパーとして機能する。従って、弾性部材８６により、溝部８８の破損を防止することができ、個々の配線基板８１に個片分割される前の多連配線基板８１'の強度補強が図られている。   With the structure shown in FIG. 19, the groove 88 is filled even if a large bending force acts on the multiple wiring substrate 81 ′ due to vibration or bending that may occur when the multiple wiring substrate 81 ′ is transported or the like. The elastic member 86 functions as a stopper that does not bend beyond a certain level. Accordingly, the elastic member 86 can prevent the groove 88 from being damaged, and the strength of the multiple wiring board 81 ′ before being divided into individual wiring boards 81 is reinforced.

ところで、図１７に示す溝部８８の下方には、多連配線基板８１'の強度補強部材を設けてもよい。かかる態様を、図２０を参照して説明する。図２０（ｂ）は、図２０（ａ）の点線Ｃで示す箇所の断面図である。また、図２０においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   Incidentally, a strength reinforcing member of the multiple wiring substrate 81 ′ may be provided below the groove portion 88 shown in FIG. Such an embodiment will be described with reference to FIG. FIG.20 (b) is sectional drawing of the location shown by the dotted line C of Fig.20 (a). In FIG. 20, the semiconductor element 22 and the bonding wire 23 encapsulated in the encapsulating resin 25 are not shown.

図２０に示す態様では、図２０（ａ）において点線Ｄで囲んだ領域、即ち、溝部８８とその近傍とが繋がるように、多連配線基板８１'の下面に、粘着性（タック性）を有する補強テープ（補強部材）８９が貼り付けられている。補強テープ８９は、例えばポリミド、アラミド、又はアラミド・ポリミド等の材料からなり、半導体装置の製造過程において作用する熱に耐えうる特性を有する。また、補強テープ８９の幅は、溝部８８の幅よりも広く設定されている。   In the embodiment shown in FIG. 20, the region surrounded by the dotted line D in FIG. 20A, that is, the adhesiveness (tackiness) is applied to the lower surface of the multiple wiring substrate 81 ′ so that the groove portion 88 and the vicinity thereof are connected. A reinforcing tape (reinforcing member) 89 is attached. The reinforcing tape 89 is made of, for example, a material such as polyimide, aramid, or aramid / polyimide, and has a characteristic capable of withstanding heat acting in the manufacturing process of the semiconductor device. The width of the reinforcing tape 89 is set wider than the width of the groove 88.

このように、多連配線基板８１'の厚さが薄く強度的に柔軟になっている溝部８８と、当該溝部８８の強度以上の強度を有する溝部８８以外の箇所とが繋がるように補強テープ８９が多連配線基板８１'の下面に貼り付けられているため、多連配線基板８１'の強度を補強することができる。   In this way, the reinforcing tape 89 is connected so that the groove portion 88 in which the multiple wiring substrate 81 ′ is thin and flexible in strength is connected to a portion other than the groove portion 88 having a strength higher than the strength of the groove portion 88. Is affixed to the lower surface of the multiple wiring substrate 81 ′, the strength of the multiple wiring substrate 81 ′ can be reinforced.

ところで、多連配線基板８１'における補強テープ８９を貼り付けは、図２０に示す態様に限定されず、図２１に示す態様であってもよい。ここで、図２１（ａ）は多連配線基板８１'の上面を示し、図２１（ｂ）は多連配線基板８１'の下面を示す。図２１（ｂ）において斜線を付した部分が、補強テープ８９が貼り付けられる箇所であり、図２１（ａ）に示す点線Ｅで外周を示す領域がこれに対応する。   By the way, affixing the reinforcing tape 89 on the multiple wiring substrate 81 ′ is not limited to the mode shown in FIG. 20, but may be the mode shown in FIG. Here, FIG. 21A shows the upper surface of the multiple wiring substrate 81 ′, and FIG. 21B shows the lower surface of the multiple wiring substrate 81 ′. In FIG. 21 (b), the hatched portion is the location where the reinforcing tape 89 is applied, and the area indicated by the dotted line E shown in FIG. 21 (a) corresponds to this.

図２１に示す態様では、多連配線基板８１'の下面であって、外部接続端子（バンプ）２４が配設されている領域を除く部分に、補強テープ８９が貼り付けられている。即ち、補強テープ８９は、溝部８８が形成されている箇所よりも外側にも貼り付けられている。スリット２７からは補強テープ８９の粘着面が露出しており、粘着可能な領域が多連配線基板８１'に形成されている。   In the embodiment shown in FIG. 21, the reinforcing tape 89 is attached to the lower surface of the multiple wiring substrate 81 ′ except for the region where the external connection terminals (bumps) 24 are disposed. That is, the reinforcing tape 89 is also affixed to the outside of the portion where the groove 88 is formed. The adhesive surface of the reinforcing tape 89 is exposed from the slit 27, and an adhesive region is formed on the multiple wiring substrate 81 ′.

多連配線基板８１'は、ガラスエポキシ樹脂などの絶縁性樹脂を基材としているため、多連配線基板８１'の切断の際には、切断面からガラス繊維又は樹脂成分の切断屑が発生するおそれがある。粘着性を有する補強テープ８９が多連配線基板８１'の下面であって、外部接続端子（バンプ）２４が配設されている領域を除く部分に設けられているため、前記切断の際に発生し得る切断屑を補強テープ８９に密着させることができる。よって、半導体装置に前記切断屑が付着することを防止でき、高品位な半導体装置を製造することができる。   Since the multiple wiring substrate 81 ′ is based on an insulating resin such as a glass epoxy resin, when cutting the multiple wiring substrate 81 ′, glass fiber or resin component cutting waste is generated from the cut surface. There is a fear. The adhesive reinforcing tape 89 is provided on the lower surface of the multiple wiring substrate 81 ′ except for the region where the external connection terminals (bumps) 24 are disposed, and thus occurs during the cutting. Possible cutting waste can be brought into close contact with the reinforcing tape 89. Therefore, the cutting waste can be prevented from adhering to the semiconductor device, and a high-quality semiconductor device can be manufactured.

６．第６の例
図２２に本発明の実施の形態の第６の例に係る半導体装置の部分断面図を示す。 6). Sixth Example FIG. 22 is a partial sectional view of a semiconductor device according to a sixth example of the embodiment of the present invention.

なお、図２２において、図７（ｂ）に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図２２においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   In FIG. 22, the same parts as those shown in FIG. 7B are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 22, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図２２に示す半導体装置９０では、配線基板９１の端部に他の箇所よりも厚さが小さい段差部９２が形成されている。   In the semiconductor device 90 shown in FIG. 22, a stepped portion 92 having a smaller thickness than other portions is formed at the end of the wiring substrate 91.

かかる構造を有する図２２に示す半導体装置９０は、図２３に示す多連配線基板９１'を切断箇所Ｂで切断することにより形成される。多連配線基板９１'であって、少なくとも切断箇所Ｂとその外側には、切断箇所Ｂよりも内側の箇所よりも厚さが小さい段差部９８が形成されている。   The semiconductor device 90 shown in FIG. 22 having such a structure is formed by cutting the multiple wiring substrate 91 ′ shown in FIG. In the multi-layered wiring board 91 ′, a stepped portion 98 having a thickness smaller than that of the inner portion of the cut portion B is formed at least at the cut portion B and outside thereof.

ここで、図２３は、主面に実装された半導体素子２２が封止樹脂２５により封止された多連配線基板９１'が個片分割される前の状態を示す図である。図２３において、図４乃至図２２に示した箇所と同じ箇所には同じ符号を付し、その説明を省略する。また、図２３においては、封止樹脂２５に樹脂封止された半導体素子２２とボンディングワイヤ２３の図示は省略している。   Here, FIG. 23 is a view showing a state before the multiple wiring substrate 91 ′ in which the semiconductor element 22 mounted on the main surface is sealed with the sealing resin 25 is divided into pieces. In FIG. 23, the same portions as those shown in FIGS. 4 to 22 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 23, illustration of the semiconductor element 22 and the bonding wire 23 sealed with the sealing resin 25 is omitted.

図示を省略する切断金型によって当該多連配線基板９１'を切断箇所Ｂで切断し個片分割することによって、図２２に示す半導体装置９０が形成される。詳細は後述するが、段差部９８は、例えば、多連配線基板９１'に塗布形成するソルダーレジスト層の形成厚さを調整又はルーター加工により形成される。   22 is formed by cutting the multiple wiring substrate 91 ′ at a cutting point B and dividing it into pieces by a cutting die not shown. Although details will be described later, the stepped portion 98 is formed, for example, by adjusting the formation thickness of the solder resist layer applied to the multiple wiring substrate 91 ′ or by router processing.

このように、多連配線基板９１'であって、少なくとも切断箇所Ｂとその外側には、切断箇所Ｂよりも内側の箇所よりも厚さが小さい段差部９８が形成されているため、多連配線基板９１'の厚さは均一ではなく、少なくとも切断箇所Ｂは他の箇所よりも薄くなっている。段差部９２が形成された箇所は構造強度的に柔軟となるため、応力緩和機構の役割を果たし、更に、容易に多連配線基板９１'を切断することができ、当該切断時に発生する応力そのものを低減することができる。   As described above, in the multiple wiring substrate 91 ′, the stepped portion 98 having a thickness smaller than that of the inner portion of the cut portion B is formed at least at the cut portion B and outside thereof. The thickness of the wiring board 91 ′ is not uniform, and at least the cut portion B is thinner than other portions. Since the portion where the stepped portion 92 is formed becomes flexible in terms of structural strength, it plays a role of a stress relaxation mechanism, and moreover, the multiple wiring board 91 ′ can be easily cut, and the stress itself generated during the cutting is itself Can be reduced.

よって、多連配線基板９１'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板９１の中心側（内部）に伝達することを防止することができる。よって、配線基板９１の断線等に因る機能障害の発生を防止することができる。   Therefore, the stress generated when cutting the multiple wiring substrate 91 ′ can be reduced, and the stress generated at the cutting point B can be prevented from being transmitted to the center side (inside) of the wiring substrate 91. Can do. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 91 or the like.

また、多連配線基板９１'を切断する際に、切断箇所Ｂ、即ち、多連配線基板９１'を個片分割化してなる配線基板９１の外周辺（半導体装置９０の外形端）にクラックが発生しても、当該クラックは配線基板９１の厚さが厚い方向（配線基板９１の中心側（内部）方向）に進行し難い。よって、配線基板９１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 91 ′ is cut, a crack is generated at the cutting location B, that is, the outer periphery of the wiring substrate 91 obtained by dividing the multiple wiring substrate 91 ′ into pieces (the outer edge of the semiconductor device 90). Even if the cracks are generated, the cracks hardly progress in the direction in which the thickness of the wiring board 91 is thick (the central side (inside) direction of the wiring board 91). Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 91 or the like.

７．第７の例
図２４に本発明の実施の形態の第７の例に係る多連配線基板の部分上面図を示す。 7). Seventh Example FIG. 24 is a partial top view of a multiple wiring board according to a seventh example of the embodiment of the present invention.

図２４に示す多連配線基板１０１にあっては、スリット２７（第１穴部）よりも外側に、スリット状穴部１０５（第２穴部）が複数並んで貫通形成されている。そして、隣り合うスリット状穴部１０５同士の間隔ａは、隣り合うスリット２７同士の間隔、即ち、切断箇所Ｂの幅ｂよりも短く設定されている。従って、隣り合うスリット状穴部１０５同士の間の箇所は、隣り合うスリット２７同士の間の箇所よりも強度が低くなっている。   In the multiple wiring substrate 101 shown in FIG. 24, a plurality of slit-like hole portions 105 (second hole portions) are formed side by side outside the slits 27 (first hole portions). The interval a between the adjacent slit-shaped hole portions 105 is set to be shorter than the interval between the adjacent slits 27, that is, the width b of the cut portion B. Therefore, the strength between the adjacent slit-shaped hole portions 105 is lower than that between the adjacent slits 27.

従って、多連配線基板１０１を搬送又は個片分割する際に応力を受け、多連配線基板１０１の強度の限界に至る際に、隣り合うスリット２７同士の間の箇所よりも強度が低い隣り合うスリット状穴部１０５同士の間の箇所が先ず破損する。その結果、多連配線基板１０１に作用する応力は緩和するため、隣り合うスリット２７同士の間の箇所、即ち、切断箇所Ｂの破損を防止することができる。   Therefore, when the multi-wiring board 101 is conveyed or divided into individual pieces, stress is applied and when the limit of the strength of the multi-wiring board 101 is reached, the strength is lower than that between the adjacent slits 27. The portion between the slit-shaped hole portions 105 is first damaged. As a result, since the stress acting on the multiple wiring substrate 101 is relaxed, it is possible to prevent the breakage of the portion between the adjacent slits 27, that is, the cut portion B.

また、切断箇所Ｂにおいて応力が発生し、当該応力が配線基板１０１の中心側（内部）に伝達することを防止することができる。よって、配線基板１０１の断線等に因る機能障害の発生を防止することができる。   Further, it is possible to prevent a stress from being generated at the cut portion B and to transmit the stress to the center side (inside) of the wiring board 101. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring substrate 101 or the like.

［半導体装置の製造方法］
１．本発明の実施の形態の第１乃至第３の例に係る半導体装置の製造方法
図２５に、本発明の実施の形態の第１乃至第３の例に係る半導体装置の製造方法のフローを示す。 [Method for Manufacturing Semiconductor Device]
1. Semiconductor Device Manufacturing Method According to First to Third Examples of Embodiments of the Present Invention FIG. 25 shows a flow of a semiconductor device manufacturing method according to the first to third examples of embodiments of the present invention. .

まず、図２６に示す大判の多連配線基板２１"を用意する（図２５のＳ１）。ここで、図２６は、大判の多連配線基板２１"の上面図である。   26 is prepared (S1 in FIG. 25). Here, FIG. 26 is a top view of the large multiple wiring board 21 ″.

大判の多連配線基板２１"は、後の工程で個片分割されて、図５等に示す多連配線基板２１'が形成される。大判の多連配線基板２１"は、図６に示すように、ガラスエポキシ樹脂などの絶縁性樹脂を基材３０とする。基材３０の内部には、例えば銅（Ｃｕ）等からなる配線層３１が配設されており、また、基材３０の表面および裏面には、銅（Ｃｕ）等からなる導電層３２が選択的に配設されている。当該導電層３２は、ソルダーレジスト層３３により選択的に被覆されている。   The large-sized multiple wiring substrate 21 ″ is divided into pieces in a later process to form a multiple-wiring substrate 21 ′ shown in FIG. 5 and the like. The large-sized multiple wiring substrate 21 ″ is shown in FIG. As described above, an insulating resin such as a glass epoxy resin is used as the base material 30. A wiring layer 31 made of, for example, copper (Cu) or the like is disposed inside the base material 30, and a conductive layer 32 made of copper (Cu) or the like is selected on the front and back surfaces of the base material 30. Are arranged. The conductive layer 32 is selectively covered with a solder resist layer 33.

次に、図２７に示すように、大判の多連配線基板２１"に、平面視直線状の環状形状を有する溝部２８を、ルーター加工又はレーザー加工により、基材３０の内部に達する深さをもって形成する（図２５のＳ２）。溝部２８は、後の工程で実装される半導体素子の搭載領域αの外周に略沿って、当該外周よりも外側に、平面視直線状の環状形状をもって形成される。   Next, as shown in FIG. 27, a groove portion 28 having an annular shape that is linear in a plan view is formed on a large-sized multiple wiring board 21 ″ with a depth reaching the inside of the base material 30 by router processing or laser processing. (S2 in FIG. 25) The groove portion 28 is formed along the outer periphery of the mounting region α of the semiconductor element to be mounted in a later step, with an annular shape that is linear in plan view outside the outer periphery. The

ここで、図２７（ａ）は、大判の多連配線基板２１"の上面図であり、図２７（ｂ）は、図２７（ａ）において点線Ｘ−Ｘで示す箇所の断面図である。なお、図２７（ｂ）では、大判の多連配線基板２１"の内部構造（図６参照）の図示は省略している。   Here, FIG. 27A is a top view of a large-sized multiple wiring substrate 21 ″, and FIG. 27B is a cross-sectional view taken along a dotted line XX in FIG. In FIG. 27B, the internal structure (see FIG. 6) of the large-sized multiple wiring substrate 21 ″ is not shown.

溝部２８は、例えば、大判の多連配線基板２１"の厚さが約０．２ｍｍ乃至約１．０ｍｍの場合、約０．０５ｍｍ乃至約１．０ｍｍの深さ（鉛直方向の長さ）を有する。溝部２８の深さは、大判の多連配線基板２１"の厚さの半分以下であると大判の多連配線基板２１"の強度としては不十分である。また溝部２８の幅（水平方向の長さ）は例えば約０．１ｍｍ乃至約０．５ｍｍであってもよい。溝部２８は、１回又は複数回のルーター加工又はレーザー加工により形成されてもよい。   The groove 28 has a depth (vertical length) of about 0.05 mm to about 1.0 mm, for example, when the large multiple wiring substrate 21 ″ has a thickness of about 0.2 mm to about 1.0 mm. If the depth of the groove portion 28 is less than half the thickness of the large-sized multiple wiring substrate 21 ″, the strength of the large-sized multiple wiring substrate 21 ″ is insufficient. The width of the groove portion 28 (horizontal The length of the direction may be, for example, about 0.1 mm to about 0.5 mm, and the groove 28 may be formed by one or more times of router processing or laser processing.

なお、図８に示す半導体装置４０を作成するには、本工程において、２つの溝部２８ａ及び２８ｂを、半導体素子の搭載領域αの外周に略沿って、当該外周よりも外側に、平面視直線状の環状形状をもって形成する。図９に示す半導体装置４５を作成するには、本工程において、上述の溝部２８ａ及び２８ｂに加え、多連配線基板の裏面に溝部２８ａ及び２８ｂと互い違いになる（水平方向にずれる）ように溝部２８ｃ及び２８ｄを形成する。また、図１１に示す半導体装置５５を作成するには、本工程において、平面視半円形状の溝部５８を形成する。   In order to produce the semiconductor device 40 shown in FIG. 8, in this step, the two groove portions 28a and 28b are substantially straight along the outer periphery of the semiconductor element mounting region α and outside the outer periphery. It is formed with an annular shape. In order to produce the semiconductor device 45 shown in FIG. 9, in this step, in addition to the above-described groove portions 28a and 28b, the groove portions 28a and 28b are alternately formed on the back surface of the multiple wiring substrate (shifted in the horizontal direction). 28c and 28d are formed. In addition, in order to produce the semiconductor device 55 shown in FIG. 11, a groove portion 58 having a semicircular shape in plan view is formed in this step.

図１０に示す半導体装置５０を作成するには、本工程の後に、溝部２８に弾性部材５１を充填する。弾性部材５１は、例えば図２８に示すスクリーン印刷法により、溝部２８に充填される。   In order to produce the semiconductor device 50 shown in FIG. 10, the elastic member 51 is filled in the groove 28 after this step. The elastic member 51 is filled in the groove 28 by, for example, a screen printing method shown in FIG.

即ち、図２８（ａ）に示すように、大判の多連配線基板２１"に溝部２８に対応する箇所が開口したスクリーンマスク１００を設け、スキージ１０５を用いて当該スクリーンマスク上に設けた弾性部材５１を溝部２８へ移動させ、図２８（ｂ）に示すように、溝部２８内に充填する。   That is, as shown in FIG. 28A, a screen mask 100 having openings corresponding to the groove portions 28 is provided on a large-sized multiple wiring substrate 21 ″, and an elastic member provided on the screen mask using a squeegee 105. 51 is moved to the groove part 28, and it fills in the groove part 28 as shown in FIG.28 (b).

弾性部材５１として、例えばゴム又はアクリル樹脂、ウレタン樹脂、若しくはシリコン樹脂等の配線基板５２の硬度よりも低い硬度を有する材料等、配線基板５２における応力緩和が可能で、切断が容易な材料を用いることができる。配線基板５２が例えば約４５０ＭＰａ乃至約５４０ＭＰａの硬度を有する場合、弾性部材５１は例えば約４５０ＭＰａ未満の硬度を有する。   As the elastic member 51, a material that can relieve stress in the wiring board 52 and can be easily cut, such as a material having a hardness lower than that of the wiring board 52, such as rubber, acrylic resin, urethane resin, or silicon resin, is used. be able to. When the wiring board 52 has a hardness of, for example, about 450 MPa to about 540 MPa, the elastic member 51 has a hardness of, for example, less than about 450 MPa.

図２８（ｃ）に示すように、弾性部材５１を溝部２８に充填させた後に、スクリーンマスク１００を取り除き、これによって弾性部材５１の溝部２８へのスクリーン印刷が完了する。なお、弾性部材５１として熱硬化型材料を使用する場合には、図２８（ｃ）に示す工程の後に熱を加えて当該材料を硬化させる。また、弾性部材５１を溝部２８に充填させた後に、大判の多連配線基板２１"の平坦性を確保する必要がある場合には、弾性部材５１の溝部２８へのスクリーン印刷が完了した後に、大判の多連配線基板２１"の表裏面を研磨加工し、平坦度加工を施す。   As shown in FIG. 28 (c), after the elastic member 51 is filled in the groove 28, the screen mask 100 is removed, thereby completing screen printing on the groove 28 of the elastic member 51. When a thermosetting material is used as the elastic member 51, heat is applied after the step shown in FIG. 28C to cure the material. In addition, when it is necessary to ensure the flatness of the large-sized multiple wiring substrate 21 ″ after the elastic member 51 is filled in the groove portion 28, after the screen printing on the groove portion 28 of the elastic member 51 is completed, The front and back surfaces of the large-sized multiple wiring substrate 21 "are polished and flattened.

次に、図２９に示すように、スリット２７を、ルーター加工又はレーザー加工により、大判の多連配線基板２１"に貫通形成する（図２５のＳ３）。図２９に示すように、スリット２７は、溝部２８の外周に略沿って、当該外周よりも外側に形成される。   Next, as shown in FIG. 29, the slit 27 is formed through the large-sized multiple wiring substrate 21 ″ by router processing or laser processing (S3 in FIG. 25). As shown in FIG. It is formed outside the outer periphery substantially along the outer periphery of the groove 28.

ここで、図２９（ａ）は、大判の多連配線基板２１"の上面図であり、図２９（ｂ）は、図２９（ａ）において点線Ｘ−Ｘで示す箇所の断面図である。なお、図２９（ｂ）では、大判の多連配線基板２１"の内部構造（図６参照）の図示は省略している。   Here, FIG. 29A is a top view of a large-sized multiple wiring substrate 21 ″, and FIG. 29B is a cross-sectional view taken along a dotted line XX in FIG. In FIG. 29B, the internal structure (see FIG. 6) of the large-sized multiple wiring board 21 ″ is not shown.

次に、図３０に示すように、大判の多連配線基板２１"を個片分割する（図２５のＳ４）。後の工程で実装される半導体素子の搭載領域αを５つを一つの単位として、大判の多連配線基板２１"を分割ラインＥ（図２９（ｂ）参照）おいて切断し、単一の多連配線基板２１'を作成する。   Next, as shown in FIG. 30, the large-sized multiple wiring substrate 21 ″ is divided into pieces (S4 in FIG. 25). Five semiconductor device mounting regions α to be mounted in a later process are divided into one unit. As described above, the large multiple wiring substrate 21 ″ is cut along the dividing line E (see FIG. 29B) to form a single multiple wiring substrate 21 ′.

しかる後、周知の方法で、多連配線基板２１'の、半導体素子の搭載領域αに半導体素子２２を載置し、多連配線基板２１'の電極端子（図示を省略）と半導体素子２２の外部接続端子（図示を省略）とをボンディングワイヤ２３によって接続する。更に、半導体素子２２とボンディングワイヤ２３は、エポキシ系樹脂等の封止樹脂２５により樹脂封止する（図２５のＳ５）。次いで、半導体素子２２が実装されていない多連配線基板２１'の主面に、半田を主体とする球状電極端子等の外部接続端子（バンプ）２４を配設する（図２５のＳ６）。   Thereafter, the semiconductor element 22 is placed in the semiconductor element mounting region α of the multiple wiring substrate 21 ′ by a well-known method, and the electrode terminals (not shown) of the multiple wiring substrate 21 ′ and the semiconductor element 22 are connected. An external connection terminal (not shown) is connected by a bonding wire 23. Further, the semiconductor element 22 and the bonding wire 23 are resin-sealed with a sealing resin 25 such as an epoxy resin (S5 in FIG. 25). Next, external connection terminals (bumps) 24 such as spherical electrode terminals mainly composed of solder are disposed on the main surface of the multiple wiring substrate 21 ′ on which the semiconductor element 22 is not mounted (S6 in FIG. 25).

しかる後、図７（ａ）に示すように、支持金型３４上に、上面が樹脂封止された多連配線基板２１'を載置し、図５及び図７（ａ）において矢印Ｂで示す箇所、即ち、隣り合うスリット２７間を、切断金型３５を用いて打ち抜き切断し、個々の配線基板２１に個片分割する（図２５のＳ７）。   Thereafter, as shown in FIG. 7A, the multiple wiring substrate 21 ′ whose upper surface is resin-sealed is placed on the support die 34, and an arrow B in FIG. 5 and FIG. A portion to be shown, that is, between adjacent slits 27 is punched and cut using a cutting die 35, and is divided into individual wiring boards 21 (S7 in FIG. 25).

このとき、多連配線基板２１'には溝部２８が形成されているため、上述のように、溝部２８が形成された箇所が構造強度的に柔軟となり、応力緩和機構の役割を果たす。よって、多連配線基板２１'を切断する際に発生する応力を低減することができる。また、多連配線基板２１'を切断する際に、切断箇所Ｂ、即ち、多連配線基板２１'を個片分割化してなる配線基板２１の外周辺（半導体装置２０の外形端）にクラックが発生・進行しても、クラックは溝部２８に達するとその進行は停止される。従って、配線基板２１の中心側（内部）に進行することが防止される。よって、配線基板２１の断線等に因る機能障害の発生を防止することができる。   At this time, since the groove portion 28 is formed in the multiple wiring substrate 21 ′, as described above, the portion where the groove portion 28 is formed becomes flexible in structural strength and plays a role of a stress relaxation mechanism. Therefore, it is possible to reduce the stress generated when the multiple wiring substrate 21 ′ is cut. Further, when the multiple wiring substrate 21 ′ is cut, a crack is generated at the cutting point B, that is, the outer periphery of the wiring substrate 21 obtained by dividing the multiple wiring substrate 21 ′ into individual pieces (the outer edge of the semiconductor device 20). Even if the crack is generated and progressed, the progress is stopped when the crack reaches the groove 28. Accordingly, it is possible to prevent the wiring board 21 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 21 or the like.

更に、図７（ｂ）に示すように、封止樹脂２５を用いて半導体素子２２（図４参照）を封止する際（図２５のＳ５）に、図示を省略する樹脂ベント部のバリ２９が発生しても、溝部２８が当該バリ２９が流れ込むダムの役割を果たす。従って、樹脂バリ２９による多連配線基板２１'の切断箇所Ｂの高さの不均一が解消される。即ち、多連配線基板２１'を個片分割する際に、支持金型３４と切断金型３５との間に樹脂ベント部のバリ２９が挟み込まれ、多連配線基板２１'に局所的に力が作用して局所的な歪応力が発生してしまうことを回避することができ、よって樹脂バリ２９に起因するクラックの発生を防止することができる。   Further, as shown in FIG. 7B, when the semiconductor element 22 (see FIG. 4) is sealed using the sealing resin 25 (S5 in FIG. 25), the burr 29 of the resin vent portion not shown in the figure. Even if this occurs, the groove 28 serves as a dam into which the burr 29 flows. Therefore, unevenness in the height of the cut portion B of the multiple wiring substrate 21 ′ due to the resin burr 29 is eliminated. That is, when the multiple wiring substrate 21 ′ is divided into pieces, the burr 29 of the resin vent portion is sandwiched between the support mold 34 and the cutting mold 35, and the force is locally applied to the multiple wiring substrate 21 ′. It is possible to avoid the occurrence of local strain stress due to the action of the above, and thus it is possible to prevent the occurrence of cracks due to the resin burr 29.

このようにして、本発明の実施の形態の第１乃至第３の例に係る半導体装置が完成となる（図２５のＳ８）。   Thus, the semiconductor device according to the first to third examples of the embodiment of the present invention is completed (S8 in FIG. 25).

２．本発明の実施の形態の第４の例に係る半導体装置の製造方法
図３１に、本発明の実施の形態の第４の例に係る半導体装置６０の製造方法のフローを示す。 2. Manufacturing Method of Semiconductor Device According to Fourth Example of Embodiment of the Present Invention FIG. 31 shows a flow of a manufacturing method of a semiconductor device 60 according to the fourth example of the embodiment of the present invention.

まず、図３２に断面構造の概略示す大判の多連配線基板６１"を用意する（図３１のＳ１１）。大判の多連配線基板６１"は、ガラスエポキシ樹脂などの絶縁性樹脂を基材３０とする。基材３０の表面および裏面には、銅（Ｃｕ）等からなる銅箔１１０が配設されている。   First, a large-sized multiple wiring substrate 61 "whose sectional structure is schematically shown in FIG. 32 is prepared (S11 in FIG. 31). The large-sized multiple wiring substrate 61" is made of an insulating resin such as glass epoxy resin as a base material 30. And A copper foil 110 made of copper (Cu) or the like is disposed on the front and back surfaces of the base material 30.

次に、図３３（ａ）に示すように、大判の多連配線基板６１"にスルーホール６４を形成する（図３１のＳ１２）。スルーホール６４は、多連配線基板６１"の内部において電気的導通を図るためのスルーホール３６を形成する際に、スルーホール３６の形成方法と同一方法（例えば、ドリル１１５を用いて）同一方法により形成される。但し、スルーホール６４は、配線層３１及び導電層３２（図６参照）に電気的に接続されていない。図１３に示すように、スルーホール６４は後の工程で半導体素子２２が実装され樹脂封止される領域の外側であって、隣り合うスリット２７の間に位置している。   Next, as shown in FIG. 33A, a through hole 64 is formed in a large-sized multiple wiring substrate 61 ″ (S12 in FIG. 31). The through hole 64 is electrically connected to the inside of the multiple wiring substrate 61 ″. When forming the through-hole 36 for achieving electrical conduction, the through-hole 36 is formed by the same method as the through-hole 36 (for example, using the drill 115). However, the through hole 64 is not electrically connected to the wiring layer 31 and the conductive layer 32 (see FIG. 6). As shown in FIG. 13, the through hole 64 is located between the adjacent slits 27 outside the region where the semiconductor element 22 is mounted and resin-sealed in a later step.

そして、図３３（ｂ）に示すように、スルーホール３６及び６４の内側面に、銅（Ｃｕ）、ニッケル（Ｎｉ）めっきが施された銅（Ｃｕ）、金（Ａｕ）めっきが施された銅（Ｃｕ）等、配線基板６１の基材３０（図６参照）の内部に配設された配線層３１（図６参照）を構成する材料を含む金属６３をめっき形成する。   And as shown in FIG.33 (b), the copper (Cu) by which copper (Cu) and nickel (Ni) plating were given, and the gold (Au) plating were given to the inner surface of the through holes 36 and 64 A metal 63 including a material constituting the wiring layer 31 (see FIG. 6) disposed inside the base material 30 (see FIG. 6) such as copper (Cu) is formed by plating.

図１４に示す半導体装置７０を作成するには、本工程の後に、例えば上述の図２８に示すスクリーン印刷法により、溝部２８内に弾性部材６６を充填する。   In order to produce the semiconductor device 70 shown in FIG. 14, after this step, the elastic member 66 is filled in the groove 28 by, for example, the above-described screen printing method shown in FIG.

しかる後、図２５に示すＳ３乃至Ｓ６同様の工程を施す。即ち、スリット２７（図１３参照）を、ルーター加工又はレーザー加工により、大判の多連配線基板６１"に貫通形成し（図３１のＳ１３）、次いで、大判の多連配線基板６１"を個片分割する（図３１のＳ１４）。しかる後、周知の方法で、多連配線基板６１'に半導体素子２２をワイヤボンディングし、エポキシ系樹脂等の封止樹脂２５により樹脂封止をする（図３１のＳ１５）。次いで、半導体素子２２が実装されていない多連配線基板６１'の主面に、半田を主体とする球状電極端子等の外部接続端子（バンプ）２４を配設する（図３１のＳ１６）。   Thereafter, steps similar to S3 to S6 shown in FIG. 25 are performed. That is, the slit 27 (see FIG. 13) is formed through the large-sized multiple wiring board 61 ″ by router processing or laser processing (S13 in FIG. 31), and then the large-sized multiple wiring substrate 61 ″ is separated into pieces. Divide (S14 in FIG. 31). Thereafter, the semiconductor element 22 is wire-bonded to the multiple wiring substrate 61 ′ by a well-known method, and resin sealing is performed with a sealing resin 25 such as an epoxy resin (S15 in FIG. 31). Next, external connection terminals (bumps) 24 such as spherical electrode terminals mainly composed of solder are disposed on the main surface of the multiple wiring substrate 61 ′ on which the semiconductor element 22 is not mounted (S16 in FIG. 31).

次いで、図１３（ｂ）に示すように、支持金型３４上に、上面が樹脂封止された多連配線基板６１'を載置し、切断金型３５によって、スルーホール６４の中心部分が切断面を通るように、多連配線基板６１'を切断する（図３１のＳ１７）。   Next, as shown in FIG. 13B, the multiple wiring substrate 61 ′ whose upper surface is sealed with resin is placed on the support die 34, and the central portion of the through hole 64 is removed by the cutting die 35. The multiple wiring board 61 ′ is cut so as to pass through the cut surface (S17 in FIG. 31).

このようにして、金属６３がめっきされた凹部６２の内面が露出する図１２に示す半導体装置６０が形成される（図３１のＳ１８）。   Thus, the semiconductor device 60 shown in FIG. 12 in which the inner surface of the recess 62 plated with the metal 63 is exposed is formed (S18 in FIG. 31).

上述のように、多連配線基板６１'にはスルーホール６４が形成されており、多連配線基板６１'の個片分割にあっては当該スルーホール６４が切断されるため、スルーホール６４が形成された箇所が構造強度的に柔軟となり、応力緩和機構の役割を果たす。よって、多連配線基板６１'の個片分割のために、多連配線基板６１'を切断する際に発生する応力を低減することができる。スルーホール６４は、多連配線基板６１'の表面と裏面とを繋ぐように形成されているため、多連配線基板６１'の表面と裏面の両面における応力緩和と応力が配線基板６１の中心側（内部）に伝達することを防止することができる。   As described above, the through-hole 64 is formed in the multiple wiring substrate 61 ′, and the through-hole 64 is cut when the multiple wiring substrate 61 ′ is divided into pieces. The formed portion becomes flexible in terms of structural strength and plays a role of a stress relaxation mechanism. Therefore, the stress generated when the multiple wiring substrate 61 ′ is cut due to the individual division of the multiple wiring substrate 61 ′ can be reduced. Since the through-hole 64 is formed so as to connect the front surface and the back surface of the multiple wiring substrate 61 ′, stress relaxation and stress on both the front and back surfaces of the multiple wiring substrate 61 ′ are on the center side of the wiring substrate 61. Transmission to (inside) can be prevented.

また、多連配線基板６１'を切断する際に、切断箇所Ｂにクラックが発生・進行した場合であっても、クラックはスルーホール６４内でとどまる。従って、配線基板６１の中心側（内部）に進行することが防止される。よって、配線基板６１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 61 ′ is cut, the crack remains in the through-hole 64 even when a crack is generated / advanced at the cut portion B. Accordingly, it is possible to prevent the wiring board 61 from proceeding to the center side (inside). Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 61 or the like.

更に、上述のように、スルーホール６４の内側面には、配線基板６１の基材３０（図６参照）の内部に配設された配線層３１を構成する材料を含む金属６３がめっきされている。かかる金属６３が、多連配線基板６１'の基材３０（図６参照）よりも高強度を有するため、スルーホール６４は耐外部衝撃性に優れる。更に、多連配線基板６１'を切断する際又は切断した後に、当該基材３０を構成するガラス繊維が屑となって飛散することを防止することができる。   Furthermore, as described above, the inner surface of the through hole 64 is plated with the metal 63 containing the material constituting the wiring layer 31 disposed inside the base material 30 (see FIG. 6) of the wiring board 61. Yes. Since the metal 63 has higher strength than the base material 30 (see FIG. 6) of the multiple wiring substrate 61 ′, the through hole 64 is excellent in external impact resistance. Furthermore, it is possible to prevent the glass fibers constituting the base material 30 from being scattered and scattered when cutting the multiple wiring substrate 61 ′ or after cutting.

３．本発明の実施の形態の第５の例に係る半導体装置の製造方法
図３４に、本発明の実施の形態の第５の例に係る半導体装置の製造方法のフローを示す。 3. Method for Manufacturing Semiconductor Device According to Fifth Example of Embodiment of Present Invention FIG. 34 shows a flow of a method for manufacturing a semiconductor device according to a fifth example of the embodiment of the present invention.

まず、図３５に示す大判の多連配線基板８１"を用意する（図３４のＳ２１）。ここで、図３５は、大判の多連配線基板８１"の上面図である。   First, a large-sized multiple wiring substrate 81 "shown in FIG. 35 is prepared (S21 in FIG. 34). Here, FIG. 35 is a top view of the large-sized multiple wiring substrate 81".

次に、図３６に示すように、溝部２８を、後の工程で実装される半導体素子の搭載領域αの外周よりも外側に、スリット２７を、ルーター加工又はレーザー加工により、大判の多連配線基板８１"に貫通形成し（図３４のＳ２２）。ここで、図３６（ａ）は、大判の多連配線基板８１"の上面図であり、図３６（ｂ）は、図３６（ａ）において点線Ｘ−Ｘで示す箇所の断面図である。   Next, as shown in FIG. 36, the groove portion 28 is outside the outer periphery of the mounting area α of the semiconductor element to be mounted in a later process, and the slit 27 is formed by large-scale multiple wiring by router processing or laser processing. The substrate 81 "is formed through (S22 in FIG. 34). Here, FIG. 36A is a top view of the large-sized multiple wiring substrate 81", and FIG. 36B is a plan view of FIG. FIG. 2 is a cross-sectional view taken along a dotted line XX.

次に、図３７に示すように、後の工程で実装される半導体素子の搭載領域αの外周よりも外側であって、隣り合うスリット２７間に、ルーター加工又はレーザー加工により、溝部８８を基材３０の内部に達する深さをもって形成する（図３４のＳ２３）。ここで、図３７（ａ）は、大判の多連配線基板８１"の上面図であり、図３７（ｂ）は、図３７（ａ）において点線Ｙ−Ｙで示す箇所の断面図である。   Next, as shown in FIG. 37, a groove 88 is formed between the adjacent slits 27 outside the outer periphery of the semiconductor element mounting region α to be mounted in a later process by router processing or laser processing. It forms with the depth which reaches the inside of the material 30 (S23 of FIG. 34). Here, FIG. 37A is a top view of a large-sized multiple wiring substrate 81 ″, and FIG. 37B is a cross-sectional view taken along a dotted line YY in FIG.

次に、図３８に示すように、大判の多連配線基板８１"の下面であって図２０（ａ）において点線Ｄで囲んだ領域に、溝部８８とその近傍とが繋がるように、粘着性（タック性）を有する補強テープ（補強部材）８９を貼り付ける（図３４のＳ２４）。ここで、図３８（ａ）は、大判の多連配線基板８１"の上面図であり、図３８（ｂ）は、図３８（ａ）において点線Ｙ−Ｙで示す箇所の断面図である。   Next, as shown in FIG. 38, the adhesive is applied so that the groove 88 and the vicinity thereof are connected to the lower surface of the large-sized multiple wiring substrate 81 ″ and the region surrounded by the dotted line D in FIG. A reinforcing tape (reinforcing member) 89 having (tackiness) is affixed (S24 in FIG. 34), where FIG. 38 (a) is a top view of a large-sized multiple wiring substrate 81 "and FIG. FIG. 38B is a cross-sectional view taken along a dotted line YY in FIG.

補強テープ８９は、例えばポリミド、アラミド、又はアラミド・ポリミド等の材料からなり、半導体装置の製造過程において作用する熱に耐えうる特性を有する。また、補強テープ８９の幅は、溝部８８の幅よりも広く設定されている。   The reinforcing tape 89 is made of, for example, a material such as polyimide, aramid, or aramid / polyimide, and has a characteristic capable of withstanding heat acting in the manufacturing process of the semiconductor device. The width of the reinforcing tape 89 is set wider than the width of the groove 88.

このように、大判の多連配線基板８１"の厚さが薄く強度的に柔軟になっている溝部８８と、当該溝部８８の強度以上の強度を有する溝部８８以外の箇所とが繋がるように補強テープ８９が大判の多連配線基板８１"の下面に貼り付けられているため、大判の多連配線基板８１"の強度を補強することができる。   In this way, the large-sized multiple wiring substrate 81 "is reinforced so that the groove portion 88, which is thin and flexible in strength, is connected to a portion other than the groove portion 88 having a strength higher than the strength of the groove portion 88. Since the tape 89 is attached to the lower surface of the large-sized multiple wiring substrate 81 ", the strength of the large-sized multiple wiring substrate 81" can be reinforced.

なお、図２１に示すように、多連配線基板８１'の下面であって、外部接続端子（バンプ）２４が配設されている領域を除く部分に、補強テープ８９を貼り付けてもよい。   In addition, as shown in FIG. 21, you may affix the reinforcement tape 89 on the lower surface of multiple wiring board 81 'except for the area | region in which the external connection terminal (bump) 24 is arrange | positioned.

また、図１６に示す半導体装置８０の作成にあっては、補強テープ８９を貼り付ける工程（図３４のＳ２４）は省略される。図１８に示す半導体装置８５の作成にあっては、補強テープ８９を貼り付ける工程（図３４のＳ２４）は省略され、更に、該工程の後に、例えば上述の図２８に示すスクリーン印刷法により、溝部８８内に弾性部材８６を充填する。   Further, in the production of the semiconductor device 80 shown in FIG. 16, the step of attaching the reinforcing tape 89 (S24 in FIG. 34) is omitted. In the production of the semiconductor device 85 shown in FIG. 18, the step of affixing the reinforcing tape 89 (S24 in FIG. 34) is omitted. Further, after the step, for example, by the screen printing method shown in FIG. The elastic member 86 is filled in the groove 88.

次に、図３９に示すように、大判の多連配線基板８１"を個片分割する（図３４のＳ２５）。後の工程で実装される半導体素子の搭載領域αを５つを一つの単位として、大判の多連配線基板８１"を分割ラインＥ（図３８（ｂ）参照）おいて切断し、単一の多連配線基板２１'を作成する。   Next, as shown in FIG. 39, the large-sized multiple wiring substrate 81 "is divided into pieces (S25 in FIG. 34). Five semiconductor element mounting regions α to be mounted in a later step are divided into one unit. As described above, the large-sized multiple wiring substrate 81 ″ is cut along the dividing line E (see FIG. 38B) to form a single multiple wiring substrate 21 ′.

しかる後、周知の方法で、多連配線基板８１'の、半導体素子の搭載領域αに半導体素子２２を載置し、多連配線基板８１'の電極端子（図示を省略）と半導体素子２２の外部接続端子（図示を省略）とをボンディングワイヤ２３によって接続する。更に、半導体素子２２とボンディングワイヤ２３は、エポキシ系樹脂等の封止樹脂２５により樹脂封止する（図３４のＳ２６）。次いで、半導体素子２２が実装されていない多連配線基板８１'の主面に、半田を主体とする球状電極端子等の外部接続端子（バンプ）２４を配設する（図３４のＳ２７）。   Thereafter, the semiconductor element 22 is placed in the semiconductor element mounting region α of the multiple wiring substrate 81 ′ by a well-known method, and the electrode terminals (not shown) of the multiple wiring substrate 81 ′ and the semiconductor element 22 are connected. An external connection terminal (not shown) is connected by a bonding wire 23. Further, the semiconductor element 22 and the bonding wire 23 are resin-sealed with a sealing resin 25 such as an epoxy resin (S26 in FIG. 34). Next, external connection terminals (bumps) 24 such as spherical electrode terminals mainly composed of solder are disposed on the main surface of the multiple wiring substrate 81 ′ on which the semiconductor elements 22 are not mounted (S27 in FIG. 34).

しかる後、図２０（ａ）に示すように、図２０において矢印Ｂで示す箇所、即ち、隣り合うスリット２７間を、切断金型３５を用いて打ち抜き切断し、個々の配線基板８１に個片分割する（図３４のＳ２８）。   Thereafter, as shown in FIG. 20A, the portion indicated by the arrow B in FIG. 20, that is, between the adjacent slits 27 is punched and cut using a cutting die 35, and individual wiring boards 81 are separated into individual pieces. Divide (S28 in FIG. 34).

このとき、図４０乃至図４５に示す態様により、補強テープ８９を剥がした後に、多連配線基板８１'を個々の配線基板８１に個片分割する。なお、図４０乃至図４５に示す例では、図２１に示す、多連配線基板８１'の下面であって、外部接続端子（バンプ）２４が配設されている領域を除く部分に、補強テープ８９を貼り付けた場合が示されているが、図３８に示すように、大判の多連配線基板８１"の下面であって図２０（ａ）において点線Ｄで囲んだ領域に補強テープ８９を貼り付ける例にも以下の態様は適用することができる。図４０は、多連配線基板８１'の上面図であり、図４１乃至図４５は断面図である。   At this time, according to the mode shown in FIGS. 40 to 45, the multiple wiring substrate 81 ′ is divided into individual wiring substrates 81 after the reinforcing tape 89 is peeled off. In the example shown in FIGS. 40 to 45, the reinforcing tape is provided on the lower surface of the multiple wiring substrate 81 ′ shown in FIG. 21 except for the region where the external connection terminals (bumps) 24 are disposed. As shown in FIG. 38, the reinforcing tape 89 is applied to the area surrounded by the dotted line D in FIG. 20A as shown in FIG. The following modes can also be applied to the pasting example: Fig. 40 is a top view of the multiple wiring substrate 81 ', and Figs.

まず、図４０に示すように、補強テープ８９の粘着面上であって、スリット２７の内部
のうち、溝部８８の近傍にテープ剥がし用コマ２００を載置する。 First, as shown in FIG. 40, the tape peeling piece 200 is placed on the adhesive surface of the reinforcing tape 89 and in the vicinity of the groove portion 88 in the slit 27.

また、図４１に示すように、多連配線基板８１'の主面であって、封止樹脂２５が設けられている面の上方には、切断金型３５と棒状のコマ保持部２０５を備えた上金型２１０が設けられている。多連配線基板８１'の切断機構として機能する切断金型３５は多連配線基板８１'の切断箇所の上方に鉛直方向に移動自在に位置する。コマ保持部２０５は、スリット２７内を鉛直方向に移動自在に、テープ剥がし用コマ２００の上方に設けられている。   Further, as shown in FIG. 41, a cutting die 35 and a rod-shaped piece holding portion 205 are provided on the main surface of the multiple wiring substrate 81 ′ above the surface on which the sealing resin 25 is provided. In addition, a mold 210 is provided. The cutting die 35 that functions as a cutting mechanism for the multiple wiring substrate 81 ′ is positioned above the cutting portion of the multiple wiring substrate 81 ′ so as to be movable in the vertical direction. The frame holding unit 205 is provided above the tape peeling frame 200 so as to be movable in the vertical direction in the slit 27.

外部接続端子（バンプ）２４が配設されている多連配線基板８１'の下面の下方には、下金型２２０が設けられている。下金型２２０の上面には、多連配線基板８１'の下面であって外部接続端子（バンプ）２４が配設されていない箇所を支持する多連配線基板支持部２２５が突出している。また、下金型２２０の下部であって、テープ剥がし用コマ２００の下方には凹状のコマ収容部２３０が形成されており、凹状のコマ収容部２３０の底面には、鉛直方向に移動自在に、テープ搬出時用コマ保持部材２３５が設けられている。   A lower mold 220 is provided below the lower surface of the multiple wiring substrate 81 ′ on which the external connection terminals (bumps) 24 are provided. On the upper surface of the lower mold 220, a multiple wiring board support portion 225 that supports the lower surface of the multiple wiring board 81 ′ where the external connection terminals (bumps) 24 are not provided protrudes. Further, a concave frame accommodating portion 230 is formed below the lower mold 220 and below the tape peeling piece 200, and the bottom surface of the concave frame accommodating portion 230 is movable in the vertical direction. A piece holding member 235 for carrying out the tape is provided.

上金型２１０のコマ保持部２０５と、下金型２２０の凹状のコマ収容部２３０とで、補強テープ８９の剥がし機構を構成する。   The top holding part 205 of the upper mold 210 and the concave top accommodating part 230 of the lower mold 220 constitute a peeling mechanism of the reinforcing tape 89.

次に、図４２に示すように、補強テープ８９の粘着面上であって、スリット２７の内部のうち、溝部８８の近傍にテープ剥がし用コマ２００を載置されている多連配線基板８１'を下金型２２０に載置し、多連配線基板支持部２２５で、多連配線基板８１'の下面であって外部接続端子（バンプ）２４が配設されていない箇所を支持する。   Next, as shown in FIG. 42, on the adhesive surface of the reinforcing tape 89 and inside the slit 27, a multiple wiring substrate 81 ′ in which a tape stripping piece 200 is placed in the vicinity of the groove 88. Is mounted on the lower mold 220, and the multiple wiring board support portion 225 supports the lower surface of the multiple wiring board 81 ′ where the external connection terminals (bumps) 24 are not disposed.

しかる後、図４３に示すように、テープ剥がし用コマ２００の上方に設けられている上金型２１０のコマ保持部２０５を下降させてテープ剥がし用コマ２００と当接させ、更に、テープ剥がし用コマ２００を下方に押し下げる。その結果、多連配線基板８１'の下面に貼り付けられていた補強テープ８９が当該下面から引き剥がされる。テープ剥がし用コマ２００が凹状のコマ収容部２３０内に収容され、コマ保持部２０５と凹状のコマ収容部２３０の底面との間に固定されることにより、補強テープ８９は、多連配線基板８１'の下面から引き剥がされ、保持される。   After that, as shown in FIG. 43, the frame holding portion 205 of the upper mold 210 provided above the tape stripping piece 200 is lowered and brought into contact with the tape stripping piece 200, and further for tape peeling. Push the top 200 downward. As a result, the reinforcing tape 89 attached to the lower surface of the multiple wiring substrate 81 ′ is peeled off from the lower surface. The tape stripping piece 200 is accommodated in the concave piece accommodating portion 230 and fixed between the piece holding portion 205 and the bottom surface of the concave piece accommodating portion 230, whereby the reinforcing tape 89 is connected to the multiple wiring substrate 81. It is peeled off from the underside of 'and held.

次いで、図４４に示すように、多連配線基板８１'の下面から引き剥がされた補強テープ８９を保持した状態で、多連配線基板８１'の切断機構として機能する切断金型３５を下降させて、多連配線基板８１'の所定の切断箇所を切断して、個片分割する。   Next, as shown in FIG. 44, while holding the reinforcing tape 89 peeled from the lower surface of the multiple wiring substrate 81 ′, the cutting die 35 that functions as a cutting mechanism for the multiple wiring substrate 81 ′ is lowered. Then, a predetermined cut portion of the multiple wiring substrate 81 ′ is cut and divided into pieces.

しかる後、図４５に示すように、切断金型３５を上昇させ、個片分割された配線基板９１を備えた半導体装置８０を下金型２２０から取り出す。次いで、コマ保持部２０５と、凹状のコマ収容部２３０の底面に位置していたテープ搬出時用コマ保持部材２３５とを上昇させ、下金型２２０から補強テープ８９を搬出する。   Thereafter, as shown in FIG. 45, the cutting die 35 is raised, and the semiconductor device 80 including the wiring substrate 91 divided into pieces is taken out from the lower die 220. Next, the frame holding unit 205 and the tape carrying-out frame holding member 235 located on the bottom surface of the concave piece storage unit 230 are raised, and the reinforcing tape 89 is carried out from the lower mold 220.

このようにして、補強テープ８９を多連配線基板８１'から剥がした後に、多連配線基板８１'を個々の配線基板８１に個片分割する。多連配線基板８１'を個々の配線基板８１に個片分割する前に補強テープ８９を多連配線基板８１'から剥がすため、補強テープ８９の外形と半導体装置８０の外形とが同一となって補強テープ８９を剥離することが困難となることを防止することができ、また、作業工程数の削減を図ることができる。   In this way, after the reinforcing tape 89 is peeled from the multiple wiring substrate 81 ′, the multiple wiring substrate 81 ′ is divided into individual wiring substrates 81. Since the reinforcing tape 89 is peeled off from the multiple wiring substrate 81 ′ before dividing the multiple wiring substrate 81 ′ into individual wiring substrates 81, the external shape of the reinforcing tape 89 and the external shape of the semiconductor device 80 are the same. It can be prevented that the reinforcing tape 89 is peeled off, and the number of work steps can be reduced.

多連配線基板８１'の切断箇所Ｂに溝部８８が形成されており、当該溝部８８が形成された箇所が構造強度的に柔軟となるため、応力緩和機構の役割を果たす。また、溝部８８により、容易に多連配線基板８１'を切断することができ、当該切断時に発生する応力そのものを低減することができる。よって、多連配線基板８１'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板８１の中心側（内部）に伝達することを防止することができる。   Since the groove part 88 is formed in the cutting part B of the multiple wiring substrate 81 ′, and the part where the groove part 88 is formed becomes flexible in structural strength, it plays a role of a stress relaxation mechanism. Further, the multiple wiring substrate 81 ′ can be easily cut by the groove portion 88, and the stress itself generated during the cutting can be reduced. Therefore, the stress generated when cutting the multiple wiring substrate 81 ′ can be reduced, and the stress generated at the cutting point B can be prevented from being transmitted to the center side (inside) of the wiring substrate 81. Can do.

また、多連配線基板８１'を切断する際に、切断箇所Ｂ、即ち、多連配線基板８１'を個片分割化してなる配線基板８１の外周辺（半導体装置８０の外形端）にクラックが発生しても、クラックは配線基板８１の厚さが厚い方向（配線基板８１の中心側（内部）方向）に進行し難い。   Further, when the multiple wiring substrate 81 ′ is cut, a crack is generated at the cutting portion B, that is, the outer periphery of the wiring substrate 81 obtained by dividing the multiple wiring substrate 81 ′ into individual pieces (the outer edge of the semiconductor device 80). Even if the cracks are generated, the cracks hardly progress in the direction in which the thickness of the wiring board 81 is thick (the central side (inside) direction of the wiring board 81).

よって、配線基板８１の断線等に因る機能障害の発生を防止することができる。   Therefore, it is possible to prevent the occurrence of functional failure due to the disconnection of the wiring board 81 or the like.

このようにして、本発明の実施の形態の第５の例に係る半導体装置が完成となる（図３４のＳ２９）。   Thus, the semiconductor device according to the fifth example of the embodiment of the present invention is completed (S29 in FIG. 34).

４．本発明の実施の形態の第６の例に係る半導体装置の製造方法
図４６に、本発明の実施の形態の第６の例に係る半導体装置の製造方法のフローを示す。 4). Method of Manufacturing Semiconductor Device According to Sixth Example of Embodiment of the Present Invention FIG. 46 shows a flow of a method of manufacturing a semiconductor device according to the sixth example of the embodiment of the present invention.

まず、図４７又は図４８に示す方法により段差部９２が形成された大判の多連配線基板９１"を用意する（図４６のＳ３１）。なお、図４７及び図４８において点線Ｂで示す箇所は、後の工程で切断される箇所を示す。   First, a large-sized multiple wiring board 91 "having a stepped portion 92 formed by the method shown in FIG. 47 or FIG. 48 is prepared (S31 in FIG. 46). The part cut | disconnected by a next process is shown.

図４７に示す方法にあっては、まず、周知の基板製造方法により、ガラスエポキシ樹脂などの絶縁性樹脂を基材３０の内部に、例えば銅（Ｃｕ）等からなる配線層３１を配設し、基材３０の表面および裏面、並びに基材３０内に形成されたスルーホール３６の内壁に、銅（Ｃｕ）等からなる導電層３２を選択的に配設する（図４７（ａ））。   In the method shown in FIG. 47, first, a wiring layer 31 made of, for example, copper (Cu) or the like is disposed inside a base material 30 with an insulating resin such as a glass epoxy resin by a known substrate manufacturing method. The conductive layer 32 made of copper (Cu) or the like is selectively disposed on the front and back surfaces of the base material 30 and the inner walls of the through holes 36 formed in the base material 30 (FIG. 47A).

次に、基材３０及び導電層３２上にソルダーレジスト層３３を形成する（図４７（ｂ））。   Next, the solder resist layer 33 is formed on the base material 30 and the conductive layer 32 (FIG. 47B).

しかる後、少なくとも前記切断箇所Ｂとその外側（図４７に示す例では右側）以外の箇所に再度ソルダーレジスト層３３を形成する（図４７（ｃ））。その結果、少なくとも前記切断箇所Ｂとその外側（図４７に示す例では右側）では、ソルダーレジスト層３３の厚さは他の箇所よりも小さく、段差部９２が形成される。   Thereafter, a solder resist layer 33 is formed again at least at a location other than the cut location B and the outside thereof (right side in the example shown in FIG. 47) (FIG. 47C). As a result, the thickness of the solder resist layer 33 is smaller than the other portions at least at the cut portion B and the outside thereof (on the right side in the example shown in FIG. 47), and the step portion 92 is formed.

図４８に示す方法にあっても、まず、周知の基板製造方法により、ガラスエポキシ樹脂などの絶縁性樹脂を基材３０の内部に、例えば銅（Ｃｕ）等からなる配線層３１を配設し、基材３０の表面および裏面、並びに基材３０内に形成されたスルーホール３６の内壁に、銅（Ｃｕ）等からなる導電層３２を選択的に配設する（図４８（ａ））。   Even in the method shown in FIG. 48, first, a wiring layer 31 made of, for example, copper (Cu) or the like is provided inside the base material 30 with an insulating resin such as a glass epoxy resin by a well-known substrate manufacturing method. The conductive layer 32 made of copper (Cu) or the like is selectively disposed on the front and back surfaces of the substrate 30 and the inner walls of the through holes 36 formed in the substrate 30 (FIG. 48A).

次に、基材３０のうち、少なくとも前記切断箇所Ｂとその外側（図４８に示す例では右側）を、他の箇所よりも厚さが小さくなるようにルーター加工する（図４８（ｂ））。   Next, of the base material 30, at least the cut portion B and the outside thereof (on the right side in the example shown in FIG. 48) are router processed so that the thickness is smaller than other portions (FIG. 48B). .

次いで、少なくとも前記切断箇所Ｂとその外側（図４８に示す例では右側）が、他の箇所よりも厚さが小さい基材３０及び導電層３２上に、厚さが略均一のソルダーレジスト層３３を形成する（図４８（ｃ））。その結果、少なくとも前記切断箇所Ｂとその外側（図４８に示す例では右側）に、段差部９２が形成される。   Next, the solder resist layer 33 having a substantially uniform thickness on the base material 30 and the conductive layer 32 where at least the cut portion B and the outside thereof (on the right side in the example shown in FIG. 48) are thinner than the other portions. Is formed (FIG. 48C). As a result, a stepped portion 92 is formed at least at the cut portion B and outside thereof (on the right side in the example shown in FIG. 48).

しかる後、図２５に示すＳ４乃至Ｓ７と同様の工程を施す。即ち、先ず、大判の多連配線基板９１"を個片分割する（図４６のＳ３２）。次いで、周知の方法で、多連配線基板９１'に半導体素子２２をワイヤボンディングし、エポキシ系樹脂等の封止樹脂２５により樹脂封止をする（図４６のＳ３３）。次いで、半導体素子２２が実装されていない多連配線基板６１'の主面に、半田を主体とする球状電極端子等の外部接続端子（バンプ）２４を配設する（図４６のＳ３４）。次いで、上面が樹脂封止された多連配線基板９１'を載置し、切断金型によって、多連配線基板９１'を切断箇所Ｂにおいて切断し、個々の配線基板８１に個片分割する（図４６のＳ３５）。   Thereafter, the same steps as S4 to S7 shown in FIG. 25 are performed. That is, first, the large-sized multiple wiring substrate 91 ″ is divided into pieces (S32 in FIG. 46). Next, the semiconductor element 22 is wire-bonded to the multiple wiring substrate 91 ′ by a well-known method, and an epoxy resin or the like. 46 (S33 in FIG. 46) Next, external surfaces such as spherical electrode terminals mainly composed of solder are formed on the main surface of the multiple wiring substrate 61 ′ on which the semiconductor element 22 is not mounted. The connection terminals (bumps) 24 are disposed (S34 in Fig. 46) Next, the multiple wiring substrate 91 'whose upper surface is sealed with resin is placed, and the multiple wiring substrate 91' is cut by a cutting die. Cut at a location B and divide into individual wiring boards 81 (S35 in FIG. 46).

多連配線基板９１'であって、少なくとも切断箇所Ｂとその外側には、切断箇所Ｂよりも内側の箇所よりも厚さが小さい段差部９２が形成されているため、多連配線基板９１'の厚さは均一ではなく、少なくとも切断箇所Ｂは他の箇所よりも薄くなっている。段差部９２が形成された箇所は構造強度的に柔軟となるため、応力緩和機構の役割を果たし、更に、容易に多連配線基板９１'を切断することができ、当該切断時に発生する応力そのものを低減することができる。   In the multi-layer wiring board 91 ′, at least the cut portion B and the outside thereof are provided with a step 92 having a thickness smaller than that of the inner portion of the cut portion B. Is not uniform, and at least the cut portion B is thinner than other portions. Since the portion where the stepped portion 92 is formed becomes flexible in terms of structural strength, it plays a role of a stress relaxation mechanism, and moreover, the multiple wiring board 91 ′ can be easily cut, and the stress itself generated during the cutting is itself Can be reduced.

よって、多連配線基板９１'の個片分割のために、多連配線基板９１'を切断する際に発生する応力を低減することができ、また、切断箇所Ｂにおいて発生した応力が配線基板９１の中心側（内部）に伝達することを防止することができる。よって、配線基板９１の断線等に因る機能障害の発生を防止することができる。   Therefore, the stress generated when the multiple wiring substrate 91 ′ is cut due to the division of the multiple wiring substrate 91 ′ can be reduced, and the stress generated at the cutting point B is reduced to the wiring substrate 91. Transmission to the center side (inside) can be prevented. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 91 or the like.

また、多連配線基板９１'を切断する際に、切断箇所Ｂ、即ち、多連配線基板９１'を個片分割化してなる配線基板９１の外周辺（半導体装置９０の外形端）にクラックが発生しても、当該クラックは配線基板９１の厚さが厚い方向（配線基板９１の中心側（内部）方向）に進行し難い。よって、配線基板９１の断線等に因る機能障害の発生を防止することができる。   Further, when the multiple wiring substrate 91 ′ is cut, a crack is generated at the cutting location B, that is, the outer periphery of the wiring substrate 91 obtained by dividing the multiple wiring substrate 91 ′ into pieces (the outer edge of the semiconductor device 90). Even if the cracks are generated, the cracks hardly progress in the direction in which the thickness of the wiring board 91 is thick (the central side (inside) direction of the wiring board 91). Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 91 or the like.

このようにして、本発明の実施の形態の第６の例に係る半導体装置が完成となる（図４６のＳ３６）。   Thus, the semiconductor device according to the sixth example of the embodiment of the present invention is completed (S36 in FIG. 46).

５．本発明の実施の形態の第７の例に係る多連配線基板を個片分割してなる半導体装置の製造方法
図４９に、本発明の実施の形態の第５の例に係る半導体装置の製造方法のフローを示す。 5. 49. Manufacturing method of semiconductor device according to seventh example of embodiment of the present invention obtained by dividing a multiple wiring substrate into individual pieces FIG. 49 shows a semiconductor device manufacturing method according to a fifth example of an embodiment of the present invention. The flow of the method is shown.

まず、図５０に示す大判の多連配線基板１０１"を用意する（図４９のＳ４１）。ここで、図５０は、大判の多連配線基板１０１"の上面図である。   50 is prepared (S41 in FIG. 49). Here, FIG. 50 is a top view of the large multiple wiring substrate 101 ″.

次に、図５１に示すように、後の工程で実装される半導体素子の搭載領域αの外周よりも外側に、スリット２７（第１穴部）を、ルーター加工又はレーザー加工により、大判の多連配線基板１０１"に貫通形成する（図４９のＳ４２）。ここで、図５１（ａ）は、大判の多連配線基板１０１"の上面図であり、図５１（ｂ）は、図５１（ａ）において点線Ｘ−Ｘで示す箇所の断面図である。   Next, as shown in FIG. 51, a slit 27 (first hole) is formed on the outside of the outer periphery of the mounting area α of the semiconductor element to be mounted in a later process by router processing or laser processing. The continuous wiring board 101 "is formed so as to penetrate therethrough (S42 in FIG. 49). Here, FIG. 51A is a top view of a large-sized multiple wiring board 101 '', and FIG. It is sectional drawing of the location shown by dotted line XX in a).

次に、図５２に示すように、スリット２７よりも外側に、スリット状穴部１０５（第２穴部）をルーター加工又はレーザー加工により、貫通形成する（図４９のＳ４３）。図２４に示すように、隣り合うスリット状穴部１０５同士の間隔ａが、隣り合うスリット２７同士の間隔、即ち、切断箇所Ｂの幅ｂよりも短くなるように、スリット状穴部１０５は形成される。従って、隣り合うスリット状穴部１０５同士の間の箇所は、隣り合うスリット２７同士の間の箇所よりも強度が低くなっている。なお、図５２（ａ）は、大判の多連配線基板１０１"の上面図であり、図３７（ｂ）は、図３７（ａ）において点線Ｙ−Ｙで示す箇所の断面図である。   Next, as shown in FIG. 52, a slit-like hole 105 (second hole) is formed through the outer side of the slit 27 by router processing or laser processing (S43 in FIG. 49). As shown in FIG. 24, the slit-shaped hole 105 is formed so that the distance a between the adjacent slit-shaped holes 105 is shorter than the distance between the adjacent slits 27, that is, the width b of the cut portion B. Is done. Therefore, the strength between the adjacent slit-shaped hole portions 105 is lower than that between the adjacent slits 27. FIG. 52A is a top view of a large-sized multiple wiring substrate 101 ″, and FIG. 37B is a cross-sectional view taken along a dotted line YY in FIG.

次に、図５３に示すように、大判の多連配線基板１０１"を個片分割する（図４９のＳ４４）。後の工程で実装される半導体素子の搭載領域αを５つを一つの単位として、大判の多連配線基板１０１"を分割ラインＳ（図５２（ｂ）参照）おいて切断し、単一の多連配線基板２１'を作成する。   Next, as shown in FIG. 53, the large-sized multiple wiring substrate 101 ″ is divided into pieces (S44 in FIG. 49). Five mounting regions α of semiconductor elements to be mounted in the subsequent process are divided into one unit. As described above, the large-sized multiple wiring substrate 101 ″ is cut along the dividing line S (see FIG. 52B) to form a single multiple wiring substrate 21 ′.

しかる後、図２５に示すＳ５乃至Ｓ７同様の工程を施す。即ち、先ず、周知の方法で、多連配線基板１０１'に半導体素子２２をワイヤボンディングし、エポキシ系樹脂等の封止樹脂２５により樹脂封止をする（図４９のＳ４５）。次いで、半導体素子２２が実装されていない多連配線基板１０１'の主面に、半田を主体とする球状電極端子等の外部接続端子（バンプ）２４を配設する（図４９のＳ４６）。次いで、上面が樹脂封止された多連配線基板１０１'を載置し、切断金型によって、多連配線基板１０１'を切断箇所Ｂにおいて切断し、個々の配線基板１０１に個片分割する（図４９のＳ４７）。   Thereafter, the same steps as S5 to S7 shown in FIG. 25 are performed. That is, first, the semiconductor element 22 is wire-bonded to the multiple wiring substrate 101 ′ by a well-known method, and resin sealing is performed with a sealing resin 25 such as an epoxy resin (S45 in FIG. 49). Next, external connection terminals (bumps) 24 such as spherical electrode terminals mainly composed of solder are disposed on the main surface of the multiple wiring substrate 101 ′ on which the semiconductor element 22 is not mounted (S46 in FIG. 49). Next, the multiple wiring substrate 101 ′ whose upper surface is sealed with resin is placed, and the multiple wiring substrate 101 ′ is cut at a cutting point B by a cutting die to be divided into individual wiring substrates 101 ( S47 in FIG. 49).

上述したように、隣り合うスリット状穴部１０５同士の間の箇所は、隣り合うスリット２７同士の間の箇所よりも強度が低くなっている。従って、多連配線基板１０１'を搬送又は個片分割するために切断する際等に応力を受け、多連配線基板１０１'の強度の限界に至る際に、隣り合うスリット２７同士の間の箇所よりも強度が低い隣り合うスリット状穴部１０５同士の間の箇所が先ず破損する。その結果、多連配線基板１０１'に作用する応力は緩和するため、隣り合うスリット２７同士の間の箇所、即ち、切断箇所Ｂの破損を防止することができる。   As described above, the strength between the adjacent slit-shaped hole portions 105 is lower than the strength between the adjacent slits 27. Accordingly, when the multi-wiring board 101 ′ is cut to convey or divide the multi-wiring board 101 ′, the stress is applied, and when the multi-wiring board 101 ′ reaches the limit of the strength, it is located between the adjacent slits 27. First, a portion between adjacent slit-shaped hole portions 105 having lower strength is damaged. As a result, since the stress acting on the multiple wiring substrate 101 ′ is relaxed, it is possible to prevent the breakage of the portion between the adjacent slits 27, that is, the cut portion B.

また、切断箇所Ｂにおいて応力が発生し、当該応力が配線基板２１の中心側（内部）に伝達することを防止することができる。よって、配線基板２１の断線等に因る機能障害の発生を防止することができる。   Further, it is possible to prevent a stress from being generated at the cut location B and to transmit the stress to the center side (inside) of the wiring board 21. Therefore, it is possible to prevent the occurrence of functional failure due to disconnection of the wiring board 21 or the like.

このようにして、本発明の実施の形態の第６の例に係る半導体装置が完成となる（図４９のＳ４８）。   Thus, the semiconductor device according to the sixth example of the embodiment of the present invention is completed (S48 in FIG. 49).

以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。   Although the embodiment of the present invention has been described in detail above, the present invention is not limited to the specific embodiment, and various modifications and changes are within the scope of the gist of the present invention described in the claims. It can be changed.

以上の説明に関し、更に以下の項を開示する。
（付記１）
多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法において、
前記多連配線基板の主面であって、前記半導体素子が実装され樹脂封止される領域の外側に溝部を形成する工程と、
前記領域に実装された前記半導体素子を樹脂封止する工程と、
前記半導体素子が実装され樹脂封止された前記多連配線基板の前記主面であって、前記溝部よりも外側の箇所で前記多連配線基板を切断する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
付記１記載の半導体装置の製造方法であって、
前記溝部を形成する工程は、
前記多連配線基板と電気的に絶縁されたスルーホールを形成する工程と、
前記スルーホールを含む面にて前記多連配線基板を切断する工程と、を有することを特徴とする半導体装置の製造方法。
（付記３）
付記１記載の半導体装置の製造方法であって、
前記溝部を形成する工程において、前記溝部の底部が前記多連配線基板の基材に位置するように前記溝部は形成されることを特徴とする半導体装置の製造方法。
（付記４）
付記１記載の半導体装置の製造方法であって、
前記多連配線基板の主面であって前記半導体素子が実装され樹脂封止される面と反対の主面であって、前記半導体素子が実装され樹脂封止される前記多連配線基板の前記主面に形成される溝と水平方向にずれた位置に、別の溝部が複数形成されることを特徴とする半導体装置の製造方法。
（付記５）
付記１乃至４いずれか一項記載の半導体装置の製造方法であって、
前記溝部を形成した後、前記多連配線基板を切断する前に、前記溝部に弾性部材を充填する工程を更に有することを特徴とする半導体装置の製造方法。
（付記６）
多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法であって、
前記多連配線基板の主面であって、前記半導体素子が実装され樹脂封止される領域の外側に、前記多連配線基板に貫通溝部を形成する工程と、
前記多連配線基板の裏面に、前記溝部の内側の領域から前記溝部の外側の領域にわたる補強部材を貼り付ける工程と、
前記領域に実装された前記半導体素子を樹脂封止する工程と、
前記半導体素子を樹脂封止した後、金型の第1の部分を前記多連配線基板の主面側から前記溝部に挿入し、前記第1の部分の押圧により前記補強部材を前記多連配線基板の裏面から剥がす工程と、
前記補強部材を剥がした後、前記金型の第２の部分の押圧により前記多連配線基板を前記溝部にて切断する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記７）
多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法において、
前記半導体素子が実装され樹脂封止される前記多連配線基板の主面に、段差部を形成する工程と、
前記多連配線基板において、厚さが他より大きい箇所に前記半導体素子を実装し樹脂封止する工程と、
前記多連配線基板において、厚さが他より小さい箇所を切断する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記８）
付記７に記載の半導体装置の製造方法であって、
前記段差部は、前記多連配線基板の表面に設けられたソルダーレジスト層の厚さを異ならして形成されることを特徴とする半導体装置の製造方法。
（付記９）
付記７記載の半導体装置の製造方法であって、
前記段差部は、前記多連配線基板の基材の厚さを異ならして形成されることを特徴とする半導体装置の製造方法。
（付記１０）
多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法において、
前記多連配線基板の主面であって、前記半導体素子が実装され樹脂封止される領域の外側に複数の第１穴部を貫通形成する工程と、
前記多連配線基板の主面であって、前記第１穴部よりも外側に、第２穴部を、隣接する前記第２穴部間の長さが、隣接する前記第１穴部間の長さよりも短くなるように、貫通形成する工程と、
前記領域に実装した前記半導体素子を樹脂封止する工程と、
隣接する前記第１穴部間を切断箇所として前記多連配線基板を切断する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１１）
配線基板と、
前記配線基板の主面に実装される半導体素子と、
前記半導体素子を封止する封止樹脂と、
前記配線基板の主面であって、前記封止樹脂の外側に形成された溝部と、
を含むことを特徴とする半導体装置。
（付記１２）
付記１１記載の半導体装置において、
前記溝部は、前記配線基板のコーナー部に形成されることを特徴とする半導体装置。
（付記１３）
付記１１又は１２記載の半導体装置において、
前記溝部は、前記配線基板を貫通する前記略半円状の断面を有することを特徴とする半導体装置。
（付記１４）
付記１１乃至１３いずれか一項記載の半導体装置において、
前記溝部は、第１の溝部と、前記第１の溝部の外側に位置する第２の溝部と、を有することを特徴とする半導体装置。 Regarding the above description, the following items are further disclosed.
(Appendix 1)
In a method of manufacturing a semiconductor device having a structure in which a semiconductor element is mounted on a wiring board formed by cutting a multiple wiring board and resin-sealed,
Forming a groove on the main surface of the multiple wiring substrate outside the region where the semiconductor element is mounted and resin-sealed;
A step of resin-sealing the semiconductor element mounted in the region;
The main surface of the multiple wiring substrate on which the semiconductor element is mounted and resin-sealed, the step of cutting the multiple wiring substrate at a location outside the groove,
A method for manufacturing a semiconductor device, comprising:
(Appendix 2)
A method for manufacturing a semiconductor device according to appendix 1, wherein
The step of forming the groove includes
Forming a through hole electrically insulated from the multiple wiring substrate;
And a step of cutting the multiple wiring substrate on a surface including the through hole.
(Appendix 3)
A method for manufacturing a semiconductor device according to appendix 1, wherein
In the step of forming the groove, the groove is formed so that the bottom of the groove is positioned on the base material of the multiple wiring substrate.
(Appendix 4)
A method for manufacturing a semiconductor device according to appendix 1, wherein
The main surface of the multiple wiring substrate is a main surface opposite to the surface on which the semiconductor element is mounted and resin-sealed, and the multiple wiring substrate on which the semiconductor element is mounted and resin-sealed A method of manufacturing a semiconductor device, wherein a plurality of different groove portions are formed at positions shifted in a horizontal direction from a groove formed on a main surface.
(Appendix 5)
A method of manufacturing a semiconductor device according to any one of appendices 1 to 4,
A method of manufacturing a semiconductor device, further comprising a step of filling the groove portion with an elastic member after the groove portion is formed and before cutting the multiple wiring substrate.
(Appendix 6)
A method of manufacturing a semiconductor device having a structure in which a semiconductor element is mounted and resin-sealed on a wiring board formed by cutting multiple wiring boards,
Forming a through-groove portion in the multiple wiring substrate on the main surface of the multiple wiring substrate, outside the region where the semiconductor element is mounted and resin-sealed;
A step of affixing a reinforcing member extending from the inner region of the groove to the outer region of the groove on the back surface of the multiple wiring substrate;
A step of resin-sealing the semiconductor element mounted in the region;
After resin-sealing the semiconductor element, a first portion of a mold is inserted into the groove from the main surface side of the multiple wiring substrate, and the reinforcing member is connected to the multiple wiring by pressing the first portion. A process of peeling from the back side of the substrate;
After peeling off the reinforcing member, cutting the multiple wiring substrate at the groove by pressing the second portion of the mold;
A method for manufacturing a semiconductor device, comprising:
(Appendix 7)
In a method of manufacturing a semiconductor device having a structure in which a semiconductor element is mounted on a wiring board formed by cutting a multiple wiring board and resin-sealed,
Forming a stepped portion on the main surface of the multiple wiring substrate on which the semiconductor element is mounted and resin-sealed;
In the multiple wiring substrate, the step of mounting the semiconductor element in a location where the thickness is larger than the other and resin-sealing;
In the multiple wiring substrate, a step of cutting a portion where the thickness is smaller than the other,
A method for manufacturing a semiconductor device, comprising:
(Appendix 8)
A method for manufacturing a semiconductor device according to appendix 7,
The method of manufacturing a semiconductor device, wherein the stepped portion is formed with different thicknesses of solder resist layers provided on the surface of the multiple wiring substrate.
(Appendix 9)
A method for manufacturing a semiconductor device according to appendix 7, wherein
The method of manufacturing a semiconductor device, wherein the step portion is formed with different thicknesses of base materials of the multiple wiring substrate.
(Appendix 10)
In a method of manufacturing a semiconductor device having a structure in which a semiconductor element is mounted on a wiring board formed by cutting a multiple wiring board and resin-sealed,
A step of penetrating and forming a plurality of first holes on the main surface of the multiple wiring substrate outside the region where the semiconductor element is mounted and resin-sealed;
The main surface of the multiple wiring substrate, the second hole portion outside the first hole portion, and the length between the adjacent second hole portions is between the adjacent first hole portions. A step of penetrating so as to be shorter than the length;
A step of resin-sealing the semiconductor element mounted in the region;
A step of cutting the multiple wiring substrate with the adjacent first hole portions as cutting points;
A method for manufacturing a semiconductor device, comprising:
(Appendix 11)
A wiring board;
A semiconductor element mounted on the main surface of the wiring board;
A sealing resin for sealing the semiconductor element;
A groove formed on the outer surface of the sealing resin on the main surface of the wiring board;
A semiconductor device comprising:
(Appendix 12)
In the semiconductor device according to attachment 11,
The groove portion is formed in a corner portion of the wiring board.
(Appendix 13)
In the semiconductor device according to attachment 11 or 12,
The semiconductor device according to claim 1, wherein the groove has the substantially semicircular cross section penetrating the wiring board.
(Appendix 14)
The semiconductor device according to any one of appendices 11 to 13,
The groove portion includes a first groove portion and a second groove portion located outside the first groove portion.

ＢＧＡパッケージ構造を有する半導体装置の断面図である。It is sectional drawing of the semiconductor device which has a BGA package structure. 図１に示す半導体素子が実装された面が樹脂封止されており、個片分割される前の状態の多連配線基板の部分上面図である。FIG. 2 is a partial top view of a multiple wiring substrate in a state before a surface on which the semiconductor element shown in FIG. 1 is mounted is resin-sealed and divided into individual pieces. 図２に示す配線基板を個片分割するときの状態を示す断面図である。It is sectional drawing which shows a state when dividing the wiring board shown in FIG. 2 into pieces. 本発明の実施の形態の第１の例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 1st example of embodiment of this invention. 図４に示す半導体素子が実装された面が樹脂封止されており、個片分割される前の状態の配線基板の部分上面図である。FIG. 5 is a partial top view of the wiring board in a state before a surface on which the semiconductor element shown in FIG. 4 is mounted is resin-sealed and divided into pieces. 図４に示す配線基板の内部構造を示す断面図である。It is sectional drawing which shows the internal structure of the wiring board shown in FIG. 図４に示す溝部の効果を説明するための部分断面図である。It is a fragmentary sectional view for demonstrating the effect of the groove part shown in FIG. 図４に示す半導体装置の変形例（その１）を示す断面図である。FIG. 5 is a cross-sectional view showing a first modification of the semiconductor device shown in FIG. 4. 図４に示す半導体装置の変形例（その２）を示す断面図である。FIG. 6 is a cross-sectional view illustrating a second modification of the semiconductor device illustrated in FIG. 4. 本発明の実施の形態の第２の例に係る半導体装置の部分断面図である。It is a fragmentary sectional view of the semiconductor device which concerns on the 2nd example of embodiment of this invention. 本発明の実施の形態の第３の例に係る半導体装置の構造を示す図である。It is a figure which shows the structure of the semiconductor device which concerns on the 3rd example of embodiment of this invention. 本発明の実施の形態の第４の例に係る半導体装置の上面図である。It is a top view of the semiconductor device concerning the 4th example of an embodiment of the invention. 図１２に示す半導体装置の配線基板を説明するための図である。It is a figure for demonstrating the wiring board of the semiconductor device shown in FIG. 図１２に示す半導体装置の変形例を示す上面図である。FIG. 13 is a top view showing a modification of the semiconductor device shown in FIG. 12. 図１４に示す半導体装置の配線基板を説明するための図である。It is a figure for demonstrating the wiring board of the semiconductor device shown in FIG. 本発明の実施の形態の第５の例に係る半導体装置の上面図である。It is a top view of the semiconductor device concerning the 5th example of an embodiment of the invention. 図１６に示す半導体装置の配線基板を説明するための図である。It is a figure for demonstrating the wiring board of the semiconductor device shown in FIG. 図１６に示す半導体装置の変形例を示す上面図である。FIG. 17 is a top view showing a modification of the semiconductor device shown in FIG. 16. 図１８に示す半導体装置の配線基板を説明するための図である。It is a figure for demonstrating the wiring board of the semiconductor device shown in FIG. 図１７に示す溝部の下方に、多連配線基板の強度補強部材を設ける例を示す図である。It is a figure which shows the example which provides the strength reinforcement member of a multiple wiring board under the groove part shown in FIG. 多連配線基板における補強テープの貼り付けの別の態様を示す図である。It is a figure which shows another aspect of sticking of the reinforcement tape in a multiple wiring board. 本発明の実施の形態の第６の例に係る半導体装置の部分断面図である。It is a fragmentary sectional view of the semiconductor device concerning the 6th example of an embodiment of the invention. 図２２に示す半導体装置の配線基板を説明するための図である。FIG. 23 is a diagram for explaining a wiring board of the semiconductor device shown in FIG. 22; 本発明の実施の形態の第７の例に係る多連配線基板の部分上面図である。It is a partial top view of the multiple wiring board which concerns on the 7th example of embodiment of this invention. 本発明の実施の形態の第１乃至第３の例に係る半導体装置の製造方法のフローである。It is a flow of the manufacturing method of the semiconductor device which concerns on the 1st thru | or 3rd example of embodiment of this invention. 図２５のＳ１を説明するための図である。It is a figure for demonstrating S1 of FIG. 図２５のＳ２を説明するための図である。It is a figure for demonstrating S2 of FIG. 溝部への弾性部材の充填を説明するための図である。It is a figure for demonstrating filling of the elastic member to a groove part. 図２５のＳ３を説明するための図である。It is a figure for demonstrating S3 of FIG. 図２５のＳ４を説明するための図である。It is a figure for demonstrating S4 of FIG. 本発明の実施の形態の第４の例に係る半導体装置の製造方法のフローである。It is a flow of the manufacturing method of the semiconductor device which concerns on the 4th example of embodiment of this invention. 図３１のＳ１を説明するための図である。It is a figure for demonstrating S1 of FIG. 図３１のＳ２を説明するための図である。It is a figure for demonstrating S2 of FIG. 本発明の実施の形態の第４及び第５の例に係る半導体装置の製造方法のフローである。It is a flow of the manufacturing method of the semiconductor device which concerns on the 4th and 5th example of embodiment of this invention. 図３４のＳ２１を説明するための図である。It is a figure for demonstrating S21 of FIG. 図３４のＳ２２を説明するための図である。It is a figure for demonstrating S22 of FIG. 図３４のＳ２３を説明するための図である。It is a figure for demonstrating S23 of FIG. 図３４のＳ２４を説明するための図である。It is a figure for demonstrating S24 of FIG. 図３４のＳ２５を説明するための図である。It is a figure for demonstrating S25 of FIG. 補強テープを剥がした後に、多連配線基板を個々の配線基板に個片分割する工程を説明するための図（その１）である。FIG. 6 is a diagram (No. 1) for explaining a step of dividing a multiple wiring board into individual wiring boards after peeling a reinforcing tape; 補強テープを剥がした後に、多連配線基板を個々の配線基板に個片分割する工程を説明するための図（その２）である。FIG. 6 is a diagram (No. 2) for explaining a step of dividing a multiple wiring board into individual wiring boards after peeling the reinforcing tape. 補強テープを剥がした後に、多連配線基板を個々の配線基板に個片分割する工程を説明するための図（その３）である。FIG. 11 is a diagram (No. 3) for explaining a step of dividing the multiple wiring substrate into individual wiring substrates after the reinforcing tape is removed; 補強テープを剥がした後に、多連配線基板を個々の配線基板に個片分割する工程を説明するための図（その４）である。FIG. 9 is a diagram (No. 4) for explaining a step of dividing the multiple wiring substrate into individual wiring substrates after the reinforcing tape is removed; 補強テープを剥がした後に、多連配線基板を個々の配線基板に個片分割する工程を説明するための図（その５）である。FIG. 10 is a diagram (No. 5) for explaining a step of dividing the multiple wiring substrate into individual wiring substrates after the reinforcing tape is removed; 補強テープを剥がした後に、多連配線基板を個々の配線基板に個片分割する工程を説明するための図（その６）である。FIG. 9 is a diagram (No. 6) for explaining a step of dividing the multiple wiring substrate into individual wiring substrates after the reinforcing tape is removed; 本発明の実施の形態の第６の例に係る半導体装置の製造方法のフローである。It is a flow of the manufacturing method of the semiconductor device which concerns on the 6th example of embodiment of this invention. 段差部の形成方法（その１）を説明するための図である。It is a figure for demonstrating the formation method (the 1) of a level | step-difference part. 段差部の形成方法（その２）を説明するための図である。It is a figure for demonstrating the formation method (the 2) of a level | step-difference part. 本発明の実施の形態の第７の例に係る多連配線基板を個片分割してなる半導体装置の製造方法のフローである。It is a flow of the manufacturing method of the semiconductor device formed by dividing the multiple wiring board concerning the 7th example of an embodiment of the invention into pieces. 図４９のＳ４１を説明するための図である。It is a figure for demonstrating S41 of FIG. 図４９のＳ４２を説明するための図である。It is a figure for demonstrating S42 of FIG. 図４９のＳ４３を説明するための図である。It is a figure for demonstrating S43 of FIG. 図４９のＳ４４を説明するための図である。It is a figure for demonstrating S44 of FIG.

符号の説明Explanation of symbols

２０、４０、４５、５０、５５、６０、７０、８５、９０ 半導体装置
２１、４１、４７、５２、５７、６１、７１、８１、９１ 配線基板
２１'、２１"、５７'、６１'、６１"、７１'、８１'、８１"、９１'、９１"、１０１'、１０１" 多連配線基板
２２ 半導体素子
２５ 封止樹脂
２７ スリット
２８、５８、８８ 溝部
３０ 基材
３３ ソルダーレジスト層
５１、６６ 弾性樹脂
６４ スルーホール
８９ 補強テープ
９２、９８ 段差部
１０５ スリット状穴部 20, 40, 45, 50, 55, 60, 70, 85, 90 Semiconductor devices 21, 41, 47, 52, 57, 61, 71, 81, 91 Wiring boards 21 ′, 21 ″, 57 ′, 61 ′, 61 ", 71 ', 81', 81", 91 ', 91 ", 101', 101" Multiple wiring substrate 22 Semiconductor element 25 Sealing resin 27 Slits 28, 58, 88 Groove 30 Base material 33 Solder resist layer 51 , 66 Elastic resin 64 Through hole 89 Reinforcement tape 92, 98 Step part 105 Slit hole part

Claims (3)

多連配線基板が切断されて形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置の製造方法において、
前記多連配線基板の主面であって、前記半導体素子が実装され樹脂封止される領域の外側に、前記多連配線基板と電気的に絶縁されたスルーホールを形成する工程と、
前記スルーホール内壁に、金属膜を形成する工程と、
前記金属膜を形成する工程の後、前記領域に実装された前記半導体素子を樹脂封止する工程と、
前記半導体素子が実装され樹脂封止された前記多連配線基板の前記主面であって、前記スルーホールを含む面にて前記多連配線基板を切断する工程と、
を有することを特徴とする半導体装置の製造方法。 In a method of manufacturing a semiconductor device having a structure in which a semiconductor element is mounted on a wiring board formed by cutting a multiple wiring board and resin-sealed,
Forming a through hole electrically insulated from the multiple wiring substrate on the main surface of the multiple wiring substrate and outside the region where the semiconductor element is mounted and resin-sealed;
Forming a metal film on the inner wall of the through hole;
After the step of forming the metal film, the step of resin-sealing the semiconductor element mounted in the region;
A step of cutting the multiple wiring substrate at a surface including the through holes on the main surface of the multiple wiring substrate on which the semiconductor element is mounted and resin-sealed;
A method for manufacturing a semiconductor device, comprising: 前記金属膜を形成する工程の後、前記樹脂封止を行う工程の前に、前記スルーホール内に弾性部材を充填する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of filling an elastic member in the through hole after the step of forming the metal film and before the step of sealing the resin. Method. 前記弾性部材は、スクリーン印刷法により、前記スルーホール内に充填されることを特徴とする請求項２に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 2, wherein the elastic member is filled in the through hole by a screen printing method.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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JP3432982B2 (en) * 1995-12-13 2003-08-04 沖電気工業株式会社 Method for manufacturing surface mount semiconductor device
JP2000188362A (en) * 1998-12-21 2000-07-04 Kyocera Corp Mounting structure of semiconductor element
JP2000294669A (en) * 1999-04-05 2000-10-20 Hitachi Ltd Manufacture of wiring board and semiconductor device using it, and that semiconductor device
JP2005079365A (en) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd Substrate frame and method for manufacturing semiconductor device using this
JP2008066491A (en) * 2006-09-07 2008-03-21 Matsushita Electric Ind Co Ltd Substrate for semiconductor device and semiconductor device using the same

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