JP2008067193A

JP2008067193A - Push-pull amplifier

Info

Publication number: JP2008067193A
Application number: JP2006244458A
Authority: JP
Inventors: Toshio Adachi; 敏男安達
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2006-09-08
Filing date: 2006-09-08
Publication date: 2008-03-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a push-pull amplifier with which high output current is allowed by low current consumption and an influence of offset generated by variation of base current of a transistor of an output amplifier is eliminated. <P>SOLUTION: The push-pull amplifier is provided with an output amplifying part 15 composed of differential amplifiers 1, 2, voltage buffers 18, 19 and bipolar transistors 3, 4 of pnp and npn types and an offset control part 17. The differential amplifier 1 has an offset adjustment terminal for adjusting the offset. The offset control part 17 adjusts offset voltage generated in the differential amplifier 1 or the differential amplifier 2 to make difference between output voltage into reference voltage and is composed of a subtraction circuit 11 which performs subtraction between output voltage V1 of the voltage buffer 18 and output voltage V2 of the voltage buffer 19, a subtraction circuit 13 which performs subtraction between output voltage V3 of the subtraction circuit 11 and prescribed reference voltage Vref and an amplifier circuit 14 which amplifies output voltage of the subtraction circuit 13. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、無駆動時（無信号時）の消費電流が低くかつ高い電流駆動能力を有するプッシュプル増幅器に関するものである。 The present invention relates to a push-pull amplifier having a low current consumption during no drive (no signal) and a high current drive capability.

従来のプッシュプル増幅器は多種多様な構成のものが提案されており、それぞれの目的および電源電圧などの条件によって使い分けている。
図５に示すプッシュプル増幅器は、低い出力抵抗でかつ出力の動作範囲が広いという特徴を有するものである（例えば、非特許文献１参照）。このプッシュプル増幅器は、図示のように、差動増幅器１０１と、差動増幅器１０２と、Ｐ型のＭＯＳトランジスタ１０３およびＮ型のＭＯＳトランジスタ１０４からなる出力増幅部と、を備えている。 Conventional push-pull amplifiers have been proposed in a wide variety of configurations, and are selectively used according to their purpose and conditions such as power supply voltage.
The push-pull amplifier shown in FIG. 5 is characterized by a low output resistance and a wide output operating range (see, for example, Non-Patent Document 1). As shown in the figure, this push-pull amplifier includes a differential amplifier 101, a differential amplifier 102, and an output amplifying unit including a P-type MOS transistor 103 and an N-type MOS transistor 104.

また、このプッシュプル増幅器は、反転入力端子１０５と非反転入力端子１０６とを有し、反転入力端子１０５が差動増幅器１０１および差動増幅器１０２の各非反転入力端子に接続され、非反転入力端子１０６が差動増幅器１０１および差動増幅器１０２の各反転入力端子に接続されている。差動増幅器１０１の出力端子１０７はＭＯＳトランジスタ１０３のゲートに接続され、差動増幅器１０２の出力端子１０８はＭＯＳトランジスタ１０４のゲートに接続されている。さらに、このプッシュプル増幅器は、出力端子１０９を備えている。 The push-pull amplifier has an inverting input terminal 105 and a non-inverting input terminal 106. The inverting input terminal 105 is connected to the non-inverting input terminals of the differential amplifier 101 and the differential amplifier 102, so that the non-inverting input A terminal 106 is connected to each inverting input terminal of the differential amplifier 101 and the differential amplifier 102. The output terminal 107 of the differential amplifier 101 is connected to the gate of the MOS transistor 103, and the output terminal 108 of the differential amplifier 102 is connected to the gate of the MOS transistor 104. The push-pull amplifier further includes an output terminal 109.

図６は、図５に示す従来のプッシュプル増幅器をボルテージフォロワの構成にした回路であり、図５に示す出力端子１０９と反転入力端子１０５とを接続している。そして、その出力端子１０９に抵抗値がＲである負荷抵抗１１０の一端側が接続され、その他端側がアナロググランド１１１に接続されている。 FIG. 6 is a circuit in which the conventional push-pull amplifier shown in FIG. 5 is configured as a voltage follower, and connects the output terminal 109 and the inverting input terminal 105 shown in FIG. One end side of a load resistor 110 having a resistance value R is connected to the output terminal 109, and the other end side is connected to the analog ground 111.

次に、図６に示すプッシュプル増幅器の動作について説明する。
図６において、非反転入力端子１０６の入力電圧がアナロググランドの場合、出力端子１０９の電圧も入力と同じとなり、すなわちアナロググランドの電圧になる。この時、抵抗１１０の両端の電圧差はゼロであるので、抵抗１１０に電流は流れない。このため、出力増幅部を構成するＭＯＳトランジスタ１０３とＭＯＳトランジスタ１０４に流れる電流は、いわゆる無負荷時の電流が流れているのみである。 Next, the operation of the push-pull amplifier shown in FIG. 6 will be described.
In FIG. 6, when the input voltage of the non-inverting input terminal 106 is analog ground, the voltage of the output terminal 109 is also the same as the input, that is, the voltage of analog ground. At this time, since the voltage difference between both ends of the resistor 110 is zero, no current flows through the resistor 110. For this reason, the current flowing through the MOS transistor 103 and the MOS transistor 104 constituting the output amplifying unit is only a so-called no-load current.

次に、非反転入力端子１０６の入力電圧がアナログ電圧よりも高くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて上昇する。このため、出力端子１０７、１０８の各電圧は下降して、Ｐ型のＭＯＳトランジスタ１０３はより多くの電流を供給でき、Ｎ型のＭＯＳトランジスタ１０４は電流がより少なくなるようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は上昇して最終的には、入力端子１０６と出力端子１０９の電圧は等しくなる。 Next, when the input voltage at the non-inverting input terminal 106 becomes higher than the analog voltage, the voltages at the inverting input terminals of the differential amplifiers 101 and 102 rise compared to the voltage at the non-inverting input terminal. For this reason, the voltages at the output terminals 107 and 108 decrease, the P-type MOS transistor 103 can supply more current, and the N-type MOS transistor 104 has less current. In this way, the surplus current is supplied to the resistor 110, the voltage at the output terminal 109 rises, and finally the voltages at the input terminal 106 and the output terminal 109 become equal.

逆に、非反転入力端子１０６の入力電圧がアナログ電圧よりも低くなると、差動増幅器１０１、１０２の反転入力端子の電圧が非反転入力端子の電圧に比べて下降する。このため、出力端子１０７、１０８の各電圧は上昇して、Ｐ型のＭＯＳトランジスタ１０３はより少ない電流を供給し、Ｎ型のＭＯＳトランジスタ１０４は電流をより多く供給するようになる。このようにして余った電流は抵抗１１０に供給され、出力端子１０９の電圧は下降して最終的には、入力端子１０６と出力端子１０９電圧は等しくなる。 Conversely, when the input voltage at the non-inverting input terminal 106 becomes lower than the analog voltage, the voltages at the inverting input terminals of the differential amplifiers 101 and 102 decrease compared to the voltage at the non-inverting input terminal. For this reason, the voltages at the output terminals 107 and 108 rise, and the P-type MOS transistor 103 supplies a smaller amount of current, and the N-type MOS transistor 104 supplies a larger amount of current. In this way, the surplus current is supplied to the resistor 110, the voltage of the output terminal 109 decreases, and finally the voltages of the input terminal 106 and the output terminal 109 become equal.

このように、ＭＯＳトランジスタ１０３、１０４の各ゲートに印加する電圧は同じ方向に同じ電圧だけシフトするので、一方が強くオンするとき他方は弱くオンすることになり、プッシュプル動作することが理解できる。しかも、それぞれのゲートに印加する電圧は差動増幅器が理想的に動作するなら正の電源から負の電源まで印加できるので、出力増幅部の電流供給能力に優れているという特徴がある。 In this way, the voltages applied to the gates of the MOS transistors 103 and 104 are shifted by the same voltage in the same direction, so that when one is strongly turned on, the other is turned on weakly, and it can be understood that a push-pull operation is performed. . In addition, since the voltage applied to each gate can be applied from a positive power source to a negative power source if the differential amplifier operates ideally, the output amplifying unit has an excellent current supply capability.

しかし、このプッシュプル増幅器は、差動増幅器１０１および差動増幅器１０２のオフセットに弱いという欠点がある。
例えば、差動増幅器１０１にオフセット電圧が＋１０〔ｍＶ〕あると仮定する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１０００〔ｍＶ〕だけ正の電源であるＶｄｄの方向へずれる。この場合には、Ｐ型のＭＯＳトランジスタ１０３はほぼオフ状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。しかし、このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。 However, this push-pull amplifier has a drawback that it is vulnerable to the offset of the differential amplifier 101 and the differential amplifier 102.
For example, it is assumed that the differential amplifier 101 has an offset voltage of +10 [mV]. If the gain of the differential amplifier 101 is estimated to be 100 times lower, the output shifts by 1000 [mV] toward the positive power supply Vdd as compared with the case where the offset is zero. In this case, the P-type MOS transistor 103 is almost turned off, while the N-type MOS transistor 104 has a current of an original set value, and the current becomes unbalanced. However, this imbalance causes the output voltages of the differential amplifiers 101 and 102 to be readjusted so that the respective currents are equalized by the action of negative feedback.

これを具体的に説明すると、Ｐ型のＭＯＳトランジスタ１０３からの電流の供給はほぼゼロでＮ型のＭＯＳトランジスタ１０４がある電流を流すと出力端子１０９の出力電圧は下降する。これによって、差動増幅器１０２の非反転入力端子の電圧が下降するので、差動増幅器１０２の出力端子１０８の電圧も下がり、Ｎ型ＭＯＳトランジスタ１０４に流れる電流量は大幅に減る。 More specifically, the supply of current from the P-type MOS transistor 103 is almost zero, and the output voltage at the output terminal 109 decreases when a certain current flows through the N-type MOS transistor 104. As a result, the voltage at the non-inverting input terminal of the differential amplifier 102 decreases, the voltage at the output terminal 108 of the differential amplifier 102 also decreases, and the amount of current flowing through the N-type MOS transistor 104 is greatly reduced.

一方、差動増幅器１０１の非反転入力端子の電圧は下がり、差動増幅器１０１の出力端子１０７の電圧も下がり、電流が少し流れるようになって、最終的に、ＭＯＳトランジスタ１０３、１０４の電流量が同じになったところで安定状態になる。
ただし、そのオフセットが大きい場合には、ＭＯＳトランジスタ１０３、１０４に流れる電流はオフ状態で安定することがある。 On the other hand, the voltage at the non-inverting input terminal of the differential amplifier 101 decreases, the voltage at the output terminal 107 of the differential amplifier 101 also decreases, and a current flows slightly. Finally, the current amounts of the MOS transistors 103 and 104 are reduced. It becomes a stable state when becomes the same.
However, when the offset is large, the current flowing through the MOS transistors 103 and 104 may be stabilized in the off state.

ここで、差動増幅器１０１、１０２の出力端子１０７、１０８の電圧差について考えてみると、オフセットが１０〔ｍＶ〕で差動増幅器１０１、１０２のゲインが１００倍の時には、その出力電圧差は本来の設計値より１〔Ｖ〕大きくなるため、出力増幅部に流れる電流は極めて少ない値またはゼロになる。電流が少ない状態では、ＭＯＳトランジスタのｇｍ値も非常に小さい値になり位相シフトが大きくなり、結果的に回路は不安定で発振を起こすことになる。 Considering the voltage difference between the output terminals 107 and 108 of the differential amplifiers 101 and 102, when the offset is 10 [mV] and the gain of the differential amplifiers 101 and 102 is 100 times, the output voltage difference is Since it is 1 [V] larger than the original design value, the current flowing through the output amplifying unit is extremely small or zero. When the current is small, the gm value of the MOS transistor is also very small and the phase shift is large. As a result, the circuit is unstable and oscillates.

次に、差動増幅器１０１にオフセット電圧が−１０〔ｍＶ〕ある場合について説明する。差動増幅器１０１のゲインを低めに見積もって１００倍とすると、その出力はオフセットがゼロの場合に比べて１〔Ｖ〕だけ負の電源であるＶｓｓの方向へずれる。この場合、Ｐ型のＭＯＳトランジスタ１０３は大きくオンした状態になり、一方、Ｎ型のＭＯＳトランジスタ１０４は本来の設定値の電流が流れることになり、電流がアンバランスになる。このアンバランスは負帰還の作用により、それぞれの電流が等しくなるように差動増幅器１０１、１０２のそれぞれの出力電圧は再調整される。 Next, a case where the differential amplifier 101 has an offset voltage of −10 [mV] will be described. If the gain of the differential amplifier 101 is estimated to be 100 times lower, the output shifts in the direction of Vss, which is a negative power source, by 1 [V] compared to the case where the offset is zero. In this case, the P-type MOS transistor 103 is largely turned on, while the N-type MOS transistor 104 has a current of an original set value flowing, and the current becomes unbalanced. This imbalance is caused by negative feedback, and the output voltages of the differential amplifiers 101 and 102 are readjusted so that the respective currents become equal.

ただし、それぞれの出力電圧差は本来の設計値より１〔Ｖ〕小さくなるため、出力増幅部に流れる電流は極めて大きい値になる。その電流が大きいと、外部負荷を駆動しない時でも多くの電流が流れることになり、プッシュプル増幅器を用いる意味がなくなる。
以上の説明からわかるように、図６に示す従来のプッシュプル増幅器では、オフセットが本来の値より正に大きくなっても、あるいは負に大きくなっても上記のような不具合が発生する。 However, since each output voltage difference is 1 [V] smaller than the original design value, the current flowing through the output amplifier is extremely large. If the current is large, a large amount of current flows even when the external load is not driven, and there is no point in using the push-pull amplifier.
As can be seen from the above description, in the conventional push-pull amplifier shown in FIG. 6, the above-described problem occurs even if the offset becomes larger than the original value or becomes larger than the original value.

次に、従来の第２のプッシュプル増幅器の回路例として、図７に示すものが知られている（特許文献１参照）。このプッシュプル増幅器は、図５、図６の増幅器で不具合を生じさせていたオフセットの影響を排除するようにしたものである。以下、その回路および動作について説明する。
そのプッシュプル増幅回路は、図７に示すように、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ１２３およびＮ型のＭＯＳトランジスタ１２４からなる出力増幅部１５と、オフセット制御部１７と、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。 Next, a circuit example of a conventional second push-pull amplifier is shown in FIG. 7 (see Patent Document 1). This push-pull amplifier is designed to eliminate the influence of offset that has caused problems in the amplifiers of FIGS. The circuit and operation will be described below.
As shown in FIG. 7, the push-pull amplifier circuit includes a differential amplifier 1, a differential amplifier 2, an output amplifier unit 15 including a P-type MOS transistor 123 and an N-type MOS transistor 124, and an offset control unit. 17, an inverting input terminal 5, a non-inverting input terminal 6, and an output terminal 9.

差動増幅器１は、非反転入力端子（＋）、反転入力端子（−）、出力端子７を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子７がＭＯＳトランジスタ１２３のゲートに接続されている。さらに、差動増幅器１は、オフセット電圧を調整するためのオフセット調整端子１０を有する。
差動増幅器２は、非反転入力端子（＋）、反転入力端子（−）、出力端子８を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子８がＭＯＳトランジスタ１２４のゲートに接続されている。 The differential amplifier 1 has a non-inverting input terminal (+), an inverting input terminal (−), and an output terminal 7. The non-inverting input terminal is connected to the inverting input terminal 5, and the inverting input terminal is a non-inverting input. The output terminal 7 is connected to the terminal 6, and the output terminal 7 is connected to the gate of the MOS transistor 123. Further, the differential amplifier 1 has an offset adjustment terminal 10 for adjusting the offset voltage.
The differential amplifier 2 has a non-inverting input terminal (+), an inverting input terminal (−), and an output terminal 8. The non-inverting input terminal is connected to the inverting input terminal 5, and the inverting input terminal is a non-inverting input. The terminal 6 is connected, and the output terminal 8 is connected to the gate of the MOS transistor 124.

出力増幅部１５は、互いに極性の異なる相補型のＭＯＳトランジスタ１２３、１２４からなり、ＭＯＳトランジスタ１２３、１２４は差動増幅器１、２の各出力信号を入力してプッシュプル動作を行うようになっている。
このため、Ｐ型のＭＯＳトランジスタ１２３のゲートには差動増幅器１の出力電圧が供給され、そのソースには正の電源電圧Ｖｄｄが供給されるようになっている。また、Ｎ型のＭＯＳトランジスタ１２４のゲートには差動増幅器２の出力電圧が供給され、そのソースには負の電源電圧Ｖｓｓが供給されるようになっている。さらに、ＭＯＳトランジス１２３のドレインとＭＯＳトランジスタ１２４のドレインとが接続され、その共通接続部が出力端子９に接続されている。 The output amplifying unit 15 includes complementary MOS transistors 123 and 124 having different polarities, and the MOS transistors 123 and 124 perform push-pull operations by inputting the output signals of the differential amplifiers 1 and 2. Yes.
Therefore, the output voltage of the differential amplifier 1 is supplied to the gate of the P-type MOS transistor 123, and the positive power supply voltage Vdd is supplied to the source thereof. Further, the output voltage of the differential amplifier 2 is supplied to the gate of the N-type MOS transistor 124, and the negative power supply voltage Vss is supplied to the source thereof. Further, the drain of the MOS transistor 123 and the drain of the MOS transistor 124 are connected, and the common connection portion is connected to the output terminal 9.

オフセット制御部１７は、差動増幅器１または差動増幅器２に発生するオフセット電圧を調整して出力電圧を基準電圧にするものである。このため、オフセット制御部１７は、図７に示すように、差動増幅器１の出力電圧Ｖ１と差動増幅器２の出力電圧Ｖ２との減算を行う減算回路１１と、この減算回路１１の出力電圧Ｖ３と基準電圧供給端子１６に供給される基準電圧Ｖｒｅｆとの減算を行う減算回路１３と、この減算回路１３の出力電圧を増幅する増幅回路１４とを備え、増幅回路１４の出力電圧を差動増幅器１のオフセット調整端子１０に供給するようになっている。 The offset control unit 17 adjusts an offset voltage generated in the differential amplifier 1 or the differential amplifier 2 to make the output voltage a reference voltage. Therefore, as shown in FIG. 7, the offset control unit 17 subtracts the output voltage V1 of the differential amplifier 1 from the output voltage V2 of the differential amplifier 2, and the output voltage of the subtraction circuit 11. A subtracting circuit 13 for subtracting V3 from the reference voltage Vref supplied to the reference voltage supply terminal 16 and an amplifying circuit 14 for amplifying the output voltage of the subtracting circuit 13 are provided. The signal is supplied to the offset adjustment terminal 10 of the amplifier 1.

次に、差動増幅器１または差動増幅器２として使用される回路の具体的な構成について、図８を参照して説明する。
図８に示す差動増幅器は、図示のように、差動対を構成する入力用のＮ型のＭＯＳトランジスタ１４１、１４２と、カレントミラー回路を構成し能動負荷として機能するＰ型のＭＯＳトランジスタ１４３、１４４と、ＭＯＳトランジスタ１４１、１４２に定電流を供給する電流源として機能するＮ型のＭＯＳトランジスタ１４０とを備えている。 Next, a specific configuration of a circuit used as the differential amplifier 1 or the differential amplifier 2 will be described with reference to FIG.
The differential amplifier shown in FIG. 8 includes, as shown, N-type MOS transistors 141 and 142 for input constituting a differential pair, and a P-type MOS transistor 143 that constitutes a current mirror circuit and functions as an active load. 144, and an N-type MOS transistor 140 that functions as a current source for supplying a constant current to the MOS transistors 141 and 142.

さらに詳述すると、ＭＯＳトランジスタ１４１、１４２の各ゲートは、非反転入力端子１４５および反転入力端子１４６にそれぞれ接続されている。また、ＭＯＳトランジスタ１４１、１４２の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタ１４０を介して負の電源Ｖｓｓに接続され、または接地されている。ＭＯＳトランジスタ１４０のゲートはバイアス供給端子１４９に接続され、そのバイアス供給端子１４９にバイアス電圧が供給され、そのバイアス電圧の値によりＭＯＳトランジスタ１４０に流れる電流値を任意に設定できるようになっている。 More specifically, the gates of the MOS transistors 141 and 142 are connected to the non-inverting input terminal 145 and the inverting input terminal 146, respectively. The sources of the MOS transistors 141 and 142 are commonly connected, and the common connection portion is connected to the negative power source Vss via the MOS transistor 140 or grounded. The gate of the MOS transistor 140 is connected to a bias supply terminal 149, and a bias voltage is supplied to the bias supply terminal 149. The value of the current flowing through the MOS transistor 140 can be arbitrarily set according to the value of the bias voltage.

ＭＯＳトランジスタ１４３、１４４の各ゲートは共通接続され、その共通接続部がＭＯＳトランジスタ１４３、１４１の各ドレインに接続されている。また、ＭＯＳトランジスタ１４４のドレインはＭＯＳトランジスタ１４２のドレインに接続され、その共通接続部が出力端子１５０に接続されている。ＭＯＳトランジスタ１４３、１４４の各ソースには正の電源Ｖｄｄに接続されている。 The gates of the MOS transistors 143 and 144 are connected in common, and the common connection is connected to the drains of the MOS transistors 143 and 141. The drain of the MOS transistor 144 is connected to the drain of the MOS transistor 142, and its common connection is connected to the output terminal 150. The sources of the MOS transistors 143 and 144 are connected to the positive power supply Vdd.

さらに、ＭＯＳトランジスタ１４３のウエルは、そのウエル電圧を制御する端子１４７に接続され、その端子１４７には所定の固定電圧が供給されるようになっている。また、ＭＯＳトランジスタ１４４のウエルは、ウエル電圧を制御する端子１４８に接続され、その端子１４８には図７に示す増幅回路１４の出力電圧Ｖ５が供給されるようになっている。 Further, the well of the MOS transistor 143 is connected to a terminal 147 for controlling the well voltage, and a predetermined fixed voltage is supplied to the terminal 147. The well of the MOS transistor 144 is connected to a terminal 148 for controlling the well voltage, and the output voltage V5 of the amplifier circuit 14 shown in FIG.

次に、このような構成からなる従来の第２のプッシュプル増幅器の動作について、図７を参照して説明する。
いま、図７に示すように差動増幅器１の出力電圧をＶ１、差動増幅器２の出力電圧をＶ２、減算回路１１の出力電圧をＶ３、減算回路１３の出力電圧をＶ４、増幅回路１４の出力電圧をＶ５とすると、以下のような（１）式〜（３）式が成立する。
Ｖ３＝Ｖ１−Ｖ２・・・（１）
Ｖ４＝Ｖ３−Ｖｒｅｆ・・・（２）
Ｖ５＝Ａ・Ｖ４・・・（３）
但し、（３）式において、Ａは増幅回路１４のゲイン（利得）であり、理想的には無限の値をとる。 Next, the operation of the conventional second push-pull amplifier having such a configuration will be described with reference to FIG.
As shown in FIG. 7, the output voltage of the differential amplifier 1 is V1, the output voltage of the differential amplifier 2 is V2, the output voltage of the subtraction circuit 11 is V3, the output voltage of the subtraction circuit 13 is V4, and the amplification circuit 14 When the output voltage is V5, the following equations (1) to (3) are established.
V3 = V1-V2 (1)
V4 = V3-Vref (2)
V5 = A · V4 (3)
However, in the equation (3), A is a gain of the amplifier circuit 14 and ideally takes an infinite value.

（１）式〜（３）式により、次の（４）式が成立する。
Ｖ５＝Ａ｛（Ｖ１−Ｖ２）−Ｖｒｅｆ｝・・・（４）
また、差動増幅器１のオフセット調整端子１０に入力される電圧Ｖ５と、差動増幅器１の出力電圧Ｖ１との関係式が、次の（５）式のように反転の関係にあるとする。
Ｖ１＝−Ｂ・Ｖ５・・・（５）
ここで、Ｂは正の定数である。 The following expression (4) is established by the expressions (1) to (3).
V5 = A {(V1-V2) -Vref} (4)
Further, it is assumed that the relational expression between the voltage V5 input to the offset adjustment terminal 10 of the differential amplifier 1 and the output voltage V1 of the differential amplifier 1 is an inversion relation as in the following expression (5).
V1 = −B · V5 (5)
Here, B is a positive constant.

ところで、差動増幅器１と差動増幅器２の出力の電圧差である（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆよりも大きな場合、（４）式により増幅回路１４の出力電圧Ｖ５はより大きくなり、（５）式により差動増幅器１の出力電圧Ｖ１は下がる。
また逆に、その電圧差（Ｖ１−Ｖ２）が基準電圧Ｖｒｅｆよりも小さい場合、（４）式により増幅回路１４の出力電圧Ｖ５はより小さくなり、（５）式により差動増幅器１の出力電圧Ｖ１は上がる。 By the way, when (V1−V2), which is the voltage difference between the outputs of the differential amplifier 1 and the differential amplifier 2, is larger than the reference voltage Vref, the output voltage V5 of the amplifier circuit 14 becomes larger by the equation (4). 5), the output voltage V1 of the differential amplifier 1 is lowered.
Conversely, when the voltage difference (V1−V2) is smaller than the reference voltage Vref, the output voltage V5 of the amplifier circuit 14 becomes smaller according to the equation (4), and the output voltage of the differential amplifier 1 according to the equation (5). V1 goes up.

このような動作により、上記のゲインＡとゲインＢの積である（Ａ・Ｂ）が十分大きい場合には、電位差（Ｖ１−Ｖ２）は基準電圧Ｖｒｅｆに等しくなる。
これを式によって説明すると、上記の（Ａ・Ｂ）が十分に大きいと、（４）式の右辺はゼロとなるため、次の（６）式が得られる。
（Ｖ１−Ｖ２）−Ｖｒｅｆ＝０・・・（６） With such an operation, when (A · B), which is the product of the gain A and the gain B, is sufficiently large, the potential difference (V1−V2) becomes equal to the reference voltage Vref.
If this is explained by an equation, when the above (A · B) is sufficiently large, the right side of the equation (4) becomes zero, and the following equation (6) is obtained.
(V1-V2) -Vref = 0 (6)

すなわち、オフセット制御部１７は、次の（７）式になるような制御を行う。
Ｖ１−Ｖ２＝Ｖｒｅｆ・・・（７）
従って、オフセット制御部１７は、差動増幅器１と差動増幅器２の出力の電圧差である（Ｖ１−Ｖ２）の値が基準電圧Ｖｒｅｆに等しくなるような制御を行う。
以上の説明は、図７に示すようにオフセット調整端子１０が差動増幅器１にある場合だが、そのオフセット調整端子１０が差動増幅器２にある場合にも全く同じ作用をする。 That is, the offset control unit 17 performs control such that the following equation (7) is satisfied.
V1-V2 = Vref (7)
Accordingly, the offset control unit 17 performs control such that the value of (V1−V2), which is the voltage difference between the outputs of the differential amplifier 1 and the differential amplifier 2, becomes equal to the reference voltage Vref.
The above description is the case where the offset adjustment terminal 10 is in the differential amplifier 1 as shown in FIG. 7, but the same operation is performed when the offset adjustment terminal 10 is in the differential amplifier 2.

次に、差動増幅器１または差動増幅器２において、オフセットを調整する方法について図８を参照して説明する。
まず、図８に示す負荷用のＰ型のＭＯＳトランジスタ１４３、１４４のウエル電圧の制御について説明する。いま、ウエル電圧Ｖｗとソース電圧Ｖｓの差の電圧をＶｓｗ＝Ｖｓ−Ｖｗとすると、ＭＯＳトランジスタのしきい値ＶｔｈｐとＶｓｗの間には、次の（８）式のような関係式が一次近似として成立する。
Ｖｔｈｐ＝Ｖｔｈｏ＋γ・Ｖｓｗ・・・（８）
ここで、ＶｔｈｏはＶｓｗ＝０のときのしきい値で、γは比例定数で通常は０．１〜０．５程度の値になる。 Next, a method for adjusting the offset in the differential amplifier 1 or the differential amplifier 2 will be described with reference to FIG.
First, control of the well voltage of the load P-type MOS transistors 143 and 144 shown in FIG. 8 will be described. Now, assuming that the difference voltage between the well voltage Vw and the source voltage Vs is Vsw = Vs−Vw, a relational expression such as the following expression (8) is linearly approximated between the threshold values Vthp and Vsw of the MOS transistor. It is established as.
Vthp = Vtho + γ · Vsw (8)
Here, Vth0 is a threshold value when Vsw = 0, and γ is a proportional constant, which is usually about 0.1 to 0.5.

（８）式によれば、ウエル電圧Ｖｗが変化すると、ＭＯＳトランジスタのしきい値Ｖｔｈｐが変化することになる。このため、差動増幅器１において、一対からなるＭＯＳトランジスタ１４３、１４４のしきい値に差が生ずると、オフセットが発生することが知られている（Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著、浅田邦博、永田譲監訳アナログ集積回路設計技術上巻、第４版培風館５０８ページ）。 According to the equation (8), when the well voltage Vw changes, the threshold value Vthp of the MOS transistor changes. For this reason, in the differential amplifier 1, it is known that an offset is generated when a difference occurs between the threshold values of the pair of MOS transistors 143 and 144 (PR Gray, PJ Furst, By RG Mayer, Kunihiro Asada and Joe Nagata, analog integrated circuit design technology, Volume 1, 4th edition Baifukan, page 508).

ところが、Ｐ型のＭＯＳトランジスタ１４３、１４４のいずれか一方のウエル電圧を固定値に設定し、他方のウエル電圧を可変制御することで、オフセット電圧を制御することが可能になる。
そこで、図８に示す差動増幅器１では、ＭＯＳトランジスタ１４３のウエルと接続する端子１４７にはウエル電圧として固定の電圧値を供給し、ＭＯＳトランジスタ１４４のウエルと接続する端子１４８にはウエル電圧として可変電圧を供給するようにした。 However, the offset voltage can be controlled by setting one well voltage of the P-type MOS transistors 143 and 144 to a fixed value and variably controlling the other well voltage.
Therefore, in the differential amplifier 1 shown in FIG. 8, a fixed voltage value is supplied as the well voltage to the terminal 147 connected to the well of the MOS transistor 143, and the well voltage is supplied to the terminal 148 connected to the well of the MOS transistor 144. A variable voltage was supplied.

この場合、端子１４８の電圧が端子１４７の電圧より高くなると、（８）式によりＭＯＳトランジスタ１４４のしきい値は負側に大きくなり、ＭＯＳトランジスタ１４４に流れる電流がＭＯＳＦＥＴ１４３に流れる電流よりも減少して、出力端子１５０の電圧は下がる。逆に、端子１４８の電圧が端子１４７の電圧より低くなると、ＭＯＳトランジスタ１４４のしきい値は負側に小さくなり、ＭＯＳトランジスタ１４４に流れる電流がＭＯＳＦＥＴ１４３に流れる電流よりも増加して、出力端子１５０の電圧は上がる。 In this case, when the voltage at the terminal 148 becomes higher than the voltage at the terminal 147, the threshold value of the MOS transistor 144 increases to the negative side according to the equation (8), and the current flowing through the MOS transistor 144 is smaller than the current flowing through the MOSFET 143. As a result, the voltage at the output terminal 150 decreases. Conversely, when the voltage at the terminal 148 becomes lower than the voltage at the terminal 147, the threshold value of the MOS transistor 144 decreases to the negative side, the current flowing through the MOS transistor 144 increases more than the current flowing through the MOSFET 143, and the output terminal 150 The voltage rises.

結果として、図５に示す従来のプッシュプル増幅器では、差動増幅器１０１または差動増幅器１０２において発生するオフセットによって、出力増幅部のＭＯＳトランジスタ１０３、１０４の電流が設計値よりも過剰に流れたり、逆にわずかしか流れなくなるという不具合があった。
しかし、図７に示す従来の第２のプッシュプル増幅器によれば、差動増幅器１または差動増幅器２においてオフセット電圧が発生しても、出力電圧差をいつも一定に制御できるので、出力増幅部１５のＭＯＳトランジスタ１２３、１２４の無負荷時電流をいつも一定に保つことができる。 As a result, in the conventional push-pull amplifier shown in FIG. 5, the current of the MOS transistors 103 and 104 in the output amplifying unit flows excessively from the design value due to the offset generated in the differential amplifier 101 or the differential amplifier 102. On the other hand, there was a problem that it flowed only slightly.
However, according to the conventional second push-pull amplifier shown in FIG. 7, even if an offset voltage is generated in the differential amplifier 1 or the differential amplifier 2, the output voltage difference can always be controlled to be constant. The no-load current of the 15 MOS transistors 123 and 124 can always be kept constant.

ところで、図７の回路において、出力増幅部のトランジスタ１２３、および１２４はＭＯＳＦＥＴを使用しているが、より高い電流駆動能力を持たせるために図９のようにバイポーラトランジスタに置き換えることができる。
図９の回路の構成は、出力増幅部１５に使用されているトランジスタ１５３および１５４がＭＯＳトランジスタからバイポーラトランジスタに置き換えられている点を除けば、図７の回路構成と同じである。 In the circuit of FIG. 7, the transistors 123 and 124 of the output amplifier section use MOSFETs, but can be replaced with bipolar transistors as shown in FIG. 9 in order to have higher current drive capability.
The circuit configuration of FIG. 9 is the same as the circuit configuration of FIG. 7 except that the transistors 153 and 154 used in the output amplifier 15 are replaced with MOS transistors.

しかしながら、図９の回路では以下のような問題がある。すなわち、トランジスタ１５３、１５４に流れる駆動電流であるエミッタ・コレクタ間に流れる電流Ｉｃｅは、出力状態に応じて変動する。そのエミッタ・コレクタ電流Ｉｃｅが変動すると、ベース電流Ｉｂｅも同時に変動する。ベース電流は差動増幅器１、２から供給されている。差動増幅器はベース電流を供給する時、非反転入力端子（＋）と反転入力端子（−）において電圧差が必要になる。この電圧差は図９の演算増幅器のオフセット電圧として現れてくる。そしてベース電流が変動すると差動増幅器１、２のオフセット電圧が出力状態によって変動する。 However, the circuit of FIG. 9 has the following problems. That is, the current Ice flowing between the emitter and the collector, which is the drive current flowing through the transistors 153 and 154, varies depending on the output state. When the emitter-collector current Ice changes, the base current Ibe also changes simultaneously. The base current is supplied from the differential amplifiers 1 and 2. When the differential amplifier supplies a base current, a voltage difference is required between the non-inverting input terminal (+) and the inverting input terminal (−). This voltage difference appears as an offset voltage of the operational amplifier of FIG. When the base current varies, the offset voltage of the differential amplifiers 1 and 2 varies depending on the output state.

このオフセット電圧の動きについて、図１０を参照して説明する。
図１０（ａ）はプッシュプル増幅器の出力電流を示している。図１０（ｂ）は出力増幅部１５のｎｐｎトランジスタ１５４を流れる電流、図１０（ｃ）はｐｎｐトランジスタ１５３を流れる電流を示している。図１０（ｄ）はｎｐｎトランジスタ１５４のベース電流（差動増幅器２のオフセット電圧）の様子を示している。すなわち、出力電流が大きい所では、オフセット電圧も大きく変化している。同様に、図１０（ｅ）はｐｎｐトランジスタ１５３のベース電流（差動増幅器１のオフセット電圧）の様子を示している。 The movement of the offset voltage will be described with reference to FIG.
FIG. 10A shows the output current of the push-pull amplifier. FIG. 10B shows the current flowing through the npn transistor 154 of the output amplifier 15, and FIG. 10C shows the current flowing through the pnp transistor 153. FIG. 10D shows the state of the base current of the npn transistor 154 (the offset voltage of the differential amplifier 2). That is, when the output current is large, the offset voltage also changes greatly. Similarly, FIG. 10E shows the state of the base current of the pnp transistor 153 (the offset voltage of the differential amplifier 1).

なお、図１０において出力電流以外は符号は正とすべきであるが、わかりやすくするため、出力電流と同じ符号としている。またベース電流はコレクタ電流に比べてはるかに小さいが（Ｉｅｃ＝β・Ｉｂｅ）、実際の場合よりも大きめに図示している。すなわち、出力電流が大きい所では、オフセット電圧も大きく変化している。オフセット電圧が変動することで、歪が発生するという問題が出てくる。
ところで、オフセット制御部１７（増幅回路１４）の働きで、出力電流変化に伴うオフセット電圧を補正することは可能である。しかし、オフセット制御部１７は、本来、差動増幅器１、２が有する固有のＤＣオフセット電圧を補正すること目的としており、出力信号の変化に追随させてオフセットを補正することは簡単ではない。 In FIG. 10, the signs other than the output current should be positive, but for the sake of clarity, the same sign as the output current is used. The base current is much smaller than the collector current (Iec = β · Ibe), but is shown larger than the actual case. That is, when the output current is large, the offset voltage also changes greatly. A problem arises in that distortion occurs due to fluctuations in the offset voltage.
By the way, it is possible to correct the offset voltage accompanying the change in the output current by the function of the offset control unit 17 (amplifying circuit 14). However, the offset control unit 17 is originally intended to correct the inherent DC offset voltage of the differential amplifiers 1 and 2, and it is not easy to correct the offset in accordance with the change in the output signal.

さらに、差動増幅器１、２が供給または吸い込むベース電流が大きい場合、オフセットを補正するための増幅回路１４の出力電圧Ｖ５が適正な電圧範囲を超えるという問題もある。例えば、図８において、オフセットを調整する端子１４７または１４８の電圧がＶｄｄに到達して調整できなくなるとか、または逆にＶｄｄ−０．７Ｖ以下になるとＭＯＳトランジスタ１４３、１４４のソース・ウエル間の寄生ダイオードが順方向でオンして、制御が効かなくなる。
Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著浅田邦博、永田譲監訳アナログ集積回路設計技術上巻培風館４５１ページ特開２００６−５６４８号公報 Further, when the base current supplied or sucked by the differential amplifiers 1 and 2 is large, there is a problem that the output voltage V5 of the amplifier circuit 14 for correcting the offset exceeds an appropriate voltage range. For example, in FIG. 8, when the voltage of the terminal 147 or 148 for adjusting the offset reaches Vdd and cannot be adjusted, or conversely, becomes Vdd-0.7 V or less, the parasitic between the source and well of the MOS transistors 143 and 144 is detected. The diode turns on in the forward direction, and the control is not effective.
P. R. Gray, P.A. J. et al. Furst, R.D. G. By Meyer Kunihiro Asada and Joe Nagata Analog Integrated Circuit Design Technology, Vol. 1, page 451 JP 2006-5648 A

そこで、本発明の目的は、上記の点に鑑み、低消費電流で高い出力電流が可能であって、しかも、出力増幅器を構成するトランジスタのベース電流変化によって発生するオフセットの影響を排除できるプッシュプル増幅器を提供することにある。 Therefore, in view of the above points, an object of the present invention is a push-pull that can achieve a high output current with a low current consumption, and can eliminate the influence of an offset caused by a change in the base current of a transistor constituting the output amplifier. It is to provide an amplifier.

上記課題を解決して本発明の目的を達成するために、請求項に係る各発明は以下のように構成した。
すなわち、請求項１に係る発明は、非反転入力端子、反転入力端子、および出力端子をそれぞれ有する第１差動増幅器および第２差動増幅器と、前記第１差動増幅器および前記第２差動増幅器の後段にそれぞれ接続される第１電圧バッファおよび第２電圧バッファと、互いに極性の異なる相補型のバイポーラトランジスタからなり、前記各トランジスタのベースに前記第１電圧バッファおよび前記第２電圧バッファの各出力信号を入力してプッシュプル動作を行う出力増幅部と、前記第１電圧バッファの出力信号と前記第２電圧バッファの出力信号とのレベル差を求め、この求めたレベル差と所定の基準値との差に応じた制御信号を生成するオフセット制御部と、を備え、前記第１差動増幅器および前記第２差動増幅器のうちの少なくとも一方の差動増幅器がオフセットを調整するためのオフセット調整端子を有し、前記オフセット制御部が生成する制御信号を前記オフセット調整端子に供給するようにした。 In order to solve the above-described problems and achieve the object of the present invention, each invention according to the claims is configured as follows.
That is, the invention according to claim 1 is a first differential amplifier and a second differential amplifier each having a non-inverting input terminal, an inverting input terminal, and an output terminal, and the first differential amplifier and the second differential amplifier. The first voltage buffer and the second voltage buffer respectively connected to the subsequent stage of the amplifier, and complementary bipolar transistors having different polarities from each other, each of the first voltage buffer and the second voltage buffer being provided at the base of each transistor An output amplifying unit that receives the output signal and performs a push-pull operation, obtains a level difference between the output signal of the first voltage buffer and the output signal of the second voltage buffer, and obtains the level difference and a predetermined reference value An offset control unit that generates a control signal according to a difference between the first differential amplifier and the second differential amplifier. Differential amplifier has an offset adjustment terminals for adjusting the offset, and a control signal the offset control unit generates to be supplied to said offset adjustment terminal.

請求項２に係る発明は、請求項１に記載のプッシュプル増幅器において、前記オフセット調整端子を有する差動増幅器は、入力用のＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにした。
請求項３に係る発明は、請求項１に記載のプッシュプル増幅器において、前記オフセット調整端子を有する差動増幅器は、負荷となるＭＯＳトランジスタ対を有し、そのＭＯＳトランジスタ対の一方のウエルに基準電圧を供給するようにし、他方のウエルに前記オフセット調整端子を接続するようにした。 According to a second aspect of the present invention, in the push-pull amplifier according to the first aspect, the differential amplifier having the offset adjustment terminal has a MOS transistor pair for input, and a reference is provided in one well of the MOS transistor pair. A voltage was supplied, and the offset adjusting terminal was connected to the other well.
According to a third aspect of the present invention, in the push-pull amplifier according to the first aspect, the differential amplifier having the offset adjustment terminal includes a MOS transistor pair serving as a load, and a reference is provided in one well of the MOS transistor pair. A voltage was supplied, and the offset adjusting terminal was connected to the other well.

請求項４に係る発明は、請求項１、請求項２または請求項３に記載のプッシュプル増幅器において、前記電圧バッファがソースフォロワである。
請求項５に係る発明は、請求項１、請求項２または請求項３に記載のプッシュプル増幅器において、前記電圧バッファがボルテージフォロワである。
請求項６に係る発明は、請求項１乃至請求項５のうちの何れかに記載のプッシュプル増幅器において、前記オフセット制御部は、前記第１電圧バッファの出力電圧と前記第２電圧バッファの出力電圧との差の電圧を求める第１減算回路と、前記第１減算回路の出力電圧と所定の基準電圧とのレベル差を求める第２減算回路と、前記第２減算回路の出力電圧を増幅する増幅回路とからなる。 According to a fourth aspect of the present invention, in the push-pull amplifier according to the first, second, or third aspect, the voltage buffer is a source follower.
According to a fifth aspect of the present invention, in the push-pull amplifier according to the first, second, or third aspect, the voltage buffer is a voltage follower.
The invention according to claim 6 is the push-pull amplifier according to any one of claims 1 to 5, wherein the offset control unit is configured to output the output voltage of the first voltage buffer and the output of the second voltage buffer. A first subtraction circuit that obtains a voltage difference from the voltage; a second subtraction circuit that obtains a level difference between the output voltage of the first subtraction circuit and a predetermined reference voltage; and amplifies the output voltage of the second subtraction circuit. It consists of an amplifier circuit.

このような構成からなる本発明によれば、低消費電流でかつ大電流駆動能力を有し、かつ、差動増幅器で発生するオフセットの影響を排除することができるので、効率が良く、バイポーラトランジスタのベース電流の変動の影響がないプッシュプル増幅器を提供できる。 According to the present invention having such a structure, the bipolar transistor has high efficiency because it has low current consumption, has a large current driving capability, and can eliminate the influence of offset generated in the differential amplifier. It is possible to provide a push-pull amplifier that is not affected by fluctuations in the base current.

以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のプッシュプル増幅器の実施形態の構成を示すブロック図である。
この実施形態は、図１に示すように、差動増幅器１と、差動増幅器２と、電圧バッファ１８、１９と、ｐｎｐ型のバイポーラトランジスタ３およびｎｐｎ型のバイポーラトランジスタ４からなる出力増幅部１５と、オフセット制御部１７と、反転入力端子５と、非反転入力端子６と、出力端子９と、を備えている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a push-pull amplifier according to an embodiment of the present invention.
In this embodiment, as shown in FIG. 1, an output amplifying unit 15 comprising a differential amplifier 1, a differential amplifier 2, voltage buffers 18 and 19, a pnp bipolar transistor 3 and an npn bipolar transistor 4 is used. And an offset control unit 17, an inverting input terminal 5, a non-inverting input terminal 6, and an output terminal 9.

差動増幅器１は、非反転入力端子（＋）、反転入力端子（−）、および出力端子７を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子７が後段の電圧バッファ１８の入力端子に接続されている。さらに、差動増幅器１は、オフセット電圧を調整するためのオフセット調整端子１０を有する。 The differential amplifier 1 has a non-inverting input terminal (+), an inverting input terminal (−), and an output terminal 7. The non-inverting input terminal is connected to the inverting input terminal 5, and the inverting input terminal is non-inverting. The output terminal 7 is connected to the input terminal 6, and the output terminal 7 is connected to the input terminal of the subsequent voltage buffer 18. Further, the differential amplifier 1 has an offset adjustment terminal 10 for adjusting the offset voltage.

差動増幅器２は、非反転入力端子（＋）、反転入力端子（−）、および出力端子８を有し、その非反転入力端子が反転入力端子５に接続され、その反転入力端子が非反転入力端子６に接続され、出力端子８が後段の電圧バッファ１９の入力端子に接続されている。
ここで、差動増幅器１がオフセット調整端子１０を有するようにしたが、そのオフセット調整端子１０は差動増幅器１、２のうちの少なくとも一方が有していれば良い。 The differential amplifier 2 has a non-inverting input terminal (+), an inverting input terminal (−), and an output terminal 8. The non-inverting input terminal is connected to the inverting input terminal 5, and the inverting input terminal is non-inverting. The output terminal 8 is connected to the input terminal 6, and the output terminal 8 is connected to the input terminal of the subsequent voltage buffer 19.
Here, the differential amplifier 1 has the offset adjustment terminal 10, but it is sufficient that at least one of the differential amplifiers 1 and 2 has the offset adjustment terminal 10.

電圧バッファ１８、１９は、出力端子９に低インピーダンス負荷があっても、差動増幅器１、２の出力電圧の損失が無視できるようにしたものであり、そのゲインについては如何なる数値であるかについては、その回路の安定性等含めた特性に問題がなければ特に拘らない。 The voltage buffers 18 and 19 are configured so that the loss of the output voltage of the differential amplifiers 1 and 2 can be ignored even when the output terminal 9 has a low impedance load. Is not particularly concerned as long as there is no problem in the characteristics including the stability of the circuit.

この例では、動作を簡単に説明するために電圧バッファ１８、１９のゲインは１倍とする。電圧バッファ１８、１９の入力電圧Ｖ６、Ｖ７と出力電圧Ｖ１、Ｖ２の関係は、次式で表すことができる。
Ｖ１＝Ｖ６＋Ｖａ・・・（９）
Ｖ２＝Ｖ７＋Ｖｂ・・・（１０）
ここでＶａ、Ｖｂは一定の値である。 In this example, the gains of the voltage buffers 18 and 19 are assumed to be 1 in order to briefly explain the operation. The relationship between the input voltages V6 and V7 of the voltage buffers 18 and 19 and the output voltages V1 and V2 can be expressed by the following equation.
V1 = V6 + Va (9)
V2 = V7 + Vb (10)
Here, Va and Vb are constant values.

出力増幅部１５は、互いに極性の異なるｐｎｐバイポーラトランジスタ３と、ｎｐｎバイポーラトランジスタ４とからなり、バイポーラトランジスタ３、４は電圧バッファ１８、１９の各出力信号を入力してプッシュプル動作を行うようになっている。
このため、ｐｎｐバイポーラトランジスタ３のベースには電圧バッファ１８の出力電圧が供給され、そのエミッタには正の電源電圧Ｖｄｄが供給されるようになっている。また、ｎｐｎバイポーラトランジスタ４のベースには電圧バッファ１９の出力電圧が供給され、そのエミッタには負の電源電圧Ｖｓｓが供給されるようになっている。さらに、ｐｎｐバイポーラトランジスタ３のコレクタとｎｐｎバイポーラトランジスタ４のコレクタとが接続され、その共通接続部が出力端子９に接続されている。 The output amplifying unit 15 includes a pnp bipolar transistor 3 and an npn bipolar transistor 4 having different polarities, and the bipolar transistors 3 and 4 perform push-pull operations by inputting the output signals of the voltage buffers 18 and 19. It has become.
For this reason, the output voltage of the voltage buffer 18 is supplied to the base of the pnp bipolar transistor 3, and the positive power supply voltage Vdd is supplied to the emitter thereof. The output voltage of the voltage buffer 19 is supplied to the base of the npn bipolar transistor 4, and the negative power supply voltage Vss is supplied to the emitter thereof. Further, the collector of the pnp bipolar transistor 3 and the collector of the npn bipolar transistor 4 are connected, and the common connection portion is connected to the output terminal 9.

オフセット制御部１７は、差動増幅器１または差動増幅器２に発生するオフセット電圧を調整して出力電圧を基準電圧にするものである。このため、オフセット制御部１７は、図１に示すように、電圧バッファ１８の出力電圧Ｖ１と電圧バッファ１９の出力電圧Ｖ２との減算を行う減算回路１１と、この減算回路１１の出力電圧Ｖ３と基準電圧供給端子１６に供給される所定の基準電圧Ｖｒｅｆとの減算を行う減算回路１３と、この減算回路１３の出力電圧Ｖ４を増幅する増幅回路１４とを備え、増幅回路１４の出力電圧を差動増幅器１のオフセット調整端子１０に供給するようになっている。 The offset control unit 17 adjusts an offset voltage generated in the differential amplifier 1 or the differential amplifier 2 to make the output voltage a reference voltage. Therefore, as shown in FIG. 1, the offset control unit 17 subtracts the output voltage V1 of the voltage buffer 18 from the output voltage V2 of the voltage buffer 19, and the output voltage V3 of the subtraction circuit 11 A subtracting circuit 13 that performs subtraction with a predetermined reference voltage Vref supplied to the reference voltage supply terminal 16 and an amplifying circuit 14 that amplifies the output voltage V4 of the subtracting circuit 13 are provided. This is supplied to the offset adjustment terminal 10 of the dynamic amplifier 1.

以上のように、この実施形態では、電圧バッファ１８、１９をバイポーラトランジスタ３、４のベースに接続するようにした。このため、出力電流（出力負荷電流）の変化に応じてそのバイポーラトランジスタ３、４のベース電流が変化しても、差動増幅器１、２の出力電圧Ｖ６、Ｖ７は変化することはないし、さらに、電圧バッファ１８、１９の出力電圧Ｖ１、Ｖ２は（９）式、（１０）式によりベース電流の大小によって変化することがない。 As described above, in this embodiment, the voltage buffers 18 and 19 are connected to the bases of the bipolar transistors 3 and 4. For this reason, even if the base currents of the bipolar transistors 3 and 4 change according to the change of the output current (output load current), the output voltages V6 and V7 of the differential amplifiers 1 and 2 do not change. The output voltages V1 and V2 of the voltage buffers 18 and 19 do not change depending on the magnitude of the base current according to the equations (9) and (10).

従って、出力増幅部１５にバイポーラトランジスタ３、４を用いた場合でも、電圧バッファ１８、１９の作用により差動増幅器１、２のオフセット電圧が出力電流によって非定常的に変化することがない。
また、オフセット制御部１７は、図７に示すオフセット制御部１７と同様の機能を発揮することができる。すなわち、図１に示すオフセット制御部１７は、差動増幅器１、２のオフセット電圧のみを制御するので、電圧バッファ１８、１９の出力電圧差Ｖ１−Ｖ２は（７）式によって常に一定に保つことが出来る。 Therefore, even when the bipolar transistors 3 and 4 are used in the output amplifier 15, the offset voltages of the differential amplifiers 1 and 2 do not change unsteadily due to the output current due to the action of the voltage buffers 18 and 19.
Moreover, the offset control part 17 can exhibit the function similar to the offset control part 17 shown in FIG. That is, since the offset control unit 17 shown in FIG. 1 controls only the offset voltage of the differential amplifiers 1 and 2, the output voltage difference V1-V2 of the voltage buffers 18 and 19 is always kept constant by the equation (7). I can do it.

次に、図１に示すオフセット制御部１７の具体的な回路例を図２に示す。
このオフセット制御部１７は、図２に示すように、２つの非反転入力端子２３、２５、２つの反転入力端子２４、２６、および１つの出力端子２７を有する４入力１出力の差動増幅器２２からなる。ここで、この差動増幅器２２は、図１に示す減算回路１１、１３および増幅回路１４の各機能を有するものである。 Next, a specific circuit example of the offset control unit 17 shown in FIG. 1 is shown in FIG.
As shown in FIG. 2, the offset control unit 17 includes a four-input one-output differential amplifier 22 having two non-inverting input terminals 23 and 25, two inverting input terminals 24 and 26, and one output terminal 27. Consists of. Here, the differential amplifier 22 has the functions of the subtraction circuits 11 and 13 and the amplification circuit 14 shown in FIG.

差動増幅器２２の非反転入力端子２３に電圧バッファ１８の出力電圧Ｖ１が供給され、差動増幅器２２の反転入力端子２４に電圧バッファ１９の出力電圧Ｖ２が供給されるようになっている。また、差動増幅器２２の非反転入力端子２５に第２基準電圧Ｖｒｅｆ２が供給されるようになっており、差動増幅器２２の反転入力端子２６に第１基準電圧Ｖｒｅｆ１が供給されるようになっている。 The output voltage V 1 of the voltage buffer 18 is supplied to the non-inverting input terminal 23 of the differential amplifier 22, and the output voltage V 2 of the voltage buffer 19 is supplied to the inverting input terminal 24 of the differential amplifier 22. In addition, the second reference voltage Vref2 is supplied to the non-inverting input terminal 25 of the differential amplifier 22, and the first reference voltage Vref1 is supplied to the inverting input terminal 26 of the differential amplifier 22. ing.

このような構成からなる差動増幅器２１では、出力電圧と入力電圧の関係は、以下の（１１）式のように表すことができる（Ｅ．Ｓａｃｋｉｎｇｅｒ、Ｗ．Ｇｕｇｇｅｎｂｕｈｌ著ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤＳＴＡＴＥＣＩＲＣＵＩＴＳ
１９８７年２２巻２号２８７ページ）。
Ｖ６＝Ａ・（Ｖ１−Ｖ２６−Ｖ２＋Ｖ２５）・・・（１１） In the differential amplifier 21 configured as described above, the relationship between the output voltage and the input voltage can be expressed by the following equation (11) (E. Sackinger, W. Guggenbuhl, IEEE JOURNAL OF SOLID STATE CIRCUITS).
1987 Volume 22, Issue 2, page 287).
V6 = A · (V1−V26−V2 + V25) (11)

但し、Ｖ６は差動増幅器２２の出力端子２７の出力電圧、Ｖ１は電圧バッファ１８の出力電圧であって差動増幅器２２の非反転入力端子２３に入力される電圧、Ｖ２は電圧バッファ１９の出力電圧であって差動増幅器２２の反転入力端子２４に入力される電圧である。また、Ｖ２５は差動増幅器２２の非反転入力端子２５に入力される電圧、Ｖ２６は差動増幅器２２の反転入力端子２６に入力される電圧である。さらに、Ａは差動増幅器２２のゲインである。 However, V6 is the output voltage of the output terminal 27 of the differential amplifier 22, V1 is the output voltage of the voltage buffer 18 and is input to the non-inverting input terminal 23 of the differential amplifier 22, and V2 is the output of the voltage buffer 19. This is a voltage that is input to the inverting input terminal 24 of the differential amplifier 22. V25 is a voltage input to the non-inverting input terminal 25 of the differential amplifier 22, and V26 is a voltage input to the inverting input terminal 26 of the differential amplifier 22. Further, A is the gain of the differential amplifier 22.

ここで、Ｖ２６として第１基準電圧Ｖｒｅｆ１を用い、Ｖ２５としてその第２基準電圧Ｖｒｅｆ２を用いると、（１１）式は次の（１２）式のようになる。
Ｖ６＝Ａ・（Ｖ１−Ｖｒｅｆ１−Ｖ２＋Ｖｒｅｆ２）・・・（１２）
（１２）式においてＡが十分大きいとすると、次の（１３）式で表すことができる。
Ｖ１−Ｖ２＝Ｖｒｅｆ１−Ｖｒｅｆ２・・・（１３） Here, when the first reference voltage Vref1 is used as V26 and the second reference voltage Vref2 is used as V25, the expression (11) becomes the following expression (12).
V6 = A · (V1−Vref1−V2 + Vref2) (12)
If A is sufficiently large in the equation (12), it can be expressed by the following equation (13).
V1-V2 = Vref1-Vref2 (13)

これは式（７）において、基準電圧Ｖｒｅｆの代わりに基準電圧（Ｖｒｅｆ１−Ｖｒｅｆ２）を用いた場合に相当している。従って、図２に示す差動増幅器２２は、図１に示す減算回路１１、１３と増幅回路１４からなるオフセット制御部１７を具現化した一例の回路であることがわかる。
そのオフセット制御部１７によってオフセット電圧が調整される図１に示す差動増幅器１の回路例としては、既に説明した図８に示す回路を使用できる。この場合、負荷となるＭＯＳトランジスタ１４３、１４４以外のＭＯＳトランジスタ１４０、１４１、１４２は、ＭＯＳＦＥＴ以外のトランジスタ、例えばバイポーラトランジスタを使用しても構わない。それは増幅器としての機能は変わらないからである。 This corresponds to the case where the reference voltage (Vref1-Vref2) is used instead of the reference voltage Vref in the equation (7). Therefore, it can be seen that the differential amplifier 22 shown in FIG. 2 is an example circuit that embodies the offset control unit 17 including the subtraction circuits 11 and 13 and the amplifier circuit 14 shown in FIG.
As the circuit example of the differential amplifier 1 shown in FIG. 1 whose offset voltage is adjusted by the offset control unit 17, the circuit shown in FIG. 8 already described can be used. In this case, transistors other than MOSFETs, for example, bipolar transistors, may be used as the MOS transistors 140, 141, 142 other than the MOS transistors 143, 144 serving as loads. This is because the function as an amplifier does not change.

図１に示す差動増幅器１として図８に示す回路を使用する場合には、負荷となるＭＯＳトランジスタ１４３、１４４のうち、ＭＯＳトランジスタ１４３のウエルに所定の固定電圧を供給し、ＭＯＳトランジスタ１４４のウエルに図１のオフセット制御部１７の増幅回路１４の出力電圧Ｖ５を供給する。 When the circuit shown in FIG. 8 is used as the differential amplifier 1 shown in FIG. 1, a predetermined fixed voltage is supplied to the well of the MOS transistor 143 among the MOS transistors 143 and 144 serving as loads, and the MOS transistor 144 The output voltage V5 of the amplifier circuit 14 of the offset control unit 17 in FIG. 1 is supplied to the well.

次に、図１に示す差動増幅器１または差動増幅器２の具体的な回路の他の構成例について、図１１を参照して説明する。
図１１に示す差動増幅器は、図示のように、差動対を構成する入力用のＰ型のＭＯＳトランジスタ６１、６２と、カレントミラー回路を構成し能動負荷として機能するＮ型のＭＯＳトランジスタ６３、６４と、ＭＯＳトランジスタ６１、６２に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタ６０と、を備えている。 Next, another configuration example of a specific circuit of the differential amplifier 1 or the differential amplifier 2 shown in FIG. 1 will be described with reference to FIG.
As shown in FIG. 11, the differential amplifier shown in FIG. 11 includes P-type MOS transistors 61 and 62 for input constituting a differential pair, and an N-type MOS transistor 63 constituting a current mirror circuit and functioning as an active load. 64, and a P-type MOS transistor 60 functioning as a current source for supplying a constant current to the MOS transistors 61 and 62.

図１１に示す差動増幅器と図８に示す差動増幅器の差異は、図８では定電流源用のＭＯＳトランジスタ１４０がＮ型、入力用のＭＯＳトランジスタ１４１、１４２がＮ型、負荷用のＭＯＳトランジスタ１４３、１４４がＰ型であるのに対し、図１１では定電流源用のＭＯＳトランジスタ６０がＰ型、入力用のＭＯＳトランジスタ６１、６２がＰ型、負荷用のＭＯＳトランジスタ６３、６４がＮ型とした点である。 The difference between the differential amplifier shown in FIG. 11 and the differential amplifier shown in FIG. 8 is that in FIG. 8, the constant current source MOS transistor 140 is N-type, the input MOS transistors 141 and 142 are N-type, and the load MOS is The transistors 143 and 144 are P-type, whereas in FIG. 11, the constant current source MOS transistor 60 is P-type, the input MOS transistors 61 and 62 are P-type, and the load MOS transistors 63 and 64 are N-type. This is the point of the type.

また、図８では負荷用のＭＯＳトランジスタ１４３、１４４のウエルの各電圧を制御するようにしたが、図１１では入力用のＭＯＳトランジスタ６１、６２のウエルの各電圧を制御するようにした点が異なる。このため、ＭＯＳトランジスタ６１のウエルは、ウエル電圧を制御する端子６７に接続され、その端子６７には所定の固定電圧が供給されるようになっている。また、ＭＯＳトランジスタ６２のウエルは、ウエル電圧を制御する端子６８に接続され、その端子６８には増幅回路１４の出力電圧Ｖ５が供給されるようになっている。 In FIG. 8, the voltages of the wells of the load MOS transistors 143 and 144 are controlled. In FIG. 11, the voltages of the wells of the input MOS transistors 61 and 62 are controlled. Different. For this reason, the well of the MOS transistor 61 is connected to a terminal 67 for controlling the well voltage, and a predetermined fixed voltage is supplied to the terminal 67. The well of the MOS transistor 62 is connected to a terminal 68 for controlling the well voltage, and the output voltage V5 of the amplifier circuit 14 is supplied to the terminal 68.

また、非反転入力端子６５および反転入力端子６６は、ＭＯＳトランジスタ６１、６２の各ゲートにそれぞれ接続されている。さらに、出力端子７０はＭＯＳトランジスタ６２のドレインとＭＯＳトランジスタ６４のドレインとが接続される共通接続部に接続されている。また、ＭＯＳトランジスタ６０のゲートはバイアス供給端子６９に接続され、そのバイアス供給端子６９にバイアス電圧が供給され、そのバイアス電圧の値によりＭＯＳトランジスタ６０に流れる電流値を任意に設定できるようになっている。 Further, the non-inverting input terminal 65 and the inverting input terminal 66 are connected to the gates of the MOS transistors 61 and 62, respectively. Further, the output terminal 70 is connected to a common connection portion to which the drain of the MOS transistor 62 and the drain of the MOS transistor 64 are connected. Further, the gate of the MOS transistor 60 is connected to the bias supply terminal 69, and a bias voltage is supplied to the bias supply terminal 69, and the value of the current flowing through the MOS transistor 60 can be arbitrarily set by the value of the bias voltage. Yes.

このような構成からなる図１１に示す差動増幅器によれば、図８に示す差動増幅器と同様に、ＭＯＳトランジスタ６１、６２のウエルに供給するウエル電圧を制御することで、一対からなるＭＯＳトランジスタ６１、６２のしきい値電圧に差が生じてオフセットが発生することは同じである（上記の文献参照：Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著、浅田邦博、永田譲監訳アナログ集積回路設計技術上巻、第４版培風館５０８ページ）。 According to the differential amplifier shown in FIG. 11 configured as described above, a pair of MOS transistors is controlled by controlling the well voltage supplied to the wells of the MOS transistors 61 and 62, as in the differential amplifier shown in FIG. It is the same that the difference occurs in the threshold voltages of the transistors 61 and 62 and the offset is generated (refer to the above-mentioned document: PR Gray, PJ Furst, RG Meyer, Kunihiro Asada). (Translated by Joe Nagaga, analog integrated circuit design technology, Volume 1, 4th edition, Baifukan, page 508).

次に、図１に示す電圧バッファ１８、１９の第１の具体的な回路構成について、図３を参照して説明する。
電圧バッファ１８は、図３（ａ）に示すように、２つのＰ型のＭＯＳトランジスタ３０、３１が直列に接続するように構成されている。ＭＯＳトランジスタ３１のゲート端子は入力端子３７に接続され、ＭＯＳトランジスタ３１のソース端子が出力端子２０に接続されている。ＭＯＳトランジスタ３０のゲート３２には一定の電圧が供給されており、その結果、ＭＯＳトランジスタ３０は定電流源として機能する。 Next, a first specific circuit configuration of the voltage buffers 18 and 19 shown in FIG. 1 will be described with reference to FIG.
As shown in FIG. 3A, the voltage buffer 18 is configured such that two P-type MOS transistors 30 and 31 are connected in series. The gate terminal of the MOS transistor 31 is connected to the input terminal 37, and the source terminal of the MOS transistor 31 is connected to the output terminal 20. A constant voltage is supplied to the gate 32 of the MOS transistor 30, and as a result, the MOS transistor 30 functions as a constant current source.

電圧バッファ１９は、図３（ｂ）に示すように、２つのＮ型のＭＯＳトランジスタ３３、３４が直列に接続するように構成されている。ＭＯＳトランジスタ３３のゲート端子は入力端子３８に接続され、ＭＯＳトランジスタ３３のソース端子が出力端子２１に接続されている。ＭＯＳトランジスタ３４のゲート３５には一定の電圧が供給されており、その結果、ＭＯＳトランジスタ３４は定電流源として機能する。
これら図３（ａ）、（ｂ）のような構成からなる電圧バッファ回路は、ソースフォロワという名称で一般に知られている。 As shown in FIG. 3B, the voltage buffer 19 is configured so that two N-type MOS transistors 33 and 34 are connected in series. The gate terminal of the MOS transistor 33 is connected to the input terminal 38, and the source terminal of the MOS transistor 33 is connected to the output terminal 21. A constant voltage is supplied to the gate 35 of the MOS transistor 34. As a result, the MOS transistor 34 functions as a constant current source.
The voltage buffer circuit configured as shown in FIGS. 3A and 3B is generally known under the name of a source follower.

次に、図１に示す電圧バッファ１８、１９として図３（ａ）、（ｂ）の回路を使用した場合の作用について説明する。
図１の回路において、出力端子９に電流を供給する場合には、ｐｎｐトランジスタ３は出力電流に応じたコレクタ電流Ｉｃｅを流すために、それに応じてベース電流Ｉｂｅも流すことになる。ベース電流Ｉｂｅは電圧バッファ１８の出力端子２０から電圧バッファ１８の内側に吸い込まれる。この時、ベース電流Ｉｂｅが流れ込む分だけ余分にＭＯＳトランジスタ３１のゲート・ソース間電圧Ｖｇｓが大きくなる。 Next, the operation when the circuits of FIGS. 3A and 3B are used as the voltage buffers 18 and 19 shown in FIG. 1 will be described.
In the circuit of FIG. 1, when a current is supplied to the output terminal 9, the pnp transistor 3 flows the collector current Ice corresponding to the output current, and accordingly the base current Ibe is also flowed accordingly. The base current Ibe is sucked into the voltage buffer 18 from the output terminal 20 of the voltage buffer 18. At this time, the gate-source voltage Vgs of the MOS transistor 31 is increased by the amount that the base current Ibe flows.

ここで、そのＭＯＳトランジスタ３１のサイズを大きくし、かつ定電流源であるＭＯＳトランジスタ３０から流れる電流を大きく設定しておけば、ベース電流Ｉｂｅが変化しても、ゲート・ソース間電圧Ｖｇｓは殆ど変化しないので、図３（ａ）に示す回路はほぼ理想的にバッファ回路として働くことになる。
なお、ｎｐｎトランジスタ４と図３（ｂ）に示す回路の関係についても、上記の場合と同様である。 Here, if the size of the MOS transistor 31 is increased and the current flowing from the MOS transistor 30 which is a constant current source is set to be large, even if the base current Ibe changes, the gate-source voltage Vgs is almost constant. Since there is no change, the circuit shown in FIG. 3A almost ideally functions as a buffer circuit.
The relationship between the npn transistor 4 and the circuit shown in FIG. 3B is also the same as in the above case.

次に、図１に示す電圧バッファ１８、１９の第２の具体的な回路構成について、図４を参照して説明する。
図４の回路は、ＭＯＳトランジスタ４０〜４４から構成される差動増幅部と、ＭＯＳトランジスタ４５、４６から構成される出力増幅部と、位相補償用の抵抗４７および容量４８とを備えたよく知られた演算増幅器であって、入力用のＭＯＳトランジスタのゲート端子に相当する反転入力端子と出力端子５０を接続したボルテージフォロワ回路である。 Next, a second specific circuit configuration of the voltage buffers 18 and 19 shown in FIG. 1 will be described with reference to FIG.
The circuit shown in FIG. 4 is well-known and includes a differential amplifying unit composed of MOS transistors 40 to 44, an output amplifying unit composed of MOS transistors 45 and 46, a phase compensation resistor 47 and a capacitor 48. This is a voltage follower circuit in which an inverting input terminal corresponding to the gate terminal of an input MOS transistor and an output terminal 50 are connected.

このようなボルテージフォロワ回路は、電圧バッファの代表的な回路であり、図１の電圧バッファ１８、１９に用いることで、バイポーラトランジスタ３、４のベース電流が大きく変化しても、常に入力端子４９の入力電圧Ｖｉｎと出力端子５０の出力電圧Ｖｏｕｔの関係式は以下のように表すことができる。
Ｖｏｕｔ＝Ｖｉｎ・・・（１４）
すなわち、電圧バッファ１８、１９としてボルテージフォロワ回路を用いることで、出力増幅部１５におけるバイポーラトランジスタ３、４のベース電流が増減することによって発生するオフセットの影響を排除することができる。 Such a voltage follower circuit is a typical circuit of a voltage buffer. By using it in the voltage buffers 18 and 19 of FIG. 1, even if the base current of the bipolar transistors 3 and 4 changes greatly, the input terminal 49 is always used. The relational expression between the input voltage Vin and the output voltage Vout of the output terminal 50 can be expressed as follows.
Vout = Vin (14)
That is, by using a voltage follower circuit as the voltage buffers 18 and 19, it is possible to eliminate the influence of the offset that occurs when the base current of the bipolar transistors 3 and 4 in the output amplifier 15 increases or decreases.

本発明のプッシュプル増幅器は、差動増幅器にオフセットが生じてもオフセットを自己補償して２つの差動増幅器の出力電位差を一定にする機能があるため、低消費電流でありながら大電流駆動能力を有する効果がある。 The push-pull amplifier according to the present invention has a function of making the output potential difference between the two differential amplifiers constant by self-compensating the offset even if an offset occurs in the differential amplifier. There is an effect of having.

本発明のプッシュプル増幅器の実施形態の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of embodiment of the push pull amplifier of this invention. 図１に示すオフセット制御部に使用される回路を示す回路図である。It is a circuit diagram which shows the circuit used for the offset control part shown in FIG. 図１に示す電圧バッファに使用される回路を示す回路図である。It is a circuit diagram which shows the circuit used for the voltage buffer shown in FIG. 図１に示す電圧バッファに使用される他の回路を示す回路図である。It is a circuit diagram which shows the other circuit used for the voltage buffer shown in FIG. 従来のプッシュプル増幅器の一例の回路図である。It is a circuit diagram of an example of the conventional push-pull amplifier. 従来のプッシュプル増幅器をボルテージフォロワ構成にした例を示す回路図である。It is a circuit diagram showing an example in which a conventional push-pull amplifier has a voltage follower configuration. 従来のプッシュプル増幅器の２例目の回路図である。It is a circuit diagram of the 2nd example of the conventional push-pull amplifier. 差動増幅器に使用される回路を示す回路図である。It is a circuit diagram which shows the circuit used for a differential amplifier. 従来のプッシュプル増幅器の２例目の回路において、バイポーラトランジスタを使用した時の回路図である。It is a circuit diagram when a bipolar transistor is used in the circuit of the second example of the conventional push-pull amplifier. プッシュプル増幅器の出力電流と出力増幅部のｐｎｐおよびｎｐｎトランジスタを流れる電流の関係を示す図である。It is a figure which shows the relationship between the output current of a push pull amplifier, and the electric current which flows through the pnp transistor of an output amplification part, and an npn transistor. 実施形態の差動増幅器に使用される他の回路を示す回路図である。It is a circuit diagram which shows the other circuit used for the differential amplifier of embodiment.

Explanation of symbols

１、２差動増幅器
３ｐｎｐバイポーラトランジスタ
４ｎｐｎバイポーラトランジスタ
１１、１３減算回路
１０オフセット調整端子
１４増幅回路
１５出力増幅部
１７オフセット制御部
１８、１９電圧バッファ 1, 2 Differential amplifier 3 pnp bipolar transistor 4 npn bipolar transistors 11 and 13 Subtraction circuit 10 Offset adjustment terminal 14 Amplification circuit 15 Output amplification unit 17 Offset control units 18 and 19 Voltage buffer

Claims

A first differential amplifier and a second differential amplifier each having a non-inverting input terminal, an inverting input terminal, and an output terminal;
A first voltage buffer and a second voltage buffer respectively connected to a subsequent stage of the first differential amplifier and the second differential amplifier;
An output amplifying unit comprising complementary bipolar transistors having different polarities, and performing a push-pull operation by inputting each output signal of the first voltage buffer and the second voltage buffer to the base of each of the transistors;
An offset control unit for obtaining a level difference between the output signal of the first voltage buffer and the output signal of the second voltage buffer, and generating a control signal according to the difference between the obtained level difference and a predetermined reference value; With
At least one of the first differential amplifier and the second differential amplifier has an offset adjustment terminal for adjusting an offset, and the control signal generated by the offset control unit is transmitted to the offset adjustment terminal. Push-pull amplifier characterized by being supplied to

The differential amplifier having the offset adjustment terminal has an input MOS transistor pair, a reference voltage is supplied to one well of the MOS transistor pair, and the offset adjustment terminal is connected to the other well. The push-pull amplifier according to claim 1, wherein

The differential amplifier having the offset adjustment terminal has a MOS transistor pair as a load, supplies a reference voltage to one well of the MOS transistor pair, and connects the offset adjustment terminal to the other well. The push-pull amplifier according to claim 1, wherein

The push-pull amplifier according to claim 1, wherein the voltage buffer is a source follower.

The push-pull amplifier according to claim 1, wherein the voltage buffer is a voltage follower.

The offset control unit
A first subtraction circuit for obtaining a voltage difference between the output voltage of the first voltage buffer and the output voltage of the second voltage buffer;
A second subtraction circuit for obtaining a level difference between the output voltage of the first subtraction circuit and a predetermined reference voltage;
6. The push-pull amplifier according to claim 1, further comprising an amplifier circuit that amplifies the output voltage of the second subtracting circuit.